JP7339319B2 - メモリセル構造 - Google Patents

Description

本発明は、請求項１に従ったメモリセル構造に関する。

最も重要な揮発性メモリ集積回路の１つは、１Ｔ１Ｃメモリセルを用いたＤＲＡＭ（ダイナミックランダムアクセスメモリ）であり、これは、コンピューティング及び通信用途向けのメインメモリ及び／又はバッファメモリとして最良のコストパフォーマンス機能を提供するだけでなく、シリコン上の最小フィーチャサイズを数マイクロメートルから２０ナノメートル程度まで縮小することによって、ムーアの法則を維持するための技術スケーリングダウンの最良のドライバとしての役割も果たしてきた。最近、内蔵ＳＲＡＭ（スタティックランダムアクセスメモリ）をスケーリングダウンドライバとして使い続けるロジック技術が、５ナノメートル近くの最先端テクノロジノードの達成を製造に持ち込むとの主張を表明している。比較して、ＤＲＡＭのテクノロジノードの最良の主張は、依然として１０－１２ナノメートルより上である。主な問題は、非常に挑戦的な設計ルール、スケーリングされたアクセストランジスタ（すなわち１Ｔ）設計、及び、例えばアクセストランジスタ及びアイソレーション領域の部分上の積層キャパシタ又は非常に深いトレンチキャパシタなどの、三次元ストレージキャパシタ（すなわち１Ｃ）を使用しても、１Ｔ１Ｃメモリセルの構造は更に縮小するのが非常に困難なことである。

１Ｔ１Ｃメモリセルに関する難しさは、巨額の資金、並びに技術、設計及び設備についての研究開発投資の下でもよく知られた問題ではあるが、それらをここで詳しく述べる。困難さの例を少し挙げると、（１）アクセストランジスタの構造は、例えばＤＲＡＭリフレッシュ時間を短くするなど１Ｔ１Ｃメモリセル記憶機能を劣化させる不可避のいっそう深刻な電流リーク問題を被る、（２）それらの幾何学的及びトポグラフィック構造の上のワードライン、ビットライン及びストレージキャパシタ、並びにアクセストランジスタのゲート、ソース及びドレインへの接続を配置することの複雑さが、スケーリングダウンのために更に悪化する、（３）トレンチキャパシタが深さ対開口サイズの過大なアスペクト比に悩まされ、１４ｎｍノードでほぼ止まっている、（４）積層キャパシタがトポグラフィの悪化に悩まされ、活性領域を２０度から５０度を超えるまでねじった後にストレージキャパシタからアクセストランジスタのソースへの間のコンタクトスペースのための空間が殆ど存在しないことなどである。さらに、アクセストランジスタのドレインへのビットラインコンタクトのために許される空間がとても小さくなってきているが、なおもセルフアライン性を維持するために苦労しなければならず、（５）リーク電流問題の悪化が、ストレージキャパシタンス向けの遥かにｈｉｇｈ－ｋの誘電絶縁体材料を発見することができない限り、キャパシタンスを増やし、より大きいキャパシタンス面積を持つようにキャパシタの高さを増やし続けることを要求し、（６）上の問題を解決するテクノロジブレークスルーがなければ、より高い密度／容量及び性能をますます求めるＤＲＡＭチップのより良い信頼性、品質及びレジリエンスに対する増加する要求の全てを満たすことがますます困難になるなどである。

本発明は、より密な構造、より小さな面積、より小さなリーク電流、より高いキャパシタンスなどを持つメモリセル構造を提供することを目的とする。

これは、請求項１に従ったメモリセル構造によって達成される。従属クレームは、対応する更なる発展及び改良に関連する。

以下に続く詳細な説明からいっそう明確に分かるように、特許請求されるメモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタは、シリコン表面に結合され、トランジスタは、ゲート構造、第１の導電領域、及び第２の導電領域を含む。トランジスタの第２の導電領域にキャパシタが電気的に結合され、キャパシタはトランジスタを完全に覆う。

本発明の他の一態様によれば、メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタは、シリコン表面に結合され、トランジスタは、ゲート構造、第１の導電領域、及び第２の導電領域を含む。キャパシタはストレージ電極を持ち、キャパシタはトランジスタの上にあり、ストレージ電極はトランジスタの第２の導電領域に電気的に結合されている。キャパシタはキャパシタ外縁を含み、該キャパシタ外縁内に上記トランジスタが配置されている。

本発明の他の一態様によれば、ストレージ電極は外周を有し、該外周内に上記トランジスタが配置されている。

本発明の他の一態様によれば、キャパシタは更に、トランジスタを覆う対向電極を含む。

本発明の他の一態様によれば、当該メモリセル構造は更に、トランジスタの第１の導電領域に電気的に結合されたビットラインを含み、ビットラインはシリコン表面よりも下に位置する。

本発明の他の一態様によれば、当該メモリセル構造は更に、ブリッジコンタクトを介してトランジスタの第１の導電領域に電気的に結合されたビットラインを含み、ブリッジコンタクトはシリコン表面よりも下に位置し、ブリッジコンタクトの第１の側壁がビットラインのエッジとアライメントされ、ブリッジコンタクトは上部及び下部を有し、ブリッジコンタクトの上部はシリコン基板に当接し、ブリッジコンタクトの下部は第１の分離層によってシリコン基板から離隔される。

本発明の他の一態様によれば、キャパシタは、第１の突出領域、第２の突出領域、及び接続領域を含み、接続領域は、トランジスタのゲート構造の上にあり、且つ第１の突出領域と第２の突出領域とを接続し、第１の突出領域と第２の突出領域とでトランジスタを閉じ込める。

本発明の他の一態様によれば、トランジスタは更に、ゲート構造の第１の側面を覆い且つシリコン表面の上に位置する第１のスペーサと、ゲート構造の第２の側面を覆い且つシリコン表面の上に位置する第２のスペーサと、を含み、キャパシタの第２の突出領域が、シリコン表面から上方に延在して第２のスペーサに当接し、キャパシタの第１の突出領域が、第１のスペーサに当接し、且つシリコン表面上にある分離領域から上方に延在する。

本発明の他の一態様によれば、当該メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタはシリコン表面に結合され、トランジスタは、ゲート構造、第１の導電領域、及び第２の導電領域を含む。トランジスタの第２の導電領域にキャパシタが電気的に結合され、キャパシタはトランジスタを完全に覆う。

本発明の他の一態様によれば、キャパシタはストレージ電極を含み、該ストレージ電極は、第１の突出領域と、第２の突出領域と、垂直方向にトランジスタの頂面の上に積層されて第１の突出領域と第２の突出領域とを接続する接続領域と、を含み、第２の突出領域が、トランジスタの第２の導電領域に接続する。

本発明の他の一態様によれば、第１の突出領域と第２の突出領域とでトランジスタをクランプする。

本発明の他の一態様によれば、当該メモリセル構造は更に、対向電極と、複数の第１のトランジスタと、該複数の第１のトランジスタにそれぞれ対応する複数の第１のストレージ電極と、を含み、対向電極は、複数の第１のトランジスタ及び複数の第１のストレージ電極を覆い、且つ対向電極は第１の電圧源に結合される。

本発明の他の一態様によれば、当該メモリセル構造は更に、トランジスタの第１の導電領域に電気的に結合されたビットラインを含み、ビットラインは、シリコン表面よりも下に位置し、ブリッジコンタクトを介してトランジスタの第１の導電領域に電気的に結合される。

本発明の他の一態様によれば、ブリッジコンタクトは、シリコン表面よりも下に位置し、ブリッジコンタクトの第１の側壁がビットラインのエッジとアライメントされる。

本発明の他の一態様によれば、ブリッジコンタクトは上部及び下部を含み、ブリッジコンタクトの上部はシリコン基板に当接し、ブリッジコンタクトの下部は第１の分離層によってシリコン基板から離隔される。

本発明の他の一態様によれば、トランジスタは更に第１のスペーサ及び第２のスペーサを含み、第１のスペーサは、ゲート構造の第１の側面を覆い且つシリコン表面の上に位置し、第２のスペーサは、ゲート構造の第２の側面を覆い且つシリコン表面の上に位置する。ストレージ電極の第２の突出領域は、シリコン表面から上方に延在して第２のスペーサに当接し、ストレージ電極の第１の突出領域は、第２のスペーサに当接し、且つシリコン表面上にある分離領域から上方に延在する。

本発明の他の一態様によれば、第１の突出領域の頂面は矩形状の形状であり、第２の突出領域の頂面は別の矩形状の形状である。

本発明の他の一態様によれば、メモリセル構造は、セル領域と、該セル領域内の内側領域とを含む。当該メモリセル構造はトランジスタ及びキャパシタを含む。トランジスタは内側領域内にある。キャパシタはセル領域内にあり、キャパシタは、複数の突出領域と接続領域とを含み、接続領域は、トランジスタの上にあり、上記複数の突出領域を接続する。

本発明の他の一態様によれば、セル領域は矩形状の形状であり、１つの突出領域の頂面は別の別の矩形状の形状である。

本発明の他の一態様によれば、トランジスタは、ゲート構造と、該ゲート構造の上のキャップ分離層と、第１の導電領域と、第２の導電領域とを含み、上記複数の突出領域のうちの第１の突出領域が、キャップ分離層の頂面から上方及び下方に延在する。

本発明の他の一態様によれば、上記複数の突出領域のうちの第２の突出領域が、キャップ分離層の頂面から上方及び下方に延在し、第２の突出領域が、トランジスタの第２の導電領域に接続する。

本発明の他の一態様によれば、上記複数の突出領域がトランジスタを閉じ込める。

本発明の他の一態様によれば、メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタは、シリコン表面に結合され、ゲート構造、該ゲート構造の上のキャップ分離層、第１の導電領域、及び第２の導電領域を含む。キャパシタはトランジスタの第２の導電領域に電気的に結合され、キャパシタは、トランジスタの上にあり、且つ矩形状の形状であるキャパシタ外縁を有する。

本発明の他の一態様によれば、トランジスタはキャパシタ外縁内に配置される。

本発明の他の一態様によれば、キャパシタは更にストレージ電極を含み、該ストレージ電極は、第１の突出領域と、第２の突出領域と、キャップ分離層の上にあって第１の突出領域と第２の突出領域とを接続する接続領域と、を含み、第１の突出領域及び第２の突出領域は、キャップ分離層の頂面から上方及び下方に延在する。

本発明の他の一態様によれば、第１の突出領域は、キャップ分離層の頂面から上方に、接続領域よりも高い位置まで延在し、且つキャップ分離層の頂面から下方に、シリコン表面上にある分離領域まで延在する。

本発明の他の一態様によれば、第２の突出領域は、キャップ分離層の頂面から上方に、接続領域よりも高い別の位置まで延在し、且つキャップ分離層の頂面から下方にシリコン表面まで延在する。

本発明の他の一態様によれば、メモリセル構造は、対向電極と、複数の第１のトランジスタと、複数の第１のストレージ電極と、を含む。複数の第１のストレージ電極は、複数の第１のトランジスタにそれぞれ対応し、対向電極は、上記複数の第１のトランジスタ及び上記複数の第１のストレージ電極を覆い、対向電極は第１の電圧源に結合される。

添付の図面を参照して、例によって本発明を更に説明する。
本発明の一実施形態に従ったＤＲＡＭセル（１Ｔ１Ｃセル）アレイの製造方法を示すフローチャートである。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 図１Ｂ－１Ｊは、図１Ａを説明する図である。 パッド窒化物層及びパッド酸化物層が堆積され、ＳＴＩが形成された後の、上面図及びＸ方向に沿った断面図を示す図である。 窒化物１層を堆積させ且つエッチバックして窒化物１スペーサを形成すること、並びにＳＯＤ及びフォトレジスト層を堆積させることを示す図である。 フォトレジスト層によって覆われていない上縁窒化物１スペーサ及びＳＯＤをエッチング除去することを示す図である。 フォトレジスト層及びＳＯＤを剥離し、酸化物１層を堆積させることを示す図である。 金属層がトレンチ内に堆積され且つＣＭＰ技術によって平坦化されることを示す図である。 フォトレジスト層が堆積されることを示す図である。 活性領域の端部に対応する金属層がエッチングされることを示す図である。 フォトレジスト層が除去され、金属層がエッチングされてアンダーグラウンドビットラインを形成することを示す図である。 酸化物２層がトレンチ内に堆積されることを示す図である。 酸化物３層、窒化物２層、及びフォトレジストが堆積され、次いで酸化物３層、窒化物２層、及びフォトレジストの不要部分が除去されることを示す図である。 フォトレジスト層、パッド窒化物層、及びパッド酸化物層が除去されることを示す図である。 Ｕ字形の凹部を作り出し、アクセストランジスタのゲート誘電体層としてｈｉｇｈ－ｋ絶縁体層が形成され、そして、ゲート材料が堆積され、次いでエッチバックされて、ワードライン及びアクセストランジスタのゲート構造を形成することを示す図である。 窒化物３層及び酸化物４層が堆積され、次いで、窒化物３層及び酸化物４層を研磨することを示す図である。 窒化物２層及び酸化物３層がエッチング除去されることを示す図である。 パッド窒化物層２０６が除去され、ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２がエッチバックされ、そして、窒化物４層、酸化物５層、ポリシリコン１層が堆積及びエッチングされることを示す図である。 ＳＯＤが堆積及び研磨され、ポリシリコン１層の一部上部がエッチングされ、そして、キャップ酸化物１層が堆積及び平坦化されることを示す図である。 ＳＯＤがエッチング除去され、窒化物５層１８０２が堆積されることを示す図である。 ＳＯＤが堆積され、フォトレジストが堆積され、そして、ソース領域用に確保された領域に対応するＳＯＤが除去されることを示す図である。 ソース領域の中心の露出された窒化物５層及びパッド酸化物層がエッチング除去され、ソース領域の中心に対応するシリコン材料が掘削されて穴１／３を生成することを示す図である。 穴１／３内に酸化物７層が熱成長されることを示す図である。 別のＳＯＤ層が堆積され且つエッチバックされることを示す図である。 ソース領域に対応する領域を覆い、ドレイン領域用に確保された領域を露出させるように、フォトレジストが堆積され、そして、露出されたＳＯＤ、露出された窒化物５層、その下の露出されたパッド酸化物層、及びシリコン材料が除去されて穴１／２を生成することを示す図である。 フォトレジストが除去され且つ酸化物８層が熱成長されて酸化物８スペーサを生成することを示す図である。 穴１／２の断面を示すＹ２方向に沿ったＤＲＡＭセルアレイの断面図を示す図である。 穴１／２の内部の下縁窒化物１スペーサがエッチングされることを示す図である。 窒化物５層が除去されることを示す図である。 金属層が堆積及びエッチバックされて穴１／２の内部のタングステンプラグを残すこと、及び窒化物６層が堆積及びエッチングされることを示す図である。 ＨＳＳの下方のタングステンプラグの一部上部がエッチバックされることを示す図である。 タングステンプラグがＵＧＢＬに接続されることを示す図である。 酸化物８層の上部が除去されることを示す図である。 ｎ＋インサイチュドープシリコン層が横方向に成長されてｎ＋シリコンドレインカラーを形成することを示す図である。 ｎ＋シリコンドレインカラーの上に局所的に酸化物９層が熱成長されることを示す図である。 酸化物９層がエッチバックされ、そして、ポリシリコンａ層が堆積及びエッチバックされることを示す図である。 窒化物６スペーサが除去され、そして、ポリシリコンｂ層が堆積及びエッチバックされることを示す図である。 全てのＳＯＤ及び窒化物５層が除去されることを示す図である。 ＨＣｏＴセルアレイの構造の上面図を示す図である。 金属層が堆積され、金属層の一部がエッチバックされてＷバッファ壁を形成することを示す図である。 キャップ酸化物１層、ポリシルコン１スペーサ、及びパッド酸化物層が、ソース領域及びドレイン領域に対応するＨＳＳを露出させるように除去されることを示す図である。 高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄが成長されることを示す図である。 高位置化ソース電極ＥＨ－１Ｓ（又は高位置化ドレイン電極ＥＨ－１Ｄ）とトランジスタのチャネル領域との間に、より良好な電気接続を形成するためのポストＲＴＡ（急速温度アニーリング）工程を示す図である。 酸化物５スペーサがエッチングされ、そして、酸化物ａ層が熱成長及びエッチングされることを示す図である。 高位置化ソース電極ＥＨ－２Ｓ及び高位置化ドレイン電極ＥＨ－２Ｄが成長されることを示す図である。 厚いＳＯＤ－１層が堆積及びエッチバックされることを示す図である。 ＷＢＷがエッチング除去されることを示す図である。 窒化物ａ層が堆積され、且つ異方性エッチング技術を用いてエッチングされることを示す図である。 ポリシリコンａ層及びポリシリコンｂ層が除去され、そして、高位置化ドレイン電極ＥＨ－１Ｄの一部の底部の部分が除去されることを示す図である。 酸化物ｂｂ層が熱成長されることを示す図である。 窒化物ａスペーサ及びＳＯＤ－１層が除去されることを示す図である。 ｈｉｇｈ－ｋ誘電絶縁体１層が形成されることを示す図である。 金属層が堆積及びエッチバックされることを示す図である。 酸化物４層の上のｈｉｇｈ－ｋ誘電絶縁体１金属層が除去され、次いで、酸化物４層がエッチング除去されることを示す図である。 窒化物３層の上部が除去されること、及び窒化物４スペーサの上部も除去されることを示す図である。 ＬＧＳ－２Ｓ及びＬＧＳ－２Ｄが横方向に成長されることを示す図である。 窒化物ｃｃ層が堆積され、そして、ＬＧＳ－２Ｄ、ＬＧＳ－２Ｓ、及び窒化物ｃｃ層がＣＭＰ技術によって研磨されることを示す図である。 ＭＣＥＰＷ－１が除去されることを示す図である。 露出されたＬＧＳ－２Ｄ及び露出されたＬＧＳ－２Ｓをシードとして用いることによって、ストレージキャパシタ用のツインタワー状ストレージ電極が成長されることを示す図である。 酸化物ｄ層が熱成長及び異方性エッチングされることを示す図である。 ｎ＋インサイチュドープシリコン層が横方向及び垂直方向に成長されることを示す図である。 酸化物ｄスペーサが除去されることを示す図である。 ｈｉｇｈ－ｋ誘電絶縁体１が除去され、ｈｉｇｈ－ｋ誘電絶縁体２が形成されることを示す図である。 金属層が堆積され且つＣＭＰ技術によって研磨されることを示す図である。 ＭＣＥＰＷ－２がエッチバックされ、そして、ＳＴＳＥＣ－１の上のｈｉｇｈ－ｋ誘電絶縁体２がエッチング除去されることを示す図である。 ＳＴＳＥＣ－１の上の露出したシリコン材料をシードとすることによって、ストレージキャパシタのストレージ電極としての高い方のｎ＋インサイチュドープシリコンタワーが成長され、ｈｉｇｈ－ｋ誘電絶縁体２がエッチングされ、そして、ｈｉｇｈ－ｋ誘電絶縁体３が形成されることを示す図である。 フォトレジストが形成されることを示す図である。 ＭＣＥＰＷ－２の露出したエッジ領域上のｈｉｇｈ－ｋ誘電絶縁体３がエッチング除去されることを示す図である。 フォトレジストが除去されることを示す図である。 金属層が堆積されてストレージキャパシタの対向電極プレートを完成させることを示す図である。 新しいＨＣｏＴセルの概略構造を示す図である。 ＨＣｏＴセルの簡略化した上面図を示す図である。

図１Ａ－１Ｆを参照されたく、図１Ａは、本発明の一実施形態に従ったＨＣｏＴセルアレイの製造方法を示すフローチャートである。
工程１０：開始。
工程１５：基板（例えば、ｐ型シリコン基板）に基づき、ＤＲＡＭセルアレイの活性領域を画成し、且つシャロートレンチアイソレーション（ＳＴＩ）を形成する。
工程２０：活性領域の側壁に沿って非対称スペーサを形成する。
工程２５：非対称スペーサの間且つ水平シリコン表面（ＨＳＳ）の下にアンダーグラウンド導電ライン（例えばビットラインなど）を形成する。
工程３０：ワードライン及びＤＲＡＭセルアレイのアクセストランジスタのゲートを形成する。
工程３５：ＤＲＡＭセルアレイのアクセストランジスタのドレイン領域（すなわち、第１の導電領域）及びソース領域（すなわち、第２の導電領域）を画成する。
工程４０：アンダーグラウンドビットラインとアクセストランジスタのドレイン領域との間の接続を形成する。
工程４５：ドレイン領域及びソース領域を形成する。
工程５０：アクセストランジスタの上にキャパシタタワーを形成する。
工程５５：終了。

図１Ｂ及び図２を参照されたい。工程１５は、以下を含み得る：
工程１０２：基板の水平シリコン表面（以下、“ＨＳＳ”）２０８の上にパッド酸化物層２０４及びパッド窒化物層２０６を堆積させる。
工程１０４：ＤＲＡＭセルアレイの活性領域を定め、活性領域の外側の水平シリコン表面２０８に対応する基板材料（例えばシリコン材料など）の部分を除去してトレンチ２１０を作り出す。
工程１０６：トレンチ２１０内に酸化物層２１４を堆積させ、酸化物層２１４をエッチバックして、水平シリコン表面２０８よりも下にシャロートレンチアイソレーション（ＳＴＩ）を形成する。

図１Ｃ及び図３－５を参照されたい。工程２０は、以下を含み得る：
工程１０８：窒化物１層が堆積及びエッチバックされて窒化物１スペーサを形成する（図３）。
工程１１０：スピンオン誘電体（ＳＯＤ）３０４が、トレンチ２１０内に堆積され、化学機械研磨（ＣＭＰ）技術によって平坦化される（図３）。
工程１１２：フォトレジスト層３０６が、ＳＯＤ３０４及びパッド窒化物層２０６の上に堆積される（図３）。
工程１１４：フォトレジスト層３０６によって覆われていない上縁窒化物１スペーサ及びＳＯＤ３０４がエッチング除去される（図４）。
工程１１６：フォトレジスト層３０６及びＳＯＤ３０４が剥離され、酸化物１層５０２が、例えば熱成長などで成長される（図５）。

図１Ｄ及び図６－１０を参照されたい。工程２５は、以下を含み得る：
工程１１８：金属層６０２が、トレンチ２１０内に堆積され、ＣＭＰ技術によって平坦化される（図６）。
工程１２０：フォトレジスト層７０２が堆積及びパターニングされる（図７）。
工程１２２：活性領域の端部に対応する金属層６０２がエッチングされて複数の導電ラインを形成する（図８）。
工程１２４：フォトレジスト層７０２が除去され、金属層６０２（複数の導電ライン）がエッチバックされて、アンダーグラウンドビットライン（ＵＧＢＬ）９０２又はアンダーグラウンド導電ラインを形成する（図９）。
工程１２６：酸化物２層１００２がトレンチ２１０内に堆積され、ＣＭＰ技術によって平坦化される（図１０）。

図１Ｅ及び図１１－１５を参照されたい。工程３０は、以下を含み得る：
工程１２８：厚い酸化物３層１１０２、厚い窒化物２層１１０４、及びパターニングされたフォトレジスト層１１０６が堆積され、次いで、酸化物３層１１０２及び窒化物２層１１０４の不要部分がエッチング又は除去される（図１１）。
工程１３０：パターニングされたフォトレジスト層１１０６、パッド窒化物層２０６、及びパッド酸化物層２０４が除去され、ＨＳＳが露わにされ得る（図１２）。
工程１３２：露わにされたＨＳＳが、Ｕ字形の凹部を作り出すようにエッチングされ、ｈｉｇｈ－ｋ絶縁体層１３０４が形成され、ゲート材料１３０６（例えばタングステンなど）が堆積され、次いでエッチバックされて、ワードライン及びアクセストランジスタのゲート構造を形成する（図１３）。このようなアクセストランジスタは、Ｕトランジスタと呼ばれ得る。
工程１３４：窒化物３層１４０２を堆積させ、次いでエッチバックし、続いて酸化物４層１４０４を堆積させ、次いで酸化物４層１４０４をエッチバック又は平坦化する（図１４）。
工程１３６：窒化物２層１１０４及び酸化物３層１１０２をエッチング除去する（図１５）。

図１Ｆ及び図１６－２２を参照されたい。工程３５は、以下を含み得る：
工程１３８：パッド窒化物層２０６を除去し、ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２をパッド酸化物層２０４の頂部までエッチバックする。
工程１４０：窒化物４層１６０２、酸化物５層１６０４、及びポリシリコン１層１６０６をそれぞれ堆積及び異方性エッチングする（図１６）。
工程１４２：スピンオン誘電体（ＳＯＤ）１７０２を堆積させ、次いでＣＭＰし、ポリシリコン１層１６０６の上部をエッチングし、そして、キャップ酸化物１層１７０４を堆積させ、次いでＣＭＰする（図１７）。
工程１４４：ＳＯＤ１７０２を除去し、次いで、窒化物５層１８０２を堆積させる（図１８）。
工程１４６：ＳＯＤ１９０２を堆積させ、次いでＣＭＰし、フォトレジスト１９０４を堆積させ、次いで、不所望のＳＯＤ１９０２をエッチバックする（図１９）。
工程１４８：露出された窒化物５層１８０２、パッド酸化物層２０４、及びＨＳＳ－１／３に対応するシリコン材料をエッチング除去して、穴１／３を生成する（図２０）。
工程１５０：フォトレジスト１９０４を除去し、酸化物７層２１０２を熱成長させる（図２１）。
工程１５２：酸化物７層２１０２上に別のＳＯＤ層２２０２を堆積させ、次いで、別のＳＯＤ層２２０２をエッチバックする（図２２）。

図１Ｇ及び図２３－３３を参照されたい。工程４０は、以下を含み得る：
工程１５４：フォトレジスト２３０２を堆積させ、露出したＳＯＤ１９０２、露出した窒化物５層１８０２、及び露出したパッド酸化物層２０４を除去し、次いで、ＨＳＳ－１／２に対応するシリコン材料を掘削及び除去して穴１／２を生成する（図２３）。
工程１５６：フォトレジスト２３０２を除去し、酸化物８層２４０２を熱成長させる（図２４及び図２５）。
工程１５８：下縁窒化物１スペーサを除去してアンダーグラウンドビットラインの側壁を露わにし、窒化物５層１８０２を除去する（図２６及び図２７）。
工程１６０：穴１／２内に金属層２８０２を堆積させてＵＧＢＬの側壁に接触させ、次いで、窒化物６層２８０４を堆積及びエッチバックして窒化物６スペーサを作り出す（図２８）。
工程１６２：金属層２８０２の上部をエッチバックする（図２９及び図３０）。
工程１６４：酸化物８層２４０２の上部をエッチバックして、穴１／２に対応するシリコン材料を露わにする（図３１）。
工程１６６：露わにされたシリコン材料に基づいて、ｎ＋インサイチュドープシリコン層３２０２を横方向に成長させてドレイン領域及びタングステンプラグに接触させる（図３２）。
工程１６８：ｎ＋インサイチュドープシリコン層３２０２の上に酸化物９層３３０２を熱成長させる（図３３）。

図１Ｈ及び図３４－４２を参照されたい。工程４５は、以下を含み得る：
工程１７０：酸化物９層３３０２をエッチバックし、ポリシリコンａ層３４０２を堆積及びエッチバックする（図３４）。
工程１７１：窒化物６スペーサを除去し、ポリシリコンｂ層３５０２を堆積及びエッチバックする（図３５）。
工程１７２：全てのＳＯＤ及び窒化物５層１８０２を除去する（図３６）。
工程１７３：金属層（例えば、タングステン）３８０２を堆積及びエッチバックする（図３８）。
工程１７４：キャップ酸化物１層１７０４、ポリシルコン１スペーサ、及びパッド酸化物層２０４をエッチング除去する（図３９）。
工程１７５：選択エピタキシシリコン成長技術を用いることによって高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄの双方を成長させる（図４０）。
工程１７６：酸化物５スペーサをエッチング除去し、酸化物ａ層４１０２を熱成長及びエッチングする（図４１）。
工程１７７：高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄの露出シリコン表面を用いることによって、高位置化ソース電極ＥＨ－２Ｓ及び高位置化ドレイン電極ＥＨ－２Ｄを成長させる（図４２）。

図１Ｉ、１Ｊ及び図４３－６７を参照されたい。工程５０は、以下を含み得る：
工程１７８：ＳＯＤ－１層４３０２を堆積及びエッチバックする（図４３）。
工程１７９：Ｗバッファ壁（ＷＢＷ）をエッチング除去する（図４４）。
工程１８０：窒化物ａ層４５０２を堆積及びエッチングする（図４５）。
工程１８１：ポリシリコンａ層３４０２及びポリシリコンｂ層３５０２を除去し、等方性エッチング技術を用いることによって高位置化ドレイン電極ＥＨ－１Ｄの一部底部をエッチングする（図４６）。
工程１８２：酸化物ｂｂ層４７０２を熱成長させる（図４７）。
工程１８３：等方性エッチング技術を用いることによって窒化物スペーサ及びＳＯＤ－１層４３０２を除去する（図４８）。
工程１８４：ｈｉｇｈ－ｋ誘電絶縁体１層４９０２を形成する（図４９）。
工程１８５：金属層５００２を堆積及びエッチバックしてＭＣＥＰＷ－１を生成する（図５０）。
工程１８６：酸化物４層１４０４の上のｈｉｇｈ－ｋ誘電絶縁体１ ４９０２を除去し、酸化物４層１４０４をエッチング除去する（図５１）。
工程１８７：窒化物３層１４０２及び窒化物４スペーサをエッチングする（図５２）。
工程１８８：ＥＨ－２電極の露出シリコン側壁を用いることによって、窒化物３層１４０２の上にｎ＋インサイチュドープシリコン材料を横方向に成長させる（図５３）。
工程１８９：窒化物ｃｃ層５４０２を堆積させる（図５４）。
工程１９０：ＭＣＥＰＷ－１を除去する（図５５）。
工程１９１：露出したＬＧＳ－２Ｄ及び露出したＬＧＳ－２Ｓをシードとして用いることによって、ツインタワー状ストレージ電極を作り出す選択エピタキシシリコン成長を実行する（図５６）。
工程１９２：酸化物ｄ層５７０２を熱成長及び異方性エッチングし、窒化物ｃｃ層５４０２を除去する（図５７）。
工程１９３：選択エピタキシシリコン成長技術を用いることによって、ＬＧＳ－２Ｄ及びＬＧＳ－２Ｓの双方の露出シリコン領域から横方向及び垂直方向に、より高濃度なｎ＋インサイチュドープシリコン層を成長させる（図５８）。
工程１９４：酸化物ｄスペーサを除去する（図５９）。
工程１９５：ｈｉｇｈ－ｋ誘電絶縁体１ ４９０２を除去し、ｈｉｇｈ－ｋ誘電絶縁体２ ６００２を形成する（図６０）。
工程１９６：金属層（例えば、タングステン）６１０２を堆積させ、次いで、ＣＭＰ技術を用いて金属層６１０２を研磨する（図６１）。
工程１９７：ＭＣＥＰＷ－２をエッチバックし、次いで、ＳＴＳＥＣ－１の頂部上のｈｉｇｈ－ｋ誘電絶縁体２ ６００２をエッチング除去する（図６２）。
工程１９８：より高い高濃度ｎ＋インサイチュドープシリコンタワー６３０１を成長させ、ｈｉｇｈ－ｋ誘電絶縁体２ ６００２をエッチングし、ｈｉｇｈ－ｋ誘電絶縁体３ ６３０２を形成する（図６３）。
工程１９９：フォトレジスト６４０２を形成する（図６４）。
工程２００：ＭＣＥＰＷ－２の露出エッジ領域上のｈｉｇｈ－ｋ誘電絶縁体３ ６３０２をエッチング除去する（図６５）。
工程２０１：フォトレジスト６４０２を除去する（図６６）。
工程２０２：厚い金属層６７０２を堆積及びエッチバックしてＨＣｏＴセルを完成させる（図６７）。

前述のプロセス工程で使用される金属層（例えば、図６にアンダーグラウンドビットラインに関して、図１３にワードライン、電極、及び／又はキャパシタの対向電極に関して示すものなど）の取り得る材料は、タングステンとし得るが、酸化物又は酸化プロセスに対するタングステン材料の影響の受けやすさのため、タングステン層を別のＴｉＮ層又は好適な層で覆うといっそう良い。この発明では、タングステン層についての詳細な保護プロセスは記載しないが、タングステン層を含む金属層はその直上での酸化を避けるために良好に取り扱われると仮定する。当然ながら、集積プロセスに好適に挿入されない特定タイプの金属材料に限られるのではなく、アンダーグラウンドビットライン及びワードラインに好適に使用される好適な金属層がいくつか存在する。

上述の製造方法の詳細な説明は、以下の通りである。ｐ型シリコンウエハ（すなわち、ｐ型基板２０２）から開始する。工程１０２にて、図２（ａ）に示すように、水平な表面２０８（すなわち、基板がシリコン基板である場合、水平シリコン表面（horizontal silicon surface；ＨＳＳ）又はオリジナルシリコン表面（original silicon surface；ＯＳＳ）と呼び、以下では、例として水平シリコン表面又はＨＳＳを使用する）の上にパッド酸化物層２０４が形成され、次いで、パッド酸化物層２０４の上にパッド窒化物層２０６が堆積される。

工程１０４にて、フォトリソグラフィマスク技術によってＤＲＡＭセルアレイの活性領域を画成することができ、図２（ａ）に示すように、ＤＲＡＭセルアレイの活性領域は、パッド酸化物層２０４及びパッド窒化物層２０６に対応し、それに従って活性領域パターンの外側の水平シリコン表面２０８が露出される。活性領域パターンの外側の水平シリコン表面２０８が露出されるので、活性領域パターンの外側の水平シリコン表面２０８に対応するシリコン材料の部分を、異方性エッチング技術によって除去して、トレンチ（又はカナル（運河状のもの））２１０を作り出すことができ、例えば、トレンチ２１０は、ＨＳＳから下に２５０ｎｍ深さとすることができる。

工程１０６にて、トレンチ２１０を完全に充たすように酸化物層２１４が堆積され、次いで、トレンチ２１０の内部のＳＴＩがＨＳＳよりも下に形成されるように酸化物層２１４がエッチバックされる。また、図２（ｂ）は、図２（ａ）に対応する上面図であり、図２（ａ）は、図２（ｂ）に示すＸ方向に沿った断面図である。さらに、図２（ａ）に示すように、例えば、ＳＴＩは、約５０ｎｍの厚さを持ち、ＳＴＩの頂面は、トレンチ２１０がＨＳＳから下に２５０ｎｍ深さである場合に、ＨＳＳから下に約２００ｎｍの深さである。

工程１０８にて、図３（ａ）に示すように、トレンチ２１０の両側のエッジ（すなわち、上縁及び下縁）に沿って窒化物１スペーサを作り出すよう、窒化物１層が堆積され、異方性エッチングによってエッチバックされる。工程１１０にて、図３（ａ）に示すように、トレンチ２１０を充たすようにＳＴＩの上でトレンチ２１０内にＳＯＤ３０４が堆積される。次いで、ＳＯＤ３０４の頂面をパッド窒化物層２０６の頂面と同じ高さにするよう、ＣＭＰ技術によってＳＯＤ３０４が平坦化される。

工程１１２において、図３（ａ）に示すように、窒化物１スペーサのうちトレンチ２１０の下縁に沿った下縁窒化物１スペーサは、フォトリソグラフィマスク技術を利用することによってフォトレジスト層３０６によって保護され、窒化物１スペーサのうちトレンチ２１０の上縁に沿った上縁窒化物１スペーサは保護されない。すなわち、ＳＯＤ３０４及びパッド窒化物層２０６の上にフォトレジスト層３０６が堆積された後、上縁窒化物１スペーサの上のフォトレジスト層３０６の部分は除去されるが、下縁窒化物１スペーサの上のフォトレジスト層３０６の部分は保持されるので、下縁窒化物１スペーサを保護するとともに、後に上縁窒化物１スペーサを除去することができる。また、図３（ｂ）は、図３（ａ）に対応する上面図であり、図３（ａ）は、図３（ｂ）に示すＹ方向の切断線に沿った断面図である。工程１１４にて、図４に示すように、フォトレジスト層３０６によって覆われていない上縁窒化物１スペーサ及びＳＯＤ３０４が、エッチングプロセスによってエッチング除去される。

工程１１６にて、図５に示すように、フォトレジスト層３０６及びＳＯＤ３０４の両方が剥離され、ここで、ＳＯＤ３０４は、熱酸化膜及び一部の堆積酸化物のエッチングレートよりもはるかに高いエッチングレートを持つ。次に、トレンチ２１０の上縁を覆う酸化物１スペーサを形成するよう、酸化物１層５０２が熱成長され、ここで、酸化物１層５０２はパッド窒化物層２０６の上には成長せず、ＳＴＩは、その上に遥かに薄い酸化物層を加えられるのみである（酸化物１／ＳＴＩ層５０４と呼ぶ）。図５に示すように、工程１１６は、トレンチ２１０の２つの対称なエッジ（上縁及び下縁）上に、それぞれ、非対称なスペーサ（下縁窒化物１スペーサ及び酸化物１スペーサ）をもたらす。例えば、酸化物１スペーサの厚さは４ｎｍであり、下縁窒化物１スペーサの厚さは３ｎｍである。換言すれば、活性領域の側壁に沿って非対称スペーサが形成される。非対称スペーサ（図５に示す）の構造及び上述の関連する工程は、本発明の重要発明であり、非対称スペーサ・オン・トレンチ又はカナルの２つの対称エッジ（asymmetric spacers on two symmetrical edges of a trench or a canal；ＡＳｏＳＥ）と呼ぶ。

工程１１８にて、図６に示すように、金属層６０２（又は後続処理条件に耐える必要がある導電材料）が、トレンチ２１０を完全に充たすように堆積され、そして、金属層６０２の頂面をパッド窒化物層２０６の頂面と等しく平らにするよう（図６に示す）、ＣＭＰ技術によって平坦化される。また、本発明の一実施形態において、金属層６０２は、Ｗと略すタングステンとすることができる。

工程１２０にて、図７に示すように、下縁窒化物１スペーサ及び酸化物１スペーサの両方を覆うが、活性領域の端部に対応する下縁窒化物１スペーサ及び酸化物１スペーサの２つのエッジを露出させるフォトレジスト層７０２が堆積される。

工程１２２にて、図８に示すように、活性領域の端部に対応する金属層６０２が、酸化物１／ＳＴＩ層５０４の頂部が露出されて複数の導電ライン（すなわち、金属層６０２）を分離するまでエッチングされる。

工程１２４にて、図９（ａ）に示すように、フォトレジスト層７０２が除去された後、金属層６０２が、導電ライン又はアンダーグラウンドビットライン（underground bit line；ＵＧＢＬ）９０２を形成するようにトレンチ２１０の内部に妥当な厚さのみ残してエッチバックされ、ここで、アンダーグラウンドビットライン９０２の頂面は、ＨＳＳよりも遥か下にある（例えば、アンダーグラウンドビットライン９０２の厚さは約４０ｎｍである）。また、図９（ａ）に示すように、アンダーグラウンドビットライン９０２は、ＳＴＩの上にあり、アンダーグラウンドビットライン９０２の両側壁が、非対称スペーサ、すなわち、下縁窒化物１スペーサ及び酸化物１スペーサによってそれぞれ境界付けられる。また、図９（ａ）は、図９（ｂ）に示すＹ方向に沿った断面図である。

工程１２６にて、図１０（図９（ｂ）に示すＹ方向に沿った断面図）に示すように、酸化物２層１００２（ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２と呼ぶ）は、アンダーグラウンドビットライン９０２上でトレンチ２１０を充たすのに十分な厚さである必要があり、次いで、酸化物２層１００２は、パッド窒化物層２０６の頂面と同じ高さにされた部分を確保するように研磨され、下縁窒化物１スペーサ及び酸化物１スペーサの両方を覆う。図１０に示すように、工程１２６は、アンダーグラウンドビットライン９０２（すなわち、相互接続ライン）を、トレンチ２１０の内部の全ての絶縁体（すなわち、アイソレーション（分離）領域）によって埋め込んで境界付けることができ（そして、後に、アンダーグラウンドビットライン９０２は、ＤＲＡＭセルアレイのアクセストランジスタのドレインに接続されることになる）、これを、絶縁体によって取り囲まれたアンダーグラウンドビットライン（ＵＧＢＬ）と呼ぶ。ＵＧＢＬは、本発明の別の重要発明である。

以下の説明は、ＤＲＡＭセル（１Ｔ１Ｃセル）アレイのアクセストランジスタ及びワードラインの両方をどのように形成するのかを紹介するものであり、ワードラインは、セルフアライメント法によってアクセストランジスタの全ての関連するゲート構造を同時に接続し、従って、ゲート構造及びワードラインの両方が、例えばタングステン（Ｗ）などの一体の金属として接続される。

工程１２８にて、図１１（ａ）に示すように、先ず、厚い酸化物３層１１０２、厚い窒化物２層１１０４、及びパターニングされたフォトレジスト１１０６が堆積される。次いで、エッチング技術を用いることによって、酸化物３層１１０２及び窒化物２層１１０４の不要部分が除去される。トランジスタ／ワードラインパターンが酸化物３層１１０２と窒化物２層１１０４との複合層によって画成されることになり、酸化物３層１１０２と窒化物２層１１０４との複合層は、活性領域の方向に垂直な方向の複数のストライプで構成される。従って、図１１（ａ）及び図１１（ｂ）に示すように、アクセストランジスタ及びワードラインを画成する長手方向（Ｙ方向）ストライプ（酸化物３層１１０２及び窒化物２層１１０４）が形成され、活性領域は、長手方向ストライプ間のクロスポイントスクエアに位置する。図１１（ａ）は、図１１（ｂ）に示すＸ方向に沿った断面図である。

図１１（ｂ）に示すように、上面図は、パッド窒化物層２０６及びパッド酸化物層２０４の上の酸化物３層１１０２と窒化物２層１１０４との長手方向ストライプを有する織物のようなチェッカーボードパターンを明らかにしており、活性領域及びＳＴＩはどちらも水平方向（すなわち、図１１（ｂ）に示すＸ方向）にある。活性領域は、一種のセルフアライン技術によってアクセストランジスタが製造されることを可能にする。アクセストランジスタのゲート構造とワードラインとを１つの処理工程で製造するセルフアライン構造を作るためのこのようなチェッカーボード織物提案は、本発明の別の重要発明である。

工程１３０にて、図１２（ａ）に示すように、フォトレジスト層１１０６がそのままにされて、パッド窒化物層２０６はエッチングされるがパッド酸化物層２０４は保持されるようにし、そして、図１２（ｂ）に示すように、フォトレジスト層１１０６及びパッド酸化物層２０４の両方が除去される。結果として、活性領域に対応するクロスポイントスクエア（図１２（ｂ）に示す）の位置で、水平シリコン表面２０８（すなわち、ＨＳＳ）が露わにされる。

工程１３２にて、図１３に示すように、クロスポイントスクエア位置で露出されたＨＳＳが、凹部（例えばＵ字形など）を形成するように異方性エッチング技術によってエッチングされ、ここで、Ｕ字形の凹部は、アクセストランジスタのＵ字形チャネル１３０２のためのものであり、例えば、Ｕ字形の凹部の垂直深さは、ＨＳＳから約６０ｎｍとすることができる。アクセストランジスタのこのＵ字形凹部は露出されているので、後続のｈｉｇｈ－ｋ金属ゲート構造形成後に、アクセストランジスタの所望の閾値電圧のためにＵ字形凹部のＵ字形チャネル１３０２をドーピングするために、チャネルドーピング設計を、幾分良く設計されたボロン（ｐ型ドーパント）濃度によって達成することができる。好適なｈｉｇｈ－ｋ絶縁体層１３０４が、アクセストランジスタのゲート誘電体層として形成され、ｈｉｇｈ－ｋ絶縁体層１３０４の２つのエッジの頂面はＨＳＳよりも高い。その後、ワードラインのコンダクタンスに好適であるとともに、より低い閾値電圧を持つようにアクセストランジスタの狙った仕事関数性能を達成することができる好適なゲート材料１３０６を選択する（好適なゲート材料１３０６を選択することの目標は、ブーストされたワードライン電圧レベルを可能な限り低く下げるが、キャパシタ内に十分な量の電荷が復元されることを完成させる一方で信号センシングのためにいっそう速い電荷転送を支援するのに十分なデバイス駆動を提供することである）。

ゲート材料１３０６は、２つの隣接する長手方向ストライプ（酸化物３層１１０２及び窒化物２層１１０４）の間のＵ字形凹部（図１３に示す）を充たすのに十分な厚さである。次いで、２つの隣接する長手方向ストライプ（酸化物３層１１０２及び窒化物２層１１０４）の間に挟まれた長手方向（Ｙ方向）ワードラインをもたらすように、ゲート材料１３０６がエッチバックされる。例えば、ゲート材料１３０６は、好適なチャネルドーピング濃度を有する場合にアクセストランジスタに望ましい低めの閾値電圧の設計を可能にするｈｉｇｈ－ｋ金属ゲート構造を形成するタングステン（Ｗ）とすることができる。

Ｕ字形チャネル１３０２を有する新たに提案するアクセストランジスタ（以下、Ｕトランジスタと呼ぶ）は、最先端の埋め込みワードライン設計において一般的に使用されるリセス化されたトランジスタとは異なる。Ｕトランジスタは、そのボディを両側で、Ｙ方向（すなわち、チャネル幅方向）に沿ったＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２によって境界付けられ、そのチャネル長が、Ｕトランジスタのドレインに対応する側のＵ字形チャネル１３０２の１つのエッジの深さと、Ｕ字形チャネル１３０２の底面の長さと、Ｕトランジスタのソースに対応する側のＵ字形チャネル１３０２の別のエッジの深さとを含む。例えば、Ｕ字形凹部の垂直深さが約６０ｎｍであり、Ｕ字形凹部のＵ開口がＸ方向（すなわち、チャネル長方向）に沿って約７ｎｍである場合、Ｕトランジスタの全チャネル長は約１２７ｎｍである。対照的に、リセス化トランジスタのチャネル長は、リセス化トランジスタのゲート材料がどれくらい深くリセス化されるか、及びリセス化トランジスタのソース及びドレインジャンクションがどれくらい深く形成されるかに、より大きく依存しなければならない。

Ｕトランジスタとリセス化トランジスタとの間の構造の違いのために、Ｕトランジスタのチャネル長は、特にＵトランジスタのチャネル長がＵトランジスタのゲートの高さに依存しない場合に、遥かに良好に制御されることができる。さらに、Ｕトランジスタのドレイン及びソースをどのように完成させるかについて後述するように、ＨＳＳが固定されているので、より明瞭に明らかにされるようにデバイス設計パラメータのバラつきが小さいことで、Ｕトランジスタのドレイン及びソースのそれぞれのドーパント濃度プロファイルが遥かに制御可能である。さらに、２つの隣接する長手方向ストライプ（酸化物３層１１０２及び窒化物２層１１０４）の間にセルフアラインによって長手方向にＵトランジスタのゲート構造とワードラインとを同時に形成することは、ワードラインがＨＳＳよりも下でないようにするものであり、ワードラインがＨＳＳよりも下でないことは、一般的に使用される埋込ワードラインとはかなり異なる設計及び性能パラメータを呈する。加えて、ワードライン（すなわち、ゲート材料１３０６）の高さが、エッチバック技術（図１３に示す）を使用することによって複合層（酸化物３層１１０２と窒化物２層１１０４とで構成される）の高さよりも低くなるように設計される。ワードラインにセルフアラインで接続されるＵトランジスタのゲート構造の構造設計は、本発明の別の重要発明である。

工程１３４にて、図１４に示すように、窒化物３層１４０２（すなわち、誘電体キャップ）が堆積され、続いて酸化物４層１４０４が堆積され、ここで、窒化物３層１４０２及び酸化物４層１４０４は、２つの隣接する長手方向ストライプ（酸化物３層１１０２及び窒化物２層１１０４）の間の空きを充たすのに十分な大きさの合計厚さで積層される。次いで、ワードライン（すなわち、ゲート材料１３０６）の真上に酸化物４層１４０４と窒化物３層１４０２とで構成される複合スタックを形成するよう、酸化物４層１４０４及び窒化物３層１４０２が、窒化物２層１１０４の頂面と平らになるようにエッチバック（又はポリッシュバック）される。

工程１３６にて、図１５に示すように、異方性エッチング技術によって窒化物２層１１０４がエッチング除去され、酸化物４層１４０４／窒化物３層１４０２がワードラインの上に残される。次いで、酸化物３層１１０２も異方性エッチングによってエッチング除去され、パッド窒化物層２０６が露出される。ゲート構造（例えば酸化物４層１４０４／窒化物３層１４０２／ゲート材料１３０６など）が、長手方向（すなわち、Ｙ方向）に、Ｕ字形凹部内のＵトランジスタのゲート及びワードラインの両方に対して達成される。

工程１３８にて、図１６に示すように、パッド窒化物層２０６があらゆる場所で除去され、パッド酸化物層２０４が残される。ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２（すなわち、酸化物２層１００２）が、パッド酸化物層２０４の頂面と同じ高さになるようにエッチバックされる。

工程１４０にて、図１６に示すように、窒化物４層１６０２が堆積され、異方性エッチング技術によってエッチングされて、よく設計された好適厚さを有する窒化物４スペーサが作り出される。次に、酸化物５層１６０４が堆積され、異方性エッチング技術によってエッチングされて、酸化物５スペーサが作り出される。次いで、ポリシリコン１層１６０６（真性且つアンドープ）が、表面全体を覆って堆積され、異方性エッチング技術によってエッチングされてポリシリコン１スペーサが作り出され、ポリシリコン１スペーサにワードライン（例えば、ｗｏｒｄ ｌｉｎｅ－１、ｗｏｒｄ ｌｉｎｅ－２、ｗｏｒｄ ｌｉｎｅ－３）を囲ませる。従って、要約すると、ポリシリコン１スペーサが酸化物５スペーサの外側にあり、酸化物５スペーサが窒化物４スペーサの外側にあり、上述のスペーサの全てが、ゲート構造（例えば酸化物４層１４０４／窒化物３層１４０２／ゲート材料１３０６など）に沿って囲まれる。

図１６、１７に示すように、ワードライン及びビットラインを有するＤＲＡＭセルアレイを説明することの便宜及び明瞭さのため、中心に位置するワードラインにｗｏｒｄ ｌｉｎｅ－１（アクセストランジスタＡＱ１に対応）なるラベルを付し、ｗｏｒｄ ｌｉｎｅ－１の左隣のワードラインにｗｏｒｄ ｌｉｎｅ－２（アクセストランジスタＡＱ１の左隣のアクセストランジスタＡＱ２に対応）なるラベルを付し、パッド酸化物層２０４によって依然として覆われた、ｗｏｒｄ ｌｉｎｅ－１とｗｏｒｄ ｌｉｎｅ－２との間のドレイン領域（ｄｒａｉｎ－１及びｄｒａｉｎ－２）は、アクセストランジスタＡＱ１のドレイン及びアクセストランジスタＡＱ２のドレインのために確保される。ｗｏｒｄ ｌｉｎｅ－１の右隣のワードラインに、ｗｏｒｄ ｌｉｎｅ－３（アクセストランジスタＡＱ１の右隣のアクセストランジスタＡＱ３に対応する）なるラベルを付し、パッド酸化物層２０４によって依然として覆われた、ｗｏｒｄ ｌｉｎｅ－１とｗｏｒｄ ｌｉｎｅ－３との間のソース領域（ｓｏｕｒｃｅ－１及びｓｏｕｒｃｅ－３）は、アクセストランジスタＡＱ１のソース及び右アクセストランジスタＡＱ３のソースのために確保される。

工程１４２にて、図１７に示すように、ＳＯＤ１７０２が堆積され、ＳＯＤ１７０２は、ワードライン間の空き（ドレイン領域及びソース領域に対応）を充たすのに十分な厚さであり、次いで、ＣＭＰ技術によって、ＳＯＤ１７０２が、酸化物４層１４０４の頂面と平坦な高さまで研磨される。次いで、ポリシリコン１層１６０６の一部上部が、異方性エッチング技術によってエッチングされる。次いで、キャップ酸化物１層１７０４が、ポリシリコン１スペーサの上の空きを充たすように堆積され、次いで、酸化物４層１４０４の頂面と同じ高さになるようにＣＭＰ技術によって平坦化される。

工程１４４にて、図１８に示すように、ＳＯＤ１７０２がエッチング除去され、ここで、ＳＯＤ１７０２は、堆積された又は熱成長された酸化物層のエッチングレートよりも遥かに高いエッチングレートを持ち、それら酸化物は良好に保たれる。次いで、図１８に示す表面全体を覆って窒化物５層１８０２が堆積される。

工程１４６にて、図１９に示すように、全てのワードライン間の空きを充たすのに十分な厚さのＳＯＤ１９０２が堆積され、次いで、ＳＯＤ１９０２が、窒化物５層１８０２の頂面と平坦なレベルまで研磨される。次いで、その平坦な面上に、ドレイン領域（すなわち、ｄｒａｉｎ－１及びｄｒａｉｎ－２）用に確保された領域を覆い且つソース領域（すなわち、ｓｏｕｒｃｅ－１及びｓｏｕｒｃｅ－３）用に確保された領域を露出させるよう、フォトレジスト１９０４が堆積される。次いで、ソース領域用に確保された領域に対応するＳＯＤ１９０２が、全てのワードラインを取り囲む窒化物５層１８０２をセルフアラインマスクとして利用することによって除去される。所望のパターンがＳＯＤ１９０２に転写されると、全ての不要なフォトレジストが除去され、従って、図１９に示すようにＳＯＤ１９０２は平坦化されている。

工程１４８にて、図２０に示すように、２つのワードライン（ｗｏｒｄ ｌｉｎｅ－１及びｗｏｒｄ ｌｉｎｅ－３）の間のソース領域の中心に露出した窒化物５層１８０２及びパッド酸化物層２０４が、ＨＳＳを露出させるようにエッチング除去される。露出されたＨＳＳは、アクセストランジスタＡＱ１のｓｏｕｒｃｅ－１とアクセストランジスタＡＱ３のｓｏｕｒｃｅ－３との間に位置するので、ｓｏｕｒｃｅ－１とｓｏｕｒｃｅ－３との間の露出したＨＳＳをＨＳＳ－１／３と呼ぶことができる。図２０に示すように、ｗｏｒｄ ｌｉｎｅ１とｗｏｒｄ ｌｉｎｅ２との間のＨＳＳ－１／２は、ｄｒａｉｎ－１（すなわち、アクセストランジスタＡＱ１のドレイン）及びｄｒａｉｎ－２（すなわち、アクセストランジスタＡＱ２のドレイン）用の場所として使用されることになるとともに、アクセストランジスタＡＱ１、ＡＱ２を垂直方向にＵＧＢＬに接続するための場所としても使用されることになる。さらに、ｗｏｒｄ ｌｉｎｅ－１の他方の右側では、ｗｏｒｄ ｌｉｎｅ－１とｗｏｒｄ ｌｉｎｅ－３との間のＨＳＳ－１／３が、ｓｏｕｒｃｅ－１（すなわち、アクセストランジスタＡＱ１のソース）及びｓｏｕｒｃｅ－３（すなわち、アクセストランジスタＡＱ３のソース）に使用されることになるが、ｓｏｕｒｃｅ－１とｓｏｕｒｃｅ－３は分離されており接続されることはできない。というのは、ｓｏｕｒｃｅ－１及びｓｏｕｒｃｅ－３は後にそれぞれ追加のセルストレージノードＣＳＮ１、ＣＳＮ３（図２０には示さず）に接続されることになるからである。

さらに、要約すると、このフォトリソグラフィマスク技術は、ＨＳＳ－１／２の上でそれを覆うために使用されるが、このフォトリソグラフィマスク技術によって利用されるマスクは、クリティカルなマスクではなく、その機能は、ＨＳＳ－１／２の上での処理とは分けてＨＳＳ－１／３を処理することを可能にすることだけである。上述のように、平滑な表面トポロジを成すのに十分な厚さでＳＯＤ１９０２が堆積され、次いで、フォトレジスト１９０４が、ドレイン領域を覆うＳＯＤ１９０２を保護するがソース領域を露出させるマスク材料として作用するように堆積される。また、ＳＯＤを用いる理由は、ＳＯＤは、非常に高いエッチングレートを持つことで、存在する他の材料を傷つけることなく除去されるとともに、ＳＯＤは、フォトレジスト以外の熱プロセスに耐性があるからである。

図２０に示すように、ＨＳＳ－１／３の下のシリコン材料（ソース領域の中心に対応）が、異方性エッチング技術によって掘削されて、２つの反対側の側面（図２０には示されない）で下縁窒化物１スペーサ及び酸化物１スペーサによって囲まれ、且つ他の２つの反対側の側面でシリコン基板２０２によって囲まれた穴１／３（ｈｏｌｅ－１／３）が生成される。

次いで、工程１５０にて、図２１に示すように、フォトレジスト１９０４が除去され、穴１／３を充たすように酸化物７層２１０２が熱成長される。酸化物７層２１０２は部分的にキャップ酸化物１層１７０４の上に成長され、窒化物５層１８０２上では酸化物の成長がないために他の場所では成長されない。穴１／３を充たす酸化物７層２１０２を酸化物７プラグ（ｏｘｉｄｅ－７ ｐｌｕｇ）と呼び、これは、パッド酸化物層２０４の頂面と同じ高さにされた平滑表面を持つ。

工程１５２にて、図２２に示すように、別のＳＯＤ層２２０２が堆積され、この別のＳＯＤ層２２０２は、ｈｏｌｅ－１／３内の酸化物７層２１０２の上の空きを充たすのに十分な厚さであり、この別のＳＯＤ層２２０２の頂面が窒化物５層１８０２の頂面と同じ高さで平らになるまで、この別のＳＯＤ層２２０２の頂部材料がＣＭＰ技術によって除去される。

工程１５４にて、図２３に示すように、ソース領域に対応する領域を覆い、且つドレイン領域用に確保された領域を露出させるように、フォトレジスト２３０２が堆積される。工程１５４で使用されるマスクは、クリティカルなマスクではなく、その機能は、ＨＳＳ－１／３の上での処理とは分けてＨＳＳ－１／２を処理することを可能にすることだけである。次いで、ＨＳＳ（すなわち、ＨＳＳ－１／２）を露出させるために、露出されたＳＯＤ１９０２、露出された窒化物５層１８０２、及びその下の露出されたパッド酸化物層２０４が除去される。次いで、ＨＳＳ－１／２に対応するシリコン材料が、異方性エッチングによって掘削されて除去されて、穴１／２（ｈｏｌｅ－１／２）が生成される。穴１／２は、２つの反対側の側面をそれぞれシリコン基板２０２によって物理的に囲まれ、第３の側面を下縁窒化物１スペーサによって囲まれ、そして、第４の側面を酸化物１スペーサによって囲まれる。第３の側面及び第４の側面はどちらも更に、外側をＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２（図２３には示されない）によって境界付けられる。

工程１５６にて、図２４に示すように、フォトレジスト２３０２が除去され、そして、下縁窒化物１スペーサによって覆われた第３の側壁を除く、穴１／２の４つの側壁のうちの３つの側壁と、穴１／２の底とを覆う酸化物８スペーサを生成するよう、酸化物８層２４０２が熱成長される。さらに、酸化物８層２４０２は、部分的に、キャップ酸化物１層１７０４の上に成長される。図２５は、穴１／２の中心に沿ってＸ方向に垂直に延在するＹ２方向に沿ったＤＲＡＭセルアレイの断面図を示す図であり、図２５に示すように、活性領域は、ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２、ビットライン（ＵＧＢＬ）、酸化物１スペーサ、及び下縁窒化物１スペーサによって挟み込まれる。

工程１５８にて、図２６、２７に示されるように、穴１／２内の第３の側壁上の下縁窒化物１スペーサが等方性エッチング技術によって除去されるとともに、窒化物５層１８０２が同時に除去される（図２７に示されるように、下縁窒化物１スペーサは非常に薄いので、この等方性エッチング技術は、ＨＳＳの上の他の構造を傷つけないはずであり、穴１／２内の酸化物８層２４０２も除去しないはずである）。

工程１６０にて、図２８に示すように、穴１／２を充たすのに十分な厚さの金属層（例えば、タングステン）２８０２が堆積され、次いで、ＨＳＳの上の全ての金属層２８０２が等方性エッチング技術によってエッチバックされて、穴１／２内にタングステンプラグ（Ｔｕｎｇｓｔｅｎ ｐｌｕｇ）を残す。該タングステンプラグは、元々は下縁窒化物１スペーサによって覆われていた穴１／２の第３の側壁にある開口を通してＵＧＢＬに接続される。次いで、窒化物６層２８０４が堆積され、異方性エッチング技術によってエッチングされて、確保されたドレイン領域に対応するポリシリコン１スペーサを取り囲む窒化物６スペーサが作り出される。

工程１６２にて、図２９に示すように、ＨＳＳの下のタングステンプラグの一部上部がエッチバックされる。図３０に示すように、タングステンプラグは、当該タングステンプラグの側壁から穴１／２内のＵＧＢＬの側壁へと、ＵＧＢＬに接続される。

工程１６４にて、図３１に示すように、酸化物８層２４０２の上部が、異方性エッチング技術を通じて、よく設計された量だけ除去され、それに従ってタングステンプラグの高さよりも低い高さを持つ酸化物８スペーサがもたらされる。図３１に示すように、キャップ酸化物１層１７０４の一部が同様にエッチングされ得る。

工程１６６にて、図３２に示すように、選択エピタキシシリコン成長（ＳＥＧ）技術を利用することによって、（酸化物８層２４０２及びタングステンプラグの上に隣接して）２つの露出したシリコンエッジから横方向にｎ＋インサイチュドープシリコン層３２０２が成長され、故に、それぞれアクセストランジスタＡＱ１、ＡＱ２のｄｒａｉｎ－１及びｄｒａｉｎ－２として、及びＵＧＢＬとアクセストランジスタＡＱ１、ＡＱ２との間の導電ブリッジ（すなわち、ブリッジコンタクト）としても、穴１／２の両側のＨＳＳに接続するネックレス型の導電性ｎ＋シリコンドレイン（ｎ＋シリコンドレインカラーと呼ぶ）がもたらされる。

工程１６８にて、図３３に示すように、ＨＳＳ－１／２のキャップとなるよう、ｎ＋シリコンドレインカラー上に局所的に、よく設計された厚さを有する酸化物９層３３０２が熱成長される（そして、このような酸化物９層３３０２はキャップ酸化物１層１７０４を覆い得る）。ＵＧＢＬとｄｒａｉｎ－１（ｄｒａｉｎ－２）との間の下線ブリッジコンタクトを作製するものである上の接続方法は、本発明の別の重要発明であり、ｄｒａｉｎ－１及びｄｒａｉｎ－２は、酸化物キャップされたｎ＋ドレインである。

工程１７０にて、図３４に示すように、ｎ＋シリコンドレインカラーを覆う酸化物９層３３０２の一部が、その高さをパッド酸化物２０４の高さとする厚さにエッチバックされ得るとともに、キャップ酸化物１層１７０４を覆う酸化物９層３３０２がエッチング除去される。次いで、穴１／２の上の酸化物９層３３０２の上の空きの中に厚い真性ポリシリコンａ層３４０２を堆積させ、ポリシリコンａ層３４０２をエッチバックする。

工程１７１にて、図３５に示すように、等方性エッチング技術によって窒化物６スペーサ（窒化物６層２８０４）を除去する。真性ポリシリコンｂ層３５０２を堆積させ、次いで、異方性エッチング技術を用いてポリシリコンｂ層３５０２をエッチバックして、ポリシリコンａ層３４０２にすぐ隣接する空きを充たす残留物を残すとともに、ポリシリコンａ層３４０２及びポリシリコンｂ層３５０２の両方でほぼ同じ厚さを形成する。

工程１７２にて、図３６に示すように、全てのＳＯＤ（すなわち、ＳＯＤ層１９０２及び別のＳＯＤ層２２０２）が除去され、窒化物５層１８０２が等方性エッチング技術によって除去される。また、図３７は、このステージに至るＨＣｏＴセルアレイの構造の上面図を、特に、ワードライン（ｗｏｒｄ ｌｉｎｅ－１、ｗｏｒｄ ｌｉｎｅ－２、ｗｏｒｄ ｌｉｎｅ－３）、アンダーグラウンドビットライン（ＵＧＢＬ）、アクセストランジスタＡＱ１、ＡＱ３のソース領域（ｓｏｕｒｃｅ－１及びｓｏｕｒｃｅ－３）、及びアクセストランジスタＡＱ１、ＡＱ２のドレイン領域（ｄｒａｉｎ－１及びｄｒａｉｎ－２）の幾何学的配置について示している。

工程１７３にて、図３８に示すように、金属層（例えば、タングステン）３８０２が堆積され、金属層３８０２の一部がエッチバックされてＷバッファ壁（W-Buffer-Wall；ＷＢＷ）を形成する。

工程１７４にて、図３９に示すように、ポリシリコン１スペーサの上のキャップ酸化物１層１７０４が除去される。次いで、ポリシルコン１スペーサがエッチング除去され、さらに、ポリシリコン１スペーサの下のパッド酸化物層２０４が除去され、故に、ソース領域及びドレイン領域に対応するＨＳＳ（ソース及びドレイン領域用のシードＨＳＳ領域、ＳＨＡＲと呼ぶ）がそれぞれ露出される。

工程１７５にて、図４０に示すように、露出したＨＳＳ（ＳＨＡＲ）をシードとして用いることによって、選択エピタキシシリコン成長技術を用いて、高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄの両方を、それぞれ、ＨＳＳの上に垂直方向に成長させる。高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄは、露出したＨＳＳ（ＳＨＡＲ）をシードとして使用することにより徐々に良好に成長されるので、多結晶又は非晶質のシリコン材料ではなく純粋なシリコン材料となり得る。高位置化ソース電極ＥＨ－１Ｓと高位置化ドレイン電極ＥＨ－１Ｄはどちらも、ＷＢＷと、Ｘ方向に沿った左側壁及び右側壁上の酸化物５スペーサとによって囲まれる。Ｙ方向に沿った他の２つの側壁は広く開放されているが、ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２は、選択エピタキシャルシリコンを上に成長させるシード機能を提供することはできず、従って、この選択エピタキシシリコン成長は、ＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２のエッジで停止し、隣接し合う電極同士の接続を引き起こす可能性のない、横方向に幾分オーバー成長された純粋シリコン材料を有する結果になるはずである。さらに、高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄが成長された後、高位置化ソース電極ＥＨ－１Ｓ又は高位置化ドレイン電極ＥＨ－１Ｄがトランジスタのチャネル領域に対していっそう良好な電気接続を持つように、オプションのＲＴＡ（急速温度アニーリング）工程を利用して、高位置化ソース電極ＥＨ－１Ｓ又は高位置化ドレイン電極ＥＨ－１Ｄの下にＮＬＤＤ（ｎ＋低濃度ドープドレイン）４０１２を形成することができる。

高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄを達成する新たな処理設計は、次のように説明される：（１）選択エピタキシシリコン成長技術によって高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄを成長させるシードとしてＳＨＡＲを用いることにより、重要となるのは、シリコン成長中の好適なインサイチュｎ型ドーピング濃度を設計し、そして、急速温度アニーリングプロセスを用いて、アクセストランジスタのチャネル領域の適切な界面コンダクタンス（これは、ゲート誘電体直下のシリコン表面、窒化物４／酸化物５スペーサ下のＨＳＳ、及び高位置化ソース電極ＥＨ－１Ｓ若しくは高位置化ドレイン電極ＥＨ－１Ｄそれぞれのコンダクタンスを含む）を達成するとともに、特にゲート誘起ドレインリーク（ＧＩＤＬ）、ドレイン誘起障壁低下（ＤＩＢＬ）、短チャネル効果によるサブスレッショルドリーク、及びジャンクションリークについて、より低いリーク電流を達成することである。

（２）図４０に示すように、高位置化ソース電極ＥＨ－１Ｓ及び高位置化ドレイン電極ＥＨ－１Ｄは、最終的なＥＨ－１＋２電極（すなわち、高位置化ソース電極ＥＨ－１＋２Ｓ及び高位置化ドレイン電極ＥＨ－１＋２Ｄ）の高さよりも低い指定高さまで成長される。工程１７６にて、図４１に示すように、先ず、酸化物５スペーサが等方性エッチング技術によってエッチングされて、窒化物４スペーサと高位置化ドレイン電極ＥＨ－１Ｄとの間（及び窒化物４スペーサと高位置化ソース電極ＥＨ－１Ｓとの間）の継ぎ目が残される。次いで、高位置化ドレイン電極ＥＨ－１Ｄ（又は高位置化ソース電極ＥＨ－１Ｓ）を、ＷＢＷによって境界付けられた最後の第４の側壁を除く３つの側壁とその頂面で覆うように（酸化物ａキャップ層と呼ぶ）、酸化物ａ層４１０２が熱成長される。以下に記載するような慎重な段階的ソース電極形成プロセスを実行することの目的は、熱酸化膜ａ層が、非常に高品質の二酸化シリコン－シリコン電極間結合を持つことによって、高性能な酸化物－シリコン界面を持つソース電極ＥＨ－１Ｓの頂面（又はドレイン電極ＥＨ－１Ｄの頂面）が達成されることを確保することである（紛れもないことには、選択エピタキシシリコン成長プロセスから、代わりに非晶質の又は低品質のシリコン材料が得られ、それが、アクセストランジスタがオンにされるときに十分なオン電流を供給できない低下したキャリア移動度又はアクセストランジスタがオフにされるときにリーク増加させ得る追加の欠陥量を生じさせていたというシリコンソース電極の品質を劣化させるかもしれないという疑念がある）。次いで、酸化物ａ層４１０２のキャップ部分が、異方性エッチング技術によってエッチングされて、窒化物４スペーサとソース電極ＥＨ－１Ｓとの間（又は窒化物４スペーサとドレイン電極ＥＨ－１Ｄとの間）に存在する酸化物ａ層４１０２が残される。

（３）工程１７７にて、図４２に示すように、ソース電極ＥＨ－１Ｓ及びドレイン電極ＥＨ－１Ｄの露出シリコン表面を高品質のシリコンシードとして用いることによって、第２の選択エピタキシャルシリコン成長を実行し、それぞれ、高位置化ソース電極ＥＨ－２Ｓ及び高位置化ドレイン電極ＥＨ－２Ｄを成長させる。第２の選択エピタキシャルシリコン成長中に、高位置化ソース電極ＥＨ－２Ｓ（又は高位置化ドレイン電極ＥＨ－２Ｄ）と後に作製される積層ストレージキャパシタ（stacked storage capacitor；ＳＳＣ）のストレージ電極との間の低抵抗接続のための準備とすべく、高位置化ソース電極ＥＨ－２Ｓ及び高位置化ドレイン電極ＥＨ－２Ｄ内に、よく設計された、より高濃度のインサイチュｎ＋ドーピング濃度を達成することができる。高位置化ソース電極ＥＨ－１Ｓと高位置化ソース電極ＥＨ－２Ｓとの組み合わせを、高位置化ソース電極ＥＨ－１＋２Ｓと呼ぶ（同様に、高位置化ドレイン電極ＥＨ－１Ｄと高位置化ドレイン電極ＥＨ－２Ｄとの組み合わせを、高位置化ドレイン電極ＥＨ－１＋２Ｄと呼ぶ）。さらに、高位置化ソース電極ＥＨ－１＋２Ｓを例にとるに、図４２に示すように、高位置化ソース電極ＥＨ－１＋２Ｓの上部、すなわち、高位置化ソース電極ＥＨ－２Ｓは、１つの側壁上で窒化物４スペーサに直に当接し、反対側の側壁がＷＢＷに当接し、且つ他の２つの側壁が長手方向ワードラインに沿ってＹ方向で広く開かれた、高品質のｎ＋ドープシリコン材料を持つ。高位置化ソース電極ＥＨ－１＋２Ｓの高さ（高位置化ドレイン電極ＥＨ－１＋２Ｄの高さ）は、窒化物４スペーサの高さよりも低くなるようによく設計される。

工程１７８にて、図４３に示すように、高位置化ドレイン電極ＥＨ－２Ｄ及び高位置化ソース電極ＥＨ－２Ｓの表面の上にそれぞれ厚いＳＯＤ－１層４３０２を堆積させ、ＳＯＤ－１層４３０２をエッチバックする。

工程１７９にて、図４４に示すように、ウエハ表面全体上でＷＢＷがエッチング除去される。

工程１８０にて、図４５に示すように、窒化物ａ層４５０２が堆積され、異方性エッチング技術を用いることによってエッチングされて、高位置化ソース電極ＥＨ－１＋２Ｓ及び高位置化ドレイン電極ＥＨ－１＋２Ｄそれぞれの全ての側壁を取り囲む窒化物ａスペーサが形成される。違いは、高位置化ソース電極ＥＨ－１＋２Ｓ（高位置化ドレイン電極ＥＨ－１＋２Ｄ）を取り囲む窒化物ａスペーサは、マットレス層のように作用するポリシリコンａ層３４０２及びポリシリコンｂ層３５０２の上に立っていることである（しかし、高位置化ソース電極ＥＨ－１＋２Ｓ（高位置化ドレイン電極ＥＨ－１＋２Ｄ）の側面には、マットレス層のように作用するそのようなポリシリコンａ層３４０２及びポリシリコンｂ層３５０２は存在しない）。

工程１８１にて、図４６に示すように、先ず、異方性シリコンエッチング技術を用いて、ポリシリコンａ層３４０２を除去する（この時、例えば高位置化ドレイン電極ＥＨ－２Ｄ及び高位置化ソース電極ＥＨ－２Ｓなどのシリコン領域の残りは、それぞれ、ＳＯＤ－１層４３０２及び窒化物ａスペーサによって十分に保護される）。次いで、除去されたポリシリコンａ層３４０２及びポリシリコンｂ層３５０２の占有していた厚さによるバッファ空間によって生じる継ぎ目（又は空きのような）により、等方性エッチング技術を用いて、ポリシリコンｂ層３５０２及び高位置化ドレイン電極ＥＨ－１Ｄの一部底部をエッチング除去する。留意されたいことには、（１）高位置化ドレイン電極ＥＨ－１Ｄの残存する底部が、高品質のシリコン結合力により、高位置化ドレイン電極ＥＨ－１Ｄの上部を保持する強度を維持し、また、（２）窒化物ａスペーサが、それらの足がＣＶＤ－ＳＴＩ－ｏｘｉｄｅ２（すなわち、酸化物２層１００２）の上に立って、及び化学結合による窒化物ａスペーサの強力な接着を有して、ＥＨ－１＋２電極を取り囲むので、窒化物ａスペーサは空気上に完全に吊られるわけではない。この新規なプロセス設計を作り出すことが狙う最終結果は、高位置化ドレイン電極ＥＨ－１Ｄの下のＨＳＳが露出されるようにすることである。

工程１８２にて、図４７に示すように、熱酸化プロセスを実行して、図４６に示した露出ＨＳＳの表面に、シリコンと二酸化シリコンとの間での熱化学反応によって高品質の酸化物ｂｂ層４７０２を成長させ、故に、ストレージキャパシタ用のストレージ電極の一部としてもはや使用されることができるＥＨ－１＋２Ｄ電極の底部からドレイン領域を十分にアイソレートする酸化物アイソレーションがもたらされる。

工程１８３にて、図４８に示すように、等方性エッチング技術を用いて、ＥＨ－１＋２電極（すなわち、高位置化ソース電極ＥＨ－１＋２Ｓ及び高位置化ドレイン電極ＥＨ－１＋２Ｄ）に関係する窒化物ａスペーサ及びＳＯＤ－１層４３０２を除去する。次いで、工程１８４にて、図４９に示すように、ｈｉｇｈ－ｋ誘電絶縁体１層４９０２を形成する。

工程１８５にて、図５０に示すように、厚い金属層（例えばタングステンなど）５００２が堆積され、そして、ＥＨ－１＋２電極（すなわち、高位置化ソース電極ＥＨ－１＋２Ｓ及び高位置化ドレイン電極ＥＨ－１＋２Ｄ）よりも僅かに高いが窒化物４スペーサのような高さくらいの高さをもたらすようによく設計されたその残存部を残すようにエッチバックされる。ウエハ表面上に広がる金属層５００２を、金属対向電極プレート＆壁１（metal-counter-electrode-plate&wall-1；ＭＣＥＰＷ－１）と呼ぶ。ＭＣＥＰＷ－１は、ＥＨ－１＋２電極の上のｈｉｇｈ－ｋ誘電絶縁体１ ４９０２のｈｉｇｈ－ｋキャップ１を覆うものであるが、複合スタックの酸化物４層１４０４及び窒化物４スペーサの頂面を覆い得る。

工程１８６にて、図５１に示すように、酸化物４層１４０４上のｈｉｇｈ－ｋ誘電絶縁体１ ４９０２が、異方性エッチング技術によって除去され、次いで、複合スタックの頂部層である酸化物４層１４０４が、ＭＣＥＰＷ－１によって覆われたｈｉｇｈ－ｋキャップ１及びｈｉｇｈ－ｋ誘電絶縁体１ ４９０２にダメージを与えることなくエッチング除去される。それ故に、２つの側面に窒化物４スペーサを持つ複合スタックの上にカナル状の凹部領域が存在し、窒化物４スペーサは、窒化物３層１４０２の厚さより上の高さを有して、より高くフェンスのように立つが、カナル状の凹部領域に面する方向で露出された上部を持つ。

工程１８７にて、図５２に示すように、複合スタックより上のよく設計された厚さ分の窒化物３層１４０２の上部が、等方性エッチング技術によって除去される。同時に、残った窒化物４スペーサの頂面及び窒化物３層１４０２の頂面が窒化物３層１４０２及び窒化物４スペーサの両方の水平な平坦面と等しい高さとなるように、窒化物４スペーサの上部も等方性エッチング技術によって除去される。窒化物４スペーサがその上部を失った後に窒化物４スペーサの高さが低下されることを生じさせた等方性エッチング技術により、窒化物４スペーサに面するＥＨ－２電極の上部のシリコン側壁が露出される。

工程１８８にて、図５３に示すように、ワードライン方向に面するＥＨ－２電極（すなわち、高位置化ソース電極ＥＨ－２Ｓ及び高位置化ドレイン電極ＥＨ－２Ｄ）の露出シリコン側壁を用いることにより、選択エピタキシャルシリコン成長技術を使用して、窒化物３層１４０２の上にｎ＋インサイチュドープシリコン材料を横方向に成長させる。ｗｏｒｄ ｌｉｎｅ－１を基準にすると、ｗｏｒｄ ｌｉｎｅ－１の一方側に高位置化ソース電極ＥＨ－１＋２Ｓがあり、ｗｏｒｄ ｌｉｎｅ－１の他方側に高位置化ドレイン電極ＥＨ－１＋２Ｄがある。成長時間を制御することにより、高位置化ソース電極ＥＨ－２Ｓから横方向成長されたエピタキシャルシリコン（ＬＧＳ－２Ｓと呼ぶ）と、高位置化ドレイン電極ＥＨ－２Ｄから横方向成長されたエピタキシャルシリコン（ＬＧＳ－２Ｄと呼ぶ）との両方が、ｗｏｒｄ ｌｉｎｅ－１の中心で互いに出会うことは許されず、代わりに、水平空間（又は空き）内によく設計されたギャップが存在する。

工程１８９にて、図５４に示すように、厚い高品質の窒化物ｃｃ層５４０２を堆積させ、そして、ＣＭＰ技術を用いて、ＬＧＳ－２ＤとＬＧＳ－２Ｓとを完全に分離するようにＬＧＳ－２ＤとＬＧＳ－２Ｓとの間に窒化物ｃｃアイソレーション層（窒化物ｃｃ層５４０２）を残存させて、ＬＧＳ－２Ｄ及びＬＧＳ－２Ｓの両方を露出させる。同時に、ＭＣＥＰＷ－１及びｈｉｇｈ－ｋ誘電絶縁体１ ４９０２の両方の上部が、ＣＭＰ技術又はエッチバックのいずれかによって除去され、残存部分がそれぞれＬＧＳ－２Ｄ及びＬＧＳ－２Ｓの高さと同じにされる。

工程１９０にて、図５５に示すように、ＭＣＥＰＷ－１（すなわち、金属層５００２）を除去する。

工程１９１にて、図５６に示すように、露出したＬＧＳ－２Ｄ及び露出したＬＧＳ－２Ｓをシード（ストレージ電極摩天楼を成長させるためのシーディングベース（Seeding Base for Growing Storage-Electrode Skyscraper）としてのＳＢＳＥＳなる略語を用いて、それぞれ、ＳＢＳＥＳ－Ｄ及びＳＢＳＥＳ－Ｓと呼ぶ）として用いることによって、どのように完成されるかを以下の説明で示すストレージキャパシタ用のツインタワー状ストレージ電極を作り出す選択エピタキシシリコン成長を実行する（ここでは、ＬＧＳ－２Ｄ－Ｔｏｗｅｒと呼ぶドレイン側の高く***された電極と、ＬＧＳ－２Ｓ－Ｔｏｗｅｒと呼ぶソース側の他の高く***された電極との、電極の２つのツインタワーがある）。

工程１９２にて、図５７に示すように、薄い酸化物ｄ層５７０２を熱成長させ、そして、異方性エッチング技術を用いて、ＬＧＳ－２Ｄ－Ｔｏｗｅｒ及びＬＧＤ－２Ｓ－Ｔｏｗｅｒの上の酸化物ｄ層５７０２を除去し、酸化物ｄスペーサを形成する。ＬＧＳ－２Ｄ及びＬＧＳ－２Ｓの側縁をそれぞれ露出させるように、等方性エッチング技術を用いて窒化物ｃｃ層５４０２を除去する。

工程１９３にて、図５８に示すように、選択エピタキシシリコン成長技術を用いて、ＬＧＳ－２Ｄ及びＬＧＳ－２Ｓの双方の露出シリコン領域から、新たに接続されたシリコン層（ＬＧＳ－２ＤＳと呼ぶ）が形成されるまで、より高濃度のｎ＋インサイチュドープシリコン層を横方向に成長させる。さらに、図５８に示すように、やはり選択エピタキシシリコン成長技術を用いて、ＬＧＳ－２Ｄ－Ｔｏｗｅｒ及びＬＧＤ－２Ｓ－Ｔｏｗｅｒの頂面から、より高濃度のｎ＋インサイチュドープシリコン層を垂直方向に成長させる。図５８に示すように、（ＬＧＳ－２ＤＳを含み得る）水平接続領域は、Ｈキャパシタの一方の垂直突出領域（例えば、高位置化ドレイン電極ＥＨ－１＋２Ｄ）と他方の垂直突出領域（例えば、高位置化ソース電極ＥＨ－１＋２Ｓ）とを接続する。水平接続領域は、各突出領域の中央に結合される必要はなく、より高くても低くてもよい。

次いで、工程１９４にて、図５９に示すように、酸化物ｄスペーサを除去する。工程１９５にて、図６０に示すように、等方性エッチング技術を用いて、ｈｉｇｈ－ｋ誘電絶縁体１ ４９０２を除去し、そして、成長させたツインタワーストレージ電極を取り囲むｈｉｇｈ－ｋ誘電絶縁体２ ６００２を形成する。

工程１９６にて、図６１に示すように、厚い金属層（例えば、タングステン）６１０２（ＭＣＥＰＷ－２）を堆積させ、次いで、金属層６１０２をエッチバックするか、あるいはＣＭＰ技術を用いて金属層６１０２を研磨して、平面状の表面を生じさせる。これは、固定電圧（例えば、ＶＣＣの半分）にバスされる対向電極プレート金属層（すなわち、金属層６１０２）で外側を完全に囲まれたｈｉｇｈ－ｋ誘電絶縁体２ ６００２で完全に囲まれたツインタワー状の（ストレージキャパシタの）Ｈ形ストレージ電極を有した、新たに発明したＨＣｏＴセルを示している。図６１に示すように、新しく構築されたストレージキャパシタは、アクセストランジスタＡＱ１上にしっかりとクランプされたサドルのように、アクセストランジスタＡＱ１を包囲し、ストレージ電極の十分に拡張された表面領域が、アクセストランジスタＡＱ１の高位置化ソース電極ＥＨ－１Ｓの底部のＨＳＳから、ストレージキャパシタの信号タワーストレージ電極（ＳＴＳＥＣ－１と呼ぶ）の頂部まで真っ直ぐ立ち上がり、ＬＧＳ－２Ｓ－Ｔｏｗｅｒの全ての表面領域を取り囲み、そして、ＬＧＳ－２Ｓの他の３つの側壁を通って、アクセストランジスタＡＱ１の高位置化ドレイン電極の底部の酸化物ｂｂ層４７０２の頂部まで下方にＬＧＳ－２Ｄ－Ｔｏｗｅｒの４つ全ての側壁を横切る。ツインタワーを取り囲む４つの側壁表面の全てが、ほぼ、ストレージキャパシタのストレージキャパシタンスを可能な限り大きくするための、最大に近い誘電領域を生成するために使用される。

また、ツインタワー状ストレージノードの高さを更に延ばさなければならない場合には、図６２から図６７までのプロセスを用いてストレージノードの高さを延ばして、ストレージキャパシタのストレージキャパシタンスを更に増加させることができる。さらに、Ｈキャパシタの２つの突出領域間の接続領域は、図６２から図６７までのプロセスを数回繰り返した後に複数の水平サブ接続領域を含むことができる。各サブ接続領域が、Ｈキャパシタの２つの突出領域を接続し得る。

工程１９７にて、図６２に示すように、ＭＣＥＰＷ－２が、ストレージ電極（すなわち、ＳＴＳＥＣ－１）の高さよりも低い高さまでエッチバックされる。次いで、ＳＴＳＥＣ－１の上のｈｉｇｈ－ｋ誘電絶縁体２ ６００２が、異方性エッチング技術によってエッチング除去され、ＳＴＳＥＣ－１を取り囲むｈｉｇｈ－ｋ誘電絶縁体２ ６００２のみが保持される。

工程１９８にて、図６３に示すように、ＳＴＳＥＣ－１の頂面の露出シリコン材料をシードとすることによって、選択エピタキシャルシリコン成長技術を利用して、ストレージキャパシタのストレージ電極として、より高い高濃度ｎ＋インサイチュドープシリコンタワー６３０１が成長される。次いで、等方性エッチング技術によってｈｉｇｈ－ｋ誘電絶縁体２ ６００２をエッチングし、そして、露出したｎ＋ドープシリコンストレージ電極からＭＣＥＰＷ－２への如何なる起こり得る電気接続又はリーク機構も許すことなく、より高い高濃度ｎ＋インサイチュドープシリコンタワーの全側壁及び頂面を覆うように、ｈｉｇｈ－ｋ誘電絶縁体３ ６３０２を形成する。

工程１９９にて、図６４に示すように、ＭＣＥＰＷ－２のエッジ領域を露出させることを除いて、全てのセルアレイ領域を覆うようにフォトレジスト６４０２を形成する。次いで、工程２００にて、図６５に示すように、ＭＣＥＰＷ－２の露出させたエッジ領域上のｈｉｇｈ－ｋ誘電絶縁体３ ６３０２をエッチング除去する。次いで、工程２０１にて、図６６に示すように、フォトレジスト６４０２を除去する。

工程２０２にて、図６７に示すように、厚い金属（例えば、タングステンＷ）層６７０２を堆積及びエッチバックし、金属層６７０２は、より高いｎ＋インサイチュドープシリコンタワー及びシリコン表面の上の他の谷状領域の全ての側壁を包み込んで平面状の高台となり、これをＭＣＥＰＷ－３と呼ぶ。ＭＣＥＰＷ－３と、既存のＭＣＥＰＷ－２とを、それらのエッジ領域を全て接続して足し合わせたものが、例えばＶＣＣの半分などの定電圧レベルにバイアスされる対向電極プレートとしてだけでなく、金属ヒートシンクのようにいっそう良好な放熱を達成することができるとともに、ワードライン及びアクセストランジスタのゲート構造に関してノイズを抑制したりノイズ耐性を向上させたりすることができる（何故なら、電界をいっそう均等に分散及び分布させ、且つキャパシタプレートにわたって遮蔽することができるからである）金属シールドプレートとしても、良好に機能し得る。図６７は、新たに発明したＨＣｏＴセルを示しており、アクセストランジスタをクランプするそのストレージキャパシタは、Ｈ字形のツインタワー状ストレージ電極によって最大化されたキャパシタストレージ面積を有する。図６８は、ＨＣｏＴセルの概略図を示している。

図６９は、ＨＣｏＴセル（１Ｔ１Ｃセル）の簡略化した上面図を示しており、その底部を下にアクセストランジスタの高位置化ソース電極まで通して接続したツインタワー状キャパシタストレージ電極に焦点を当てている。ＨＣｏＴセルのセル領域は矩形状の形状であり、Ｈキャパシタは、同様に矩形状の形状であるキャパシタ外縁を含み、アクセストランジスタは、キャパシタ外縁内に位置する。キャパシタのフットプリントは、隣接するストレージ電極を分けるためにいくらかのアイソレーション公差を必要とすることを除いて、セル面積とほぼ同じ大きさである。これは、本発明者が知る限り、１Ｔ１Ｃセルの平面の面積に対するストレージキャパシタの平面の面積の比についての最も効率的な設計であるはずである。

要約すると、本発明は、ＤＲＡＭセルのサイズを小さくするだけでなく、ＤＲＡＭ動作中の信号対雑音比をも高めるＤＲＡＭセルの新しいアーキテクチャを提供する。キャパシタがアクセストランジスタの上に位置して大部分がアクセストランジスタを包囲しており、また、ＤＲＡＭセル内のこれら基本的な微細構造の幾何学構成を配置及び接続する垂直方向及び水平方向の双方でのセルフアライン技術を発明したので、この新ＨＣｏＴセルアーキテクチャは、最小物理的フィーチャサイズが１０ナノメートルより遥かに小さくなっても、少なくとも４－１０スクエアユニットのメリットを確保することができる。Ｈキャパシタの面積は、ＨＣｏＴセル面積の５０％かた７０％を占め得る。

また、この新ＨＣｏＴセルアーキテクチャにおけるキャパシタの金属電極は、放熱のための効率的なルートを提供し、それ故に、それに従って動作中のＨＣｏＴセルの温度を低くすることができ、そのような低めの温度は、キャパシタからのリーク電流及び熱／動作ノイズの両方を低減させることになる。加えて、金属電極は更に、アクセストランジスタを通り抜けるワードラインを包囲しており、このような包囲されたワードラインと、シリコン表面よりも下に作製されたアンダーグラウンドビットライン（ＵＧＢＬ）との組み合わせは、複数の異なるワードライン／ビットラインの間でのクロスカップリングノイズを効果的に遮蔽することができ、それ故に、伝統的なＤＲＡＭセルアレイ動作における厄介なパターン感度問題が劇的に低減され得る。

また、ＧＩＤＬリークも、よく設計されたトランジスタ構造により低減されることができ、このような低減されたＧＩＤＬリークと、より低い動作温度から得られるリークの低減との組み合わせは、信号対雑音比を更に高くし得るとともに、記憶したデータの信頼性に悪影響を及ぼすことなくＨＣｏＴセル内で遥かに小さいサイズのキャパシタを使用する可能性をもたらし得る。

他にも、本発明のシリコン表面よりも下のＵＧＢＬは、ビットラインの抵抗率及びキャパシタンスを柔軟に低下させることができ、従って、キャパシタとビットラインとの間の電荷共有期間中の信号感度を改善することができ、従って、新アーキテクチャのＨＣｏＴセルの動作速度も同様に高め得る。

要約して、本発明のＨＣｏＴセルを、図６７に対応する図６８にて概略的に説明する。最先端のＤＲＡＭセル構造とは対照的に、新しいＨＣｏＴセル構造は、１０ナノメートル未満で４から１０スクエアユニット程度のセルサイズを達成するのを助ける以下の特徴を明らかにする：（１）アクセストランジスタを包囲するストレージキャパシタのストレージ電極；（２）アクセストランジスタを包含するとともにセルアレイ全体を覆う対向電極プレート；（３）セルトポグラフィを小さくするＨＳＳよりも下のアンダーグラウンドビットライン；（４）セルリークを最小化するための、チャネルのエッジに対するセルフアラインによる、調整可能コンダクタンスを有する高位置化ソース電極；（５）セルフアラインによるキャパシタタワーを有するサドルのような、高位置化ソースから延びてアクセストランジスタの上にまたがった、セルフアラインによるストレージ電極；（６）殆どのセルフィーチャが、十分な信頼性及び品質を有する実績ある材料及び処理工程でスケーラブルである；（７）開示されたＤＲＡＭセルの大部分について（本発明者の知る限り）、セル形状が、Ｌ（長さ）×Ｗ（幅）としてシリコンダイの平面表面を占有する矩形として非常に効率的に保たれ、このＨＣｏＴセルは、異なるメモリセルの隣接するキャパシタの間でストレージ電極のアイソレーションのために幾らかの距離を確保しなければならないことを除いて、このＬ×Ｗのランドスケープの上でストレージキャパシタ領域の最大の広がりを持つと考えられる；（８）実施形態にて説明したように、ストレージ電極の高さは、発明したような複数のテクノロジ及び技術を用いることにより、望ましくて良好な直線状のタワー形状で段階的に築き上げることができ；デバイススケーリング要求によって更に縮小されたセル面積において、セルの平面領域に対する、キャパシタの表面積を拡大するために増大するセル高さの比が、効果的に高められる；（９）突出形状で複数のストレージ電極を作り出し、ＤＲＡＭキャパシタストレージノードとして接続することで、ストレージ領域を拡大することができ、故に、セルの、限られた、縮小された平面表面積内で、大きいキャパシタンスをもたらすことができる。

Claims (14)

1. シリコン表面を持つシリコン基板と、
   前記シリコン表面に結合されたトランジスタであり、ゲート構造、第１の導電領域、及び第２の導電領域を有するトランジスタと、
   ストレージ電極を有するキャパシタであり、前記ストレージ電極は、前記トランジスタの前記第２の導電領域に電気的に結合され、前記ストレージ電極は、前記キャパシタの下部電極であって、前記トランジスタの前記ゲート構造の２つの側面及び頂面を覆っている、キャパシタと、
   を有することを特徴とするメモリセル構造体。
2. 前記ストレージ電極は、第１の突出領域と、第２の突出領域と、垂直方向に前記トランジスタの頂面の上に積層されて前記第１の突出領域と前記第２の突出領域とを接続する接続領域と、を有し、前記第２の突出領域が、前記トランジスタの前記第２の導電領域に接続している、ことを特徴とする請求項１に記載のメモリセル構造体。
3. 前記第１の突出領域と前記第２の突出領域とで前記トランジスタをクランプしている、ことを更に特徴とする請求項２に記載のメモリセル構造体。
4. 当該メモリセル構造体は更に、対向電極と、複数の第１のトランジスタと、該複数の第１のトランジスタにそれぞれ対応する複数の第１のストレージ電極と、を有し、前記対向電極は、前記複数の第１のトランジスタ及び前記複数の第１のストレージ電極を覆っており、且つ前記対向電極は、第１の電圧源に結合される、ことを更に特徴とする請求項２に記載のメモリセル構造体。
5. 当該メモリセル構造体は更に、前記トランジスタの前記第１の導電領域に電気的に結合されたビットラインを有し、前記ビットラインは、前記シリコン表面よりも下に位置し、ブリッジコンタクトを介して前記トランジスタの前記第１の導電領域に電気的に結合されている、ことを更に特徴とする請求項２に記載のメモリセル構造体。
6. 前記ブリッジコンタクトは、前記シリコン表面よりも下に位置し、前記ブリッジコンタクトの第１の側壁が、前記ビットラインのエッジとアライメントされている、ことを更に特徴とする請求項５に記載のメモリセル構造体。
7. 前記ブリッジコンタクトは上部及び下部を有し、前記ブリッジコンタクトの前記上部は、前記シリコン基板に当接し、前記ブリッジコンタクトの前記下部は、第１の分離層によって前記シリコン基板から離隔されている、ことを更に特徴とする請求項６に記載のメモリセル構造体。
8. 前記トランジスタは更に、第１のスペーサ及び第２のスペーサを有し、前記第１のスペーサは、前記ゲート構造の第１の側面を覆い且つ前記シリコン表面の上に位置し、前記第２のスペーサは、前記ゲート構造の第２の側面を覆い且つ前記シリコン表面の上に位置し、
   前記ストレージ電極の前記第２の突出領域は、前記シリコン表面から上方に延在して前記第２のスペーサに当接し、前記ストレージ電極の前記第１の突出領域は、前記第１のスペーサに当接し、且つ前記シリコン表面上にある分離領域から上方に延在している、
   ことを更に特徴とする請求項２に記載のメモリセル構造体。
9. 前記第１の突出領域の頂面は矩形状の形状であり、前記第２の突出領域の頂面は別の矩形状の形状である、ことを更に特徴とする請求項２に記載のメモリセル構造体。
10. 前記トランジスタは、ゲート構造と、該ゲート構造の上のキャップ分離層と、第１の導電領域と、第２の導電領域とを有し、前記ストレージ電極の複数の突出領域のうちの第１の突出領域が、前記キャップ分離層の頂面から上方及び下方に延在している、ことを更に特徴とする請求項１に記載のメモリセル構造体。
11. 前記ストレージ電極の前記複数の突出領域のうちの第２の突出領域が、前記キャップ分離層の前記頂面から上方及び下方に延在しており、前記第２の突出領域が、前記トランジスタの前記第２の導電領域に接続している、ことを更に特徴とする請求項１０に記載のメモリセル構造体。
12. 前記ストレージ電極は、第１の突出領域と、第２の突出領域と、前記トランジスタが有するキャップ分離層の上にあって前記第１の突出領域と前記第２の突出領域とを接続する接続領域と、を有し、前記第１の突出領域及び前記第２の突出領域は、前記キャップ分離層の頂面から上方及び下方に延在している、ことを特徴とする請求項１に記載のメモリセル構造体。
13. 前記第１の突出領域は、前記キャップ分離層の前記頂面から上方に、前記接続領域よりも高い位置まで延在し、且つ前記キャップ分離層の前記頂面から下方に、前記シリコン表面上にある分離領域まで延在している、ことを更に特徴とする請求項１２に記載のメモリセル構造体。
14. 前記第２の突出領域は、前記キャップ分離層の前記頂面から上方に、前記接続領域よりも高い別の位置まで延在し、且つ前記キャップ分離層の前記頂面から下方に前記シリコン表面まで延在している、ことを更に特徴とする請求項１３に記載のメモリセル構造体。