JP7330146B2 - スイッチ回路 - Google Patents
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Description
[1-1]システムの構成
図1は、第1実施形態に係るシステム800における機能ブロックの一例を示す。システム800は、例えば、無線通信システムであり、例えば、携帯電話として実現されることができ、例えば高周波信号を扱う。
図2は、第1実施形態に係るスイッチ回路100における回路図の一例を示す。図2に示されるように、スイッチ回路100は、高周波信号受信ノードPinと、高周波信号送信ノードPoutとを接続する配線に接続される。スイッチ回路100は、高周波スイッチFET1及び高周波スイッチFET2、容量Cc1及び容量Cc2、NMOS(N metal oxide silicon)トランジスタNMOS、抵抗R1~R4、バイアス回路10、並びにコンパレータ11を含む。また、スイッチ回路100は、ノードA、B、C、D、E、F、G、H、及びIを含む。
スイッチ回路100は、V1<V3である場合と、V1>V3である場合の両方の状態を遷移する。すなわちスイッチ回路100は、NMOSトランジスタNMOSがOFFである状態と、ONである状態を遷移する。遷移する理由は、V1(ノードBの電位)はノードAに伝送される高周波信号の電位に依存するからである。高周波信号は電位が時間に依存して変化するため、V1の電位の状態に依存して、V1<V3となる場合と、V1>V3となる場合を繰り返すことが考えられる。
前述のように、スイッチ回路100は、高周波信号受信ノードPin上の高周波信号が、高周波信号送信ノードPoutへ伝達されるのを制御する。具体的には、スイッチ回路100は、高周波信号を高周波信号受信ノードPinから高周波信号送信ノードPoutへ、減衰させて伝送する場合と、何ら加工せず、そのまま伝送する場合とを任意に切り替えることが可能である。スイッチ回路100は次のような挙動で高周波信号を制御する。スイッチ回路100は、高周波信号を減衰させる場合において、高周波スイッチFET1及びFET2をONにすることで、高周波信号受信ノードPinから高周波信号送信ノードPoutに伝送される高周波信号を減衰させる。高周波信号を減衰させない場合においては、高周波スイッチFET1及びFET2はOFFであり、スイッチ回路100は高周波信号に対して意図的な制御は行わない。このときスイッチ回路100は高周波信号に対して意図的な制御は行わないが、寄生容量として作用することで高周波信号に対して影響を与えてしまう場合がある。そこで以下では、高周波スイッチFET1及びFET2がOFFであるときに、スイッチ回路100が有してしまう寄生容量に関して記述される。具体的には、V1<V3である場合と、V1>V3である場合における、容量に関する等価回路について記述される。
図3は、第1実施形態に係るスイッチ回路100がV1<V3であるときの容量に関する等価回路図の一例を示す。図3に示されるように、高周波スイッチFET1及びFET2はOFF状態であるため、スイッチ回路100は、高周波スイッチFET1及びFET2の位置において、それぞれ寄生容量C1及びC2を有する。また、V1<V3のときNMOSトランジスタNMOSはOFF状態であるため、スイッチ回路100は、NMOSトランジスタNMOSの位置において、寄生容量CNMOSを有する。スイッチ回路100は、等価回路においても変わらずに容量Cc1及びCc2を有する。また、スイッチ回路100は、ノードC(ノードC’)において対地容量Cgを有する。
図4は、第1実施形態に係るスイッチ回路100がV1>V3であるときの容量に関する等価回路図の一例を示す。図4に示されるように、NMOSトランジスタNMOSがON状態であること以外は、図3と同様である。V1>V3のとき、NMOSトランジスタNMOSはON状態であるため、ノードEとノードFとは、同じ電位を有する。すなわち、V1>V3であるときスイッチ回路100は、高周波スイッチFET1(寄生容量C1)に対して並列に、直列接続された容量Cc1及びCc2が接続される。
次に、スイッチ回路100の入力可能電圧について記述される。第1実施形態に係るスイッチ回路100では、V1<V3である場合と、V1>V3である場合の両方の状態を遷移することから、入力可能電圧についても2つの場合について考える必要がある。
V1<V3の場合、容量はCtotal1<Ctotal2である。よって、Ztotal1とZtotal2は、異なる値を有し、それぞれ数式(7)及び数式(8)のように記述される。
V1>V3の場合、容量はCtotal1=Ctotal2である。よって、Ztotal1及びZtotal2は、同じ値を有し、数式(11)のように記述される。
以上で説明した第1実施形態に係るスイッチ回路100は、スイッチ回路の入力可能電圧を維持したまま、スイッチ回路100の寄生容量を低減することが可能である。以下に、第1実施形態に係るスイッチ回路100の詳細な効果について説明される。
[2-1]構成
第2実施形態に係るスイッチ回路100は、第1実施形態に係るスイッチ回路100を1セットとして、これを複数セット並べるとともに一部が共有された構造を有している。第2実施形態に係るスイッチ回路100は、第1実施形態に係るスイッチ回路100との区別のために、スイッチ回路100Bと称される。以下では、第2実施形態に係るスイッチ回路100Bについて、第1実施形態と異なる点について主に説明される。
以上で説明された第2実施形態に係るスイッチ回路100Bによれば、高周波信号受信ノードPinと高周波信号送信ノードPoutとの間に複数のスイッチ回路を有した構造であっても、第1実施形態と同等の効果を得ることが可能である。
[3-1]構成
第3実施形態に係るスイッチ回路100は、高周波スイッチFETを3個以上用いる構造を有している。第3実施形態に係るスイッチ回路100は、第1実施形態に係るスイッチ回路100との区別のために、スイッチ回路100Cと称される。2個の高周波スイッチFETを用いて高周波信号の振幅電圧Vpを分圧していた第1実施形態に係るスイッチ回路100に対して、第3実施形態に係るスイッチ回路100Cは、3個の高周波スイッチFETを用いて高周波信号の振幅電圧Vpを分圧している。振幅電圧Vpを3個の高周波スイッチFETで分圧することで入力可能電圧を向上可能な構造を有する。以下では、第3実施形態に係るスイッチ回路100Cについて、第1実施形態と異なる点について主に説明される。
以上で説明した第3実施形態に係るスイッチ回路100Cによれば、第1実施形態よりも寄生容量を低減させることが出来ることに加え、高周波信号の入力可能電圧の許容範囲を向上させることが可能である。
本発明の第1~3実施形態において、スイッチ回路100の構成要素は、同一の半導体基板上で形成されていても良い。例えば高周波スイッチFET1及びFET2のような素子を同一の半導体基板上で形成することにより、これらの素子の製造プロセスのばらつきによる違いを低減することが出来る。
C1,C2…寄生容量、Cc1~Cc4…容量、FET1~FET4…高周波スイッチ、NMOS…NMOSトランジスタ、R1~R6…抵抗、Vc1…電源電圧、Pin…高周波信号受信ノード、Pout…高周波信号送信ノード
Claims (6)
- 第1MOSトランジスタと、
前記第1MOSトランジスタの第1端に接続された第1端を有する第1容量と、
前記第1MOSトランジスタの第2端に接続された第1端を有する第2MOSトランジスタと、
前記第1MOSトランジスタの前記第2端に接続された第1端を有する第2容量と、
前記第1容量の第2端と前記第2容量の第2端の間に接続され、前記第1MOSトランジスタの前記第1端の電圧に基づいてオン又はオフする、第3MOSトランジスタと、
前記第1MOSトランジスタの前記第1端に接続された第1入力端子と、前記第3MOSトランジスタの制御端子に接続された出力端子を有し、前記第1MOSトランジスタの前記第1端の第1電圧と、第2入力端子に印加される第2電圧を比較する、コンパレータと、
前記第1MOSトランジスタの制御端子と、前記第2MOSトランジスタの制御端子とが接続されたバイアス回路と、
前記第1容量の前記第2端及び前記第3MOSトランジスタの第1端に接続された第1端を有する第1抵抗と、
前記第2容量の前記第2端及び前記第3MOSトランジスタの第2端に接続された第1端を有する第2抵抗と、
前記第1抵抗の第2端及び前記第2抵抗の第2端に接続された第1端を有する第3抵抗と、
前記第3抵抗の第2端及び前記コンパレータの前記第2入力端子に接続された第1端を有する第4抵抗と、を備える、
スイッチ回路。 - 第4MOSトランジスタと、
前記第4MOSトランジスタの第1端に接続された第1端を有する第3容量と、
前記第4MOSトランジスタの第2端に接続された第1端を有する第5MOSトランジスタと、
前記第4MOSトランジスタの前記第2端に接続された第1端を有する第4容量と、
前記第3容量の第2端と前記第4容量の第2端の間に接続され、前記第1MOSトランジスタの前記第1端の電圧に基づいてオン又はオフする、第6MOSトランジスタと、
をさらに備える、
請求項1に記載のスイッチ回路。 - 前記第1容量と、前記第2容量と、前記第1MOSトランジスタと、前記第2MOSトランジスタと、前記第3MOSトランジスタとが、同一の基板上に形成された、
請求項1に記載のスイッチ回路。 - 前記基板が、シリコンに比べて高抵抗である、
請求項3に記載のスイッチ回路。 - 前記第1電圧が前記第2電圧よりも大きいとき、
前記第3MOSトランジスタがONする、
請求項1に記載のスイッチ回路。 - 第1MOSトランジスタと、
前記第1MOSトランジスタの第1端に接続された第1端を有する第1容量と、
前記第1MOSトランジスタの第2端に接続された第1端を有する第2MOSトランジスタと、
前記第1MOSトランジスタの前記第2端に接続された第1端を有する第2容量と、
前記第2MOSトランジスタの前記第1端に接続された第1端を有する第3容量と、
前記第2MOSトランジスタの第2端に接続された第1端を有する第3MOSトランジスタと、
前記第2MOSトランジスタの前記第2端に接続された第1端を有する第4容量と、
前記第1容量の第2端と前記第2容量の第2端の間に接続され、前記第1MOSトランジスタの前記第1端の電圧に基づいてオン又はオフする、第4MOSトランジスタと、
前記第3容量の第2端と前記第4容量の第2端の間に接続され、前記第1MOSトランジスタの前記第1端の電圧に基づいてオン又はオフする、第5MOSトランジスタと、
前記第1MOSトランジスタの前記第1端に接続された第1入力端子と、前記第4MOSトランジスタの制御端子及び前記第5MOSトランジスタの制御端子に接続された出力端子を有し、前記第1MOSトランジスタの前記第1端の第1電圧と、第2入力端子に印加される第2電圧を比較する、コンパレータと、
前記第1MOSトランジスタの制御端子と、前記第2MOSトランジスタの制御端子と、前記第3MOSトランジスタの制御端子とが接続されたバイアス回路と、
前記第1容量の前記第2端及び前記第4MOSトランジスタの第1端に接続された第1端を有する第1抵抗と、
前記第2容量の前記第2端及び前記第4MOSトランジスタの第2端に接続された第1端を有する第2抵抗と、
前記第3容量の前記第2端及び前記第5MOSトランジスタの第1端に接続された第1端を有する第3抵抗と、
前記第4容量の前記第2端及び前記第5MOSトランジスタの第2端に接続された第1端を有する第4抵抗と、
前記第1抵抗の第2端、前記第2抵抗の第2端、前記第3抵抗の第2端、及び前記第4抵抗の第2端に接続された第1端を有する第5抵抗と、
前記第5抵抗の第2端及び前記コンパレータの前記第2入力端子に接続された第1端を有する第6抵抗と、を備える、
スイッチ回路。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010178026A (ja) | 2009-01-29 | 2010-08-12 | Renesas Electronics Corp | 半導体装置 |
JP2012069562A (ja) | 2010-09-21 | 2012-04-05 | Panasonic Corp | 半導体装置及び半導体装置の製造方法 |
JP2014200020A (ja) | 2013-03-29 | 2014-10-23 | 株式会社東芝 | 半導体スイッチ回路 |
US20160329891A1 (en) | 2015-05-06 | 2016-11-10 | Infineon Technologies Ag | System and Method for a Driving a Radio Frequency Switch |
US20170187368A1 (en) | 2015-12-29 | 2017-06-29 | Infineon Technologies Ag | System and Method for a Switchable Capacitance |
US20170373680A1 (en) | 2016-06-24 | 2017-12-28 | Infineon Technologies Ag | Switch |
US20190229720A1 (en) | 2018-01-22 | 2019-07-25 | Infineon Technologies Ag | Self-adjustable rf switch cell |
US20190305768A1 (en) | 2018-03-28 | 2019-10-03 | Psemi Corporation | Stacked FET Switch Bias Ladders |
-
2020
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010178026A (ja) | 2009-01-29 | 2010-08-12 | Renesas Electronics Corp | 半導体装置 |
JP2012069562A (ja) | 2010-09-21 | 2012-04-05 | Panasonic Corp | 半導体装置及び半導体装置の製造方法 |
JP2014200020A (ja) | 2013-03-29 | 2014-10-23 | 株式会社東芝 | 半導体スイッチ回路 |
US20160329891A1 (en) | 2015-05-06 | 2016-11-10 | Infineon Technologies Ag | System and Method for a Driving a Radio Frequency Switch |
US20170187368A1 (en) | 2015-12-29 | 2017-06-29 | Infineon Technologies Ag | System and Method for a Switchable Capacitance |
US20170373680A1 (en) | 2016-06-24 | 2017-12-28 | Infineon Technologies Ag | Switch |
US20190229720A1 (en) | 2018-01-22 | 2019-07-25 | Infineon Technologies Ag | Self-adjustable rf switch cell |
US20190305768A1 (en) | 2018-03-28 | 2019-10-03 | Psemi Corporation | Stacked FET Switch Bias Ladders |
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