JP7314343B2 - semiconductor storage device - Google Patents

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Description

実施形態は半導体記憶装置に関する。 Embodiments relate to semiconductor memory devices.

メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。 A NAND flash memory in which memory cells are stacked three-dimensionally is known.

特開２００２－０７４９６０号公報JP-A-2002-074960

高速に動作することが可能な半導体記憶装置を提供する。 A semiconductor memory device capable of operating at high speed is provided.

実施形態の半導体記憶装置は、第１及び第２メモリセルと、前記第１及び第２メモリセルに接続される第１ワード線と、前記第１メモリセルに接続される第１ビット線と、前記第２メモリセルに接続される第２ビット線と、前記第１ビット線に接続される第１センスアンプと、前記第２ビット線に接続される第２センスアンプと、前記第１センスアンプと前記第２センスアンプに制御信号を供給する制御回路と、前記第１ワード線に電圧を供給する第１ロウデコーダと、を備え、読み出し動作において、前記第１ロウデコーダは、前記第１ワード線に、読み出し電圧を印加する前に、前記読み出し電圧より高い第１キック電圧を印加し、前記制御回路は、前記第１ワード線が前記読み出し電圧になる前に、前記第１センスアンプを前記第１ビット線と接続させるための第１制御信号を供給するとともに、前記第２センスアンプを前記第２ビット線と接続させるための第２制御信号を供給し、前記第１制御信号の供給が終了するタイミングは前記第２制御信号の供給が終了するタイミングより早い。 A semiconductor memory device according to an embodiment comprises first and second memory cells, first word lines connected to the first and second memory cells, a first bit line connected to the first memory cells, a second bit line connected to the second memory cells, a first sense amplifier connected to the first bit lines, a second sense amplifier connected to the second bit lines, a control circuit supplying control signals to the first and second sense amplifiers, and a first word line supplying a voltage to the first word lines. and a row decoder, in a read operation, the first row decoder applies a first kick voltage higher than the read voltage to the first word line before applying the read voltage, the control circuit supplies a first control signal for connecting the first sense amplifier to the first bit line before the first word line reaches the read voltage, supplies a second control signal for connecting the second sense amplifier to the second bit line, and supplies a timing at which the supply of the first control signal ends. is earlier than the timing at which the supply of the second control signal ends.

図１は、第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。1 is a block diagram showing an example of the overall configuration of a semiconductor memory device according to a first embodiment; FIG. 図２は、第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの構成例を示す回路図。2 is a circuit diagram showing a configuration example of a memory cell array included in the semiconductor memory device according to the first embodiment; FIG. 図３は、第１実施形態に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。3 is a block diagram showing a configuration example of a row decoder module included in the semiconductor memory device according to the first embodiment; FIG. 図４は、第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の構成例を示すブロック図。4 is a block diagram showing a configuration example of a sense amplifier module and a voltage generating circuit included in the semiconductor memory device according to the first embodiment; FIG. 図５は、第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。5 is a circuit diagram showing a configuration example of a sense amplifier module included in the semiconductor memory device according to the first embodiment; FIG. 図６は、第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの平面レイアウトの一例を示す図。6 is a diagram showing an example of a planar layout of a memory cell array included in the semiconductor memory device according to the first embodiment; FIG. 図７は、図６に示すＶＩＩＩ－ＶＩＩＩに沿ったメモリセルアレイの断面図。7 is a cross-sectional view of the memory cell array along VIII-VIII shown in FIG. 6; 図８は、第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの断面構造の一例を示す図。8 is a diagram showing an example of a cross-sectional structure of a memory cell array and a row decoder module included in the semiconductor memory device according to the first embodiment; FIG. 図９は、第１実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。9 is a diagram showing an example of waveforms of a read operation in the semiconductor memory device according to the first embodiment; FIG. 図１０は、第１実施形態の比較例に係る半導体記憶装置における読み出し動作の波形の一例を示す図。10 is a diagram showing an example of waveforms of a read operation in a semiconductor memory device according to a comparative example of the first embodiment; FIG. 図１１は、第１実施形態、及び比較例の読み出し動作の波形の一部を示す図。FIG. 11 is a diagram showing part of waveforms of a read operation in the first embodiment and a comparative example; 図１２は、第１実施形態の変形例１に係る半導体記憶装置における読み出し動作の波形の一例を示す図。12 is a diagram showing an example of waveforms of a read operation in the semiconductor memory device according to Modification 1 of Embodiment 1; FIG. 図１３は、第１実施形態の変形例１、及び比較例の読み出し動作の波形の一部を示す図。13A and 13B are diagrams showing part of waveforms of a read operation in Modification 1 of the first embodiment and a comparative example; FIG. 図１４は、第１実施形態の変形例２に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。14 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 2 of the first embodiment; FIG. 図１５は、第１実施形態の変形例２に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の構成例を示すブロック図。15 is a block diagram showing a configuration example of a sense amplifier module and a voltage generation circuit included in a semiconductor memory device according to Modification 2 of the first embodiment; FIG. 図１６は、第１実施形態の変形例３に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。16 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 3 of the first embodiment; FIG. 図１７は、第１実施形態の変形例３に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の構成例を示すブロック図。17 is a block diagram showing a configuration example of a sense amplifier module and a voltage generation circuit included in a semiconductor memory device according to Modification 3 of the first embodiment; FIG. 図１８は、第１実施形態の変形例４に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。18 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 4 of the first embodiment; FIG. 図１９は、第１実施形態の変形例５に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。19 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 5 of the first embodiment; FIG. 図２０は、第１実施形態の変形例６に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。20 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 6 of the first embodiment; FIG. 図２１は、第１実施形態の変形例７に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。21 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 7 of the first embodiment; FIG. 図２２は、第１実施形態の変形例８に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。22 is a block diagram showing a configuration example of a row decoder module included in a semiconductor memory device according to Modification 8 of the first embodiment; FIG. 図２３は、第２実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。23 is a block diagram showing an example of the overall configuration of a semiconductor memory device according to a second embodiment; FIG. 図２４は、第２実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。24 is a diagram showing an example of waveforms of a read operation in the semiconductor memory device according to the second embodiment; FIG. 図２５は、第２実施形態の比較例に係る半導体記憶装置における読み出し動作の波形の一例を示す図。25 is a diagram showing an example of waveforms of a read operation in a semiconductor memory device according to a comparative example of the second embodiment; FIG. 図２６は、第３実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及びシーケンサの構成例を示すブロック図。26 is a block diagram showing a configuration example of a sense amplifier module and a sequencer included in a semiconductor memory device according to a third embodiment; FIG. 図２７は、第３実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。27 is a diagram showing an example of waveforms of a read operation in the semiconductor memory device according to the third embodiment; FIG. 図２８は、第３実施形態の変形例１に係る半導体記憶装置における読み出し動作の波形の一例を示す図。FIG. 28 is a diagram showing an example of waveforms of a read operation in the semiconductor memory device according to Modification 1 of Embodiment 3; 図２９は、第３実施形態の変形例２に係る半導体記憶装置に含まれたセンスアンプモジュール及びシーケンサの構成例を示すブロック図。29 is a block diagram showing a configuration example of a sense amplifier module and a sequencer included in a semiconductor memory device according to Modification 2 of Embodiment 3; FIG. 図３０は、第３実施形態の変形例３に係る半導体記憶装置に含まれたセンスアンプモジュール及びシーケンサの構成例を示すブロック図。30 is a block diagram showing a configuration example of a sense amplifier module and a sequencer included in a semiconductor memory device according to Modification 3 of Embodiment 3; FIG.

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字及び数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字及び数字のみを含んだ参照符号により参照される。 Embodiments will be described below with reference to the drawings. The drawings are schematic. In the following description, constituent elements having substantially the same functions and configurations are denoted by the same reference numerals. The numbers following the letters making up the reference numbers and the letters following the numbers making up the reference numbers are used to distinguish between elements that are referred to by reference numbers that contain the same letters and numbers and that have similar configurations. Where it is not necessary to distinguish between elements indicated by reference numerals containing the same letters and numbers, these elements will be referred to by reference numerals containing only the same letters and numbers.

＜１＞第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。 <1> First Embodiment A semiconductor memory device according to a first embodiment will be described below.

＜１－１＞構成
＜１－１－１＞半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。 <1-1> Configuration <1-1-1> Overall Configuration of Semiconductor Memory Device 10 FIG. 1 is a block diagram showing an example of the overall configuration of a semiconductor memory device 10 according to the first embodiment. As shown in FIG. 1, the semiconductor memory device 10 includes a memory cell array 11, a row decoder module 12, a sense amplifier module 13, an input/output circuit 14, a register 15, a logic controller 16, a sequencer 17, a ready/busy control circuit 18, and a voltage generation circuit 19.

メモリセルアレイ１１は、ブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の自然数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。 The memory cell array 11 includes blocks BLK0 to BLKn (n is a natural number equal to or greater than 1). A block BLK is a set of a plurality of nonvolatile memory cells associated with bit lines and word lines, and serves as a data erase unit, for example. The semiconductor memory device 10 can store 2-bit or more data in each memory cell by applying an MLC (Multi-Level Cell) method, for example.

ロウデコーダモジュール１２は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。ロウデコーダモジュール１２の詳細については後述する。 The row decoder module 12 can select a target block BLK for executing various operations based on the block address held in the address register 15B. The row decoder module 12 can transfer the voltage supplied from the voltage generation circuit 19 to the selected block BLK. Details of the row decoder module 12 will be described later.

センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。 The sense amplifier module 13 can output data DAT read from the memory cell array 11 to an external controller via the input/output circuit 14 . The sense amplifier module 13 can also transfer write data DAT received from an external controller via the input/output circuit 14 to the memory cell array 11 .

入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１～Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。 The input/output circuit 14 can transmit/receive input/output signals I/O (I/O1 to I/O8) having a width of 8 bits, for example, to/from an external controller. For example, the input/output circuit 14 transfers the write data DAT contained in the input/output signal I/O received from the external controller to the sense amplifier module 13, and the read data DAT transferred from the sense amplifier module 13 as the input/output signal I/O to the external controller.

レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール１２、センスアンプモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。 The register 15 includes a status register 15A, an address register 15B and a command register 15C. The status register 15A holds status information STS of the sequencer 17, for example, and transfers this status information STS to the input/output circuit 14 based on the instruction of the sequencer 17. FIG. The address register 15B holds the address information ADD transferred from the input/output circuit 14 . The block address, column address, and page address included in the address information ADD are used by the row decoder module 12, sense amplifier module 13, and voltage generation circuit 19, respectively. The command register 15C holds the command CMD transferred from the input/output circuit 14. FIG.

ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。 The logic controller 16 can control the input/output circuit 14 and the sequencer 17 based on various control signals received from an external controller. As various control signals, for example, a chip enable signal /CE, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal /WE, a read enable signal /RE, and a write protect signal /WP are used. Signal /CE is a signal for enabling semiconductor memory device 10 . Signal CLE is a signal that notifies input/output circuit 14 that a signal input to semiconductor memory device 10 in parallel with asserted signal CLE is command CMD. Signal ALE is a signal that notifies input/output circuit 14 that a signal input to semiconductor memory device 10 in parallel with asserted signal ALE is address information ADD. The signals /WE and /RE are signals for instructing the input/output circuit 14 to input and output the input/output signal I/O, respectively. A signal /WP is a signal for putting the semiconductor memory device 10 into a protected state, for example, when power is turned on and off.

シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。 The sequencer 17 can control the operation of the entire semiconductor memory device 10 based on the command CMD held in the command register 15C. For example, the sequencer 17 controls the row decoder module 12, the sense amplifier module 13, the voltage generation circuit 19, etc., and executes various operations such as write operation and read operation.

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。 The ready/busy control circuit 18 can generate a ready/busy signal RBn based on the operating state of the sequencer 17 . Signal RBn is a signal for notifying an external controller whether semiconductor memory device 10 is in a ready state for accepting an instruction from an external controller or in a busy state for not accepting an instruction.

電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。 The voltage generation circuit 19 can generate a desired voltage under the control of the sequencer 17 and supply the generated voltage to the memory cell array 11, row decoder module 12, sense amplifier module 13, and the like. For example, the voltage generation circuit 19 applies desired voltages to the signal lines corresponding to the selected word lines and the signal lines corresponding to the unselected word lines based on the page address held in the address register 15B.

＜１－１－２＞メモリセルアレイ１１の構成
図２は、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１の構成例を示す回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫにおける詳細な回路構成の一例を示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０～ＳＵ３を含んでいる。 <1-1-2> Configuration of Memory Cell Array 11 FIG. 2 is a circuit diagram showing a configuration example of the memory cell array 11 included in the semiconductor memory device 10 according to the first embodiment, and shows an example of the detailed circuit configuration of one block BLK in the memory cell array 11. As shown in FIG. 2, block BLK includes string units SU0 to SU3, for example.

各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。 Each string unit SU includes a plurality of NAND strings NS respectively associated with bit lines BL0 to BLm (m is a natural number of 1 or more). Each NAND string NS includes, for example, memory cell transistors MT0-MT7 and selection transistors ST1 and ST2.

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶することが出来る。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続されている。尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、２ページデータを記憶する。 The memory cell transistor MT has a control gate and a charge storage layer, and can store data in a nonvolatile manner. Memory cell transistors MT0 to MT7 included in each NAND string NS are connected in series between the source of the select transistor ST1 and the drain of the select transistor ST2. The control gates of memory cell transistors MT0 to MT7 included in the same block BLK are commonly connected to word lines WL0 to WL7, respectively. In the following description, a set of 1-bit data stored in a plurality of memory cell transistors MT connected to a common word line WL for each string unit SU will be referred to as a "page". Therefore, when 2-bit data is stored in one memory cell transistor MT, a set of memory cell transistors MT connected to a common word line WL within one string unit SU stores 2-page data.

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。ストリングユニットＳＵ０～ＳＵ３に含まれた選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。 The select transistors ST1 and ST2 are used to select the string unit SU during various operations. The drains of the select transistors ST1 included in the NAND strings NS corresponding to the same column address are commonly connected to the corresponding bit line BL. Gates of select transistors ST1 included in string units SU0 to SU3 are commonly connected to select gate lines SGD0 to SGD3, respectively. In the same block BLK, the sources of the select transistors ST2 are commonly connected to the source line SL, and the gates of the select transistors ST2 are commonly connected to the select gate line SGS.

以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０～ＷＬ７は、ブロックＢＬＫ毎に設けられている。ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。 In the circuit configuration of the memory cell array 11 described above, word lines WL0 to WL7 are provided for each block BLK. Bit lines BL0 to BLm are shared among a plurality of blocks BLK. The source line SL is shared among multiple blocks BLK. The number of string units SU included in each block BLK and the number of memory cell transistors MT and selection transistors ST1 and ST2 included in each NAND string NS are merely examples, and can be designed to any number. The numbers of word lines WL and select gate lines SGD and SGS are changed based on the number of memory cell transistors MT and select transistors ST1 and ST2.

＜１－１－３＞ロウデコーダモジュール１２の構成
図３は、第１実施形態に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２の詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２との関係を示している。図３に示すように、ロウデコーダモジュール１２は複数のロウデコーダＲＤを含んでいる。 <1-1-3> Configuration of Row Decoder Module 12 FIG. 3 is a block diagram showing a detailed configuration example of the row decoder module 12 included in the semiconductor memory device 10 according to the first embodiment, showing the relationship between each block BLK included in the memory cell array 11 and the row decoder module 12. As shown in FIG. 3, the row decoder module 12 includes multiple row decoders RD.

複数のロウデコーダＲＤは、ブロック（例えばＢＬＫ０、ＢＬＫ１、…）にそれぞれ対応して設けられている。 A plurality of row decoders RD are provided corresponding to blocks (for example, BLK0, BLK1, . . . ).

つまり、１つのブロックＢＬＫに、１つのロウデコーダＲＤが関連付けられている。 That is, one row decoder RD is associated with one block BLK.

ロウデコーダＲＤは、電圧生成回路１９から配線された各種信号線（ＳＧＤＤ、ＣＧ０～ＣＧ７、ＳＧＳＤ）と、ロウデコーダＲＤに関連付けられたブロックＢＬＫの各配線（ＳＧＤ、ＷＬ、ＳＧＳ）との接続を制御する。 The row decoder RD controls connections between various signal lines (SGDD, CG0 to CG7, SGSD) wired from the voltage generation circuit 19 and each wiring (SGD, WL, SGS) of the block BLK associated with the row decoder RD.

ロウデコーダＲＤは、ロウデコーダＲＤに関連付けられたブロックＢＬＫが選択されると、信号線ＳＧＤＤ、及び配線ＳＧＤ、信号線ＣＧ０～ＣＧ７、及び配線ＷＬ０～ＷＬ７、信号線ＳＧＳＤ、及び配線ＳＧＳ、をそれぞれ接続する。 When the block BLK associated with the row decoder RD is selected, the row decoder RD connects the signal line SGDD, the wiring SGD, the signal lines CG0 to CG7, the wirings WL0 to WL7, the signal line SGSD, and the wiring SGS, respectively.

各ブロックＢＬＫには、ロウデコーダＲＤを介して電圧生成回路１９から供給された電圧が印加される。ロウデコーダＲＤは、ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の一方側から電圧を印加し、そして、図３に示すように、以上で説明した構成に対して領域ＡＲ１及びＡＲ２が定義されている。 A voltage supplied from the voltage generation circuit 19 is applied to each block BLK via the row decoder RD. The row decoder RD applies a voltage to the word lines WL of the block from one side in the extending direction of the word lines WL, and as shown in FIG. 3, regions AR1 and AR2 are defined for the configuration described above.

領域ＡＲ１及びＡＲ２は、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域であり、領域ＡＲ１がワード線ＷＬの延伸方向の一方側の領域に対応し、領域ＡＲ２がワード線ＷＬの延伸方向の他方側の領域に対応している。以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤが接続された領域から近い領域を“Ｎｅａｒ”、遠い領域を“Ｆａｒ”と称する。 The regions AR1 and AR2 are regions defined by dividing the memory cell array 11 in the extending direction of the word lines WL (the extending direction of the blocks BLK). The region AR1 corresponds to the region on one side in the extending direction of the word lines WL, and the region AR2 corresponds to the region on the other side in the extending direction of the word lines WL. In the following description, an area close to the area to which the row decoder RD corresponding to each block BLK is connected is called "Near", and an area far from it is called "Far".

ところで、メモリセルアレイ１１は、実質的なデータ保持領域として機能する領域ＣＲを備えている。そして、領域ＡＲ１及びＡＲ２は、領域ＣＲに含まれている。 By the way, the memory cell array 11 has a region CR that functions substantially as a data holding region. Areas AR1 and AR2 are included in area CR.

＜１－１－４＞センスアンプモジュール１３及び電圧生成回路１９の構成
図４は、第１実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図４に示すように、センスアンプモジュール１３は複数のセンスアンプユニットＳＡＵを含み、電圧生成回路１９はドライバＤＲ１及びＤＲ２を含んでいる。 <1-1-4> Configuration of Sense Amplifier Module 13 and Voltage Generation Circuit 19 FIG. 4 is a block diagram showing a detailed configuration example of the sense amplifier module 13 and the voltage generation circuit 19 included in the semiconductor memory device 10 according to the first embodiment. As shown in FIG. 4, the sense amplifier module 13 includes multiple sense amplifier units SAU, and the voltage generation circuit 19 includes drivers DR1 and DR2.

各センスアンプユニットＳＡＵには、それぞれ１本のビット線ＢＬが接続されている。つまり、センスアンプモジュール１３に含まれたセンスアンプユニットＳＡＵの個数は、例えばビット線ＢＬの本数に対応している。以下では、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合のことをセンスアンプセグメントＳＥＧ１と称し、領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合のことをセンスアンプセグメントＳＥＧ２と称する。 One bit line BL is connected to each sense amplifier unit SAU. That is, the number of sense amplifier units SAU included in the sense amplifier module 13 corresponds to, for example, the number of bit lines BL. Hereinafter, a set of sense amplifier units SAU connected to bit lines BL corresponding to NAND strings NS provided in area AR1 will be referred to as sense amplifier segment SEG1, and a set of sense amplifier units SAU connected to bit lines BL corresponding to NAND strings NS provided in area AR2 will be referred to as sense amplifier segment SEG2.

ドライバＤＲ１及びＤＲ２は、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第１電源電圧ＶＤＤ１、及び第２電源電圧ＶＤＤ２を生成する。そして、ドライバＤＲ１は、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１に含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２は、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２に含まれたセンスアンプユニットＳＡＵに供給する。 Drivers DR1 and DR2 generate a first power supply voltage VDD1 and a second power supply voltage VDD2, respectively, based on voltages generated by a charge pump (not shown). The driver DR1 supplies the generated first power supply voltage VDD1 to the sense amplifier units SAU included in the segment SEG1, and the driver DR2 supplies the generated second power supply voltage VDD2 to the sense amplifier units SAU included in the segment SEG2.

以上で説明した各センスアンプユニットＳＡＵの詳細な回路構成は、例えば図５に示すものとなる。図５は、センスアンプモジュール１３内の１つのセンスアンプユニットＳＡＵについての詳細な回路構成の一例を示している。図５に示すようにセンスアンプユニットＳＡＵは、互いにデータを送受信可能なように接続されたセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。 A detailed circuit configuration of each sense amplifier unit SAU described above is as shown in FIG. 5, for example. FIG. 5 shows an example of a detailed circuit configuration of one sense amplifier unit SAU in the sense amplifier module 13. As shown in FIG. As shown in FIG. 5, the sense amplifier unit SAU includes a sense amplifier section SA and latch circuits SDL, LDL, UDL, and XDL which are connected so as to be able to transmit and receive data.

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。 For example, in a read operation, the sense amplifier section SA senses data read to the corresponding bit line BL and determines whether the read data is "0" or "1".

図５に示されるように、各センスアンプユニットＳＡＵは、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２１、２４、ｎ型のＭＯＳＦＥＴ Ｔｂｌｓ、Ｔｂｌc、Ｔｂｌｘ、２６、Ｔｘｘｌ、Ｔｓｔｂ、Ｔｓｅｎ、３０、３１、Ｔｂｌｑ、３３、Ｔｌｓｗ、ならびにキャパシタ４１および４２を含む。 5, each sense amplifier unit SAU includes p-type MOSFETs (metal oxide semiconductor field effect transistors) 21, 24, n-type MOSFETs Tbls, Tblc, Tblx, 26, Txxl, Tstb, Tsen, 30, 31, Tblq, 33, Tlsw, and capacitors 41 and 42.

１つのビット線ＢＬは、直列接続されたトランジスタＴｂｌｓおよびＴｂｌｃを介してノードＳＣＯＭと接続されている。トランジスタＴｂｌｓおよびＴｂｌｃは、それぞれのゲートにおいて、例えばシーケンサ１７から信号ＢＬＳおよびＢＬＣを受け取る。ノードＳＣＯＭは、直列接続されたトランジスタＴｂｌｘおよび２１を介して、電位ＶＨＳＡのノードと接続されている。トランジスタ２１はゲートにおいてラッチ回路ＳＤＬ内のノードＩＮＶ＿Ｓと接続されており、トランジスタＴｂｌｘはゲートにおいて、例えばシーケンサ１７から信号ＢＬＸを受け取る。 One bit line BL is connected to a node SCOM via series-connected transistors Tbls and Tblc. Transistors Tbls and Tblc receive signals BLS and BLC, for example from sequencer 17, at their respective gates. Node SCOM is connected to a node of potential VHSA through series-connected transistors Tblx and 21 . The transistor 21 is connected at its gate to the node INV_S in the latch circuit SDL, and the transistor Tblx receives at its gate the signal BLX from the sequencer 17, for example.

トランジスタ２１とトランジスタＴｂｌxが接続されているノードＳＳＲＣは、トランジスタ２４を介してノードＳＲＣＧＮＤと接続されている。トランジスタ２４は、ゲートにおいて、ノードＩＮＶ＿Ｓと接続されている。 The node SSRC to which the transistor 21 and the transistor Tblx are connected is connected to the node SRCGND via the transistor 24 . Transistor 24 is connected at its gate to node INV_S.

ノードＳＣＯＭはまた、トランジスタ２６を介して電位ＶＬＳＡのノードと接続されている。トランジスタ２６は、ゲートにおいて、例えばシーケンサ１７から信号ＮＬＯを受け取る。 Node SCOM is also connected through transistor 26 to a node of potential VLSA. Transistor 26 receives signal NLO, for example from sequencer 17, at its gate.

ノードＳＣＯＭはさらに、トランジスタＴｘｘｌを介してノードＳＥＮと接続されている。トランジスタＴｘｘｌは、ゲートにおいて、例えばシーケンサ１７から信号ＸＸＬを受け取る。ノードＳＥＮは、キャパシタ４２を介して信号ＣＬＫＳＡを受け取る。信号ＣＬＫＳＡは、例えばシーケンサ１７により制御される。ノードＳＥＮはまた、後述のバスＤＢＵＳとキャパシタ４１により容量結合している。 Node SCOM is further connected to node SEN via transistor Txxl. Transistor Txxl receives signal XXL, for example from sequencer 17, at its gate. Node SEN receives signal CLKSA via capacitor 42 . The signal CLKSA is controlled by the sequencer 17, for example. Node SEN is also capacitively coupled to bus DBUS and capacitor 41, which will be described later.

ノードＳＥＮはまた、トランジスタＴｂｌｑを介してバスＳＢＵＳと接続されている。トランジスタＴｂｌｑは、ゲートにおいて、例えばシーケンサ１７から信号ＢＬＱを受け取る。ノードＳＥＮは、さらに、直列接続されたトランジスタ３０および３１を介してノードＬＯＰと接続されている。トランジスタ３１のトランジスタ３０と反対のノード（ソース）は、ノードＬＯＰではなく接地されていてもよい。トランジスタ３０は、ゲートにおいて、例えばシーケンサ１７から信号ＬＳＬを受け取る。 Node SEN is also connected to bus SBUS via transistor Tblq. Transistor Tblq receives signal BLQ, for example from sequencer 17, at its gate. Node SEN is further connected to node LOP through series-connected transistors 30 and 31 . The node (source) of transistor 31 opposite transistor 30 may be grounded instead of node LOP. Transistor 30 receives signal LSL, for example from sequencer 17, at its gate.

ノードＬＯＰは、電圧生成回路１９によって電圧を制御される。 The voltage of the node LOP is controlled by the voltage generation circuit 19 .

バスＳＢＵＳはまた、直列接続されたトランジスタＴｓｔｂおよびＴｓｅｎを介してノードＬＯＰと接続されている。トランジスタＴｓｔｂは、ゲートにおいて、例えばシーケンサ１７から信号ＳＴＢを受け取る。トランジスタＴｓｅｎは、ゲートにおいて、ノードＳＥＮと接続されている。 Bus SBUS is also connected to node LOP through series-connected transistors Tstb and Tsen. Transistor Tstb receives signal STB, for example from sequencer 17, at its gate. The transistor Tsen is connected at its gate to the node SEN.

バスＳＢＵＳはまた、トランジスタ３３を介して電源電圧ＶＤＤ（ＶＤＤ１、またはＶＤＤ２等）のノードと接続されている。トランジスタ３３は、ゲートにおいて、例えばシーケンサ１７から信号ＬＰＣを受け取り、電源電圧ＶＤＤをバスＳＢＵＳに転送する。 The bus SBUS is also connected via a transistor 33 to a node of the power supply voltage VDD (VDD1, VDD2, etc.). The transistor 33 receives the signal LPC at its gate, for example from the sequencer 17, and transfers the power supply voltage VDD to the bus SBUS.

つまり、ノードＳＥＮは、トランジスタＴｂｌｑ、及びトランジスタ３３を介して、電源電圧ＶＤＤが供給される（矢印Ｃ１参照）。 That is, the node SEN is supplied with the power supply voltage VDD through the transistor Tblq and the transistor 33 (see arrow C1).

ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。 Latch circuits SDL, LDL, UDL, and XDL temporarily hold read data. Latch circuit XDL is connected to input/output circuit 14 and used for data input/output between sense amplifier unit SAU and input/output circuit 14 .

ラッチ回路ＳＤＬは、例えばインバータ６０及び６１、並びにｎチャネルＭＯＳトランジスタ６２及び６３を含んでいる。インバータ６０の入力ノードはノードＬＡＴに接続され、インバータ６０の出力ノードはノードＩＮＶ＿Ｓに接続される。インバータ６１の入力ノードはノードＩＮＶ＿Ｓに接続され、インバータ６１の出力ノードはノードＬＡＴに接続される。トランジスタ６２の一端はノードＩＮＶ＿Ｓに接続され、トランジスタ６２の他端はバスＬＢＵＳに接続され、トランジスタ６２のゲートには制御信号ＳＴＩが入力される。トランジスタ６３の一端はノードＬＡＴに接続され、トランジスタ６３の他端はバスＬＢＵＳに接続され、トランジスタ６３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ＿Ｓにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＬＤＬ、ＵＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。 The latch circuit SDL includes inverters 60 and 61 and n-channel MOS transistors 62 and 63, for example. The input node of inverter 60 is connected to node LAT, and the output node of inverter 60 is connected to node INV_S. The input node of inverter 61 is connected to node INV_S, and the output node of inverter 61 is connected to node LAT. One end of the transistor 62 is connected to the node INV_S, the other end of the transistor 62 is connected to the bus LBUS, and the gate of the transistor 62 receives the control signal STI. One end of the transistor 63 is connected to the node LAT, the other end of the transistor 63 is connected to the bus LBUS, and the gate of the transistor 63 receives the control signal STL. For example, the data held at the node LAT corresponds to the data held in the latch circuit SDL, and the data held at the node INV_S corresponds to the inverted data of the data held at the node LAT. The circuit configurations of the latch circuits LDL, UDL, and XDL are the same as, for example, the circuit configuration of the latch circuit SDL, so description thereof will be omitted.

以上で説明した各種制御信号は、例えばシーケンサ１７によって生成される。 The various control signals described above are generated by the sequencer 17, for example.

尚、第１実施形態におけるセンスアンプモジュール１３の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、以上の説明では、センスアンプユニットＳＡＵ及びビット線ＢＬが１対１で対応する場合を例に挙げたが、これに限定されない。例えば、複数のビット線ＢＬが、セレクタを介して１つのセンスアンプユニットＳＡＵに接続されても良い。 Note that the configuration of the sense amplifier module 13 in the first embodiment is not limited to this. For example, the number of latch circuits included in sense amplifier unit SAU can be designed to be any number. In this case, the number of latch circuits is designed, for example, based on the number of bits of data held by one memory cell transistor MT. Also, in the above description, the case where the sense amplifier unit SAU and the bit line BL are in one-to-one correspondence was taken as an example, but the present invention is not limited to this. For example, a plurality of bit lines BL may be connected to one sense amplifier unit SAU via selectors.

＜１－１－５＞半導体記憶装置１０の構造
以下に、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１、ロウデコーダモジュール１２、及びセンスアンプモジュール１３の構造について説明する。 <1-1-5> Structure of Semiconductor Memory Device 10 Structures of the memory cell array 11, the row decoder module 12, and the sense amplifier module 13 included in the semiconductor memory device 10 according to the first embodiment will be described below.

図６は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一例を示し、メモリセルアレイ１１内の１つのストリングユニットＳＵ０における平面レイアウトの一例を示している。尚、以下の図面では、Ｘ軸がワードＷＬの延伸方向に対応し、Ｙ軸がビット線ＢＬの延伸方向に対応し、Ｚ軸が基板表面に対する鉛直方向に対応している。 FIG. 6 shows an example of the planar layout of the memory cell array 11 according to the first embodiment, and shows an example of the planar layout of one string unit SU0 in the memory cell array 11. FIG. In the drawings below, the X-axis corresponds to the extending direction of the word WL, the Y-axis corresponds to the extending direction of the bit line BL, and the Z-axis corresponds to the vertical direction to the substrate surface.

図６に示すようにストリングユニットＳＵ０は、Ｘ方向に延伸し且つＹ方向に隣り合うコンタクトプラグＬＩ間に設けられる。コンタクトプラグＬＩは、隣り合うストリングユニットＳＵ間を絶縁するスリット内に設けられる。つまり、メモリセルアレイ１１では、図示せぬ領域において複数のコンタクトプラグＬＩがＹ方向に配列し、隣り合うコンタクトプラグＬＩ間にそれぞれストリングユニットＳＵが設けられている。 As shown in FIG. 6, the string unit SU0 extends in the X direction and is provided between contact plugs LI adjacent in the Y direction. The contact plugs LI are provided in slits that insulate adjacent string units SU. That is, in the memory cell array 11, a plurality of contact plugs LI are arranged in the Y direction in a region (not shown), and string units SU are provided between adjacent contact plugs LI.

このようなストリングユニットＳＵ０の構成において、Ｘ方向において領域ＣＲ及びＨＲが定義されている。領域ＣＲは、実質的なデータ保持領域として機能する領域であり、領域ＣＲには、複数の半導体ピラーＭＨが設けられている。１つの半導体ピラーＭＨは、例えば１つのＮＡＮＤストリングＮＳに対応している。領域ＨＲは、ストリングユニットＳＵ０に設けられた各種配線と、ロウデコーダモジュール１２との間を接続するための領域である。具体的には、ストリングユニットＳＵ０には、例えば選択ゲート線ＳＧＳとして機能する導電体４１、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８つの導電体４２、及び選択ゲート線ＳＧＤとして機能する導電体４３が、上層の導電体と重ならない部分を有するように設けられている。そして導電体４１～４３の端部は、それぞれ導電性のビアコンタクトＶＣを介して、ストリングユニットＳＵの下部に設けられたロウデコーダモジュール１２に接続される。 In such a configuration of string unit SU0, regions CR and HR are defined in the X direction. The region CR is a region substantially functioning as a data holding region, and is provided with a plurality of semiconductor pillars MH. One semiconductor pillar MH corresponds to one NAND string NS, for example. The region HR is a region for connecting between various wirings provided in the string unit SU0 and the row decoder module 12. FIG. Specifically, in the string unit SU0, for example, a conductor 41 functioning as the select gate line SGS, eight conductors 42 functioning as the word lines WL0 to WL7, and a conductor 43 functioning as the select gate line SGD are provided so as to have a portion that does not overlap the upper layer conductor. The ends of the conductors 41 to 43 are connected to the row decoder module 12 provided below the string unit SU through conductive via contacts VC.

以上で説明したメモリセルアレイ１１の断面構造の一例が、図７及び図８に示されている。図７及び図８は、メモリセルアレイ１１内の１つのストリングユニットＳＵ０についての断面構造の一例を示し、図７は、図６のＶＩＩＩ－ＶＩＩＩ線に沿った断面を示している。図８は、図６のＸ方向に沿った断面を示し、領域ＨＲにおけるワード線ＷＬ０（導電体４２）に関連する構造を抽出して示している。尚、以下の図面では層間絶縁膜の図示が省略され、図８は領域ＣＲにおける半導体ピラーＭＨの構造を省略して示している。 An example of the cross-sectional structure of the memory cell array 11 described above is shown in FIGS. 7 and 8. FIG. 7 and 8 show an example of a cross-sectional structure of one string unit SU0 in the memory cell array 11, and FIG. 7 shows a cross section along line VIII-VIII of FIG. FIG. 8 shows a cross section along the X direction in FIG. 6, extracting and showing a structure related to word line WL0 (conductor 42) in region HR. In the drawings below, illustration of an interlayer insulating film is omitted, and FIG. 8 omits the structure of the semiconductor pillar MH in the region CR.

図７に示すようにメモリセルアレイ１１には、半導体基板上に形成されたＰ型ウェル領域５０の上方に、ソース線ＳＬとして機能する導電体４０が設けられている。導電体４０上には、複数のコンタクトプラグＬＩが設けられている。隣り合うコンタクトプラグＬＩ間且つ導電体４０の上方には、Ｚ方向において例えば導電体４１、８層の導電体４２、導電体４３が順に設けられている。 As shown in FIG. 7, the memory cell array 11 is provided with a conductor 40 functioning as a source line SL above a P-type well region 50 formed on a semiconductor substrate. A plurality of contact plugs LI are provided on the conductor 40 . Between the adjacent contact plugs LI and above the conductor 40, for example, a conductor 41, eight layers of conductors 42, and conductors 43 are provided in this order in the Z direction.

導電体４０～４３の形状は、Ｘ方向及びＹ方向に広がった板状であり、コンタクトプラグＬＩの形状は、Ｘ方向及びＺ方向に広がった板状である。そして、複数の半導体ピラーＭＨが、導電体４１～４３を通過するように設けられている。具体的には、半導体ピラーＭＨは、導電体４３の上面から導電体４０の上面に達するように形成されている。 The conductors 40 to 43 have a plate-like shape extending in the X and Y directions, and the contact plug LI has a plate-like shape extending in the X and Z directions. A plurality of semiconductor pillars MH are provided so as to pass through the conductors 41-43. Specifically, the semiconductor pillar MH is formed to extend from the top surface of the conductor 43 to the top surface of the conductor 40 .

半導体ピラーＭＨは、例えばブロック絶縁膜４５、絶縁膜（電荷蓄積層）４６、トンネル酸化膜４７、及び導電性の半導体材料４８を含んでいる。具体的には、半導体材料４８の周囲にトンネル酸化膜４７が設けられ、トンネル酸化膜４７の周囲に絶縁膜４６が設けられ、絶縁膜４６の周囲にブロック絶縁膜４５が設けられている。尚、半導体材料４８内には、異なる材料が含まれていても良い。 The semiconductor pillar MH includes, for example, a block insulating film 45, an insulating film (charge storage layer) 46, a tunnel oxide film 47, and a conductive semiconductor material 48. As shown in FIG. Specifically, a tunnel oxide film 47 is provided around the semiconductor material 48 , an insulating film 46 is provided around the tunnel oxide film 47 , and a block insulating film 45 is provided around the insulating film 46 . Note that the semiconductor material 48 may contain different materials.

このような構造において、導電体４１と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ２として機能し、導電体４２と半導体ピラーＭＨとが交差する部分がメモリセルトランジスタＭＴとして機能し、導電体４３と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ１として機能する。 In such a structure, a portion where the conductor 41 and the semiconductor pillar MH intersect functions as the select transistor ST2, a portion where the conductor 42 and the semiconductor pillar MH intersect functions as the memory cell transistor MT, and a portion where the conductor 43 and the semiconductor pillar MH intersect functions as the select transistor ST1.

半導体ピラーＭＨの半導体材料４８上には、導電性のビアコンタクトＢＣが設けられている。ビアコンタクトＢＣ上には、ビット線ＢＬとして機能する導電体４４が、Ｙ方向に延伸して設けられている。各ストリングユニットＳＵにおいて、１つの導電体４４には１つの半導体ピラーＭＨが接続されている。つまり、各ストリングユニットＳＵにおいて、例えばＸ方向に配列する複数の導電体４４には、それぞれ異なる半導体ピラーＭＨが接続される。 A conductive via contact BC is provided on the semiconductor material 48 of the semiconductor pillar MH. A conductor 44 functioning as a bit line BL is provided extending in the Y direction on the via contact BC. In each string unit SU, one conductor 44 is connected to one semiconductor pillar MH. That is, in each string unit SU, for example, different semiconductor pillars MH are connected to the plurality of conductors 44 arranged in the X direction.

図８に示すように、領域ＨＲにおいてＰ型ウェル領域５０の表面内には、ｎ＋不純物拡散領域５１及び５２が形成されている。拡散領域５１及び５２間、且つＰ型ウェル領域５０上には、図示せぬゲート絶縁膜を介して導電体５３が設けられている。この拡散領域５１及び５２並びに導電体５３が、それぞれトランジスタＴＲのソース、ドレイン、及びゲート電極として機能する。トランジスタＴＲはロウデコーダモジュール１２に含まれている。拡散領域５１上には、ビアコンタクトＶＣが設けられている。ビアコンタクトＶＣは、導電体４０～４２を通過して導電体５４に接続され、ビアコンタクトＶＣと導電体４０～４２との間は、絶縁膜によって絶縁されている。導電体５４は、例えば導電体４３が設けられた配線層と導電体４４が設けられた配線層との間の配線層に設けられ、導電性のビアコンタクトＨＵを介してワード線ＷＬ０に対応する導電体４２に接続される。ビアコンタクトＨＵと半導体ピラーＭＨとの間隔は半導体ピラーＭＨが設けられた領域に応じて異なり、図３を用いて説明したＮｅａｒ側及びＦａｒ側はビアコンタクトＨＵと半導体ピラーＭＨとの距離に応じて定義されている。 As shown in FIG. 8, n + impurity diffusion regions 51 and 52 are formed in the surface of the P-type well region 50 in the region HR. A conductor 53 is provided between the diffusion regions 51 and 52 and on the P-type well region 50 via a gate insulating film (not shown). The diffusion regions 51 and 52 and the conductor 53 function as source, drain and gate electrodes of the transistor TR, respectively. A transistor TR is included in the row decoder module 12 . A via contact VC is provided on the diffusion region 51 . The via contact VC passes through the conductors 40 to 42 and is connected to the conductor 54, and the via contact VC and the conductors 40 to 42 are insulated by an insulating film. The conductor 54 is provided, for example, in a wiring layer between a wiring layer provided with the conductor 43 and a wiring layer provided with the conductor 44, and is connected to the conductor 42 corresponding to the word line WL0 via a conductive via contact HU. The distance between the via contact HU and the semiconductor pillar MH varies depending on the region in which the semiconductor pillar MH is provided, and the near side and the far side described with reference to FIG. 3 are defined according to the distance between the via contact HU and the semiconductor pillar MH.

このような構成により、ロウデコーダモジュール１２はトランジスタＴＲを介してワード線ＷＬ０に対応する導電体４２に電圧を供給することが出来る。半導体記憶装置１０には導電体４１～４３に対応して図示せぬ複数のトランジスタＴＲ及び導電体５４が設けられ、ロウデコーダモジュール１２はこれらのトランジスタＴＲを介して各種配線に対応する導電体に電圧を供給する。尚、以下では、トランジスタＴＲのゲート電極に対応する導電体５３が形成される配線層のことを配線層ＧＣと称し、ビット線ＢＬに対応する導電体４４が形成される配線層のことを配線層Ｍ１と称する。 With such a configuration, the row decoder module 12 can supply voltage to the conductor 42 corresponding to the word line WL0 through the transistor TR. The semiconductor memory device 10 is provided with a plurality of transistors TR and a conductor 54 (not shown) corresponding to the conductors 41 to 43, and the row decoder module 12 supplies voltages to conductors corresponding to various wirings via these transistors TR. Hereinafter, the wiring layer in which the conductor 53 corresponding to the gate electrode of the transistor TR is formed is referred to as a wiring layer GC, and the wiring layer in which the conductor 44 corresponding to the bit line BL is formed is referred to as a wiring layer M1.

尚、第１実施形態におけるメモリセルアレイ１１の構造は、以上で説明した構造に限定されない。例えば、上記説明においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ１層の導電体４１及び４３により構成されているが、セレクトゲート線ＳＧＳ及びＳＧＤは、複数層の導電体により構成されていても良い。また、１つの半導体ピラーＭＨが通過する導電体４２の個数は、これに限定されない。例えば、１つの半導体ピラーＭＨが通過する導電体４２の個数を９個以上にすることで、１つのＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴの個数を９個以上にすることが出来る。 Note that the structure of the memory cell array 11 in the first embodiment is not limited to the structure described above. For example, in the above description, the select gate lines SGS and SGD are composed of single layers of conductors 41 and 43, respectively, but the select gate lines SGS and SGD may be composed of multiple layers of conductors. Also, the number of conductors 42 through which one semiconductor pillar MH passes is not limited to this. For example, by setting the number of conductors 42 through which one semiconductor pillar MH passes to nine or more, the number of memory cell transistors MT included in one NAND string NS can be set to nine or more.

＜１－２＞動作
第１実施形態に係る半導体記憶装置１０は、読み出し動作において第１キック動作を実行する。第１キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。第１キック動作は、例えばワード線ＷＬに対して実行される。例えば、ワード線ＷＬに対して第１キック動作が実行された場合、ワード線ＷＬに対する電流の供給量が増加して、ワード線ＷＬが充電される。尚、以下では、第１キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも高い電圧のことを第１キック電圧と称し、目標の電圧と第１キック電圧との差分のことを第１キック量と称する。 <1-2> Operation The semiconductor memory device 10 according to the first embodiment executes the first kick operation in the read operation. The first kick operation is a voltage application method in which the drive voltage of the driver is set to a value higher than the target voltage once, and then lowered to the target voltage after a certain period of time has elapsed. A first kick operation is performed for the word line WL, for example. For example, when the first kick operation is performed on the word line WL, the amount of current supplied to the word line WL increases to charge the word line WL. Hereinafter, during the first kick operation, a voltage higher than the target voltage applied before the target voltage is applied will be referred to as the first kick voltage, and the difference between the target voltage and the first kick voltage will be referred to as the first kick amount.

このような第１実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図９に示されている。図９では、ワード線ＷＬのＮｅａｒ側部分の波形を実線で示し、ワード線ＷＬのＦａｒ側部分の波形を破線で示している。また、図９では、ワード線ＷＬのＮｅａｒ側部分に対応する電源電圧ＶＤＤ１を実線で示し、ワード線ＷＬのＦａｒ側部分に対応する電源電圧ＶＤＤ２を破線で示している。 FIG. 9 shows an example of waveforms during the read operation of the semiconductor memory device 10 according to the first embodiment. In FIG. 9, the waveform of the Near side portion of the word line WL is indicated by a solid line, and the waveform of the Far side portion of the word line WL is indicated by a broken line. In FIG. 9, the solid line indicates the power supply voltage VDD1 corresponding to the Near side portion of the word line WL, and the broken line indicates the power supply voltage VDD2 corresponding to the Far side portion of the word line WL.

尚、以下の説明において、各種制御信号が入力されるＮチャネルＭＯＳトランジスタは、ゲートに“Ｈ”レベルの電圧が印加されるとオン状態になり、ゲートに“Ｌ”レベルの電圧が印加されるとオフ状態になるものとする。また、選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴのことを、選択メモリセルと称する。 In the following description, it is assumed that an N-channel MOS transistor to which various control signals are input is turned on when an "H" level voltage is applied to its gate, and turned off when an "L" level voltage is applied to its gate. A memory cell transistor MT corresponding to the selected word line WL is called a selected memory cell.

［時刻Ｔ０以前］
図９に示すように、時刻Ｔ０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。 [Before time T0]
As shown in FIG. 9, in the initial state before time T0, for example, the voltages of the word line WL and the control signal BLC are set to the voltage VSS, the voltages of the control signals LPC, BLQ, XXL, and STB are set to "L" level, and the voltage of the bit line BL is set to the voltage VSS.

［時刻Ｔ０～Ｔ１］
時刻Ｔ０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択されたワード線ＷＬ（ＷＬ（選択）とも表記）に対して第１キック動作を実行する。この場合、選択されたワード線ＷＬには、例えば所望の電圧より高い第１キック電圧ＶＣＧＲＶＫが一時的に印加される。第１キック電圧ＶＣＧＲＶＫは、例えばワード線ＷＬのＮｅａｒ側における電圧に表れる。一方で、ワード線ＷＬのＦａｒ側においては、配線のＲＣ遅延によって、例えば電圧ＶＣＧＲＶを超えることなく電圧ＶＣＧＲＶまで上昇する。尚、第１キック量の大きさは、任意の数値に設定することが可能である。 [Time T0 to T1]
At time T0, when the read operation starts, the row decoder module 12 performs a first kick operation on the selected word line WL (also denoted as WL (select)). In this case, the selected word line WL is temporarily applied with, for example, a first kick voltage VCGRVK higher than the desired voltage. The first kick voltage VCGRVK appears, for example, in the voltage on the Near side of the word line WL. On the Far side of the word line WL, on the other hand, due to the RC delay of the wiring, the voltage rises to the voltage VCGRV without exceeding the voltage VCGRV, for example. It should be noted that the magnitude of the first kick amount can be set to any numerical value.

また、ロウデコーダモジュール１２は、選択されなかったワード線ＷＬ（ＷＬ（非選択）とも表記）に例えば読み出しパス電圧ＶＲＥＡＤを印加する。 The row decoder module 12 also applies, for example, the read pass voltage VREAD to the unselected word lines WL (also denoted as WL (unselected)).

また、シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。 Also, the sequencer 17 sets the voltage of the control signal BLC to the voltage VBLC. As a result, a current is supplied from the sense amplifier module 13 to the bit line BL, and the voltage of the bit line BL rises to the voltage VBL.

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。 Also, the sequencer 17 sets the control signals LPC and BLQ to "H" level. When the control signals LPC and BLQ become "H" level, the transistor 33 and Tblq are turned on to charge the node SEN, and when the charging of the node SEN is completed, the sequencer 17 changes the control signals LPC and BLQ to "L" level.

上記のように、セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードには、ドライバＤＲ１によって生成された第１電源電圧ＶＤＤ１が供給されている。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードには、ドライバＤＲ２によって生成された第２電源電圧ＶＤＤ２が供給されている。従って、セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第１電源電圧ＶＤＤ１に充電される。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第２電源電圧ＶＤＤ２に充電される。なお、電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２よりも大きい（ＶＤＤ１＞ＶＤＤ２）。 As described above, the first power supply voltage VDD1 generated by the driver DR1 is supplied to the power supply voltage VDD node in the sense amplifier unit SAU included in the segment SEG1. Further, the second power supply voltage VDD2 generated by the driver DR2 is supplied to the power supply voltage VDD node in the sense amplifier unit SAU included in the segment SEG2. Therefore, in the sense amplifier unit SAU included in the segment SEG1, the node SEN is charged to the first power supply voltage VDD1. Also, in the sense amplifier unit SAU included in the segment SEG2, the node SEN is charged to the second power supply voltage VDD2. Note that the power supply voltage VDD1 is higher than the power supply voltage VDD2 (VDD1>VDD2).

［時刻Ｔ１～時刻Ｔ２］
時刻Ｔ１において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。なお、時刻Ｔ１は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。 [Time T1 to Time T2]
At time T1, the sequencer 17 changes the control signal XXL to "H" level. When the control signal XXL becomes "H" level, the potential of the node SEN changes based on the state of the selected memory cell. Note that the time T1 is the time before the voltage of the selected word line WL stabilizes at VCGRV.

［時刻Ｔ２～］
そしてシーケンサ１７は、ノードＳＥＮの電位の変化が落ち着いた時刻Ｔ２において、制御信号ＸＸＬを“Ｌ”レベルにし、制御信号ＳＴＢを“Ｈ”レベルにして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。 [Time T2~]
Then, at time T2 when the change in the potential of the node SEN has settled down, the sequencer 17 sets the control signal XXL to "L" level, sets the control signal STB to "H" level, determines the threshold voltage of the selected memory cell based on the state of the node SEN, and holds the determination result in the latch circuit in the sense amplifier unit SAU.

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。 After holding the determination result in the latch circuit in the sense amplifier unit SAU, the row decoder module 12 and the sequencer 17 restore the word line WL and the control signal BLC to their initial states, and complete the read operation of the page.

＜１－３＞効果
以上で説明した第１実施形態に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、第１実施形態に係る半導体記憶装置１０の詳細な効果について説明する。 <1-3> Effect According to the semiconductor memory device 10 according to the first embodiment described above, it is possible to speed up the read operation. Detailed effects of the semiconductor memory device 10 according to the first embodiment will be described below.

メモリセルが三次元に積層された半導体記憶装置では、例えば図６及び図７に示すように、板状に形成された導電体４２がワード線ＷＬとして使用される。このような構造のワード線ＷＬはＲＣ遅延が大きくなる傾向があり、ワード線ＷＬの一端から電圧が印加された場合に、ドライバから近い領域（Ｎｅａｒ側）と、ドライバ遠い領域（Ｆａｒ側）とで、電圧の上昇速度が異なることがある。このような場合、ワード線ＷＬの電圧が安定するまでに時間を要する。そこで半導体記憶装置は、電圧上昇の速度が相対的に遅いワード線ＷＬのＦａｒ側における電圧上昇を補助するために、例えば第１キック動作を実行することがある。 In a semiconductor memory device in which memory cells are stacked three-dimensionally, plate-shaped conductors 42 are used as word lines WL, as shown in FIGS. 6 and 7, for example. A word line WL with such a structure tends to have a large RC delay, and when a voltage is applied from one end of the word line WL, the voltage rise speed may differ between a region near the driver (Near side) and a region far from the driver (Far side). In such a case, it takes time to stabilize the voltage of the word line WL. Therefore, the semiconductor memory device may perform, for example, the first kick operation in order to assist the voltage rise on the Far side of the word line WL, which has a relatively slow voltage rise.

図１０に示すように、キック動作を行なう場合でも、ワード線ＷＬの電圧が安定してからセンスを開始することが考えられる。図１０に示す動作例では、図９に示すセンス開始時刻Ｔ１よりも遅い時刻Ｔ３（Ｔ１＜Ｔ３）からセンスを開始する。つまり、キック動作を行なわない程ではないが、キック動作を行なう場合でも、ワード線ＷＬの電圧が安定するまでに時間を要する。そのため、読み出し動作を高速化できない。 As shown in FIG. 10, it is conceivable to start sensing after the voltage of the word line WL is stabilized even when the kick operation is performed. In the operation example shown in FIG. 10, sensing is started at time T3 (T1<T3) later than sense start time T1 shown in FIG. That is, even if the kick operation is performed, it takes time until the voltage of the word line WL is stabilized, though not to the extent that the kick operation is not performed. Therefore, the read operation cannot be speeded up.

読み出し動作を高速化の観点から選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１において、センスを開始する事が考えられる。 From the viewpoint of speeding up the read operation, it is conceivable to start sensing at time T1 before the voltage of the selected word line WL stabilizes at VCGRV.

ここで、第１実施形態の比較例に係る半導体記憶装置の読み出し動作の一例について、図１１を用いて説明する。図１１は、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、ノードＳＥＮの波形との一例を示し、図９を用いて説明した読み出し動作の波形に対して、セグメントＳＥＧ１及びＳＥＧ２のノードＳＥＮで共通の充電電圧に充電している点が異なっている。図１１では、ワード線ＷＬのＮｅａｒ側部分の波形を実線で示し、ワード線ＷＬのＦａｒ側部分の波形を破線で示している。また、図１１では、ワード線ＷＬのＮｅａｒ側部分に対応する電源電圧ＶＤＤ１を実線で示し、ワード線ＷＬのＦａｒ側部分に対応する電源電圧ＶＤＤ２を破線で示している。 An example of the read operation of the semiconductor memory device according to the comparative example of the first embodiment will now be described with reference to FIG. FIG. 11 shows an example of the waveforms of the word lines WL on the Near side and the Far side and the waveforms of the node SEN, which differs from the waveforms of the read operation described with reference to FIG. In FIG. 11, the waveform of the Near side portion of the word line WL is indicated by a solid line, and the waveform of the Far side portion of the word line WL is indicated by a broken line. In FIG. 11, the solid line indicates the power supply voltage VDD1 corresponding to the Near side portion of the word line WL, and the broken line indicates the power supply voltage VDD2 corresponding to the Far side portion of the word line WL.

図１１に示すように、全てのセンスアンプユニットＳＡＵのノードＳＥＮを電圧ＶＤＤに充電する場合について説明する。 As shown in FIG. 11, the case of charging the nodes SEN of all the sense amplifier units SAU to the voltage VDD will be described.

時刻Ｔ１において、ワード線ＷＬのＮｅａｒ側部分では、電圧ＶＣＧＲＶよりも高く、ワード線ＷＬのＦａｒ側部分では、電圧ＶＣＧＲＶよりも低い。そのため、Ｎｅａｒ側のメモリセルでは、ワード線ＷＬの電圧が高く見え、Ｆａｒ側のメモリセルでは、ワード線ＷＬの電圧が低く見える。そのため、Ｎｅａｒ側のメモリセルに流れるセル電流Ｉｃｅｌｌは大きくなり、Ｆａｒ側のメモリセルに流れるセル電流Ｉｃｅｌｌは小さくなる。 At time T1, the Near side portion of the word line WL is higher than the voltage VCGRV, and the Far side portion of the word line WL is lower than the voltage VCGRV. Therefore, the voltage of the word line WL appears high in the memory cells on the Near side, and the voltage of the word line WL appears low in the memory cells on the Far side. Therefore, the cell current Icell flowing through the memory cells on the Near side becomes large, and the cell current Icell flowing through the memory cells on the Far side becomes small.

その結果、全てのセンスアンプユニットＳＡＵのノードＳＥＮを単一の電圧ＶＤＤに充電すると、Ｎｅａｒ側では、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ１）の電位が判定用の電圧ＶＴＨを下回る可能性がある。この場合、本来はメモリセルがオフすると判定されなければならないところを、オンすると誤判定される可能性がある。また、Ｆａｒ側では、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ２）の電位が判定用の電圧ＶＴＨを上回る可能性がある。この場合、本来はメモリセルがオンすると判定されなければならないところを、オフすると誤判定される可能性がある。 As a result, when the nodes SEN of all the sense amplifier units SAU are charged to a single voltage VDD, the potential of the nodes SEN (SEG1) on the near side may drop below the voltage VTH for judgment in both the states of the memory cells being turned on (ON CELL) and the memory cells being turned off (OFF CELL). In this case, it may be erroneously determined that the memory cell is turned on, although it should be determined that the memory cell is turned off. Further, on the Far side, the potential of the node SEN (SEG2) may exceed the determination voltage VTH both when the memory cell is turned on (ON CELL) and when the memory cell is turned off (OFF CELL). In this case, it may be erroneously determined that the memory cell is turned off, although it should be determined that the memory cell is turned on.

選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１において、センスを開始する場合、上記のような誤判定を避けるための工夫をする必要がある。 When starting sensing at time T1 before the voltage of the selected word line WL stabilizes at VCGRV, it is necessary to devise ways to avoid the above-described erroneous determination.

そこで、本実施形態では、Ｎｅａｒ側のメモリセルに関するセグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、高めの電圧、第１電源電圧ＶＤＤ１に充電する。また、Ｆａｒ側のメモリセルに関するセグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、低めの電圧、第２電源電圧ＶＤＤ２に充電する。これにより、センス時におけるセグメントＳＥＧ１及びセグメントＳＥＧ２におけるノードＳＥＮの電位を共に適切な電位にすることができる。その結果、図９で説明したように、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前である時刻Ｔ１において制御信号ＸＸＬを“Ｈ”レベルにしても、選択メモリセルの閾値電圧を適切に判定することができ、図１１で説明したような可能性を抑制することができる。 Therefore, in the present embodiment, in the sense amplifier unit SAU included in the segment SEG1 related to the near-side memory cells, the node SEN is charged to a higher voltage, the first power supply voltage VDD1. Also, in the sense amplifier unit SAU included in the segment SEG2 related to the memory cell on the Far side, the node SEN is charged to the second power supply voltage VDD2, which is a lower voltage. As a result, the potentials of the nodes SEN in the segments SEG1 and SEG2 can both be set to appropriate potentials during sensing. As a result, as described with reference to FIG. 9, even if the control signal XXL is set to the "H" level at time T1 before the voltage of the selected word line WL stabilizes at VCGRV, the threshold voltage of the selected memory cell can be appropriately determined, and the possibility described with reference to FIG. 11 can be suppressed.

なお、上述した実施形態では、センスアンプのノードＳＥＮに供給する電源をＶＤＤ１またはＶＤＤ２にすることで、ノードＳＥＮの充電レベルを切り替える。一方で、ノードＳＥＮに供給する電源を１種類にする。そして、上述した実施形態と同様に、領域ＡＲ１、またはＡＲ２毎に制御信号ＬＰＣ、ＢＬＱの大きさを変えることで、ノードＳＥＮの充電レベルを切り替えることもできる。 Note that in the above-described embodiment, the charge level of the node SEN is switched by setting the power supplied to the node SEN of the sense amplifier to VDD1 or VDD2. On the other hand, only one type of power supply is supplied to the node SEN. Then, similarly to the above-described embodiment, it is possible to switch the charge level of the node SEN by changing the magnitude of the control signals LPC and BLQ for each area AR1 or AR2.

＜１－４＞第１実施形態の変形例１
＜１－４－１＞動作
以下に、第１実施形態の変形例１の読み出し動作について説明する。 <1-4> Modification 1 of the first embodiment
<1-4-1> Operation The read operation of Modification 1 of the first embodiment will be described below.

第１実施形態の変形例１に係る半導体記憶装置１０は、読み出し動作において第２キック動作を実行する。第２キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも低い値に設定し、一定時間経過後に目標の電圧値に上げる電圧印加方法である。第２キック動作は、例えばワード線ＷＬに対して実行される。例えば、ワード線ＷＬに対して第２キック動作が実行された場合、ワード線ＷＬに対する電流の供給量が減少して、ワード線ＷＬが放電される。尚、以下では、第２キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも低い電圧のことを第２キック電圧と称し、目標の電圧と第２キック電圧との差分のことを第２キック量と称する。 The semiconductor memory device 10 according to Modification 1 of the first embodiment executes the second kick operation in the read operation. The second kick operation is a voltage application method in which the drive voltage of the driver is once set to a value lower than the target voltage value, and then increased to the target voltage value after a certain period of time has elapsed. A second kick operation is performed, for example, on the word line WL. For example, when the second kick operation is performed on the word line WL, the amount of current supplied to the word line WL decreases and the word line WL is discharged. Hereinafter, during the second kick operation, the voltage lower than the target voltage applied before the target voltage is applied will be referred to as the second kick voltage, and the difference between the target voltage and the second kick voltage will be referred to as the second kick amount.

このような第１実施形態の変形例１に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図１２に示されている。図１２は、Ｎｅａｒ側及びＦａｒ側にそれぞれ対応するワード線ＷＬの波形、ビット線ＢＬの波形、及び各種制御信号の波形の一例を示している。 FIG. 12 shows an example of waveforms during the read operation of the semiconductor memory device 10 according to Modification 1 of the first embodiment. FIG. 12 shows an example of the waveform of the word line WL, the waveform of the bit line BL, and the waveforms of various control signals respectively corresponding to the Near side and the Far side.

［時刻Ｔ１０以前］
図１２に示すように、時刻Ｔ０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。 [Before time T10]
As shown in FIG. 12, in the initial state before time T0, for example, the voltages of word line WL and control signal BLC are set to voltage VSS, the voltages of control signals LPC, BLQ, XXL, and STB are set to "L" level, and the voltage of bit line BL is set to voltage VSS.

［時刻Ｔ１０～Ｔ１１］
時刻Ｔ０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、ワード線ＷＬに例えば読み出しパス電圧ＶＲＥＡＤを印加する。 [Time T10 to T11]
At time T0, when the read operation starts, the row decoder module 12 applies, for example, the read pass voltage VREAD to the word line WL.

シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。 The sequencer 17 sets the voltage of the control signal BLC to the voltage VBLC. As a result, a current is supplied from the sense amplifier module 13 to the bit line BL, and the voltage of the bit line BL rises to the voltage VBL.

［時刻Ｔ１１～Ｔ１２］
時刻Ｔ１１において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択されたワード線ＷＬに対して第２キック動作を実行する。この場合、選択されたワード線ＷＬには、例えば所望の電圧より低い第２キック電圧ＶＣＧＲＶＬＫが一時的に印加される。第２キック電圧ＶＣＧＲＶＬＫは、例えばワード線ＷＬのＮｅａｒ側における電圧に表れる。一方で、ワード線ＷＬのＦａｒ側においては、配線のＲＣ遅延によって、例えば電圧ＶＣＧＲＶを下回ることなく電圧ＶＣＧＲＶまで降圧される。尚、第２キック量の大きさは、任意の数値に設定することが可能である。 [Time T11 to T12]
At time T11, when the read operation starts, the row decoder module 12 performs a second kick operation on the selected word line WL. In this case, the selected word line WL is temporarily applied with, for example, a second kick voltage VCGRVLK lower than the desired voltage. The second kick voltage VCGRVLK appears, for example, in the voltage on the Near side of word line WL. On the Far side of the word line WL, on the other hand, due to the RC delay of the wiring, the voltage is stepped down to the voltage VCGRV without falling below the voltage VCGRV, for example. It should be noted that the magnitude of the second kick amount can be set to any numerical value.

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。 Also, the sequencer 17 sets the control signals LPC and BLQ to "H" level. When the control signals LPC and BLQ become "H" level, the transistor 33 and Tblq are turned on to charge the node SEN, and when the charging of the node SEN is completed, the sequencer 17 changes the control signals LPC and BLQ to "L" level.

セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第２電源電圧ＶＤＤ２に充電される。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第１電源電圧ＶＤＤ１に充電される。なお、第１実施形態においては、ＶＤＤ１＞ＶＤＤ２であったが、本変形例においてはＶＤＤ１＜ＶＤＤ２である。 In sense amplifier unit SAU included in segment SEG1, node SEN is charged to second power supply voltage VDD2. Also, in the sense amplifier unit SAU included in the segment SEG2, the node SEN is charged to the first power supply voltage VDD1. Although VDD1>VDD2 in the first embodiment, VDD1<VDD2 in this modified example.

［時刻Ｔ１２～］
時刻Ｔ１２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。そしてシーケンサ１７は、ノードＳＥＮの電位の変化が落ち着いた時刻Ｔ３において、制御信号ＸＸＬを“Ｌ”レベルとして、制御信号ＳＴＢを“Ｈ”レベルとして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。なお、時刻Ｔ１２は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。 [Time T12~]
At time T12, the sequencer 17 changes the control signal XXL to "H" level. When the control signal XXL becomes "H" level, the potential of the node SEN changes based on the state of the selected memory cell. Then, at time T3 when the change in the potential of the node SEN settles down, the sequencer 17 sets the control signal XXL to "L" level and the control signal STB to "H" level, determines the threshold voltage of the selected memory cell based on the state of the node SEN, and holds the determination result in the latch circuit in the sense amplifier unit SAU. Note that the time T12 is the time before the voltage of the selected word line WL stabilizes at VCGRV.

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。 After holding the determination result in the latch circuit in the sense amplifier unit SAU, the row decoder module 12 and the sequencer 17 restore the word line WL and the control signal BLC to their initial states, and complete the read operation of the page.

＜１－４－２＞効果
以上で説明した第１実施形態の変形例１に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、第１実施形態の変形例１に係る半導体記憶装置１０の詳細な効果について説明する。 <1-4-2> Effect According to the semiconductor memory device 10 according to Modification 1 of the first embodiment described above, it is possible to speed up the read operation. Detailed effects of the semiconductor memory device 10 according to Modification 1 of the first embodiment will be described below.

ここで、第１実施形態の変形例１の比較例に係る半導体記憶装置の読み出し動作の一例について、図１３を用いて説明する。図１３は、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、ノードＳＥＮの波形との一例を示し、図１２を用いて説明した読み出し動作の波形に対して、セグメントＳＥＧ１及びＳＥＧ２のノードＳＥＮで共通の充電電圧に充電している点が異なっている。 Here, an example of the read operation of the semiconductor memory device according to the comparative example of Modification 1 of the first embodiment will be described with reference to FIG. FIG. 13 shows an example of the waveforms of the word lines WL on the Near and Far sides and the waveform of the node SEN, which differs from the waveforms of the read operation described with reference to FIG. 12 in that the nodes SEN of the segments SEG1 and SEG2 are charged to a common charging voltage.

図１３に示すように、全てのセンスアンプユニットＳＡＵのノードＳＥＮを電圧ＶＤＤに充電する場合について説明する。 As shown in FIG. 13, the case of charging the nodes SEN of all the sense amplifier units SAU to the voltage VDD will be described.

時刻Ｔ１２において、Ｆａｒ側のワード線ＷＬは、電圧ＶＣＧＲＶよりも高い。そのため、Ｆａｒ側のメモリセルは、ワード線ＷＬの電圧が高く見える。そのため、メモリセルに流れるセル電流Ｉｃｅｌｌが大きくなる。その結果、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）、及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ２）の電位は、判定用の電圧ＶＴＨを下回る可能性がある。この場合、本来はメモリセルがオフすると判定されなければならないところを、オンすると誤判定される可能性がある。 At time T12, the word line WL on the Far side is higher than the voltage VCGRV. Therefore, the memory cell on the Far side appears to have a high voltage on the word line WL. Therefore, the cell current Icell flowing through the memory cell increases. As a result, the potential of the node SEN (SEG2) may fall below the determination voltage VTH both when the memory cell is turned on (ON CELL) and when the memory cell is turned off (OFF CELL). In this case, it may be erroneously determined that the memory cell is turned on, although it should be determined that the memory cell is turned off.

また、時刻Ｔ１２において、Ｎｅａｒ側のワード線ＷＬは、電圧ＶＣＧＲＶよりも低い。そのため、Ｎｅａｒ側のメモリセルは、ワード線ＷＬの電圧が低く見える。そのため、メモリセルに流れるセル電流Ｉｃｅｌｌが小さくなる。その結果、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）、及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ１）の電位は、判定用の電圧ＶＴＨを上回る可能性がある。この場合、本来はメモリセルがオンすると判定されなければならないところを、オフすると誤判定される可能性がある。 Also, at time T12, the Near side word line WL is lower than the voltage VCGRV. Therefore, the voltage of the word line WL appears low in the memory cells on the Near side. Therefore, the cell current Icell flowing through the memory cell is reduced. As a result, the potential of the node SEN (SEG1) may exceed the determination voltage VTH both when the memory cell is turned on (ON CELL) and when the memory cell is turned off (OFF CELL). In this case, it may be erroneously determined that the memory cell is turned off, although it should be determined that the memory cell is turned on.

以上の様に、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１２において、センスを開始する場合、工夫をする必要がある。 As described above, it is necessary to devise a way to start sensing at time T12 before the voltage of the selected word line WL stabilizes at VCGRV.

そこで、本実施形態では、Ｎｅａｒ側のメモリセルに関するセグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、低めの電圧、第２電源電圧ＶＤＤ２に充電する。また、Ｆａｒ側のメモリセルに関するセグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、高めの電圧、第１電源電圧ＶＤＤ１に充電する。これにより、センス時におけるセグメントＳＥＧ１及びセグメントＳＥＧ２におけるノードＳＥＮの電位を共に適切な電位にすることができる。その結果、図１３で説明したような可能性を抑制することができる。 Therefore, in the present embodiment, the node SEN is charged to the second power supply voltage VDD2, which is a relatively low voltage, in the sense amplifier unit SAU included in the segment SEG1 related to the Near side memory cell. Also, in the sense amplifier unit SAU included in the segment SEG2 related to the memory cell on the Far side, the node SEN is charged to a higher voltage, the first power supply voltage VDD1. As a result, the potentials of the nodes SEN in the segments SEG1 and SEG2 can both be set to appropriate potentials during sensing. As a result, the possibility described with reference to FIG. 13 can be suppressed.

＜１－５＞第１実施形態の変形例２
第１実施形態の変形例２に係る半導体記憶装置１０は、センスアンプモジュール１３を４つの領域に分けて、領域毎にノードＳＥＮの充電電圧を制御する。以下に、第１実施形態の変形例２に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。 <1-5> Modification 2 of the first embodiment
A semiconductor memory device 10 according to Modification 2 of the first embodiment divides a sense amplifier module 13 into four regions, and controls the charging voltage of node SEN for each region. The semiconductor memory device 10 according to Modification 2 of the first embodiment will be described below with respect to the differences from the first embodiment.

＜１－５－１＞構成
図１４は、第１実施形態の変形例２に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図３を用いて説明した構成に対して、定義されている領域の範囲が異なっている。 <1-5-1> Configuration FIG. 14 is a block diagram showing a configuration example of the memory cell array 11 and the row decoder module 12 included in the semiconductor memory device 10 according to Modification 2 of the first embodiment.

具体的には、図１４に示すように第１実施形態の変形例２に係るメモリセルアレイ１１は、領域ＡＲ１と、領域ＡＲ２と、領域ＡＲ３と、領域ＡＲ４とが定義されている。領域ＡＲ１と、領域ＡＲ２と、領域ＡＲ３と、領域ＡＲ４とは、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域である。ところで、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）において、ロウデコーダＲＤが接続された領域から、遠ざかる方向に向かって、順に“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”、と定義される。そこで、領域ＡＲ１と、領域ＡＲ２と、領域ＡＲ３と、領域ＡＲ４とは、それぞれ上記“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”に対応している。 Specifically, as shown in FIG. 14, in the memory cell array 11 according to Modification 2 of the first embodiment, an area AR1, an area AR2, an area AR3, and an area AR4 are defined. The area AR1, the area AR2, the area AR3, and the area AR4 are areas defined by dividing the memory cell array 11 in the extending direction of the word lines WL (the extending direction of the blocks BLK). By the way, in the extending direction of the word lines WL (extending direction of the blocks BLK), "Near", "Mid1", "Mid2", and "Far" are defined in order in the direction away from the region to which the row decoder RD is connected. Therefore, the area AR1, the area AR2, the area AR3, and the area AR4 correspond to "Near," "Mid1," "Mid2," and "Far," respectively.

図１５は、第１実施形態の変形例２に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ及び１３Ｂ）及び電圧生成回路１９（１９Ａ、及び１９Ｂ）の詳細な構成例を示すブロック図である。 FIG. 15 is a block diagram showing a detailed configuration example of the sense amplifier modules 13 (13A and 13B) and the voltage generating circuits 19 (19A and 19B) included in the semiconductor memory device 10 according to Modification 2 of the first embodiment.

図１５に示すように、第１実施形態の変形例２に係る半導体記憶装置１０は、領域ＡＲ１及びＡＲ２に対応するセンスアンプモジュール１３Ａと、領域ＡＲ３及びＡＲ４に対応するセンスアンプモジュール１３Ｂと、を備えている。 As shown in FIG. 15, the semiconductor memory device 10 according to Modification 2 of the first embodiment includes sense amplifier modules 13A corresponding to areas AR1 and AR2, and sense amplifier modules 13B corresponding to areas AR3 and AR4.

センスアンプモジュール１３Ａは、領域ＡＲ１に対応するセンスアンプセグメントＳＥＧ１Ａ、及び領域ＡＲ２に対応するセンスアンプセグメントＳＥＧ２Ａを備えている。 The sense amplifier module 13A has a sense amplifier segment SEG1A corresponding to the area AR1 and a sense amplifier segment SEG2A corresponding to the area AR2.

セグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。 A sense amplifier unit SAU included in the segment SEG1A is connected to the bit line BL corresponding to the NAND string NS provided in the area AR1. A sense amplifier unit SAU included in the segment SEG2A is connected to the bit line BL corresponding to the NAND string NS provided in the area AR2.

センスアンプモジュール１３Ｂは、領域ＡＲ３に対応するセンスアンプセグメントＳＥＧ１Ｂ、及び領域ＡＲ４に対応するセンスアンプセグメントＳＥＧ２Ｂを備えている。 The sense amplifier module 13B has a sense amplifier segment SEG1B corresponding to the area AR3 and a sense amplifier segment SEG2B corresponding to the area AR4.

セグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ４に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。 A sense amplifier unit SAU included in the segment SEG1B is connected to the bit line BL corresponding to the NAND string NS provided in the area AR3. The sense amplifier unit SAU included in segment SEG2B is connected to bit line BL corresponding to NAND string NS provided in area AR4.

図１５に示すように、第１実施形態の変形例２に係る半導体記憶装置１０は、センスアンプモジュール１３Ａに対応する電圧生成回路１９Ａと、センスアンプモジュール１３Ｂに対応する電圧生成回路１９Ｂと、を備えている。 As shown in FIG. 15, the semiconductor memory device 10 according to Modification 2 of the first embodiment includes a voltage generation circuit 19A corresponding to the sense amplifier module 13A and a voltage generation circuit 19B corresponding to the sense amplifier module 13B.

電圧生成回路１９Ａは、ドライバＤＲ１Ａ及びＤＲ２Ａを備えている。ドライバＤＲ１Ａ及びＤＲ２Ａは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第１電源電圧ＶＤＤ１、及び第２電源電圧ＶＤＤ２を生成する。そして、ドライバＤＲ１Ａは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ａは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵに供給する。 The voltage generation circuit 19A includes drivers DR1A and DR2A. Drivers DR1A and DR2A generate a first power supply voltage VDD1 and a second power supply voltage VDD2, respectively, based on voltages generated by a charge pump (not shown). The driver DR1A supplies the generated first power supply voltage VDD1 to the sense amplifier unit SAU included in the segment SEG1A, and the driver DR2A supplies the generated second power supply voltage VDD2 to the sense amplifier unit SAU included in the segment SEG2A.

電圧生成回路１９Ｂは、ドライバＤＲ１Ｂ及びＤＲ２Ｂを備えている。ドライバＤＲ１Ｂ及びＤＲ２Ｂは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第３電源電圧ＶＤＤ３、及び第４電源電圧ＶＤＤ４を生成する。そして、ドライバＤＲ１Ｂは、生成した第３電源電圧ＶＤＤ３をセグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｂは、生成した第４電源電圧ＶＤＤ４をセグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵに供給する。 The voltage generation circuit 19B includes drivers DR1B and DR2B. Drivers DR1B and DR2B generate a third power supply voltage VDD3 and a fourth power supply voltage VDD4, respectively, based on voltages generated by a charge pump (not shown). The driver DR1B supplies the generated third power supply voltage VDD3 to the sense amplifier unit SAU included in the segment SEG1B, and the driver DR2B supplies the generated fourth power supply voltage VDD4 to the sense amplifier unit SAU included in the segment SEG2B.

＜１－５－２＞動作
第１実施形態の変形例２に係る半導体記憶装置１０の読み出し動作は、基本的には、図９及び図１２で説明した読み出し動作と同様である。 <1-5-2> Operation The read operation of the semiconductor memory device 10 according to Modification 2 of the first embodiment is basically the same as the read operation described with reference to FIGS. 9 and 12. FIG.

第１実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to the modification 2 of the first embodiment, similarly to the above-described first embodiment, the first kick operation can be performed on the selected word line WL, and the sensing (rising timing of the signal XXL) can be performed before the voltage of the selected word line WL stabilizes. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で低くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で最も高い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に高い第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に高い第３電源電圧ＶＤＤ３（ＶＤＤ３＜ＶＤＤ２）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、最も低い第４電源電圧ＶＤＤ４（ＶＤＤ４＜ＶＤＤ３）を供給する。 Specifically, at the start of sensing, the potential level of the selected word line WL may decrease in the order of "Near", "Mid1", "Mid2", and "Far". In this case, the driver DR1A for the bit line BL corresponding to the "Near" side supplies the first power supply voltage VDD1, which is the highest among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the driver DR2A for the bit line BL corresponding to the "Mid1" side supplies the second power supply voltage VDD2 (VDD2<VDD1), which is the second highest after the first power supply voltage VDD1 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the driver DR1B for the bit line BL corresponding to the "Mid2" side supplies the third power supply voltage VDD3 (VDD3<VDD2), which is the second highest power supply voltage VDD2 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the driver DR2B for the bit line BL corresponding to the "Far" side supplies the lowest fourth power supply voltage VDD4 (VDD4<VDD3) among the first power supply voltage VDD1 to the fourth power supply voltage VDD4.

第１実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to Modification 2 of the first embodiment, similarly to Modification 1 of the first embodiment, the second kick operation can be performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で高くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で最も低い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に低い第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に低い第３電源電圧ＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、最も高い第４電源電圧ＶＤＤ４（ＶＤＤ３＜ＶＤＤ４）を供給する。 Specifically, at the start of sensing, the potential level of the selected word line WL may increase in the order of "Near", "Mid1", "Mid2", and "Far". In this case, the driver DR1A for the bit line BL corresponding to the "Near" side supplies the lowest first power supply voltage VDD1 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the driver DR2A for the bit line BL corresponding to the "Mid1" side supplies the second power supply voltage VDD2 (VDD1<VDD2), which is the next lowest power supply voltage VDD1 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the driver DR1B for the bit line BL corresponding to the "Mid2" side supplies the third power supply voltage VDD3 (VDD2<VDD3), which is the next lowest power supply voltage VDD2 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the driver DR2B for the bit line BL corresponding to the "Far" side supplies the fourth power supply voltage VDD4 (VDD3<VDD4), which is the highest among the first power supply voltage VDD1 to the fourth power supply voltage VDD4.

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応するノードＳＥＮの充電電圧の高さが対応付されていれば良い。 As described above, the potential level of the selected word line WL at the start of sensing does not necessarily increase or decrease in the order of the regions. Even in such a case, the level of the potential of the selected word line WL at the start of sensing should be associated with the level of the charging voltage of the corresponding node SEN.

以上のように、電圧生成回路１９Ａ、及び１９Ｂは、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、電圧生成回路１９Ａ、及び１９Ｂは、ノードＳＥＮの充電電圧を第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuits 19A and 19B control the charging voltage of the node SEN from the first power supply voltage VDD1 to the fourth power supply voltage VDD4 according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜１－５－３＞第１実施形態の変形例２の効果
以上のように、第１実施形態の変形例２に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。 <1-5-3> Effect of Modification 2 of First Embodiment As described above, the semiconductor memory device 10 according to Modification 2 of the first embodiment divides the regions more finely than the semiconductor memory device 10 according to the first embodiment, thereby speeding up the read operation and controlling the charge voltage of the node SEN more finely.

＜１－６＞第１実施形態の変形例３
第１実施形態の変形例３に係る半導体記憶装置１０は、センスアンプモジュール１３を８つの領域に分けて、領域毎にノードＳＥＮの充電電圧を制御する。以下に、第１実施形態の変形例３に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。 <1-6> Modification 3 of the first embodiment
The semiconductor memory device 10 according to the third modification of the first embodiment divides the sense amplifier module 13 into eight regions and controls the charge voltage of the node SEN for each region. The semiconductor memory device 10 according to Modification 3 of the first embodiment will be described below with respect to the differences from the first embodiment.

＜１－６－１＞構成
図１６は、第１実施形態の変形例３に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図３を用いて説明した構成に対して、定義されている領域の範囲が異なっている。 <1-6-1> Configuration FIG. 16 is a block diagram showing a configuration example of the memory cell array 11 and the row decoder module 12 included in the semiconductor memory device 10 according to Modification 3 of the first embodiment.

具体的には、図１６に示すように第１実施形態の変形例３に係るメモリセルアレイ１１は、領域ＡＲ１～ＡＲ８、が定義されている。領域ＡＲ１～ＡＲ８は、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域である。ところで、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）において、ロウデコーダＲＤが接続された領域から、遠ざかる方向に向かって、順に“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”、と定義される。そこで、領域ＡＲ１～ＡＲ８とは、それぞれ上記“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”、に対応している。 Specifically, as shown in FIG. 16, regions AR1 to AR8 are defined in the memory cell array 11 according to Modification 3 of the first embodiment. The regions AR1 to AR8 are regions defined by dividing the memory cell array 11 in the extending direction of the word lines WL (the extending direction of the blocks BLK). By the way, in the extending direction of the word lines WL (extending direction of the blocks BLK), they are defined as "Near", "Mid1", "Mid2", "Mid3", "Mid4", "Mid5", "Mid6", and "Far" in order from the area to which the row decoder RD is connected. Therefore, the areas AR1 to AR8 correspond to "Near", "Mid1", "Mid2", "Mid3", "Mid4", "Mid5", "Mid6" and "Far", respectively.

図１７は、第１実施形態の変形例３に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ、１３Ｂ、１３Ｃ、及び１３Ｄ）及び電圧生成回路１９（１９Ａ、１９Ｂ、１９Ｃ、及び１９Ｄ）の詳細な構成例を示すブロック図である。 FIG. 17 is a block diagram showing a detailed configuration example of the sense amplifier modules 13 (13A, 13B, 13C, and 13D) and the voltage generating circuits 19 (19A, 19B, 19C, and 19D) included in the semiconductor memory device 10 according to Modification 3 of the first embodiment.

図１７に示すように、第１実施形態の変形例３に係る半導体記憶装置１０は、領域ＡＲ１及びＡＲ２に対応するセンスアンプモジュール１３Ａと、領域ＡＲ３及びＡＲ４に対応するセンスアンプモジュール１３Ｂと、領域ＡＲ５及びＡＲ６に対応するセンスアンプモジュール１３Ｃと、領域ＡＲ７及びＡＲ８に対応するセンスアンプモジュール１３Ｄと、を備えている。 As shown in FIG. 17, the semiconductor memory device 10 according to Modification 3 of the first embodiment includes a sense amplifier module 13A corresponding to areas AR1 and AR2, a sense amplifier module 13B corresponding to areas AR3 and AR4, a sense amplifier module 13C corresponding to areas AR5 and AR6, and a sense amplifier module 13D corresponding to areas AR7 and AR8.

センスアンプモジュール１３Ａ、及び１３Ｂは、第１実施形態の変形例２で説明した構成と同様である。 The sense amplifier modules 13A and 13B have the same configuration as described in Modification 2 of the first embodiment.

センスアンプモジュール１３Ｃは、領域ＡＲ５に対応するセンスアンプセグメントＳＥＧ１Ｃ、及び領域ＡＲ６に対応するセンスアンプセグメントＳＥＧ２Ｃを備えている。 The sense amplifier module 13C has a sense amplifier segment SEG1C corresponding to the area AR5 and a sense amplifier segment SEG2C corresponding to the area AR6.

セグメントＳＥＧ１Ｃに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ５に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ｃに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ６に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。 A sense amplifier unit SAU included in the segment SEG1C is connected to the bit line BL corresponding to the NAND string NS provided in the area AR5. A sense amplifier unit SAU included in the segment SEG2C is connected to the bit line BL corresponding to the NAND string NS provided in the area AR6.

センスアンプモジュール１３Ｄは、領域ＡＲ７に対応するセンスアンプセグメントＳＥＧ１Ｄ、及び領域ＡＲ８に対応するセンスアンプセグメントＳＥＧ２Ｄを備えている。 The sense amplifier module 13D has a sense amplifier segment SEG1D corresponding to the area AR7 and a sense amplifier segment SEG2D corresponding to the area AR8.

セグメントＳＥＧ１Ｄに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ７に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ｄに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ８に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。 A sense amplifier unit SAU included in the segment SEG1D is connected to the bit line BL corresponding to the NAND string NS provided in the area AR7. A sense amplifier unit SAU included in the segment SEG2D is connected to the bit line BL corresponding to the NAND string NS provided in the area AR8.

図１５に示すように、第１実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３Ａに対応する電圧生成回路１９Ａと、センスアンプモジュール１３Ｂに対応する電圧生成回路１９Ｂと、センスアンプモジュール１３Ｃに対応する電圧生成回路１９Ｃと、センスアンプモジュール１３Ｄに対応する電圧生成回路１９Ｄと、を備えている。 As shown in FIG. 15, the semiconductor memory device 10 according to the first embodiment includes a voltage generation circuit 19A corresponding to the sense amplifier module 13A, a voltage generation circuit 19B corresponding to the sense amplifier module 13B, a voltage generation circuit 19C corresponding to the sense amplifier module 13C, and a voltage generation circuit 19D corresponding to the sense amplifier module 13D.

電圧生成回路１９Ａ、及び１９Ｂは、第１実施形態の変形例２で説明した構成と同様である。 The voltage generating circuits 19A and 19B have the same configuration as described in Modification 2 of the first embodiment.

電圧生成回路１９Ｃは、ドライバＤＲ１Ｃ及びＤＲ２Ｃを備えている。ドライバＤＲ１Ｃ及びＤＲ２Ｃは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第５電源電圧ＶＤＤ５、及び第６電源電圧ＶＤＤ６を生成する。そして、ドライバＤＲ１Ｃは、生成した第５電源電圧ＶＤＤ５をセグメントＳＥＧ１Ｃに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｃは、生成した第６電源電圧ＶＤＤ６をセグメントＳＥＧ２Ｃに含まれたセンスアンプユニットＳＡＵに供給する。 The voltage generation circuit 19C includes drivers DR1C and DR2C. Drivers DR1C and DR2C generate a fifth power supply voltage VDD5 and a sixth power supply voltage VDD6, respectively, based on voltages generated by a charge pump (not shown). The driver DR1C supplies the generated fifth power supply voltage VDD5 to the sense amplifier unit SAU included in the segment SEG1C, and the driver DR2C supplies the generated sixth power supply voltage VDD6 to the sense amplifier unit SAU included in the segment SEG2C.

電圧生成回路１９Ｄは、ドライバＤＲ１Ｄ及びＤＲ２Ｄを備えている。ドライバＤＲ１Ｄ及びＤＲ２Ｄは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第７電源電圧ＶＤＤ７、及び第８電源電圧ＶＤＤ８を生成する。そして、ドライバＤＲ１Ｄは、生成した第７電源電圧ＶＤＤ７をセグメントＳＥＧ１Ｄに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｄは、生成した第８電源電圧ＶＤＤ８をセグメントＳＥＧ２Ｄに含まれたセンスアンプユニットＳＡＵに供給する。 The voltage generation circuit 19D has drivers DR1D and DR2D. Drivers DR1D and DR2D generate a seventh power supply voltage VDD7 and an eighth power supply voltage VDD8, respectively, based on voltages generated by a charge pump (not shown). The driver DR1D supplies the generated seventh power supply voltage VDD7 to the sense amplifier unit SAU included in the segment SEG1D, and the driver DR2D supplies the generated eighth power supply voltage VDD8 to the sense amplifier unit SAU included in the segment SEG2D.

＜１－６－２＞動作
第１実施形態の変形例３に係る半導体記憶装置１０の読み出し動作は、基本的には、図９及び図１２で説明した読み出し動作と同様である。 <1-6-2> Operation The read operation of the semiconductor memory device 10 according to Modification 3 of the first embodiment is basically the same as the read operation described with reference to FIGS. 9 and 12. FIG.

第１実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 Also in the read operation of the semiconductor memory device 10 according to Modification 3 of the first embodiment, similarly to the above-described first embodiment, the first kick operation can be performed on the selected word line WL, and sensing (rising timing of signal XXL) can be performed before the voltage of the selected word line WL stabilizes. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で低くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で最も高い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第１電源電圧ＶＤＤ１の次に高い第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第２電源電圧ＶＤＤ２の次に高い第３電源電圧ＶＤＤ３（ＶＤＤ３＜ＶＤＤ２）を供給する。また、“Ｍｉｄ３”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第３電源電圧ＶＤＤ３の次に高い第４電源電圧ＶＤＤ４（ＶＤＤ４＜ＶＤＤ３）を供給する。また、“Ｍｉｄ４”側に対応するビット線ＢＬに関するドライバＤＲ１Ｃは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第４電源電圧ＶＤＤ４の次に高い第５電源電圧ＶＤＤ５（ＶＤＤ５＜ＶＤＤ４）を供給する。また、“Ｍｉｄ５”側に対応するビット線ＢＬに関するドライバＤＲ２Ｃは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第５電源電圧ＶＤＤ５の次に高い第６電源電圧ＶＤＤ６（ＶＤＤ６＜ＶＤＤ５）を供給する。また、“Ｍｉｄ６”側に対応するビット線ＢＬに関するドライバＤＲ１Ｄは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第６電源電圧ＶＤＤ６の次に高い第７電源電圧ＶＤＤ７（ＶＤＤ７＜ＶＤＤ６）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｄは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、最も低い第８電源電圧ＶＤＤ８（ＶＤＤ８＜ＶＤＤ７）を供給する。 Specifically, at the start of sensing, the potential level of the selected word line WL may decrease in the order of "Near", "Mid1", "Mid2", "Mid3", "Mid4", "Mid5", "Mid6", and "Far". In this case, the driver DR1A for the bit line BL corresponding to the "Near" side supplies the first power supply voltage VDD1, which is the highest among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2A for the bit line BL corresponding to the "Mid1" side supplies the second power supply voltage VDD2 (VDD2<VDD1), which is the second highest after the first power supply voltage VDD1 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR1B for the bit line BL corresponding to the "Mid2" side supplies the third power supply voltage VDD3 (VDD3<VDD2), which is the second highest power supply voltage VDD2 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2B for the bit line BL corresponding to the "Mid3" side supplies the fourth power supply voltage VDD4 (VDD4<VDD3), which is the next highest after the third power supply voltage VDD3 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR1C for the bit line BL corresponding to the "Mid4" side supplies the fifth power supply voltage VDD5 (VDD5<VDD4), which is the next highest after the fourth power supply voltage VDD4 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2C for the bit line BL corresponding to the "Mid5" side supplies the sixth power supply voltage VDD6 (VDD6<VDD5), which is the second highest power supply voltage VDD6 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8 after the fifth power supply voltage VDD5. Further, the driver DR1D for the bit line BL corresponding to the "Mid6" side supplies the seventh power supply voltage VDD7 (VDD7<VDD6), which is the next highest power supply voltage VDD6 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2D for the bit line BL corresponding to the "Far" side supplies the lowest eighth power supply voltage VDD8 (VDD8<VDD7) among the first power supply voltage VDD1 to the eighth power supply voltage VDD8.

第１実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to Modification 3 of the first embodiment, similarly to Modification 1 of the first embodiment, the second kick operation is performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で高くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で最も低い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第１電源電圧ＶＤＤ１の次に低い第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第２電源電圧ＶＤＤ２の次に低い第３電源電圧ＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を供給する。また、“Ｍｉｄ３”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第３電源電圧ＶＤＤ３の次に低い第４電源電圧ＶＤＤ４（ＶＤＤ３＜ＶＤＤ４）を供給する。また、“Ｍｉｄ４”側に対応するビット線ＢＬに関するドライバＤＲ１Ｃは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第４電源電圧ＶＤＤ４の次に低い第５電源電圧ＶＤＤ５（ＶＤＤ４＜ＶＤＤ５）を供給する。また、“Ｍｉｄ５”側に対応するビット線ＢＬに関するドライバＤＲ２Ｃは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第５電源電圧ＶＤＤ５の次に低い第６電源電圧ＶＤＤ６（ＶＤＤ５＜ＶＤＤ６）を供給する。また、“Ｍｉｄ６”側に対応するビット線ＢＬに関するドライバＤＲ１Ｄは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、第６電源電圧ＶＤＤ６の次に低い第７電源電圧ＶＤＤ７（ＶＤＤ６＜ＶＤＤ７）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｄは、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の中で、最も高い第８電源電圧ＶＤＤ８（ＶＤＤ７＜ＶＤＤ８）を供給する。 Specifically, at the start of sensing, the potentials of the selected word lines WL may increase in order of "Near", "Mid1", "Mid2", "Mid3", "Mid4", "Mid5", "Mid6", and "Far". In this case, the driver DR1A for the bit line BL corresponding to the "Near" side supplies the lowest first power supply voltage VDD1 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2A for the bit line BL corresponding to the "Mid1" side supplies the second power supply voltage VDD2 (VDD1<VDD2), which is the next lowest power supply voltage VDD1 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR1B for the bit line BL corresponding to the "Mid2" side supplies the third power supply voltage VDD3 (VDD2<VDD3), which is the next lowest to the second power supply voltage VDD2 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2B for the bit line BL corresponding to the "Mid3" side supplies the fourth power supply voltage VDD4 (VDD3<VDD4), which is the next lowest to the third power supply voltage VDD3 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR1C for the bit line BL corresponding to the "Mid4" side supplies the fifth power supply voltage VDD5 (VDD4<VDD5), which is the next lowest to the fourth power supply voltage VDD4 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2C for the bit line BL corresponding to the "Mid5" side supplies the sixth power supply voltage VDD6 (VDD5<VDD6), which is the next lowest to the fifth power supply voltage VDD5 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR1D for the bit line BL corresponding to the "Mid6" side supplies the seventh power supply voltage VDD7 (VDD6<VDD7), which is the next lowest power supply voltage VDD6 among the first power supply voltage VDD1 to the eighth power supply voltage VDD8. Further, the driver DR2D for the bit line BL corresponding to the "Far" side supplies the eighth power supply voltage VDD8 (VDD7<VDD8), which is the highest among the first power supply voltage VDD1 to the eighth power supply voltage VDD8.

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応するノードＳＥＮの充電電圧の高さが対応付されていれば良い。 As described above, the potential level of the selected word line WL at the start of sensing does not necessarily increase or decrease in the order of the regions. Even in such a case, the level of the potential of the selected word line WL at the start of sensing should be associated with the level of the charging voltage of the corresponding node SEN.

以上のように、電圧生成回路１９Ａ、１９Ｂ、１９Ｃ、及び１９Ｄは、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧を第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuits 19A, 19B, 19C, and 19D control the charge voltage of the node SEN to the first power supply voltage VDD1 to the eighth power supply voltage VDD8 according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜１－６－３＞第１実施形態の変形例３の効果
以上のように、第１実施形態の変形例３に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。 <1-6-3> Effect of Modification 3 of First Embodiment As described above, the semiconductor memory device 10 according to Modification 3 of the first embodiment divides the regions more finely than the semiconductor memory device 10 according to the first embodiment, thereby speeding up the read operation and more finely controlling the charging voltage of the node SEN.

＜１－７＞第１実施形態の変形例４
第１実施形態の変形例４に係る半導体記憶装置１０は、ロウデコーダモジュール１２を２つの領域（１２Ａ、１２Ｂ）に分けて、ブロックを制御する。以下に、第１実施形態の変形例４に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。 <1-7> Modification 4 of First Embodiment
A semiconductor memory device 10 according to Modification 4 of the first embodiment divides a row decoder module 12 into two regions (12A, 12B) to control blocks. A semiconductor memory device 10 according to Modification 4 of the first embodiment will be described below with respect to the differences from the first embodiment.

図１８は、第１実施形態の変形例４に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。図１８に示すように、ロウデコーダモジュール１２Ａは複数のロウデコーダＲＤＡを含み、ロウデコーダモジュール１２Ｂは複数のロウデコーダＲＤＢを含んでいる。 FIG. 18 is a block diagram showing a detailed configuration example of the row decoder modules 12A and 12B included in the semiconductor memory device 10 according to Modification 4 of the first embodiment, showing the relationship between each block BLK included in the memory cell array 11 and the row decoder modules 12A and 12B. As shown in FIG. 18, the row decoder module 12A includes multiple row decoders RDA, and the row decoder module 12B includes multiple row decoders RDB.

複数のロウデコーダＲＤＡは、偶数ブロック（例えばＢＬＫ０、ＢＬＫ２、…）にそれぞれ対応して設けられ、複数のロウデコーダＲＤＢは、奇数ブロック（例えばＢＬＫ１、ＢＬＫ３、…）にそれぞれ対応して設けられている。具体的には、例えばブロックＢＬＫ０及びＢＬＫ２にはそれぞれ異なるロウデコーダＲＤＡ（０）及び（２）が関連付けられ、ブロックＢＬＫ１及びＢＬＫ３にはそれぞれ異なるロウデコーダＲＤＢ（１）及び（３）が関連付けられている。 A plurality of row decoders RDA are provided corresponding to even blocks (eg, BLK0, BLK2, . . . ), and a plurality of row decoders RDB are provided corresponding to odd blocks (eg, BLK1, BLK3, . . . ). Specifically, for example, blocks BLK0 and BLK2 are associated with different row decoders RDA(0) and (2), respectively, and blocks BLK1 and BLK3 are associated with different row decoders RDB(1) and (3), respectively.

各ブロックＢＬＫには、ロウデコーダＲＤＡ及びＲＤＢのいずれか一方を介して電圧生成回路１９から供給された電圧が印加される。ロウデコーダＲＤＡは、偶数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の一方側から電圧を印加し、ロウデコーダＲＤＢは、奇数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の他方側から電圧を印加する。そして、図１８に示すように、以上で説明した構成に対して領域ＡＲ１及びＡＲ２が定義されている。 A voltage supplied from the voltage generating circuit 19 is applied to each block BLK via one of the row decoders RDA and RDB. Row decoder RDA applies a voltage to word lines WL in even blocks from one side in the extending direction of word lines WL, and row decoder RDB applies a voltage to word lines WL in odd blocks from the other side in the extending direction of word lines WL. Then, as shown in FIG. 18, areas AR1 and AR2 are defined for the configuration described above.

以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から近い領域を“Ｎｅａｒ”、遠い領域を“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ２がＮｅａｒ側に対応し、領域ＡＲ１がＦａｒ側に対応する。 In the following description, an area close to the area to which the row decoder RDA or RDB corresponding to each block BLK is connected is called "Near", and an area far from it is called "Far". That is, for example, in block BLK0, the area AR1 corresponds to the Near side, and the area AR2 corresponds to the Far side. Similarly, in block BLK1, area AR2 corresponds to the Near side, and area AR1 corresponds to the Far side.

第１実施形態の変形例４に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態及び第１実施形態の変形例１と同じである。偶数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。ドライバＤＲ１は、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第１電源電圧ＶＤＤ１の大きさを変える。また、ドライバＤＲ２は、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第２電源電圧ＶＤＤ２の大きさを変える。具体的には、偶数ブロックが選択された場合、第１電源電圧ＶＤＤ１が第２電源電圧ＶＤＤ２よりも大きくなることがある。この場合、奇数ブロックが選択された場合、第１電源電圧ＶＤＤ１が第２電源電圧ＶＤＤ２よりも小さくなる。 The read operation of the semiconductor memory device 10 according to Modification 4 of the first embodiment is the same as in the above-described first embodiment and Modification 1 of the first embodiment. When an even block is selected, the row decoder module 12A performs the operation of the row decoder module 12 in the first embodiment and modification 1 of the first embodiment. Further, when an odd-numbered block is selected, the row decoder module 12B performs the operation of the row decoder module 12 in the first embodiment and modification 1 of the first embodiment. The driver DR1 changes the magnitude of the first power supply voltage VDD1 depending on whether the even block is selected or the odd block is selected. Further, the driver DR2 changes the magnitude of the second power supply voltage VDD2 depending on whether the even block is selected or the odd block is selected. Specifically, when an even block is selected, the first power supply voltage VDD1 may be higher than the second power supply voltage VDD2. In this case, when an odd-numbered block is selected, the first power supply voltage VDD1 becomes lower than the second power supply voltage VDD2.

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応するノードＳＥＮの充電電圧の高さが対応付されていれば良い。 As described above, the potential level of the selected word line WL at the start of sensing does not necessarily increase or decrease in the order of the regions. Even in such a case, the level of the potential of the selected word line WL at the start of sensing should be associated with the level of the charging voltage of the corresponding node SEN.

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧を制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuit 19 controls the charging voltage of the node SEN according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜１－８＞第１実施形態の変形例５
第１実施形態の変形例５に係る半導体記憶装置１０は、第１実施形態の変形例２と、第１実施形態の変形例４とを組み合わせたものである。以下に、第１実施形態の変形例５に係る半導体記憶装置１０について、第１実施形態の変形例２と、第１実施形態の変形例４と異なる点を説明する。 <1-8> Modification 5 of the First Embodiment
A semiconductor memory device 10 according to Modification 5 of the first embodiment is a combination of Modification 2 of the first embodiment and Modification 4 of the first embodiment. A semiconductor memory device 10 according to Modification 5 of the first embodiment will be described below with respect to differences between Modification 2 of the first embodiment and Modification 4 of the first embodiment.

図１９は、第１実施形態の変形例５に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。 FIG. 19 is a block diagram showing a detailed configuration example of the row decoder modules 12A and 12B included in the semiconductor memory device 10 according to Modification 5 of the first embodiment, showing the relationship between each block BLK included in the memory cell array 11 and the row decoder modules 12A and 12B.

図１９に示すように、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係は、第１実施形態の変形例４で説明した関係と同様である。 As shown in FIG. 19, the relationship between each block BLK included in the memory cell array 11 and the row decoder modules 12A and 12B is the same as the relationship described in Modification 4 of the first embodiment.

そして、図１９に示すように、以上で説明した構成に対して領域ＡＲ１～ＡＲ４が定義されている。 Then, as shown in FIG. 19, areas AR1 to AR4 are defined for the configuration described above.

以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から、遠ざかる方向に向かって、各領域を“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＭｉｄ１側に対応し、領域ＡＲ３がＭｉｄ２側に対応し、領域ＡＲ４がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ１がＦａｒ側に対応し、領域ＡＲ２がＭｉｄ２側に対応し、領域ＡＲ３がＭｉｄ１側に対応し、領域ＡＲ４がＮｅａｒ側に対応する。 In the following description, each area is called "Near", "Mid1", "Mid2", and "Far" in the direction of going away from the area where the row decoder RDA or RDB corresponding to each block BLK is connected. For example, in block BLK0, the area AR1 corresponds to the Near side, the area AR2 corresponds to the Mid1 side, the area AR3 corresponds to the Mid2 side, and the area AR4 corresponds to the Far side. Similarly, in the block BLK1, the area AR1 corresponds to the Far side, the area AR2 corresponds to the Mid2 side, the area AR3 corresponds to the Mid1 side, and the area AR4 corresponds to the Near side.

第１実施形態の変形例５に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態及び第１実施形態の変形例１と同じである。偶数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。 The read operation of the semiconductor memory device 10 according to Modification 5 of the first embodiment is the same as that of the above-described first embodiment and Modification 1 of the first embodiment. When an even block is selected, the row decoder module 12A performs the operation of the row decoder module 12 in the first embodiment and modification 1 of the first embodiment. Further, when an odd-numbered block is selected, the row decoder module 12B performs the operation of the row decoder module 12 in the first embodiment and modification 1 of the first embodiment.

ドライバＤＲ１Ａ～ＤＲ２Ｂは、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の大きさを変える。第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の大きさは、センス開始時における選択されたワード線ＷＬの電位の高さに対応する。 The drivers DR1A to DR2B change the magnitudes of the first power supply voltage VDD1 to the fourth power supply voltage VDD4 depending on whether an even block is selected or an odd block is selected. The magnitudes of the first power supply voltage VDD1 to the fourth power supply voltage VDD4 correspond to the potential level of the selected word line WL at the start of sensing.

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧を制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuit 19 controls the charging voltage of the node SEN according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜１－９＞第１実施形態の変形例６
第１実施形態の変形例６に係る半導体記憶装置１０は、第１実施形態の変形例３と、第１実施形態の変形例４とを組み合わせたものである。以下に、第１実施形態の変形例６に係る半導体記憶装置１０について、第１実施形態の変形例３と、第１実施形態の変形例４と異なる点を説明する。 <1-9> Modification 6 of the First Embodiment
A semiconductor memory device 10 according to Modification 6 of the first embodiment is a combination of Modification 3 of the first embodiment and Modification 4 of the first embodiment. A semiconductor memory device 10 according to Modification 6 of the first embodiment will be described below with respect to differences between Modification 3 of the first embodiment and Modification 4 of the first embodiment.

図２０は、第１実施形態の変形例６に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。 FIG. 20 is a block diagram showing a detailed configuration example of the row decoder modules 12A and 12B included in the semiconductor memory device 10 according to Modification 6 of the first embodiment, showing the relationship between each block BLK included in the memory cell array 11 and the row decoder modules 12A and 12B.

図２０に示すように、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係は、第１実施形態の変形例４で説明した関係と同様である。 As shown in FIG. 20, the relationship between each block BLK included in the memory cell array 11 and the row decoder modules 12A and 12B is the same as the relationship described in Modification 4 of the first embodiment.

そして、図２０に示すように、以上で説明した構成に対して領域ＡＲ１～ＡＲ８が定義されている。 Then, as shown in FIG. 20, areas AR1 to AR8 are defined for the configuration described above.

以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から、遠ざかる方向に向かって、各領域を“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＭｉｄ１側に対応し、領域ＡＲ３がＭｉｄ２側に対応し、領域ＡＲ４がＭｉｄ３側に対応し、領域ＡＲ５がＭｉｄ４側に対応し、領域ＡＲ６がＭｉｄ５側に対応し、領域ＡＲ７がＭｉｄ６側に対応し、領域ＡＲ８がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ１がＦａｒ側に対応し、領域ＡＲ２がＭｉｄ６側に対応し、領域ＡＲ３がＭｉｄ５側に対応し、領域ＡＲ４がＭｉｄ４側に対応し、領域ＡＲ５がＭｉｄ３側に対応し、領域ＡＲ６がＭｉｄ２側に対応し、領域ＡＲ７がＭｉｄ１側に対応し、領域ＡＲ８がＮｅａｒ側に対応する。 In the following description, each area is called "Near", "Mid1", "Mid2", "Mid3", "Mid4", "Mid5", "Mid6", and "Far" in the direction of moving away from the area to which the row decoder RDA or RDB corresponding to each block BLK is connected. That is, for example, in the block BLK0, the area AR1 corresponds to the Near side, the area AR2 corresponds to the Mid1 side, the area AR3 corresponds to the Mid2 side, the area AR4 corresponds to the Mid3 side, the area AR5 corresponds to the Mid4 side, the area AR6 corresponds to the Mid5 side, the area AR7 corresponds to the Mid6 side, and the area AR8 corresponds to the Far side. Similarly, in the block BLK1, the area AR1 corresponds to the Far side, the area AR2 corresponds to the Mid6 side, the area AR3 corresponds to the Mid5 side, the area AR4 corresponds to the Mid4 side, the area AR5 corresponds to the Mid3 side, the area AR6 corresponds to the Mid2 side, the area AR7 corresponds to the Mid1 side, and the area AR8 corresponds to the Near side.

第１実施形態の変形例６に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態の変形例３と同じである。偶数ブロックが選択された場合の動作は、第１実施形態の変形例３におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態の変形例３におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。 The read operation of the semiconductor memory device 10 according to Modification 6 of the first embodiment is the same as that of Modification 3 of the first embodiment described above. As for the operation when an even block is selected, the row decoder module 12A performs the operation of the row decoder module 12 in Modification 3 of the first embodiment. Further, when an odd-numbered block is selected, the row decoder module 12B performs the operation of the row decoder module 12 in Modification 3 of the first embodiment.

第１実施形態の変形例６に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態及び第１実施形態の変形例１と同じである。偶数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。 The read operation of the semiconductor memory device 10 according to Modification 6 of the first embodiment is the same as that of the above-described first embodiment and Modification 1 of the first embodiment. When an even block is selected, the row decoder module 12A performs the operation of the row decoder module 12 in the first embodiment and modification 1 of the first embodiment. Further, when an odd-numbered block is selected, the row decoder module 12B performs the operation of the row decoder module 12 in the first embodiment and modification 1 of the first embodiment.

ドライバＤＲ１Ａ～ＤＲ２Ｄは、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の大きさを変える。第１電源電圧ＶＤＤ１～第８電源電圧ＶＤＤ８の大きさは、センス開始時における選択されたワード線ＷＬの電位の高さに対応する。 The drivers DR1A to DR2D change the magnitudes of the first power supply voltage VDD1 to the eighth power supply voltage VDD8 depending on whether an even block is selected or an odd block is selected. The magnitudes of the first power supply voltage VDD1 to the eighth power supply voltage VDD8 correspond to the potential level of the selected word line WL at the start of sensing.

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuit 19 controls the magnitude of the charging voltage of the node SEN according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜１－１０＞第１実施形態の変形例７
第１実施形態の変形例７に係る半導体記憶装置１０は、ロウデコーダモジュール１２Ａ及び１２Ｂが各ブロックＢＬＫを両側から駆動する。以下に、第１実施形態の変形例７に係る半導体記憶装置１０について、第１実施形態、第１実施形態の変形例１、及び第１実施形態の変形例４と異なる点を説明する。 <1-10> Modified example 7 of the first embodiment
In the semiconductor memory device 10 according to Modification 7 of the first embodiment, row decoder modules 12A and 12B drive each block BLK from both sides. Differences of the semiconductor memory device 10 according to Modification 7 of the first embodiment from the first embodiment, Modification 1 of the first embodiment, and Modification 4 of the first embodiment will be described below.

図２１は、第１実施形態の変形例７に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態の変形例４で説明した構成に対して、ロウデコーダモジュール１２Ａ及び１２Ｂの構成が異なっている。 FIG. 21 is a block diagram showing a configuration example of a memory cell array 11 and a row decoder module 12 included in a semiconductor memory device 10 according to Modification 7 of the first embodiment. The configuration of row decoder modules 12A and 12B is different from the configuration described in Modification 4 of the first embodiment.

具体的には、図２１に示すように第１実施形態の変形例７におけるロウデコーダモジュール１２Ａは、ブロックＢＬＫ０～ＢＬＫｎに対応するロウデコーダＲＤＡ（０）～（ｎ）を含み、ロウデコーダモジュール１２Ｂは、ブロックＢＬＫ０～ＢＬＫｎに対応するロウデコーダＲＤＢ（０）～（ｎ）を含んでいる。つまり、第１実施形態の変形例７において各ブロックＢＬＫは、ロウデコーダモジュール１２Ａ及び１２Ｂによって、ブロックＢＬＫの両側から駆動される構成となっている。具体的には、例えばワード線ＷＬに対応する導電体４２の一端側からロウデコーダＲＤＡが電圧を供給し、他端側からロウデコーダＲＤＢが電圧を供給する。以下の説明では、各ブロックＢＬＫにおいてロウデコーダＲＤＡ及びＲＤＢから近い領域を“Ｎｅａｒ”、ブロックＢＬＫの中央部分を含む領域を“Ｆａｒ”と称する。つまり、領域ＡＲ１及びＡＲ４がＮｅａｒ部に対応し、領域ＡＲ２及びＡＲ３がＦａｒ部に対応する。 Specifically, as shown in FIG. 21, the row decoder module 12A in Modification 7 of the first embodiment includes row decoders RDA(0)-(n) corresponding to blocks BLK0-BLKn, and the row decoder module 12B includes row decoders RDB(0)-(n) corresponding to blocks BLK0-BLKn. That is, each block BLK in Modification 7 of the first embodiment is configured to be driven from both sides of the block BLK by the row decoder modules 12A and 12B. Specifically, for example, the row decoder RDA supplies a voltage from one end of the conductor 42 corresponding to the word line WL, and the row decoder RDB supplies a voltage from the other end. In the following description, the area near the row decoders RDA and RDB in each block BLK is called "Near", and the area including the central portion of the block BLK is called "Far". That is, the areas AR1 and AR4 correspond to the Near part, and the areas AR2 and AR3 correspond to the Far part.

電圧生成回路１９の構成は、図１５で説明した構成と同様である。 The configuration of the voltage generation circuit 19 is the same as the configuration described with reference to FIG.

第１実施形態の変形例７では、ドライバＤＲ１Ａは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ａは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵに供給する。 In the seventh modification of the first embodiment, the driver DR1A supplies the generated first power supply voltage VDD1 to the sense amplifier unit SAU included in the segment SEG1A, and the driver DR2A supplies the generated second power supply voltage VDD2 to the sense amplifier unit SAU included in the segment SEG2A.

また、ドライバＤＲ１Ｂは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｂは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵに供給する。 Further, the driver DR1B supplies the generated second power supply voltage VDD2 to the sense amplifier unit SAU included in the segment SEG1B, and the driver DR2B supplies the generated first power supply voltage VDD1 to the sense amplifier unit SAU included in the segment SEG2B.

第１実施形態の変形例７に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、第１実施形態と同様に、“Ｎｅａｒ”側よりも“Ｆａｒ”側のワード線ＷＬの電圧が低い。そのため、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｂは、高めの第１電源電圧ＶＤＤ１を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｂは、低めの第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。 In the read operation of the semiconductor memory device 10 according to the seventh modification of the first embodiment, similarly to the above-described first embodiment, the first kick operation is performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL stabilizes, the voltage of the word line WL on the "Far" side is lower than that on the "Near" side, as in the first embodiment. Therefore, the drivers DR1A and DR2B for the bit line BL corresponding to the "Near" side supply the higher first power supply voltage VDD1. Further, the drivers DR2A and DR1B for the bit line BL corresponding to the "Far" side supply a lower second power supply voltage VDD2 (VDD2<VDD1).

また、第１実施形態の変形例７に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、第１実施形態の変形例と同様に、“Ｎｅａｒ”側よりも“Ｆａｒ”側のワード線ＷＬの電圧が高い。そのため、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｂは、低めの第１電源電圧ＶＤＤ１を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｂは、高めの第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。 Also in the read operation of the semiconductor memory device 10 according to the seventh modification of the first embodiment, as in the modification of the first embodiment described above, the second kick operation can be performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL stabilizes, the voltage of the word line WL on the "Far" side is higher than that on the "Near" side, as in the modification of the first embodiment. Therefore, the drivers DR1A and DR2B for the bit line BL corresponding to the "Near" side supply the low first power supply voltage VDD1. Further, the drivers DR2A and DR1B for the bit line BL corresponding to the "Far" side supply a higher second power supply voltage VDD2 (VDD1<VDD2).

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuit 19 controls the magnitude of the charging voltage of the node SEN according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜１－１１＞第１実施形態の変形例８
第１実施形態の変形例８に係る半導体記憶装置１０は、ロウデコーダモジュール１２Ａ及び１２Ｂが各ブロックＢＬＫを両側から駆動する。以下に、第１実施形態の変形例８に係る半導体記憶装置１０について、第１実施形態の変形例７と異なる点を説明する。 <1-11> Modification 8 of the first embodiment
In the semiconductor memory device 10 according to Modification 8 of the first embodiment, row decoder modules 12A and 12B drive each block BLK from both sides. The semiconductor memory device 10 according to Modification 8 of the first embodiment will be described below with respect to the differences from Modification 7 of the first embodiment.

図２２は、第１実施形態の変形例８に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態の変形例７で説明した構成に対して、領域のわけかたが異なっている。 FIG. 22 is a block diagram showing a configuration example of a memory cell array 11 and a row decoder module 12 included in a semiconductor memory device 10 according to Modification 8 of the first embodiment.

具体的には、図２２に示すように、各ブロックＢＬＫにおいてロウデコーダＲＤＡ及びＲＤＢから近い領域から遠ざかる方向に向かって領域を“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”、と定義する。つまり領域ＡＲ１及びＡＲ８がＮｅａｒ部に対応し、領域ＡＲ２及びＡＲ７がＭｉｄ１部に対応し、領域ＡＲ３及びＡＲ６がＭｉｄ２部に対応し、領域ＡＲ４及びＡＲ５がＦａｒ部に対応する。 Specifically, as shown in FIG. 22, areas in each block BLK are defined as "Near", "Mid1", "Mid2", and "Far" in the direction away from the areas close to the row decoders RDA and RDB. That is, the areas AR1 and AR8 correspond to the Near part, the areas AR2 and AR7 correspond to the Mid1 part, the areas AR3 and AR6 correspond to the Mid2 part, and the areas AR4 and AR5 correspond to the Far part.

電圧生成回路１９の構成は、図１７で説明した構成と同様である。 The configuration of the voltage generation circuit 19 is the same as the configuration described with reference to FIG.

第１実施形態の変形例８では、ドライバＤＲ１Ａは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ａは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵに供給する。 In the eighth modification of the first embodiment, the driver DR1A supplies the generated first power supply voltage VDD1 to the sense amplifier unit SAU included in the segment SEG1A, and the driver DR2A supplies the generated second power supply voltage VDD2 to the sense amplifier unit SAU included in the segment SEG2A.

また、ドライバＤＲ１Ｂは、生成した第３電源電圧ＶＤＤ３をセグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｂは、生成した第４電源電圧ＶＤＤ４をセグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵに供給する。 Further, the driver DR1B supplies the generated third power supply voltage VDD3 to the sense amplifier unit SAU included in the segment SEG1B, and the driver DR2B supplies the generated fourth power supply voltage VDD4 to the sense amplifier unit SAU included in the segment SEG2B.

ドライバＤＲ１Ｃは、生成した第４電源電圧ＶＤＤ４をセグメントＳＥＧ１Ｃに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｃは、生成した第３電源電圧ＶＤＤ３をセグメントＳＥＧ２Ｃに含まれたセンスアンプユニットＳＡＵに供給する。 The driver DR1C supplies the generated fourth power supply voltage VDD4 to the sense amplifier unit SAU included in the segment SEG1C, and the driver DR2C supplies the generated third power supply voltage VDD3 to the sense amplifier unit SAU included in the segment SEG2C.

また、ドライバＤＲ１Ｄは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ１Ｄに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｄは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ２Ｄに含まれたセンスアンプユニットＳＡＵに供給する。 Further, the driver DR1D supplies the generated second power supply voltage VDD2 to the sense amplifier units SAU included in the segment SEG1D, and the driver DR2D supplies the generated first power supply voltage VDD1 to the sense amplifier units SAU included in the segment SEG2D.

第１実施形態の変形例８に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to Modification 8 of the first embodiment, similarly to the above-described first embodiment, the first kick operation is performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で低くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｄは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で最も高い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｄは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に高い第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂ及びＤＲ２Ｃは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に高い第３電源電圧ＶＤＤ３（ＶＤＤ３＜ＶＤＤ２）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂ及びＤＲ１Ｃは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、最も低い第４電源電圧ＶＤＤ４（ＶＤＤ４＜ＶＤＤ３）を供給する。 Specifically, at the start of sensing, the potential level of the selected word line WL may decrease in the order of "Near", "Mid1", "Mid2", and "Far". In this case, the drivers DR1A and DR2D for the bit line BL corresponding to the "Near" side supply the first power supply voltage VDD1, which is the highest among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the drivers DR2A and DR1D for the bit line BL corresponding to the "Mid1" side supply the second power supply voltage VDD2 (VDD2<VDD1), which is the second highest power supply voltage VDD2 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the drivers DR1B and DR2C for the bit line BL corresponding to the "Mid2" side supply the third power supply voltage VDD3 (VDD3<VDD2), which is the second highest power supply voltage VDD2 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the drivers DR2B and DR1C for the bit line BL corresponding to the "Far" side supply the lowest fourth power supply voltage VDD4 (VDD4<VDD3) among the first power supply voltage VDD1 to the fourth power supply voltage VDD4.

第１実施形態の変形例８に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to Modification 8 of the first embodiment, similarly to Modification 1 of the first embodiment described above, the second kick operation can be performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で高くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｄは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で最も低い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｄは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に低い第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂ及びＤＲ２Ｃは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に低い第３電源電圧ＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂ及びＤＲ１Ｃは、第１電源電圧ＶＤＤ１～第４電源電圧ＶＤＤ４の中で、最も高い第４電源電圧ＶＤＤ４（ＶＤＤ３＜ＶＤＤ４）を供給する。 Specifically, at the start of sensing, the potential level of the selected word line WL may increase in the order of "Near", "Mid1", "Mid2", and "Far". In this case, the drivers DR1A and DR2D for the bit line BL corresponding to the "Near" side supply the lowest first power supply voltage VDD1 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the drivers DR2A and DR1D for the bit line BL corresponding to the "Mid1" side supply the second power supply voltage VDD2 (VDD1<VDD2), which is the next lowest power supply voltage VDD1 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the drivers DR1B and DR2C for the bit line BL corresponding to the "Mid2" side supply the third power supply voltage VDD3 (VDD2<VDD3), which is the next lowest power supply voltage VDD2 among the first power supply voltage VDD1 to the fourth power supply voltage VDD4. Further, the drivers DR2B and DR1C for the bit line BL corresponding to the "Far" side supply the fourth power supply voltage VDD4 (VDD3<VDD4), which is the highest among the first power supply voltage VDD1 to the fourth power supply voltage VDD4.

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。 As described above, the voltage generation circuit 19 controls the magnitude of the charging voltage of the node SEN according to the magnitude of the potential of the selected word line WL at the start of sensing. Since other operations are the same as those of the semiconductor memory device 10 according to the first embodiment, description thereof will be omitted.

＜２＞第２実施形態
第２実施形態では、複数のプレーンを備え、非同期で各プレーンに読み出し動作を行う半導体記憶装置１０について説明する。以下に、第２実施形態に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。 <2> Second Embodiment In a second embodiment, a semiconductor memory device 10 that has a plurality of planes and asynchronously performs a read operation on each plane will be described. Differences from the first embodiment of the semiconductor memory device 10 according to the second embodiment will be described below.

＜２－１＞半導体記憶装置１０の全体構成
図２３は、第２実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図２３に示すように半導体記憶装置１０は、プレーン＜０＞、プレーン＜１＞、センスアンプモジュール１３０、１３１、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９０、１９１を備えている。 <2-1> Overall Configuration of Semiconductor Memory Device 10 FIG. 23 is a block diagram showing an example of the overall configuration of the semiconductor memory device 10 according to the second embodiment. As shown in FIG. 23, the semiconductor memory device 10 includes a plane <0>, a plane <1>, sense amplifier modules 130 and 131, an input/output circuit 14, a register 15, a logic controller 16, a sequencer 17, a ready/busy control circuit 18, and voltage generation circuits 190 and 191.

プレーン＜０＞及びプレーン＜１＞はそれぞれ上述したメモリセルアレイ１１及びロウデコーダモジュール１２と同様である。 Plane <0> and plane <1> are similar to the memory cell array 11 and row decoder module 12 described above, respectively.

センスアンプモジュール１３０は、プレーン＜０＞から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３０は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、プレーン＜０＞に転送することが出来る。 The sense amplifier module 130 can output the data DAT read from the plane <0> to an external controller via the input/output circuit 14 . The sense amplifier module 130 can also transfer write data DAT received from an external controller via the input/output circuit 14 to the plane <0>.

センスアンプモジュール１３１は、プレーン＜１＞から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３１は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、プレーン＜１＞に転送することが出来る。 The sense amplifier module 131 can output the data DAT read from the plane <1> to an external controller via the input/output circuit 14 . Also, the sense amplifier module 131 can transfer write data DAT received from an external controller via the input/output circuit 14 to the plane <1>.

レジスタ１５は、プレーン＜０＞に対応するステータスレジスタ１５Ａ０、アドレスレジスタ１５Ｂ０、コマンドレジスタ１５Ｃ０を含んでいる。また、レジスタ１５は、プレーン＜１＞に対応するステータスレジスタ１５Ａ１、アドレスレジスタ１５Ｂ１、コマンドレジスタ１５Ｃ１を含んでいる。 The register 15 includes a status register 15A0, an address register 15B0, and a command register 15C0 corresponding to plane <0>. The register 15 also includes a status register 15A1, an address register 15B1, and a command register 15C1 corresponding to plane <1>.

ステータスレジスタ１５Ａ０は、例えばプレーン＜０＞に対応する第１シーケンサ１７０のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳを第１シーケンサ１７０の指示に基づいて入出力回路１４に転送する。 The status register 15A0 holds the status information STS of the first sequencer 170 corresponding to plane <0>, for example, and transfers this status information STS to the input/output circuit 14 based on the instruction of the first sequencer 170. FIG.

ステータスレジスタ１５Ａ１は、例えばプレーン＜１＞に対応する第２シーケンサ１７１のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳを第２シーケンサ１７１の指示に基づいて入出力回路１４に転送する。 The status register 15A1 holds the status information STS of the second sequencer 171 corresponding to plane <1>, for example, and transfers this status information STS to the input/output circuit 14 based on the instruction of the second sequencer 171. FIG.

アドレスレジスタ１５Ｂ０は、入出力回路１４から転送されたプレーン＜０＞に関するアドレス情報ＡＤＤを保持する。 The address register 15B0 holds the address information ADD regarding the plane <0> transferred from the input/output circuit 14. FIG.

アドレスレジスタ１５Ｂ１は、入出力回路１４から転送されたプレーン＜１＞に関するアドレス情報ＡＤＤを保持する。 The address register 15B1 holds the address information ADD regarding the plane <1> transferred from the input/output circuit 14. FIG.

コマンドレジスタ１５Ｃ０は、入出力回路１４から転送されたプレーン＜０＞に関するコマンドＣＭＤを保持する。 Command register 15C0 holds command CMD regarding plane <0> transferred from input/output circuit 14 .

コマンドレジスタ１５Ｃ１は、入出力回路１４から転送されたプレーン＜１＞に関するコマンドＣＭＤを保持する。 The command register 15C1 holds the command CMD regarding the plane <1> transferred from the input/output circuit 14. FIG.

シーケンサ１７は、第１シーケンサ１７０、第２シーケンサ１７１、及び制御回路１７２を備えている。 The sequencer 17 has a first sequencer 170 , a second sequencer 171 and a control circuit 172 .

第１シーケンサ１７０は、コマンドレジスタ１５Ｃ０に保持されたコマンドＣＭＤに基づいて、プレーン＜０＞の動作を制御することが出来る。第１シーケンサ１７０は、センスアンプモジュール１３０、電圧生成回路１９０等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。 The first sequencer 170 can control the operation of plane <0> based on the command CMD held in the command register 15C0. The first sequencer 170 controls the sense amplifier module 130, the voltage generation circuit 190, and the like to perform various operations such as write operations and read operations.

第２シーケンサ１７１は、コマンドレジスタ１５Ｃ１に保持されたコマンドＣＭＤに基づいて、プレーン＜１＞の動作を制御することが出来る。第２シーケンサ１７１は、センスアンプモジュール１３１、電圧生成回路１９１等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。 The second sequencer 171 can control the operation of plane <1> based on the command CMD held in the command register 15C1. The second sequencer 171 controls the sense amplifier module 131, the voltage generation circuit 191, and the like to perform various operations such as write operations and read operations.

制御回路１７２は、第１シーケンサ１７０及び第２シーケンサ１７１を制御する。 A control circuit 172 controls the first sequencer 170 and the second sequencer 171 .

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎとしては、第１シーケンサ１７０の動作状態を示すものと、第２シーケンサ１７１の動作状態を示すものがある。 The ready/busy control circuit 18 can generate a ready/busy signal RBn based on the operating state of the sequencer 17 . As the signal RBn, there are signals indicating the operating state of the first sequencer 170 and signals indicating the operating state of the second sequencer 171 .

電圧生成回路１９０は、第１シーケンサ１７０の制御に基づいて所望の電圧を生成し、生成した電圧をプレーン＜０＞、センスアンプモジュール１３０等に供給することが出来る。例えば電圧生成回路１９０は、アドレスレジスタ１５Ｂ０に保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。 The voltage generation circuit 190 can generate a desired voltage under the control of the first sequencer 170 and supply the generated voltage to the plane <0>, the sense amplifier module 130, and the like. For example, the voltage generation circuit 190 applies desired voltages to the signal lines corresponding to the selected word lines and the signal lines corresponding to the unselected word lines based on the page address held in the address register 15B0.

電圧生成回路１９１は、第２シーケンサ１７１の制御に基づいて所望の電圧を生成し、生成した電圧をプレーン＜１＞、センスアンプモジュール１３１等に供給することが出来る。例えば電圧生成回路１９１は、アドレスレジスタ１５Ｂ１に保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。 The voltage generation circuit 191 can generate a desired voltage under the control of the second sequencer 171 and supply the generated voltage to the plane <1>, the sense amplifier module 131, and the like. For example, the voltage generation circuit 191 applies desired voltages to the signal lines corresponding to the selected word lines and the signal lines corresponding to the unselected word lines based on the page address held in the address register 15B1.

第１実施形態では、電圧生成回路１９は、ブロックの領域毎に、ノードＳＥＮを充電するための電源電圧を変えていた。しかし、電圧生成回路１９０及び１９１は、プレーン＜０＞及びプレーン＜１＞に含まれるブロックＢＬＫの領域毎に、ノードＳＥＮを充電するための電源電圧を変えない。 In the first embodiment, the voltage generation circuit 19 changes the power supply voltage for charging the node SEN for each block area. However, the voltage generation circuits 190 and 191 do not change the power supply voltage for charging the node SEN for each area of the block BLK included in the plane <0> and the plane <1>.

＜２－２＞動作
第２実施形態に係る半導体記憶装置１０は、各プレーンが独立して読み出し動作を行う事ができる。しかしながら、一方のプレーンの読み出しを行っている最中に、他方のプレーンにおいて所定の動作（例えば、データの出力）などを行うと、信号線ＣＧ（例えば図３にて示した信号線ＣＧ）の電圧の変動などがノイズとなって、一方のプレーンの読み出しに影響を及ぼす可能性がある。そこで、第２実施形態では、制御回路１７２が、第１シーケンサ１７０または第２シーケンサ１７１からのステータスを監視することで、読み出し動作を行っているプレーンへのノイズを低減する。なお、ＣＧ線とは、ロウデコーダを介してワード線ＷＬに接続される配線であり、例えば最上層の配線層である。 <2-2> Operation In the semiconductor memory device 10 according to the second embodiment, each plane can independently perform a read operation. However, if a predetermined operation (e.g., data output) is performed on the other plane while one plane is being read, fluctuations in the voltage of the signal line CG (e.g., the signal line CG shown in FIG. 3) may become noise and affect the reading of the one plane. Therefore, in the second embodiment, the control circuit 172 monitors the status from the first sequencer 170 or the second sequencer 171 to reduce noise to the plane in which the read operation is being performed. The CG line is a wiring connected to the word line WL via the row decoder, and is the uppermost wiring layer, for example.

以下に、読み出し動作を行っているプレーンへのノイズを低減する方法を説明する。 A method of reducing noise to a plane in which a read operation is being performed will be described below.

このような第２実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図２４に示されている。図２４は、読み出し動作を行なうプレーン＜１＞と、プレーン＜１＞の読み出し動作時に影響を与えるプレーン＜０＞の波形の一例を示している。より具体的には、図２４は、読み出し動作を行なうプレーン＜１＞に関しては、レディ／ビジー信号、読み出し期間を示すクロックＣＬＫ、制御信号ＢＬＣ、ＸＸＬ、ＬＰＣ、ＢＬＱ、ビット線ＢＬ、トランジスタＴｂｌｃを流れる電流ＩＳＡ、ノードＳＥＮの波形の一例を示している。また、図２４は、プレーン＜１＞の読み出し動作に影響を与えるプレーン＜０＞のレディ／ビジー信号、ＣＧ線、読み出し動作に影響を与える動作のクロックＣＬＫの波形の一例を示している。 FIG. 24 shows an example of waveforms during the read operation of the semiconductor memory device 10 according to the second embodiment. FIG. 24 shows an example of waveforms of the plane <1> for which the read operation is performed and the plane <0> that affects the read operation of the plane <1>. More specifically, FIG. 24 shows an example of the waveforms of the ready/busy signal, the clock CLK indicating the read period, the control signals BLC, XXL, LPC, BLQ, the bit line BL, the current ISA flowing through the transistor Tblc, and the node SEN for the plane <1> in which the read operation is performed. Also, FIG. 24 shows an example of waveforms of the ready/busy signal of plane <0>, the CG line, and the clock CLK of the operation affecting the read operation of plane <1>, which affect the read operation of plane <1>.

図２４では、制御回路１７２が、プレーン＜１＞にて読み出し動作を行なう際、プレーン＜０＞における動作を監視する。そして、制御回路１７２が、プレーン＜０＞の動作がプレーン＜１＞に影響を与えると判定する場合、プレーン＜１＞の読み出し動作を制御する例を示している。 In FIG. 24, when the control circuit 172 performs a read operation on plane <1>, it monitors the operation on plane <0>. Then, an example of controlling the read operation of plane <1> when the control circuit 172 determines that the operation of plane <0> affects plane <1> is shown.

図２４に示すように、時刻Ｔ２０より前の読み出し動作が開始される前のプレーン＜１＞では、レディ／ビジー信号はレディ状態を示す。また、プレーン＜１＞において、例えば制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＸＸＬ、ＬＰＣ、ＢＬＱ、の電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。 As shown in FIG. 24, the ready/busy signal indicates the ready state in plane <1> before the start of the read operation before time T20. In plane <1>, for example, the voltage of control signal BLC is set to voltage VSS, the voltage of control signals XXL, LPC, and BLQ is set to "L" level, and the voltage of bit line BL is set to voltage VSS.

時刻Ｔ２０において、プレーン＜１＞に対する
読み出し動作が開始されると、第２シーケンサ１７１は、レディ／ビジー制御回路１８を介して、プレーン＜１＞がビジーであることを示すレディ／ビジー信号を出力する。 At time T20, when the read operation for plane <1> is started, second sequencer 171 outputs a ready/busy signal indicating that plane <1> is busy via ready/busy control circuit 18 .

時刻Ｔ２１において、第２シーケンサ１７１は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流ＩＳＡが供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。なお、図２４では、簡単のため、ＯＮ ＣＥＬＬに関する電流ＩＳＡのみを示している。 At time T21, the second sequencer 171 sets the voltage of the control signal BLC to the voltage VBLC. As a result, the current ISA is supplied from the sense amplifier module 13 to the bit line BL, and the voltage of the bit line BL rises to the voltage VBL. For simplicity, FIG. 24 shows only the current ISA related to ON CELL.

時刻Ｔ２２において、第２シーケンサ１７１は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが例えば電圧ＶＤＤに充電される。 At time T22, the second sequencer 171 sets the control signals LPC and BLQ to "H" level. When the control signals LPC and BLQ become "H" level, the transistor 33 and Tblq are turned on and the node SEN is charged to the voltage VDD, for example.

時刻Ｔ２３において、第２シーケンサ１７１は、他のプレーンから影響を受けたくない期間（例えばビット線ＢＬの充電待ち時間）に入る場合、その旨を示す“Ｈ”レベルのクロックＣＬＫＶを、制御回路１７２に供給する。制御回路１７２は、第２シーケンサ１７１から“Ｈ”レベルのクロックＣＬＫＶを受信することで、プレーン＜１＞が他のプレーンから影響を受けたくない期間に入った事を認識できる。 At time T23, when the second sequencer 171 enters a period during which it is not affected by other planes (for example, the waiting time for charging the bit line BL), it supplies the control circuit 172 with the clock CLKV at the "H" level indicating this fact. By receiving the "H" level clock CLKV from the second sequencer 171, the control circuit 172 can recognize that the plane <1> has entered a period during which it is not desired to be affected by other planes.

時刻Ｔ２４において、プレーン＜０＞が、他のプレーン＜１＞の動作に影響を与える期間に突入する場合、第１シーケンサ１７０は、“Ｈ”レベルのクロックＣＬＫＡを、制御回路１７２に供給する。制御回路１７２は、第１シーケンサ１７０から“Ｈ”レベルのクロックＣＬＫＡを受信することで、プレーン＜０＞が他のプレーンに影響を与える期間に入った事を認識できる。 At time T24, when the plane <0> enters into a period that affects the operation of the other plane <1>, the first sequencer 170 supplies the “H” level clock CLKA to the control circuit 172 . By receiving the "H" level clock CLKA from the first sequencer 170, the control circuit 172 can recognize that the plane <0> has entered a period in which it affects other planes.

ここで、図２５を用いて、プレーン＜１＞が他のプレーンから影響を受けたくない期間に、プレーン＜０＞が、他のプレーン＜１＞の動作に影響を与える期間に突入する場合について説明する。 Here, with reference to FIG. 25, a case will be described where plane <0> enters a period in which operation of other plane <1> is affected during a period when plane <1> is not affected by other planes.

プレーン＜０＞のＣＧ線の電圧が上昇すると、プレーン＜１＞の制御信号ＢＬＣがカップリングなどにより上昇してしまう事がある。その結果、ビット線ＢＬの電位が上昇し、電流ＩＳＡが低下してしまう。そのままセンスを行なう場合、ＯＮ ＣＥＬＬに関するノードＳＥＮの電圧が、閾値電圧ＶＴＨを下回らない事がある（時刻Ｔ２７のＳＥＮ参照）。 When the voltage of the CG line of plane <0> rises, the control signal BLC of plane <1> may rise due to coupling or the like. As a result, the potential of the bit line BL increases and the current ISA decreases. When sensing is performed as it is, the voltage of the node SEN related to ON CELL may not fall below the threshold voltage VTH (see SEN at time T27).

そこで、図２４に示すように、本実施形態の制御回路１７２は、第１シーケンサ１７０のクロックＣＬＫＡが“Ｈ”レベル、且つ第２シーケンサ１７１のクロックＣＬＫＶが“Ｈ”レベル、と判定する場合、第１シーケンサ１７０に、ノードＳＥＮの充電電圧を電圧ＶＤＤよりも低い電圧ＶＤＤｘに下げるように、電圧生成回路１９１を制御する。 Therefore, as shown in FIG. 24, when the control circuit 172 of the present embodiment determines that the clock CLKA of the first sequencer 170 is at "H" level and the clock CLKV of the second sequencer 171 is at "H" level, the control circuit 172 controls the voltage generation circuit 191 so that the first sequencer 170 lowers the charging voltage of the node SEN to the voltage VDDx lower than the voltage VDD.

その結果、時刻Ｔ２６～時刻Ｔ２７におけるセンス期間において、ＯＮ ＣＥＬＬに関するノードＳＥＮの電位を適切な電位にすることができる。つまり、ＯＮ ＣＥＬＬに関するノードＳＥＮの電位が、閾値電圧ＶＴＨを下回ることとなる。 As a result, in the sensing period from time T26 to time T27, the potential of the node SEN related to ON CELL can be set to an appropriate potential. That is, the potential of the node SEN related to ON CELL falls below the threshold voltage VTH.

本実施形態では、ノイズを受けることによりＯＮ ＣＥＬＬに関するノードＳＥＮの電圧が、ノイズを受けない場合のＯＮ ＣＥＬＬに関するノードＳＥＮの電圧よりも高くなることを想定し、ノードＳＥＮの電位を意図的に下げている。そのため、他のプレーンからノイズを受けた場合においても、適切にノードＳＥＮの電圧を調整することが可能となる。 In this embodiment, the potential of the node SEN is intentionally lowered on the assumption that the voltage of the node SEN related to ON CELL is higher than the voltage of the node SEN related to ON CELL when noise is not received. Therefore, even if noise is received from another plane, it is possible to appropriately adjust the voltage of the node SEN.

以上では、プレーン＜１＞が読み出しを行い、プレーン＜０＞の動作に基づき、プレーン＜１＞のノードＳＥＮの充電電圧を変更する例について説明したが、これに限らない。例えば、プレーン＜０＞が読み出しを行い、プレーン＜１＞の動作に基づき、プレーン＜０＞のノードＳＥＮの充電電圧を変更しても良い。この場合、上述した第１シーケンサ１７０及び第２シーケンサ１７１の動作が入れ替わる。 An example has been described above in which the plane <1> performs reading and the charge voltage of the node SEN of the plane <1> is changed based on the operation of the plane <0>, but the present invention is not limited to this. For example, plane <0> may read, and the charging voltage of node SEN of plane <0> may be changed based on the operation of plane <1>. In this case, the operations of the first sequencer 170 and the second sequencer 171 described above are switched.

また、上記半導体記憶装置が２つのプレーンを備える例について説明したが、これに限らない。例えば、半導体記憶装置は、３以上のプレーンを備えていても良い。尚、その場合、プレーン毎に、ステータスレジスタと、アドレスレジスタと、コマンドレジスタと、シーケンサと、電圧生成回路と、センスモジュールとを備えている。このような場合でも、上述した実施形態を適用可能である。 In addition, although the example in which the semiconductor memory device has two planes has been described, the present invention is not limited to this. For example, a semiconductor memory device may have three or more planes. In this case, each plane is provided with a status register, an address register, a command register, a sequencer, a voltage generation circuit, and a sense module. Even in such a case, the embodiments described above can be applied.

＜２－３＞効果
上述した実施形態によれば、１つの半導体記憶装置（チップ）内に複数のプレーンを持ち、且つ非同期に読み出し動作を行なうことができる半導体記憶装置において他プレーンのノイズを検知する。そして、読み出し動作を制御するシーケンサは、ノイズを検知することにより、ノードＳＥＮの充電電圧を制御する。 <2-3> Effect According to the above-described embodiments, noise in other planes is detected in a semiconductor memory device that has a plurality of planes in one semiconductor memory device (chip) and can perform read operations asynchronously. A sequencer that controls the read operation controls the charging voltage of the node SEN by detecting noise.

以上により、読み出し動作中に、他のプレーンからノイズを受けても、適切にデータを判定することができる。 As described above, data can be determined appropriately even if noise is received from another plane during the read operation.

なお、上述した実施形態によれば、ノイズを受けることを想定し、ノードＳＥＮの電位を意図的に下げている。しかし、ノイズを受けることによりＯＮ ＣＥＬＬに関するノードＳＥＮの電圧が、ノイズを受けない場合のＯＮ ＣＥＬＬに関するノードＳＥＮの電圧よりも低くなることもある。このような場合、ノードＳＥＮの電位を意図的に上げても良い。 Note that, according to the above-described embodiments, the potential of the node SEN is intentionally lowered in anticipation of receiving noise. However, the voltage of the node SEN for the ON CELL may become lower due to noise than the voltage of the node SEN for the ON CELL when the noise is not received. In such a case, the potential of the node SEN may be intentionally raised.

＜３＞第３実施形態
第１実施形態に係る半導体記憶装置１０は、Ｎｅａｒ側のメモリセルに対応するセグメントＳＥＧ１におけるノードＳＥＮの充電電圧を、Ｆａｒ側のメモリセルに対応するセグメントＳＥＧ２におけるノードＳＥＮの充電電圧よりも、高くした。これに対して、第３実施形態に係る半導体記憶装置１０では、Ｎｅａｒ側のメモリセルに対応するセグメントＳＥＧ１におけるセンス期間を、Ｆａｒ側のメモリセルに対応するセグメントＳＥＧ２におけるセンス期間よりも、短くする。以下に、第３実施形態に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。 <3> Third Embodiment In the semiconductor memory device 10 according to the first embodiment, the charging voltage of the node SEN in the segment SEG1 corresponding to the Near side memory cell is made higher than the charging voltage of the node SEN in the segment SEG2 corresponding to the Far side memory cell. On the other hand, in the semiconductor memory device 10 according to the third embodiment, the sensing period in the segment SEG1 corresponding to the near side memory cells is made shorter than the sensing period in the segment SEG2 corresponding to the far side memory cells. Differences from the first embodiment of the semiconductor memory device 10 according to the third embodiment will be described below.

＜３－１＞センスアンプモジュール１３及びシーケンサ１７の構成
図２６は、第３実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及びシーケンサ１７の詳細な構成例を示すブロック図である。図２６に示すように、センスアンプモジュール１３は複数のセンスアンプユニットＳＡＵを含んでいる。 <3-1> Configuration of Sense Amplifier Module 13 and Sequencer 17 FIG. 26 is a block diagram showing a detailed configuration example of the sense amplifier module 13 and the sequencer 17 included in the semiconductor memory device 10 according to the third embodiment. As shown in FIG. 26, sense amplifier module 13 includes a plurality of sense amplifier units SAU.

第３実施形態では、センスアンプモジュール１３とシーケンサ１７の構成が、第１実施形態と異なっている。具体的には、第３実施形態に係る半導体記憶装置１０においては、図２６に示すように、シーケンサ１７が、センスアンプモジュール１３におけるセンスアンプセグメントＳＥＧ１（領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）とセンスアンプセグメントＳＥＧ２（領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）とに対して、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、ＳＴＢを個別に与えることができるように構成されている。特に、シーケンサ１７は、センス期間を規定する制御信号ＸＸＬを、セグメントＳＥＧ１とセグメントＳＥＧ２とに対して、個別に与えることができる。 In the third embodiment, configurations of the sense amplifier module 13 and the sequencer 17 are different from those in the first embodiment. Specifically, in the semiconductor memory device 10 according to the third embodiment, as shown in FIG. 26, the sequencer 17 applies the control signal L to the sense amplifier segment SEG1 (the set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR1) and the sense amplifier segment SEG2 (the set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR2) in the sense amplifier module 13. It is configured so that PC, BLQ, XXL, and STB can be given individually. In particular, the sequencer 17 can individually give the control signal XXL defining the sensing period to the segments SEG1 and SEG2.

なお、第１実施形態では、セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ１によって生成された第１電源電圧ＶＤＤ１が供給され、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ２によって生成された第２電源電圧ＶＤＤ２が供給されるように構成されていた。しかし、第３実施形態では、セグメントＳＥＧ１においても、セグメントＳＥＧ２においても、ノードＳＥＮは、同じ電源電圧ＶＤＤに充電される。 In the first embodiment, the node of the power supply voltage VDD in the sense amplifier unit SAU included in the segment SEG1 is supplied with the first power supply voltage VDD1 generated by the driver DR1, and the node of the power supply voltage VDD in the sense amplifier unit SAU included in the segment SEG2 is supplied with the second power supply voltage VDD2 generated by the driver DR2. However, in the third embodiment, the node SEN is charged to the same power supply voltage VDD both in the segment SEG1 and in the segment SEG2.

＜３－２＞動作
第３実施形態に係る半導体記憶装置１０も、第１実施形態に係る半導体記憶装置１０と同様に、読み出し動作において第１キック動作を実行する。第１キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。このような第３実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図２７に示されている。図２７では、ワード線ＷＬのＮｅａｒ側部分の波形を実線で示し、ワード線ＷＬのＦａｒ側部分の波形を破線で示している。また、図２７では、ワード線ＷＬのＮｅａｒ側部分に対応するセンスアンプユニットＳＡＵに与えられる制御信号ＸＸＬを実線で示し、ワード線ＷＬのＦａｒ側部分に対応するセンスアンプユニットＳＡＵに与えられる制御信号ＸＸＬを破線で示す。 <3-2> Operation The semiconductor memory device 10 according to the third embodiment also executes the first kick operation in the read operation, like the semiconductor memory device 10 according to the first embodiment. The first kick operation is a voltage application method in which the drive voltage of the driver is set to a value higher than the target voltage once, and then lowered to the target voltage after a certain period of time has elapsed. FIG. 27 shows an example of waveforms during the read operation of the semiconductor memory device 10 according to the third embodiment. In FIG. 27, the waveform of the Near side portion of the word line WL is indicated by a solid line, and the waveform of the Far side portion of the word line WL is indicated by a broken line. In FIG. 27, a solid line indicates the control signal XXL applied to the sense amplifier unit SAU corresponding to the Near side portion of the word line WL, and a broken line indicates the control signal XXL applied to the sense amplifier unit SAU corresponding to the Far side portion of the word line WL.

［時刻Ｔ３０以前］
図２７に示すように、時刻Ｔ３０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。 [Before time T30]
As shown in FIG. 27, in the initial state before time T30, for example, the voltages of the word line WL and the control signal BLC are set to the voltage VSS, the voltages of the control signals LPC, BLQ, XXL, and STB are set to "L" level, and the voltage of the bit line BL is set to the voltage VSS.

［時刻Ｔ３０～Ｔ３１］
時刻Ｔ３０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択ワード線ＷＬに対して第１キック動作を実行する。その結果、選択ワード線ＷＬのＮｅａｒ側には例えば所望の電圧より高い第１キック電圧ＶＣＧＲＶＫが表れ、その一方で、選択ワード線ＷＬのＦａｒ側においては、配線のＲＣ遅延によって、例えば電圧ＶＣＧＲＶを超えない電圧ＶＣＧＲＶまで上昇する。 [Time T30 to T31]
At time T30, when the read operation starts, the row decoder module 12 performs a first kick operation on the selected word line WL. As a result, a first kick voltage VCGRVK higher than a desired voltage appears on the Near side of the selected word line WL, while the Far side of the selected word line WL rises to a voltage VCGRV that does not exceed the voltage VCGRV due to the wiring RC delay.

また、ロウデコーダモジュール１２は、非選択ワード線ＷＬに例えば読み出しパス電圧ＶＲＥＡＤを印加する。 Also, the row decoder module 12 applies, for example, the read pass voltage VREAD to the unselected word lines WL.

また、シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。 Also, the sequencer 17 sets the voltage of the control signal BLC to the voltage VBLC. As a result, a current is supplied from the sense amplifier module 13 to the bit line BL, and the voltage of the bit line BL rises to the voltage VBL.

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。 Also, the sequencer 17 sets the control signals LPC and BLQ to "H" level. When the control signals LPC and BLQ become "H" level, the transistor 33 and Tblq are turned on to charge the node SEN, and when the charging of the node SEN is completed, the sequencer 17 changes the control signals LPC and BLQ to "L" level.

［時刻Ｔ３１～時刻Ｔ３３］
時刻Ｔ３１において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。なお、時刻Ｔ３１は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。 [Time T31 to Time T33]
At time T31, the sequencer 17 changes the control signal XXL to "H" level. When the control signal XXL becomes "H" level, the potential of the node SEN changes based on the state of the selected memory cell. Note that the time T31 is the time before the voltage of the selected word line WL stabilizes at VCGRV.

そしてシーケンサ１７は、時刻Ｔ３２において、セグメントＳＥＧ１に供給される制御信号ＸＸＬ（ＳＥＧ１）を“Ｌ”レベルにし、その後の時刻Ｔ３３において、セグメントＳＥＧ２に供給される制御信号ＸＸＬ（ＳＥＧ２）を“Ｌ”レベルにする。また、シーケンサ１７は、時刻Ｔ３３において、セグメントＳＥＧ１およびセグメントＳＥＧ２に供給される制御信号ＳＴＢを“Ｈ”レベルにして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。 At time T32, the sequencer 17 sets the control signal XXL (SEG1) supplied to the segment SEG1 to "L" level, and at time T33 thereafter, sets the control signal XXL (SEG2) supplied to the segment SEG2 to "L" level. At time T33, the sequencer 17 sets the control signal STB supplied to the segments SEG1 and SEG2 to "H" level, determines the threshold voltage of the selected memory cell based on the state of the node SEN, and holds the determination result in the latch circuit in the sense amplifier unit SAU.

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。 After holding the determination result in the latch circuit in the sense amplifier unit SAU, the row decoder module 12 and the sequencer 17 restore the word line WL and the control signal BLC to their initial states, and complete the read operation of the page.

＜３－３＞効果
図１１に示した比較例において説明したように、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１においてセンスを開始する場合、ワード線ＷＬのＮｅａｒ側部分では、電圧ＶＣＧＲＶよりも高くなるため、メモリセルに流れるセル電流Ｉｃｅｌｌが大きくなり、ワード線ＷＬのＦａｒ側部分では、電圧ＶＣＧＲＶよりも低くなるため、メモリセルに流れるセル電流Ｉｃｅｌｌが小さくなる。このため、メモリセルがオフしているかオンしているかを、誤判定する可能性がある。 <3-3> As described in the comparison example shown in Fig. 11, when the voltage of the selected word line WL wl starts a sense in time before stabilizing VCGRV, the NEAR side of the word line WL is higher than the voltage VCGRV, so the cell current icell flowing in the memory cell has increased, and wow. On the FAR side of the dude wl, the cell current icell flowing to the memory cell is smaller than the voltage VCGRV. Therefore, it may be erroneously determined whether the memory cell is off or on.

そこで、第３実施形態では、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である時刻Ｔ３１にシーケンサ１７が制御信号ＸＸＬを“Ｈ”レベルにしてセンス期間が開始された後、時刻Ｔ３２において、セグメントＳＥＧ１に供給される制御信号ＸＸＬ（ＳＥＧ１）を“Ｌ”レベルにし、時刻Ｔ３３において、セグメントＳＥＧ２に供給される制御信号ＸＸＬ（ＳＥＧ２）を“Ｌ”レベルにしている。これにより、セル電流Ｉｃｅｌｌが大きくなるセグメントＳＥＧ１におけるセンス期間を、セル電流Ｉｃｅｌｌが小さくなるセグメントＳＥＧ２におけるセンス期間よりも、早く終了させている。 Therefore, in the third embodiment, after the sequencer 17 sets the control signal XXL to the "H" level at time T31 before the voltage of the selected word line WL stabilizes at VCGRV to start the sensing period, the control signal XXL (SEG1) supplied to the segment SEG1 is set to the "L" level at time T32, and the control signal XXL (SEG2) supplied to the segment SEG2 is set to the "L" level at time T33. As a result, the sensing period in the segment SEG1 in which the cell current Icell increases is terminated earlier than the sensing period in the segment SEG2 in which the cell current Icell decreases.

これにより、セグメントＳＥＧ１であるかセグメントＳＥＧ２であるかにかかわらず、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）には対応するセンスアンプユニットＳＡＵにおけるノードＳＥＮの電位が判定用の電圧ＶＴＨを下回り、メモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）には対応するセンスアンプユニットＳＡＵにおけるノードＳＥＮの電位が判定用の電圧ＶＴＨを上回るようになる。 As a result, regardless of whether the segment is SEG1 or SEG2, when the memory cell is turned on (ON CELL), the potential of the node SEN in the corresponding sense amplifier unit SAU falls below the determination voltage VTH, and when the memory cell is turned off (OFF CELL), the potential of the node SEN in the corresponding sense amplifier unit SAU exceeds the determination voltage VTH.

従って、第３実施形態に係る半導体記憶装置１０によれば、第１実施形態に係る半導体記憶装置１０と同様に、誤判定を避けつつ、読み出し動作を高速化することが出来る。 Therefore, according to the semiconductor memory device 10 according to the third embodiment, similarly to the semiconductor memory device 10 according to the first embodiment, it is possible to speed up the read operation while avoiding erroneous determination.

＜３－４＞第３実施形態の変形例１
＜３－４－１＞動作
以下に、第３実施形態の変形例１の読み出し動作について説明する。 <3-4> Modification 1 of Third Embodiment
<3-4-1> Operation The read operation of Modification 1 of the third embodiment will be described below.

第３実施形態の変形例１に係る半導体記憶装置１０は、読み出し動作において第２キック動作を実行する。 The semiconductor memory device 10 according to Modification 1 of the third embodiment executes the second kick operation in the read operation.

このような第３実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図２８に示されている。図２８は、Ｎｅａｒ側及びＦａｒ側にそれぞれ対応するワード線ＷＬの波形、ビット線ＢＬの波形、及び各種制御信号の波形の一例を示している。 FIG. 28 shows an example of waveforms during the read operation of the semiconductor memory device 10 according to the third embodiment. FIG. 28 shows an example of the waveform of the word line WL, the waveform of the bit line BL, and the waveforms of various control signals respectively corresponding to the Near side and the Far side.

［時刻Ｔ４０以前］
図２８に示すように、時刻Ｔ４０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。 [Before time T40]
As shown in FIG. 28, in the initial state before time T40, for example, the voltages of the word line WL and the control signal BLC are set to the voltage VSS, the voltages of the control signals LPC, BLQ, XXL, and STB are set to "L" level, and the voltage of the bit line BL is set to the voltage VSS.

［時刻Ｔ４０～Ｔ４１］
時刻Ｔ４０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、ワード線ＷＬに例えば読み出しパス電圧ＶＲＥＡＤを印加する。 [Time T40 to T41]
At time T40, when the read operation starts, the row decoder module 12 applies, for example, the read pass voltage VREAD to the word line WL.

シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。 The sequencer 17 sets the voltage of the control signal BLC to the voltage VBLC. As a result, a current is supplied from the sense amplifier module 13 to the bit line BL, and the voltage of the bit line BL rises to the voltage VBL.

［時刻Ｔ４１～Ｔ４２］
時刻Ｔ４１において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択されたワード線ＷＬに対して第２キック動作を実行する。 [Time T41 to T42]
At time T41, when the read operation starts, the row decoder module 12 performs a second kick operation on the selected word line WL.

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。 Also, the sequencer 17 sets the control signals LPC and BLQ to "H" level. When the control signals LPC and BLQ become "H" level, the transistor 33 and Tblq are turned on to charge the node SEN, and when the charging of the node SEN is completed, the sequencer 17 changes the control signals LPC and BLQ to "L" level.

セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第２電源電圧ＶＤＤ２に充電される。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第１電源電圧ＶＤＤに充電される。 In sense amplifier unit SAU included in segment SEG1, node SEN is charged to second power supply voltage VDD2. Also, in the sense amplifier unit SAU included in the segment SEG2, the node SEN is charged to the first power supply voltage VDD.

［時刻Ｔ４２～４４］
時刻Ｔ４２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。なお、時刻Ｔ４２は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。 [Time T42-44]
At time T42, the sequencer 17 changes the control signal XXL to "H" level. When the control signal XXL becomes "H" level, the potential of the node SEN changes based on the state of the selected memory cell. Note that time T42 is the time before the voltage of the selected word line WL stabilizes at VCGRV.

そしてシーケンサ１７は、時刻Ｔ４３において、セグメントＳＥＧ２に供給される制御信号ＸＸＬ（ＳＥＧ２）を“Ｌ”レベルにし、その後の時刻Ｔ４４において、セグメントＳＥＧ１に供給される制御信号ＸＸＬ（ＳＥＧ１）を“Ｌ”レベルにする。また、シーケンサ１７は、時刻Ｔ４４において、セグメントＳＥＧ１およびセグメントＳＥＧ２に供給される制御信号ＳＴＢを“Ｈ”レベルにして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。 At time T43, the sequencer 17 sets the control signal XXL (SEG2) supplied to the segment SEG2 to "L" level, and at time T44 thereafter, sets the control signal XXL (SEG1) supplied to the segment SEG1 to "L" level. At time T44, the sequencer 17 sets the control signal STB supplied to the segments SEG1 and SEG2 to "H" level, determines the threshold voltage of the selected memory cell based on the state of the node SEN, and holds the determination result in the latch circuit in the sense amplifier unit SAU.

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。 After holding the determination result in the latch circuit in the sense amplifier unit SAU, the row decoder module 12 and the sequencer 17 restore the word line WL and the control signal BLC to their initial states, and complete the read operation of the page.

＜３－４－２＞効果
以上で説明した第３実施形態の変形例１に係る半導体記憶装置１０によれば、第３実施形態に係る半導体記憶装置１０と同様に、誤判定を避けつつ、読み出し動作を高速化することが出来る。 <3-4-2> Effects According to the semiconductor memory device 10 according to Modification 1 of the third embodiment described above, similarly to the semiconductor memory device 10 according to the third embodiment, it is possible to speed up the read operation while avoiding erroneous determination.

＜３－５＞第３実施形態の変形例２
第３実施形態の変形例２に係る半導体記憶装置１０は、センスアンプモジュール１３を４つの領域に分けて、領域毎に制御信号ＸＸＬを制御する。以下に、第３実施形態の変形例２に係る半導体記憶装置１０について、第３実施形態と異なる点を説明する。 <3-5> Modified example 2 of the third embodiment
In the semiconductor memory device 10 according to Modification 2 of the third embodiment, the sense amplifier module 13 is divided into four regions, and the control signal XXL is controlled for each region. The semiconductor memory device 10 according to Modification 2 of the third embodiment will be described below with respect to the differences from the third embodiment.

＜３－５－１＞構成
メモリセルアレイ１１の分割方法については、図１４で説明したものと同様である。 <3-5-1> Configuration The method of dividing the memory cell array 11 is the same as that described with reference to FIG.

図２９を用いて、第３実施形態の変形例２に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ及び１３Ｂ）及びシーケンサ１７の詳細な構成例を説明する。 A detailed configuration example of the sense amplifier modules 13 (13A and 13B) and the sequencer 17 included in the semiconductor memory device 10 according to Modification 2 of the third embodiment will be described with reference to FIG.

第３実施形態の変形例２では、センスアンプモジュール１３とシーケンサ１７の構成が、第１実施形態の変形例２と異なっている。具体的には、第３実施形態の変形例２に係る半導体記憶装置１０においては、図２９に示すように、シーケンサ１７が、センスアンプモジュール１３におけるセンスアンプセグメントＳＥＧ１Ａ（領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ａ（領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｂ（領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｂ（領域ＡＲ４に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、に対して、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、ＳＴＢを個別に与えることができるように構成されている。特に、シーケンサ１７は、センス期間を規定する制御信号ＸＸＬを、セグメントＳＥＧ１Ａと、セグメントＳＥＧ２Ａと、セグメントＳＥＧ１Ｂと、セグメントＳＥＧ２Ｂと、に対して、個別に与えることができる。 Modification 2 of the third embodiment differs from Modification 2 of the first embodiment in the configurations of the sense amplifier module 13 and the sequencer 17 . Specifically, in the semiconductor memory device 10 according to Modification 2 of the third embodiment, as shown in FIG. 29, the sequencer 17 includes a sense amplifier segment SEG1A (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR1) and a sense amplifier segment SEG2A (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR2) in the sense amplifier module 13. ), a sense amplifier segment SEG1B (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the area AR3), and a sense amplifier segment SEG2B (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the area AR4). In particular, the sequencer 17 can individually provide the control signal XXL defining the sensing period to the segment SEG1A, the segment SEG2A, the segment SEG1B, and the segment SEG2B.

なお、第１実施形態の変形例２では、セグメントＳＥＧ１Ａに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ１Ａによって生成された第１電源電圧ＶＤＤ１が供給され、セグメントＳＥＧ２Ａに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ２Ａによって生成された第２電源電圧ＶＤＤ２が供給され、セグメントＳＥＧ１Ｂに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ１Ｂによって生成された第３電源電圧ＶＤＤ３が供給され、セグメントＳＥＧ２Ｂに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ２Ｂによって生成された第４電源電圧ＶＤＤ４が供給されるように構成されていた。しかし、第３実施形態の変形例２では、セグメントＳＥＧ１Ａにおいても、セグメントＳＥＧ２Ａにおいても、セグメントＳＥＧ１Ｂにおいても、セグメントＳＥＧ２Ｂにおいても、ノードＳＥＮは、同じ電源電圧ＶＤＤに充電される。 In the second modification of the first embodiment, the node of the power supply voltage VDD in the sense amplifier unit SAU included in the segment SEG1A is supplied with the first power supply voltage VDD1 generated by the driver DR1A, the node of the power supply voltage VDD in the sense amplifier unit SAU included in the segment SEG2A is supplied with the second power supply voltage VDD2 generated by the driver DR2A, and the node of the power supply voltage VDD in the sense amplifier unit SAU included in the segment SEG1B is supplied with the driver DR1B. , and the node of the power supply voltage VDD in the sense amplifier unit SAU included in the segment SEG2B is supplied with the fourth power supply voltage VDD4 generated by the driver DR2B. However, in Modification 2 of the third embodiment, node SEN is charged to the same power supply voltage VDD in segment SEG1A, segment SEG2A, segment SEG1B, and segment SEG2B.

＜３－５－２＞動作
第３実施形態の変形例２に係る半導体記憶装置１０の読み出し動作は、基本的には、図２７及び図２８で説明した読み出し動作と同様である。 <3-5-2> Operation The read operation of the semiconductor memory device 10 according to Modification 2 of the third embodiment is basically the same as the read operation described with reference to FIGS.

第３実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to the modification 2 of the third embodiment, similarly to the above-described third embodiment, the first kick operation can be performed on the selected word line WL, and sensing (rising timing of the signal XXL) can be performed before the voltage of the selected word line WL stabilizes. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で低くなる事がある。この場合、シーケンサ１７は、図２７の時刻Ｔ３１～時刻Ｔ３３において、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。 Specifically, at the start of sensing, the potential level of the selected word line WL may decrease in the order of "Near", "Mid1", "Mid2", and "Far". In this case, the sequencer 17 sets the control signal XXL to the "L" level in the following order from time T31 to time T33 in FIG.

第３実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to Modification 2 of the third embodiment, similarly to Modification 1 of the third embodiment described above, the second kick operation can be performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で高くなる事がある。この場合、シーケンサ１７は、図２８の時刻Ｔ４２～時刻Ｔ４４において、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。 Specifically, at the start of sensing, the potential level of the selected word line WL may increase in the order of "Near", "Mid1", "Mid2", and "Far". In this case, from time T42 to time T44 in FIG. 28, the sequencer 17 sets the control signal XXL to "L" level in the following order: the control signal XXL supplied to the segment SEG2B (SEG2B), the control signal XXL supplied to the segment SEG1B (SEG1B), the control signal XXL supplied to the segment SEG2A (SEG2A), and the control signal XXL supplied to the segment SEG1A (SEG1A).

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応する制御信号ＸＸＬを“Ｌ”レベルにするタイミングが対応付されていれば良い。 As described above, the potential level of the selected word line WL at the start of sensing does not necessarily increase or decrease in the order of the regions. Even in such a case, it suffices if the level of the potential of the selected word line WL at the start of sensing is associated with the timing of setting the corresponding control signal XXL to the "L" level.

＜３－５－３＞第３実施形態の変形例２の効果
以上のように、第３実施形態の変形例２に係る半導体記憶装置１０は、第３実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。 <3-5-3> Effects of Modification 2 of Third Embodiment As described above, the semiconductor memory device 10 according to Modification 2 of the third embodiment divides the regions more finely than the semiconductor memory device 10 according to the third embodiment, thereby speeding up the read operation and more finely controlling the charging voltage of the node SEN.

＜３－６＞第３実施形態の変形例３
第３実施形態の変形例３に係る半導体記憶装置１０は、センスアンプモジュール１３を８つの領域に分けて、領域毎にノードＳＥＮの充電電圧を制御する。以下に、第３実施形態の変形例３に係る半導体記憶装置１０について、第３実施形態と異なる点を説明する。 <3-6> Modification 3 of Third Embodiment
A semiconductor memory device 10 according to Modification 3 of the third embodiment divides a sense amplifier module 13 into eight regions, and controls the charging voltage of node SEN for each region. A semiconductor memory device 10 according to Modification 3 of the third embodiment will be described below with respect to the differences from the third embodiment.

＜３－６－１＞構成
メモリセルアレイ１１の分割方法については、図１６で説明したものと同様である。 <3-6-1> Configuration The method of dividing the memory cell array 11 is the same as that described with reference to FIG.

図３０を用いて、第３実施形態の変形例３に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ、１３Ｂ、１３Ｃ、及び１３Ｄ）及びシーケンサ１７の詳細な構成例を説明する。 A detailed configuration example of the sense amplifier modules 13 (13A, 13B, 13C, and 13D) and the sequencer 17 included in the semiconductor memory device 10 according to Modification 3 of the third embodiment will be described with reference to FIG.

第３実施形態の変形例３では、センスアンプモジュール１３とシーケンサ１７の構成が、第１実施形態の変形例３と異なっている。具体的には、第３実施形態の変形例３に係る半導体記憶装置１０においては、図３０に示すように、シーケンサ１７が、センスアンプモジュール１３におけるセンスアンプセグメントＳＥＧ１Ａ（領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ａ（領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｂ（領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｂ（領域ＡＲ４に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｃ（領域ＡＲ５に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｃ（領域ＡＲ６に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｄ（領域ＡＲ７に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｄ（領域ＡＲ８に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、に対して、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、ＳＴＢを個別に与えることができるように構成されている。特に、シーケンサ１７は、センス期間を規定する制御信号ＸＸＬを、セグメントＳＥＧ１Ａと、セグメントＳＥＧ２Ａと、セグメントＳＥＧ１Ｂと、セグメントＳＥＧ２Ｂと、セグメントＳＥＧ１Ｃと、セグメントＳＥＧ２Ｃと、セグメントＳＥＧ１Ｄと、セグメントＳＥＧ２Ｄと、に対して、個別に与えることができる。 In Modification 3 of the third embodiment, the configurations of the sense amplifier module 13 and the sequencer 17 are different from those of Modification 3 of the first embodiment. Specifically, in the semiconductor memory device 10 according to the third modification of the third embodiment, as shown in FIG. 30, the sequencer 17 includes a sense amplifier segment SEG1A (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR1) and a sense amplifier segment SEG2A (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR2) in the sense amplifier module 13. ), a sense amplifier segment SEG1B (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR3), a sense amplifier segment SEG2B (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR4), and a sense amplifier segment SEG1C (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR5). ), a sense amplifier segment SEG2C (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR6), a sense amplifier segment SEG1D (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR7), and a sense amplifier segment SEG2D (a set of sense amplifier units SAU connected to the bit lines BL corresponding to the NAND strings NS provided in the region AR8). ), and the control signals LPC, BLQ, XXL, and STB can be individually given. In particular, the sequencer 17 can individually provide the control signal XXL defining the sense period to the segment SEG1A, the segment SEG2A, the segment SEG1B, the segment SEG2B, the segment SEG1C, the segment SEG2C, the segment SEG1D, and the segment SEG2D.

＜３－６－２＞動作
第３実施形態の変形例３に係る半導体記憶装置１０の読み出し動作は、基本的には、図２７及び図２８で説明した読み出し動作と同様である。 <3-6-2> Operation The read operation of the semiconductor memory device 10 according to Modification 3 of the third embodiment is basically the same as the read operation described with reference to FIGS.

第３実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 Also in the read operation of the semiconductor memory device 10 according to Modification 3 of the third embodiment, similarly to the above-described third embodiment, the first kick operation can be performed on the selected word line WL, and sensing (rising timing of signal XXL) can be performed before the voltage of the selected word line WL stabilizes. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、““Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で低くなる事がある。この場合、シーケンサ１７は、図２７の時刻Ｔ３１～時刻Ｔ３３において、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、セグメントＳＥＧ１Ｃに供給される制御信号ＸＸＬ（ＳＥＧ１Ｃ）、セグメントＳＥＧ２Ｃに供給される制御信号ＸＸＬ（ＳＥＧ２Ｃ）、セグメントＳＥＧ１Ｄに供給される制御信号ＸＸＬ（ＳＥＧ１Ｄ）、セグメントＳＥＧ２Ｄに供給される制御信号ＸＸＬ（ＳＥＧ２Ｄ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。 Specifically, at the start of sensing, the potential level of the selected word line WL may decrease in the order of "Near," "Mid1," "Mid2," "Mid3," "Mid4," "Mid5," "Mid6," and "Far." In this case, the sequencer 17 outputs the control signal XXL (S EG1A), control signal XXL supplied to segment SEG2A (SEG2A), control signal XXL supplied to segment SEG1B (SEG1B), control signal XXL supplied to segment SEG2B (SEG2B), control signal XXL supplied to segment SEG1C (SEG1C), control signal XXL supplied to segment SEG2C (SEG2C), control signal XXL supplied to segment SEG1D (SEG1D) ), and the control signal XXL (SEG2D) supplied to the segment SEG2D, the control signal XXL is set to "L" level in this order.

第３実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。 In the read operation of the semiconductor memory device 10 according to Modification 3 of the third embodiment, similarly to Modification 1 of the third embodiment described above, the second kick operation can be performed on the selected word line WL, and sensing can be performed before the voltage of the selected word line WL is stabilized. When sensing is performed before the voltage of the selected word line WL is stabilized, the charge voltage of node SEN is controlled according to the potential of word line WL.

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、““Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で高くなる事がある。この場合、シーケンサ１７は、図２８の時刻Ｔ４２～時刻Ｔ４４において、セグメントＳＥＧ２Ｄに供給される制御信号ＸＸＬ（ＳＥＧ２Ｄ）、セグメントＳＥＧ１Ｄに供給される制御信号ＸＸＬ（ＳＥＧ１Ｄ）、セグメントＳＥＧ２Ｃに供給される制御信号ＸＸＬ（ＳＥＧ２Ｃ）、セグメントＳＥＧ１Ｃに供給される制御信号ＸＸＬ（ＳＥＧ１Ｃ）、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。 Specifically, at the start of sensing, the potential level of the selected word line WL may increase in the order of "Near," "Mid1," "Mid2," "Mid3," "Mid4," "Mid5," "Mid6," and "Far." In this case, the sequencer 17 outputs the control signal XXL (S EG2D), control signal XXL supplied to segment SEG1D (SEG1D), control signal XXL supplied to segment SEG2C (SEG2C), control signal XXL supplied to segment SEG1C (SEG1C), control signal XXL supplied to segment SEG2B (SEG2B), control signal XXL supplied to segment SEG1B (SEG1B), control signal XXL supplied to segment SEG2A (SEG2A) ), and the control signal XXL (SEG1A) supplied to the segment SEG1A, the control signal XXL is set to "L" level in this order.

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応する制御信号ＸＸＬを“Ｌ”レベルにするタイミングが対応付されていれば良い。 As described above, the potential level of the selected word line WL at the start of sensing does not necessarily increase or decrease in the order of the regions. Even in such a case, it suffices if the level of the potential of the selected word line WL at the start of sensing is associated with the timing of setting the corresponding control signal XXL to the "L" level.

＜３－６－３＞第３実施形態の変形例３の効果
以上のように、第３実施形態の変形例３に係る半導体記憶装置１０は、第３実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。 <3-6-3> Effects of Modification 3 of Third Embodiment As described above, the semiconductor memory device 10 according to Modification 3 of Embodiment 3 divides the regions more finely than the semiconductor memory device 10 according to Embodiment 3, thereby speeding up the read operation and controlling the charge voltage of node SEN more finely.

＜４＞変形例等
尚、上記実施形態では、全てのビット線ＢＬを対象として読み出し動作が実行される場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０は、読み出し動作が奇数ビット線と偶数ビット線とに分けて実行されるような構成であっても良い。この場合にセンスアンプモジュール１３は、例えば奇数ビット線と偶数ビット線とにそれぞれ対応して設けられる。そして、奇数ビット線と偶数ビット線とにそれぞれ対応するセンスアンプモジュール１３には、例えば異なる制御信号ＢＬＣが供給される。上記実施形態は、このような構成の半導体記憶装置１０に対しても適用することが可能である。 <4> Modifications, etc. In the above embodiment, the case where the read operation is performed for all the bit lines BL has been described as an example, but the present invention is not limited to this. For example, the semiconductor memory device 10 may be configured such that the read operation is performed separately for the odd bit lines and the even bit lines. In this case, sense amplifier modules 13 are provided corresponding to, for example, odd bit lines and even bit lines. Different control signals BLC, for example, are supplied to the sense amplifier modules 13 respectively corresponding to the odd bit lines and the even bit lines. The above embodiments can also be applied to the semiconductor memory device 10 having such a configuration.

尚、上記実施形態では、ロウデコーダモジュール１２がメモリセルアレイ１１下部に設けられている場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１１が半導体基板上に形成され、メモリセルアレイ１１を挟むようにロウデコーダモジュール１２Ａ及び１２Ｂが配置されても良い。このような場合においても、上記実施形態で説明した動作を実行することが可能である。 In the above embodiment, the case where the row decoder module 12 is provided under the memory cell array 11 has been described as an example, but the present invention is not limited to this. For example, the memory cell array 11 may be formed on a semiconductor substrate, and the row decoder modules 12A and 12B may be arranged so as to sandwich the memory cell array 11 therebetween. Even in such a case, it is possible to perform the operations described in the above embodiments.

尚、上記実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。このような場合においても、読み出し動作の印加時にキック動作を適用することがあるため、半導体記憶装置１０は、上記実施形態で説明した動作を適用することが出来る。 In the above embodiment, the case where the semiconductor memory device 10 reads data page by page has been described as an example, but the present invention is not limited to this. For example, the semiconductor memory device 10 may collectively read multiple bits of data stored in the memory cells. Even in such a case, since the kick operation may be applied when the read operation is applied, the semiconductor memory device 10 can apply the operation described in the above embodiment.

尚、上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、上記実施形態で説明した読み出し動作及び書き込み動作を実行することで、同様の効果を得ることが出来る。 In the above embodiments, the case where the MONOS film is used for the memory cell has been described as an example, but the present invention is not limited to this. For example, even when memory cells using floating gates are used, similar effects can be obtained by executing the read and write operations described in the above embodiments.

尚、上記実施形態では、各導電体４２が電気的に接続されるビアコンタクトＶＣが、当該導電体４２を通過する場合を例に挙げたが、これに限定されない。例えば、各導電体４２に対応するビアコンタクトＶＣは、異なる配線層の導電体４２から導電体４０を通過して、対応する拡散領域５２に接続されるようにしても良い。また、以上の説明では、ビアコンタクトＢＣ、ＶＣ、ＨＵ、ＴＲＣが、１段のピラーにより形成されている場合を例に説明したが、これに限定されない。例えば、これらのビアコンタクトは、２段以上のピラーを連結して形成されていても良い。また、このように２段以上のピラーを連結する場合に、異なる導電体を介していても良い。 In the above embodiment, the case where the via contact VC electrically connected to each conductor 42 passes through the conductor 42 is taken as an example, but the present invention is not limited to this. For example, the via contact VC corresponding to each conductor 42 may pass through the conductor 40 from the conductor 42 of a different wiring layer and be connected to the corresponding diffusion region 52 . Also, in the above description, the case where the via contacts BC, VC, HU, and TRC are formed by one stage of pillars has been described as an example, but the present invention is not limited to this. For example, these via contacts may be formed by connecting two or more stages of pillars. Also, when two or more stages of pillars are connected in this manner, different conductors may be interposed therebetween.

尚、上記実施形態において、メモリセルアレイ１１の構成はその他の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。 Incidentally, in the above embodiment, the configuration of the memory cell array 11 may be another configuration. Other configurations of the memory cell array 11 are described, for example, in US patent application Ser. No. 12/406,524, filed March 18, 2009 entitled "Three-Dimensional Stacked Nonvolatile Semiconductor Memory," U.S. Patent Application No. 12/679,991, filed March 25, 2010, entitled "Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof," and U.S. Patent Application No. 12/532,030, filed March 23, 2009, entitled "Semiconductor Memory and Manufacturing Method Therefor." These patent applications are hereby incorporated by reference in their entireties.

また、メモリセルアレイ１１の構成は三次元積層型以外の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”という２００９年３月３日に出願された米国特許出願１２／３９７，７１１号に記載されている。また、“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”という２０１２年４月１９日に出願された米国特許出願１３／４５１，１８５号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”という２００９年３月１７日に出願された米国特許出願１２／４０５，６２６号、及び“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME”という２００１年９月２１日に出願された米国特許出願０９／９５６，９８６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。 Also, the configuration of the memory cell array 11 may be a configuration other than the three-dimensional stacked type. Other configurations of memory cell array 11 are described, for example, in US patent application Ser. Also, U.S. patent application Ser. U.S. patent application Ser. US patent application Ser. No. 09/956,986, filed on Aug. These patent applications are hereby incorporated by reference in their entireties.

尚、上記実施形態では、ブロックＢＬＫがデータの消去単位である場合を例に説明したが、これに限定されない。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。 In the above embodiment, the case where the block BLK is the data erase unit has been described as an example, but the present invention is not limited to this. Other erase operations are described in U.S. patent application Ser. No. 13/235,389, filed Sep. 18, 2011, entitled "NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE," and U.S. Pat. These patent applications are hereby incorporated by reference in their entireties.

尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。 In this specification, the term "connection" indicates electrical connection, and does not exclude, for example, intervening another element. Further, in this specification, "cut off" indicates that the switch is in an off state, and does not exclude the flow of a minute current such as leakage current of a transistor, for example.

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０～０.５５Ｖの間である。これに限定されることなく、０.１～０.２４Ｖ、０.２１～０.３１Ｖ、０.３１～０.４Ｖ、０.４～０.５Ｖ、０.５～０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５～２.３Ｖの間である。これに限定されることなく、１.６５～１.８Ｖ、１.８～１.９５Ｖ、１.９５～２.１Ｖ、２.１～２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ～４.０Ｖの間である。これに限定されることなく、３.０～３.２Ｖ、３.２～３.４Ｖ、３.４～３.５Ｖ、３.５～３.６Ｖ、３.６～４.０Ｖのいずれかの間にしても良い。 読み出し動作の時間（ｔRead）としては、例えば２５～３８μs、３８～７０μs、７０～８０μsの間にしても良い。 In each of the above embodiments,
(1) In the read operation, the voltage applied to the word line selected in the "A" level read operation is, for example, between 0 and 0.55V. Without being limited to this, it may be any one of 0.1 to 0.24V, 0.21 to 0.31V, 0.31 to 0.4V, 0.4 to 0.5V, and 0.5 to 0.55V.
The voltage applied to the word line selected in the "B" level read operation is, for example, between 1.5 and 2.3V. Without being limited to this, it may be any of 1.65 to 1.8V, 1.8 to 1.95V, 1.95 to 2.1V, and 2.1 to 2.3V.
The voltage applied to the word line selected in the "C" level read operation is, for example, between 3.0V and 4.0V. Without being limited to this, it may be any of 3.0 to 3.2V, 3.2 to 3.4V, 3.4 to 3.5V, 3.5 to 3.6V, and 3.6 to 4.0V. The read operation time (tRead) may be, for example, 25 to 38 μs, 38 to 70 μs, or 70 to 80 μs.

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７～１４.３Ｖの間である。これに限定されることなく、例えば１３.７～１４.０Ｖ、１４.０～１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０～７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３～８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。 書き込み動作の時間（ｔProg）としては、例えば１７００～１８００μs、１８００～１９００μs、１９００～２０００μsの間にしても良い。 (2) A write operation includes a program operation and a verify operation as described above. A voltage initially applied to a selected word line during a program operation is, for example, between 13.7 and 14.3V. The voltage is not limited to this, and may be, for example, 13.7 to 14.0V or 14.0 to 14.6V. The voltage applied to the unselected word lines during the program operation may be, for example, between 6.0 and 7.3V. The voltage is not limited to this case, and may be, for example, between 7.3 and 8.4V, or may be 6.0V or less.
In the write operation, the voltage first applied to the selected word line when the odd-numbered word line is selected and the voltage first applied to the selected word line when the even-numbered word line is selected may be different. In the write operation, the pass voltage to be applied may be changed depending on whether the unselected word lines are odd-numbered word lines or even-numbered word lines.
The step-up width of the program voltage when the ISPP method (Incremental Step Pulse Program) is used for the program operation is, for example, about 0.5V. The write operation time (tProg) may be, for example, 1700-1800 μs, 1800-1900 μs, or 1900-2000 μs.

（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０～１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６～１４.８Ｖ、１４.８～１９.０Ｖ、１９.０～１９.８Ｖ、１９.８～２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００～４０００μs、４０００～５０００μs、４０００～９０００μsの間にしても良い。 (3) In the erase operation, the voltage initially applied to the well formed above the semiconductor substrate and above which the memory cells are arranged is, for example, between 12.0 and 13.6V. The voltage is not limited to this case, and may be, for example, between 13.6 to 14.8V, 14.8 to 19.0V, 19.0 to 19.8V, and 19.8 to 21.0V.
The erase operation time (tErase) may be, for example, 3000-4000 μs, 4000-5000 μs, or 4000-9000 μs.

（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４～１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２～３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３～８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３～１０ｎｍの下層Ｈｉｇｈ－ｋ膜と、膜厚が３～１０ｎｍの上層Ｈｉｇｈ－ｋ膜とに挟まれた、膜厚が４～１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ－ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ－ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３～１０ｎｍの材料を介して、膜厚が３０～７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することが出来る。 (4) The memory cell structure has a charge storage layer disposed on a semiconductor substrate (silicon substrate) via a tunnel insulating film having a thickness of 4 to 10 nm. This charge storage layer can have a laminated structure of an insulating film such as SiN or SiON having a thickness of 2 to 3 nm and polysilicon having a thickness of 3 to 8 nm. A metal such as Ru may be added to the polysilicon. An insulating film is provided on the charge storage layer. This insulating film has, for example, a silicon oxide film with a thickness of 4 to 10 nm sandwiched between a lower High-k film with a thickness of 3 to 10 nm and an upper High-k film with a thickness of 3 to 10 nm. High-k films include HfO and the like. Also, the film thickness of the silicon oxide film can be made thicker than the film thickness of the High-k film. A control electrode having a thickness of 30 to 70 nm is formed on the insulating film through a material having a thickness of 3 to 10 nm. Here, the material is a metal oxide film such as TaO or a metal nitride film such as TaN. W or the like can be used for the control electrode. Also, an air gap can be formed between the memory cells.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While several embodiments of the invention have been described, these embodiments have been presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and modifications can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and equivalents thereof.

１０…半導体記憶装置
１１…メモリセルアレイ
１２…ロウデコーダモジュール
１３…センスアンプモジュール
１４…入出力回路
１５…レジスタ
１６…ロジックコントローラ
１７…シーケンサ
１８…レディ／ビジー制御回路
１９…電圧生成回路 DESCRIPTION OF SYMBOLS 10... Semiconductor memory device 11... Memory cell array 12... Row decoder module 13... Sense amplifier module 14... Input/output circuit 15... Register 16... Logic controller 17... Sequencer 18... Ready/busy control circuit 19... Voltage generating circuit

Claims (5)

第１及び第２メモリセルと、
前記第１及び第２メモリセルに接続される第１ワード線と、
前記第１メモリセルに接続される第１ビット線と、
前記第２メモリセルに接続される第２ビット線と、
前記第１ビット線に接続される第１センスアンプと、
前記第２ビット線に接続される第２センスアンプと、
前記第１センスアンプと前記第２センスアンプに制御信号を供給する制御回路と、
前記第１ワード線に電圧を供給する第１ロウデコーダと、
を備え、
読み出し動作において、
前記第１ロウデコーダは、前記第１ワード線に、読み出し電圧を印加する前に、前記読み出し電圧より高い第１キック電圧を印加し、
前記制御回路は、前記第１ワード線が前記読み出し電圧になる前に、前記第１センスアンプを前記第１ビット線と接続させるための第１制御信号を供給するとともに、前記第２センスアンプを前記第２ビット線と接続させるための第２制御信号を供給し、
前記第１制御信号の供給が終了するタイミングは前記第２制御信号の供給が終了するタイミングより早い、
半導体記憶装置。 first and second memory cells;
a first word line connected to the first and second memory cells;
a first bit line connected to the first memory cell;
a second bit line connected to the second memory cell;
a first sense amplifier connected to the first bit line;
a second sense amplifier connected to the second bit line;
a control circuit that supplies control signals to the first sense amplifier and the second sense amplifier;
a first row decoder that supplies a voltage to the first word line;
with
In a read operation,
The first row decoder applies a first kick voltage higher than the read voltage to the first word line before applying the read voltage,
the control circuit supplies a first control signal for connecting the first sense amplifier to the first bit line and a second control signal for connecting the second sense amplifier to the second bit line before the first word line reaches the read voltage;
the timing at which the supply of the first control signal ends is earlier than the timing at which the supply of the second control signal ends;
Semiconductor memory device. 前記第１メモリセルは、前記第２メモリセルより前記第１ロウデコーダの近くに配置されている請求項１に記載の半導体記憶装置。 2. The semiconductor memory device according to claim 1, wherein said first memory cell is arranged closer to said first row decoder than said second memory cell. 前記第１制御信号の供給を開始するタイミングと前記第２制御信号の供給を開始するタイミングとが実質的に同一である請求項１に記載の半導体記憶装置。 2. The semiconductor memory device according to claim 1, wherein timing for starting supply of said first control signal and timing for starting supply of said second control signal are substantially the same. 前記第１メモリセル及び第２メモリセルを含むメモリセルアレイをさらに備え、
前記第１ロウデコーダは、前記メモリセルアレイの下に配置されている請求項１に記載の半導体記憶装置。 further comprising a memory cell array including the first memory cell and the second memory cell;
2. The semiconductor memory device according to claim 1, wherein said first row decoder is arranged below said memory cell array. 第１方向に延伸して設けられ、前記第１ワード線として機能する第１導電体と、
前記第１導電体を通過して設けられ、前記第１導電体との交差部分が前記第１及び第２メモリセルとしてそれぞれ機能する第１及び第２ピラーと、
前記第１導電体上に設けられ、前記第１導電体と電気的に接続されたビアコンタクトと、
をさらに備え、
前記ビアコンタクトと前記第１ピラーとの前記第１方向における間隔は、前記ビアコンタクトと前記第２ピラーとの前記第１方向における間隔よりも短い、
請求項１に記載の半導体記憶装置。 a first conductor extending in a first direction and functioning as the first word line;
first and second pillars passing through the first conductor and having intersections with the first conductor functioning as the first and second memory cells, respectively;
a via contact provided on the first conductor and electrically connected to the first conductor;
further comprising
the distance between the via contact and the first pillar in the first direction is shorter than the distance between the via contact and the second pillar in the first direction;
2. The semiconductor memory device according to claim 1.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4067908B2 (en) * 2002-08-08 2008-03-26 スパンション エルエルシー Semiconductor memory device control method and semiconductor memory device
US8520441B2 (en) * 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
JP2016062621A (en) * 2014-09-12 2016-04-25 株式会社東芝 Semiconductor storage device
JP6753746B2 (en) * 2016-09-15 2020-09-09 キオクシア株式会社 Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017216025A (en) 2016-05-31 2017-12-07 東芝メモリ株式会社 Semiconductor memory device

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