JP7299117B2 - power supply - Google Patents
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Description
本発明は、電源装置に関する。 The present invention relates to power supply devices.
たとえば特許文献1には、主電源が失陥したときに給電対象への給電を補助電源によってバックアップする電源装置が記載されている。主電源および補助電源は、給電対象に対して並列に接続されている。主電源の電力は、第1の給電経路を介して給電対象へ供給される。第1の給電経路には電磁継電器などの第1のスイッチが設けられている。また、補助電源の電力は、第2の給電経路を介して給電対象へ供給される。第2の給電経路には、電界効果トランジスタなどの第2のスイッチが設けられている。第2の給電経路は、第1の給電経路における第1のスイッチよりも給電対象側に設定された接続点に接続されている。電源装置のコントローラは、主電源から給電対象へ供給される電流に基づき主電源の異常が検出されるとき、第1の給電経路に設けられた第1のスイッチをオフするとともに、第2の給電経路に設けられた第2のスイッチをオンする。
For example,
特許文献1の電源装置においては、つぎのようなことが懸念される。たとえば主電源の電圧低下に伴いバックアップが必要になった場合、第1のスイッチをオフさせるとともに第2のスイッチをオンさせるとき、これらスイッチの応答性が異なることにより、第1のスイッチがオンの状態で第2のスイッチがオンする状況が考えられる。このとき、補助電源から主電源までの間の経路上の電気抵抗がより低下した状態であるため、補助電源から主電源へ向けて大電流が流れるおそれがある。このため、主電源の適切な保護が困難となることが懸念される。
In the power supply device of
本発明の目的は、より適切なタイミングで主電源から補助電源へ切り替えることができる電源装置を提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a power supply device capable of switching from a main power supply to an auxiliary power supply at a more appropriate timing.
上記目的を達成し得る電源装置は、信号生成回路、第1の切替回路、第2の切替回路、第1の駆動回路、第2の駆動回路、および遅延回路を有している。信号生成回路は、給電対象に電力を供給する主電源に対する補助電源と、前記給電対象へ供給される電力に基づき前記主電源から前記給電対象への給電状態が正常であるか異常であるかを示す状態信号を生成する。第1の切替回路は、前記主電源から前記給電対象へ電力を供給するための第1の給電経路を開閉する。第2の切替回路は、前記第1の給電経路に接続されて前記補助電源から前記給電対象へ電力を供給するための第2の給電経路を開閉する。第1の駆動回路は、前記状態信号が前記給電状態の正常を示すときには前記第1の切替回路を通じて前記第1の給電経路を閉路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第1の切替回路を通じて前記第1の給電経路を開路させる。第2の駆動回路は、前記状態信号が前記給電状態の正常を示すときには前記第2の切替回路を通じて前記第2の給電経路を開路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第2の切替回路を通じて前記第2の給電経路を閉路させる。遅延回路は、前記信号生成回路と前記第2の駆動回路との間の信号経路に設けられるとともに前記給電状態の異常を示す前記状態信号を遅延させて前記第2の駆動回路へ出力する。 A power supply device capable of achieving the above object has a signal generating circuit, a first switching circuit, a second switching circuit, a first driving circuit, a second driving circuit, and a delay circuit. The signal generation circuit determines whether the state of power supply from the main power supply to the power supply target is normal or abnormal based on the auxiliary power supply for the main power supply that supplies power to the power supply target and the power supplied to the power supply target. Generates a status signal indicating The first switching circuit opens and closes a first power supply path for supplying power from the main power supply to the power supply target. A second switching circuit is connected to the first power supply path to open and close a second power supply path for supplying power from the auxiliary power supply to the power supply object. The first drive circuit closes the first power supply path through the first switching circuit when the state signal indicates that the power supply state is normal, and closes the first power supply path when the state signal indicates that the power supply state is abnormal. The first feed path is opened through the first switching circuit. The second drive circuit opens the second power supply path through the second switching circuit when the state signal indicates that the power supply state is normal, and opens the second power supply path when the state signal indicates that the power supply state is abnormal. The second feed path is closed through a second switching circuit. The delay circuit is provided on a signal path between the signal generation circuit and the second drive circuit, and delays the state signal indicating an abnormality in the power supply state and outputs the state signal to the second drive circuit.
上記の電源装置によれば、信号生成回路により生成される状態信号が主電源から給電対象への給電状態の正常を示すものから異常を示すものへ切り替わった場合、第1の駆動回路には信号生成回路により生成される状態信号が即時に供給される。これに対し、第2の駆動回路には信号生成回路により生成される状態信号が遅延回路により遅延して供給される。このため、第1の駆動回路が第1の切替回路を通じて第1の給電経路を開路させた後に、第2の駆動回路が第2の切替回路を通じて第2の給電経路を閉路する。これにより、給電対象に対する電源が主電源から補助電源へ切り替えられる。また、第1の給電経路が閉路した状態で第2の給電経路が閉路されることが抑制されるため、補助電源から主電源へ電流が逆流することも抑えられる。このように、上記の電源装置によれば、より適切なタイミングで給電対象に対する電源を主電源から補助電源へ切り替えることができる。 According to the power supply device described above, when the state signal generated by the signal generation circuit switches from one indicating normality of the state of power supply from the main power supply to the power supply target to one indicating abnormality, the first drive circuit outputs the signal A status signal generated by the generating circuit is provided immediately. On the other hand, the state signal generated by the signal generation circuit is delayed by the delay circuit and supplied to the second drive circuit. Therefore, after the first drive circuit opens the first feed path through the first switching circuit, the second drive circuit closes the second feed path through the second switching circuit. As a result, the power source for the power supply target is switched from the main power source to the auxiliary power source. In addition, since the second power supply path is prevented from being closed while the first power supply path is closed, reverse current flow from the auxiliary power supply to the main power supply is also suppressed. As described above, according to the above power supply device, the power supply for the power supply target can be switched from the main power supply to the auxiliary power supply at a more appropriate timing.
上記の電源装置において、前記信号生成回路は、前記第1の給電経路の電圧と第1のしきい値電圧との比較結果に基づき前記状態信号を生成するアナログ回路を有していてもよい。 In the power supply device described above, the signal generation circuit may include an analog circuit that generates the state signal based on a comparison result between the voltage of the first power supply path and the first threshold voltage.
上記の電源装置によれば、第1の給電経路の電圧と第1のしきい値電圧との比較結果に応じて、第1の給電経路を開閉するタイミングと第2の給電経路を開閉するタイミングとが決まる。このため、信号生成回路により生成される状態信号が主電源から給電対象への給電状態の正常を示すものから異常を示すものへ切り替わった場合、アナログ回路だけでは第1の給電経路を開路するタイミングに対して、第2の給電経路を閉路するタイミングを遅延させることが困難である。したがって、信号生成回路と第2の駆動回路との間の信号経路に遅延回路を設けることが好ましい。 According to the above power supply device, the timing of opening and closing the first power supply path and the timing of opening and closing the second power supply path are determined according to the comparison result between the voltage of the first power supply path and the first threshold voltage. is determined. Therefore, when the state signal generated by the signal generating circuit switches from indicating normality of the power supply state from the main power supply to the power supply target to indicating abnormality, the timing of opening the first power supply path can be detected only by the analog circuit. However, it is difficult to delay the timing of closing the second feed path. Therefore, it is preferable to provide a delay circuit in the signal path between the signal generation circuit and the second drive circuit.
上記の電源装置において、前記信号生成回路は、前記比較結果に応じて自己の出力状態を前記給電状態が正常である旨示す前記状態信号を出力する第1の状態と前記給電状態が異常である旨示す前記状態信号を出力する第2の状態との間で切り替えて保持する保持回路を有していてもよい。この場合、前記保持回路は、前記比較結果が前記給電状態の正常を示す状態から異常を示す状態へ変化したとき、自己の出力状態を前記第1の状態から前記第2の状態へ切り替えるとともに、その後の前記状態信号の変化に関わらず前記第2の状態を保持することが好ましい。 In the above power supply device, the signal generating circuit outputs the state signal indicating that the power supply state is normal and the power supply state is abnormal according to the comparison result. It may have a holding circuit that switches between and holds the second state that outputs the state signal indicating that. In this case, the holding circuit switches its own output state from the first state to the second state when the comparison result changes from the state indicating the normality of the power supply state to the state indicating the abnormality, Preferably, the second state is maintained regardless of subsequent changes in the state signal.
上記の電源装置によれば、アナログ回路により生成される状態信号が、主電源から給電対象への給電状態について正常を示す状態から異常を示す状態へ変化した後、再び正常を示す状態へ復帰した場合であれ、保持回路の出力状態が前回の異常を示す第2の状態に保持される。このため、給電対象に対する電源が主電源から補助電源へ切り替わった後、即時に補助電源から主電源へ復帰することが抑制される。したがって、給電対象に対する電源が主電源から補助電源へ切り替わった状態が維持されることにより、給電対象に対する電源が主電源から補助電源へ切り替わった後、給電対象には補助電源の電力が安定して供給される。 According to the above power supply device, the state signal generated by the analog circuit returns to the state indicating normality after changing from the state indicating normality to the state indicating abnormality regarding the state of power supply from the main power supply to the power supply target. In any case, the output state of the holding circuit is held in the second state indicating the previous anomaly. Therefore, immediately after the power supply for the power supply target is switched from the main power supply to the auxiliary power supply, it is suppressed that the auxiliary power supply returns to the main power supply. Therefore, by maintaining the state in which the power supply to the power supply target is switched from the main power supply to the auxiliary power supply, the power supply of the auxiliary power supply to the power supply target is stabilized after the power supply to the power supply target is switched from the main power supply to the auxiliary power supply. supplied.
上記の電源装置において、前記遅延回路は、前記信号生成回路により生成される前記状態信号の電圧と第2のしきい値電圧とを比較し、その比較結果に応じた電圧レベルを有する電気信号を遅延後の前記状態信号として前記第2の駆動回路へ出力する比較回路を有していてもよい。 In the power supply device described above, the delay circuit compares the voltage of the state signal generated by the signal generation circuit with a second threshold voltage, and generates an electrical signal having a voltage level corresponding to the comparison result. A comparison circuit may be provided for outputting the delayed state signal to the second drive circuit.
上記の電源装置によれば、信号生成回路により生成される状態信号が比較回路を経由することにより、比較回路の伝搬遅延時間の分だけ遅延させることができる。
上記の電源装置において、前記遅延回路は、前記比較回路の前段に設けられるとともに、前記比較回路に対する前記状態信号の電圧の立ち上がりまたは立ち下がりをより緩やかにするためのフィルタ回路を有していてもよい。
According to the above power supply device, the state signal generated by the signal generation circuit can be delayed by the propagation delay time of the comparison circuit by passing through the comparison circuit.
In the power supply device described above, the delay circuit may be provided in a stage preceding the comparison circuit, and may have a filter circuit for making the rise or fall of the voltage of the state signal for the comparison circuit more gradual. good.
上記の電源装置によれば、フィルタ回路の時定数を調節することにより、比較回路に対する状態信号の電圧の立ち上がり時間または立ち下がり時間を調節することができる。このため、遅延回路における遅延時間を調節しやすい。 According to the above power supply device, by adjusting the time constant of the filter circuit, it is possible to adjust the rise time or fall time of the voltage of the state signal for the comparison circuit. Therefore, it is easy to adjust the delay time in the delay circuit.
本発明の電源装置によれば、より適切なタイミングで主電源から補助電源へ切り替えることができる。 According to the power supply device of the present invention, it is possible to switch from the main power supply to the auxiliary power supply at a more appropriate timing.
<第1の実施の形態>
以下、電源装置をステアリング装置に適用した第1の実施の形態について説明する。
図1に示すように、ステアリング装置1は、操舵機構2、アシスト機構3、操舵制御装置4、および電源装置5を備えている。
<First embodiment>
A first embodiment in which a power supply device is applied to a steering device will be described below.
As shown in FIG. 1 , the
操舵機構2は、ステアリング軸11および転舵軸12を有している。ステアリング軸11の第1の端部にはステアリングホイール13が固定される。ステアリング軸11の第2の端部にはピニオンギア14が設けられている。ピニオンギア14は、転舵軸12に設けられたラックギア15に噛み合っている。ステアリング軸11の回転運動は、ピニオンギア14とラックギア15との噛み合いを介して転舵軸12の軸方向の往復直線運動に変換される。この転舵軸12の往復直線運動が転舵軸12の両端にそれぞれ連結されたタイロッド16,16を介して左右の転舵輪17,17に伝達されることにより、転舵輪17,17の転舵角が変更される。
The
アシスト機構3は、モータ21および減速機22を備えている。モータ21としては三相のブラシレスモータが、減速機22としてはウォームギア機構が採用される。モータ21は減速機22を介してステアリング軸11に連結されている。減速機22は、モータ21の回転を減速し、当該減速した回転力をステアリング軸11に伝達する。すなわち、モータ21のトルクが操舵補助力として減速機22を介してステアリング軸11に伝達されることにより、運転者のステアリング操作が補助される。
The
操舵制御装置4は、電源装置5を介して車載の主電源6に接続されている。主電源6としては、たとえばバッテリが採用される。操舵制御装置4は、電源装置5を介して供給される主電源6の電力を消費して動作する。操舵制御装置4は、車両に設けられる各種のセンサの検出結果に応じてモータ21に対する給電を制御する。センサとしては、たとえばトルクセンサ31および車速センサ32が挙げられる。トルクセンサ31は、ステアリング軸11に設けられて操舵トルクTを検出する。車速センサ32は、車速Vを検出する。操舵制御装置4は、操舵トルクTおよび車速Vに基づき目標アシスト力を演算し、当該目標アシスト力をアシスト機構3に発生させるための電力をモータ21に供給する。
The
<電源装置>
つぎに、電源装置5の構成について説明する。
図2に示すように、電源装置5は、補助電源40、電源切替回路50、電圧検出回路60、電源制御回路70、アナログ判定回路80、およびラッチ回路90を備えている。
<Power supply>
Next, the configuration of the
As shown in FIG. 2 , the
電源装置5は、主電源6から操舵制御装置4へ電力を供給するための第1の給電経路L1、および補助電源40から操舵制御装置4へ電力を供給するための第2の給電経路L2を有している。第2の給電経路L2は、第1の給電経路L1の接続点P1に接続されている。補助電源40の電力は、第2の給電経路L2および第1の給電経路L1の一部分を介して操舵制御装置4へ供給される。補助電源40としては、電荷を充放電可能とされた蓄電装置、たとえばリチウムイオンキャパシタが採用される。
The
電源切替回路50は、第1の切替回路51、第2の切替回路52、第1の駆動回路53、および第2の駆動回路54を有している。
第1の切替回路51は、第1の給電経路L1における主電源6と接続点P1との間に設けられている。第1の切替回路51は、第1のFET55(field-effect-transistor)および第2のFET56を有している。第1のFET55および第2のFET56はPチャネル型であって、負の電圧が印加されることによりオンする。
The
The
第1のFET55のソース端子Sは、主電源6の高電位側に接続されている。第1のFET55のドレイン端子Dは、第2のFET56のドレイン端子Dに接続されている。第2のFET56のソース端子Sは第1の給電経路L1を介して操舵制御装置4に接続されている。第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gは、それぞれ第1の駆動回路53に接続されている。
A source terminal S of the
第2の切替回路52は、第2の給電経路L2に設けられている。第2の切替回路52は、第3のFET57および第4のFET58を有している。第3のFET57および第4のFET58はNチャネル型であって、正の電圧が印加されることによりオンする。第3のFET57のドレイン端子Dは、補助電源40の高電位側に接続されている。第3のFET57のソース端子Sは、第4のFET58のソース端子Sに接続されている。第4のFET58のドレイン端子Dは、第2の給電経路L2を介して第1の給電経路L1の接続点P1に接続されている。第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gは、それぞれ第2の駆動回路54に接続されている。
The
電源制御回路70は、デジタル信号を取り扱うデジタル回路である。電源制御回路70は、電圧検出回路60を介して第1の給電経路L1の接続点P2に接続されている。接続点P2は、第1の給電経路L1における主電源6と第1の切替回路51との間に設定されている。また、電源制御回路70は、第1の駆動回路53および第2の駆動回路54にも接続されている。
The
電源制御回路70は、電圧検出回路60を通じて接続点P2の電圧V2を検出し、この検出される電圧V2に基づき主電源6の異常を検出する。電源制御回路70は、接続点P2の電圧V2としきい値電圧Vth1との比較を通じて主電源6の異常を判定する。しきい値電圧Vth1は、主電源6の電圧低下などの異常を判定する際の基準となる電圧値であって、実験あるいはシミュレーションにより設定される。
The power
電源制御回路70は、接続点P2の電圧V2がしきい値電圧Vth1を超えている場合、主電源6は正常である旨判定する。また、電源制御回路70は、接続点P2の電圧V2がしきい値電圧Vth1を超えない状態が設定時間だけ継続する場合、主電源6に異常が発生している旨判定する。所定時間は、ノイズなどに起因する一時的な電圧V2の低下を誤って主電源6の異常として判定することを避ける観点に基づき設定される。
The power
ちなみに、電源制御回路70は、第1の駆動回路53を通じて第1の切替回路51のスイッチングを制御可能である。また、電源制御回路70は、第2の駆動回路54を通じて第2の切替回路52のスイッチングを制御可能である。
Incidentally, the power
アナログ判定回路80は、主電源6の異常を電源制御回路70とは別個に検出する。アナログ判定回路80は、分圧回路81および比較回路82を有している。
分圧回路81は、分圧抵抗83および分圧抵抗84を有している。これら分圧抵抗83,84は、互いに直列に接続されている。分圧抵抗83の分圧抵抗84と反対側の端部は、第1の給電経路L1の接続点P3に接続されている。この接続点P3は、第1の給電経路L1における接続点P1と操舵制御装置4との間に設定されている。分圧抵抗84の分圧抵抗83と反対側の端部は、グランドに接続されている。分圧抵抗83と分圧抵抗84との間の接続点P4は、比較回路82に接続されている。
The
The
比較回路82は、コンパレータ85およびプルアップ抵抗86を有している。コンパレータ85のプラス入力端子は、分圧回路81における分圧抵抗83と分圧抵抗84との間の接続点P4に接続されている。このため、コンパレータ85のプラス入力端子には、分圧回路81によって分圧された接続点P3の電圧V3が印加される。コンパレータ85のマイナス入力端子は基準端子として設定されている。コンパレータ85のマイナス入力端子に印加される電圧は所定の基準電圧に固定される。コンパレータ85のマイナス入力端子には、図示しない基準電圧生成部により生成される基準電圧として、しきい値電圧Vth2が印加される。コンパレータ85の正側電源端子は、基準電圧生成部に接続されている。コンパレータ85の負側電源端子は、グランドに接続されている。コンパレータ85の出力端子は、ラッチ回路90に接続されている。
The
コンパレータ85は、接続点P3の電圧V3と基準電圧であるしきい値電圧Vth2とを比較し、その比較結果に応じてハイレベルまたはローレベルの制御信号SCを生成する。コンパレータ85は、プラス入力端子に印加される接続点P3の電圧V3が基準電圧であるしきい値電圧Vth2よりも大きい値であるとき、すなわち主電源6が正常であるとき、ハイレベルの制御信号SCを生成する。コンパレータ85は、プラス入力端子に印加される接続点P3の電圧V3が基準電圧であるしきい値電圧Vth2よりも小さい値であるとき、すなわち主電源6が異常であるとき、ローレベルの制御信号SCを生成する。制御信号SCは、主電源6の状態が正常であるか異常であるかを示す状態信号としても機能する。
プルアップ抵抗86は、基準電圧生成部とコンパレータ85の出力端子との間に設けられている。プルアップ抵抗86は、コンパレータ85の出力端子から出力される制御信号SCを安定させるために設けられている。
A pull-up
ラッチ回路90は、2つの入力信号に基づき出力状態をリセットされた状態またはセットされた状態に保持する。ラッチ回路90は、入力端子としてセット端子Sおよびリセット端子Rを有している。また、ラッチ回路90は、2つの出力端子Q,Q-を有している。セット端子Sは、コンパレータ85の出力端子に接続されている。リセット端子Rは電源制御回路70の出力ポートに接続されている。出力端子Qは第1の駆動回路53および第2の駆動回路54にそれぞれ接続されている。出力端子Q-は使用されない。ただし、出力端子Qと出力端子Q-との関係、すなわち論理レベルは必ず逆になる。ラッチ回路90の真理値表は、表1に示される通りである。
第1の駆動回路53は、ラッチ回路90の出力端子の論理レベルがローレベルである場合、第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gに対してそれぞれ負のゲート電圧Vg1を印加する。第1のFET55および第2のFET56がそれぞれオンするため、主電源6の電力は第1の給電経路L1を介して操舵制御装置4へ供給される。また、第2の駆動回路54は、ラッチ回路90の出力端子の論理レベルがローレベルである場合、第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gに対してゲート電圧Vg2を印加しない。第3のFET57および第4のFET58がそれぞれオフするため、補助電源40の電力は操舵制御装置4へ供給されない。したがって、主電源6が正常である場合、操舵制御装置4に対する電源は主電源6となる。
When the logic level of the output terminal of the
第1の駆動回路53は、ラッチ回路90の出力端子の論理レベルがハイレベルである場合、第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gに対してゲート電圧Vg1を印加しない。第1のFET55および第2のFET56がそれぞれオフするため、主電源6の電力は操舵制御装置4へ供給されない。また、第2の駆動回路54は、ラッチ回路90の出力端子の論理レベルがハイレベルである場合、第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gに対してそれぞれ正のゲート電圧Vg2を印加する。第3のFET57および第4のFET58がそれぞれオンするため、補助電源40の電力は第2の給電経路L2を介して操舵制御装置4へ供給される。したがって、主電源6が異常である場合、操舵制御装置4に対する電源は補助電源40となる。
The
なお、アナログ判定回路80およびラッチ回路90は、給電対象である操舵制御装置4へ供給される電力に基づき主電源6から操舵制御装置4への給電状態が正常であるか異常であるかを示す状態信号(ここでは、電気信号SQ)を生成する信号生成回路を構成する。また、ラッチ回路90は保持回路に相当する。
Note that the
<電源装置の動作>
つぎに、電源装置5の動作を説明する。
電源制御回路70は、車両電源がオフからオンへ切り替えられた場合、たとえば車両のイニシャルチェック(初期点検)が実行されるとき、第1の駆動回路53を通じて第1のFET55および第2のFET56をそれぞれオンさせるとともに、第2の駆動回路54を通じて第3のFET57および第4のFET58をそれぞれオフさせる。これにより、主電源6の電力が第1の給電経路L1を介して操舵制御装置へ供給される。
<Power supply operation>
Next, the operation of the
Power
主電源6が正常である場合、電圧検出回路60を通じて検出される第1の給電経路L1の接続点P2の電圧V2がしきい値電圧Vth1を超えるとともに、第1の給電経路L1の接続点P3の電圧V3がコンパレータ85の基準電圧であるしきい値電圧Vth2を超える。
When the
このとき、電源制御回路70は、電圧検出回路60を通じて検出される接続点P2の電圧V2がしきい値電圧Vth1を超えない状態が所定時間だけ継続しないため、主電源6は正常である旨判定する。また、電源制御回路70は、ラッチ回路90に対するローレベルの電気信号SRを生成する。このため、ラッチ回路90のリセット端子Rの論理レベルはローレベル「0」に維持される。また、接続点P3の電圧V3がコンパレータ85の基準電圧であるしきい値電圧Vth2を超えているため、コンパレータ85はハイレベルの制御信号SCを生成する。このため、ラッチ回路90のセット端子Sの論理レベルはハイレベル「1」に維持される。したがって、ラッチ回路90の出力端子Qの論理レベルはローレベル「0」に維持される。ラッチ回路90の各端子と論理レベルとの関係は次式(1)の通りである。
At this time, the power
(S,R,Q)=(1,0,0) …(1)
電源制御回路70は、車両のイニシャルチェックの完了後、ラッチ回路90を定められた初期状態とするために、ラッチ回路90のリセット端子Rにハイレベルの電気信号SRを印加する。これにより、リセット端子Rの論理レベルはローレベル「0」からハイレベル「1」へ変化する。この場合、ラッチ回路90では前回の出力状態が保持される。このため、出力端子Qの論理レベルはローレベル「0」に維持される。初期状態におけるラッチ回路90の各端子の論理レベルは次式(2)の通りである。
(S, R, Q) = (1, 0, 0) (1)
After completing the initial check of the vehicle, the power
(S,R,Q)=(1,1,0) …(2)
式(2)に示されるように、ラッチ回路90の出力端子Qの論理レベルがローレベル「0」に維持されている。このため、第1の駆動回路53は第1のFET55および第2のFET56をそれぞれオンさせる。また、第2の駆動回路54は第3のFET57および第4のFET58をそれぞれオフさせる。すなわち、操舵制御装置4に対する電源が主電源6に切り替えられる。操舵制御装置4には、主電源6の電力が第1の給電経路L1を介して供給される。
(S, R, Q) = (1, 1, 0) (2)
As shown in equation (2), the logic level of the output terminal Q of the
つぎに、主電源6に異常が発生した場合の電源装置5の動作を説明する。
主電源6に異常が発生することによって、たとえば接続点P3の電圧V3がコンパレータ85の基準電圧であるしきい値電圧Vth2よりも小さい値に低下した場合、セット端子Sにはローレベルの制御信号SCが印加される。このとき、セット端子Sの論理レベルはハイレベル「1」からローレベル「0」へ変化する。また、出力端子Qの論理レベルはローレベル「0」からハイレベル「1」へ変化する。このときのラッチ回路90の各端子の論理レベルは次式(3)の通りである。
Next, the operation of the
If, for example, the voltage V3 at the connection point P3 drops to a value lower than the threshold voltage Vth2 , which is the reference voltage of the
(S,R,Q)=(0,1,1) …(3)
式(3)に示されるように、ラッチ回路90の出力端子Qの論理レベルがハイレベル「1」に維持されている。このため、第1の駆動回路53は第1のFET55および第2のFET56をそれぞれオフさせる一方、第2の駆動回路54は第3のFET57および第4のFET58をそれぞれオンさせる。すなわち、操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられる。操舵制御装置4には、補助電源40の電力が第2の給電経路L2および第1の給電経路L1を介して供給される。
(S, R, Q) = (0, 1, 1) (3)
As shown in equation (3), the logic level of the output terminal Q of the
この補助電源40から操舵制御装置4への給電に伴い、コンパレータ85のプラス入力端子には、分圧回路81によって分圧された接続点P3の電圧V3が印加される。このときの電圧V3は補助電源40の電圧に基づく正常な値を示す。このため、電圧V3は、コンパレータ85の基準電圧であるしきい値電圧Vth2よりも大きい値となる。したがって、コンパレータ85は、ハイレベルの制御信号SCを生成する。したがって、ラッチ回路90のセット端子Sの論理レベルはローレベル「0」からハイレベル「1」へ変化する。この場合、ラッチ回路90では前回の出力状態が保持される。このときのラッチ回路90の各端子の論理レベルは次式(4)の通りである。
As power is supplied from the
(S,R,Q)=(1,1,1) …(4)
式(4)に示されるように、出力端子Qの論理レベルがハイレベル「1」に維持される。このため、第1の駆動回路53は第1のFET55および第2のFET56をオフした状態に維持する一方、第2の駆動回路54は第3のFET57および第4のFET58をオンした状態に維持する。すなわち、操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられた状態が維持される。操舵制御装置4に対する電源が主電源6から補助電源40へ切り替わった後、操舵制御装置4に対する電源が即時に主電源6へ復帰することが回避される。
(S, R, Q) = (1, 1, 1) (4)
As shown in equation (4), the logic level of output terminal Q is maintained at the high level "1". Therefore, the
ちなみに、電源装置5としてラッチ回路90を割愛するとともにコンパレータ85により生成される制御信号SCに基づき第1の切替回路51のスイッチング、および第2の切替回路52のスイッチングを制御する構成を採用することも考えられるところ、この構成を採用する場合、つぎのことが懸念される。
By the way, it is possible to omit the
前述したように、操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられることによって、コンパレータ85は主電源6が正常である旨示すハイレベルの制御信号SCを生成する。この制御信号SCに基づき、第1の駆動回路53が第1のFET55および第2のFET56をオンする一方、第2の駆動回路54が第3のFET57および第4のFET58をオフする。すなわち、主電源6の異常が検出されることによって操舵制御装置4に対する電源を主電源6から補助電源40へ切り替えたにもかかわらず、補助電源40の電力が操舵制御装置4へ供給されることに起因して、操舵制御装置4に対する電源が補助電源40から主電源6へ意図せず復帰するおそれがある。この点、本実施の形態では、ラッチ回路90によって補助電源40へ切り替えられた状態が維持される。
As described above, when the power supply for the
つぎに、操舵制御装置4に対する電源が補助電源40へ切り替えられている状態において、主電源6が正常な状態に復帰した場合の電源装置5の動作を説明する。
主電源6が正常な状態に復帰することによって、コンパレータ85のプラス入力端子に印加される接続点P3の電圧V3の値がコンパレータ85の基準電圧であるしきい値電圧Vth2を超える。このとき、コンパレータ85はハイレベルの制御信号SCを生成する。このため、セット端子Sの論理レベルは、ローレベル「0」からハイレベル「1」へ変化する。この場合、ラッチ回路90では前回の出力状態が保持されるため、出力端子Qの論理レベルはハイレベル「1」に維持される。このときのラッチ回路90の各端子の論理レベルは次式(5)の通りである。
Next, the operation of the
When the
(S,R,Q)=(1,1,1) …(5)
また、主電源6が正常な状態に復帰することによって、電圧検出回路60を通じて検出される接続点P2の電圧V2がしきい値電圧Vth1を超える。電源制御回路70は主電源6が正常な状態へ復帰した旨判定されるとき、ラッチ回路90を初期状態へ復帰させる。具体的には、つぎの通りである。
(S, R, Q) = (1, 1, 1) (5)
In addition, the voltage V2 at the connection point P2 detected through the
電源制御回路70は、一旦、ラッチ回路90のリセット端子Rにローレベルの電気信号SRを印加する。これにより、リセット端子Rの論理レベルがハイレベル「1」からローレベル「0」へ変化するとともに、出力端子Qの論理レベルがハイレベル「1」からローレベル「0」へ変化する。このときのラッチ回路90の各端子の論理レベルは次式(6)の通りである。
The
(S,R,Q)=(1,0,0) …(6)
式(6)に示されるように、ラッチ回路90の出力端子Qの論理レベルがローレベル「0」に維持されている。このため、第1の駆動回路53は第1のFET55および第2のFET56をそれぞれオンさせる一方、第2の駆動回路54は第3のFET57および第4のFET58をそれぞれオフさせる。すなわち、操舵制御装置4に対する電源が補助電源40から主電源6へ復帰する。操舵制御装置4には、主電源6の電力が第1の給電経路L1を介して供給される。
(S, R, Q) = (1, 0, 0) (6)
As shown in equation (6), the logic level of the output terminal Q of the
つぎに、電源制御回路70は、ラッチ回路90のリセット端子Rにハイレベルの電気信号SRを印加する。これにより、リセット端子Rの論理レベルはローレベル「0」からハイレベル「1」へ変化する。この場合、ラッチ回路90では前回の出力状態が保持されるため、出力端子Qの論理レベルはローレベル「0」に維持される。すなわち、ラッチ回路90は初期状態へ復帰する。このときのラッチ回路90の各端子の論理レベルは次式(7)の通りである。
Next, the
(S,R,Q)=(1,1,0) …(7)
式(7)に示されるように、ラッチ回路90の出力端子Qの論理レベルがローレベル「0」に維持されている。このため、操舵制御装置4に対する電源が主電源6へ切り替えられた状態に維持される。
(S, R, Q) = (1, 1, 0) (7)
As shown in equation (7), the logic level of the output terminal Q of the
このように構成した電源装置5においては、つぎのようなことが懸念される。
すなわち、第1の駆動回路53および第2の駆動回路54は、ラッチ回路90の出力端子Qの論理レベルに応じてゲート電圧Vg1,Vg2を生成する。すなわち、第1の切替回路51および第2の切替回路52のスイッチングのタイミングは、ラッチ回路90の出力端子Qの論理レベルによって決まる。たとえば主電源6の異常に起因して、電圧検出回路60を通じて検出される接続点P3の電圧V3がコンパレータ85の基準電圧であるしきい値電圧Vth2よりも小さい値に低下した場合、ラッチ回路90の出力端子Qの論理レベルはローレベル「0」からハイレベル「1」へ変化する。このとき、第1の駆動回路53および第2の駆動回路54の回路動作のばらつきなどに起因して、第1の切替回路51における第1のFET55および第2のFET56がオフする前に、第2の切替回路52における第3のFET57および第4のFET58がオンすることが懸念される。そして、第1のFET55および第2のFET56がオンした状態で、第3のFET57および第4のFET58がオンされるとき、補助電源40から主電源6までの経路上の電気抵抗がより低下した状態であるため、補助電源40から主電源6へ向けて、より大きな電流が流れるおそれがある。このため、主電源6の適切な保護が困難となることが懸念される。
In the
That is,
そこで、本実施の形態では、こうした懸念を解消するために、電源装置5としてつぎの構成を採用している。
図2に二点鎖線で示すように、電源装置5は遅延回路100を有している。遅延回路100は、ラッチ回路90の出力端子Qと第2の駆動回路54との間の信号経路に設けられている。遅延回路100は、ラッチ回路90の出力端子Qからの電気信号SQを遅延させて第2の駆動回路54へ出力する。ただし、電気信号SQの電圧レベルは、出力端子Qの論理レベルに応じたものになる。
Therefore, in the present embodiment, the following configuration is adopted as the
The
図3に示すように、遅延回路100は、フィルタ回路101および比較回路102を有している。
フィルタ回路101としては、たとえば抵抗およびコンデンサからなるRC回路ならびにオペアンプを有するローパスフィルタが採用される。フィルタ回路101は、後段の比較回路102に対する出力としての電気信号SQの電圧VQの立ち上がりあるいは立ち下がりを、より緩やかにするためのものである。フィルタ回路101の出力電圧の立ち上がり時間あるいは立ち下がり時間は、RC回路の抵抗の値およびコンデンサの容量から決まる時定数に応じたものとなる。
As shown in FIG. 3,
As
図4のグラフに示すように、ラッチ回路90の出力端子Qの論理レベルがローレベル「0」からハイレベル「1」へ切り替わったとき(時刻T1)、フィルタ回路101の出力電圧、換言すればフィルタ回路101を経た電気信号SQの電圧VQの値は、フィルタ回路101の時定数に応じて経時的に徐々に増加する。
As shown in the graph of FIG. 4, when the logic level of the output terminal Q of the
図3に示すように、比較回路102は、フィルタ回路101を経た電気信号SQの電圧VQと基準電圧であるしきい値電圧VQthとを比較し、その比較結果に応じてハイレベルまたはローレベルの電気信号SQdを生成する。ちなみに、比較回路102の入力に対する出力は、その出力がハイレベルとローレベルとの間で切り替わる応答時間としての伝搬遅延時間の分だけ遅延する。
As shown in FIG. 3, the
図4のグラフに示すように、比較回路102は、フィルタ回路101を経た電気信号SQの電圧VQの値がしきい値電圧VQthを超えるとき(時刻T2)、ハイレベルの電気信号を遅延後の電気信号SQdとして生成する。また、比較回路102は、フィルタ回路101を経た電気信号SQの電圧VQの値がしきい値電圧VQthを超えないとき、ローレベルの電気信号を遅延後の電気信号SQdとして生成する。
As shown in the graph of FIG. 4, when the value of the voltage VQ of the electrical signal SQ that has passed through the
ラッチ回路90の出力端子Qの論理レベルがローレベル「0」からハイレベル「1」へ切り替わった時刻T1から、フィルタ回路101を経た電気信号SQの電圧VQの値がしきい値電圧VQthを超える時刻T2までの時間が、遅延回路100による電気信号SQの遅延時間ΔTとなる。すなわち、遅延時間ΔTは、フィルタ回路101の時定数、および比較回路102の基準電圧であるしきい値電圧VQthの値によって決まる。このため、フィルタ回路101の時定数、および比較回路102のしきい値電圧VQthの値を調節することによって、遅延時間ΔTを調節することが可能である。
From time T1 when the logic level of the output terminal Q of the
<遅延回路の作用>
つぎに、電源装置5に遅延回路100を設けたことによる作用を説明する。
たとえば主電源6の異常に起因して接続点P3の電圧V3がコンパレータ85の基準電圧であるしきい値電圧Vth2よりも小さい値に低下した場合、ラッチ回路90の出力端子Qの論理レベルはローレベル「0」からハイレベル「1」へ変化する。これに伴い、ラッチ回路90の出力端子Qからハイレベルの電気信号SQが出力される。
<Action of delay circuit>
Next, the effect of providing the
For example, when the voltage V3 at the connection point P3 drops to a value lower than the threshold voltage Vth2 , which is the reference voltage of the
図5の波形図に示すように、第1の駆動回路53には、出力端子Qからのハイレベルの電気信号SQが遅延することなく即時に供給される(時刻T11)。第1の駆動回路53は、ハイレベルの電気信号SQが取り込まれる場合、ラッチ回路90の出力端子Qの論理レベルがハイレベルであるとして、第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gに対するゲート電圧Vg1の印加を停止する。第1のFET55および第2のFET56がそれぞれオフするため、主電源6の電力は操舵制御装置4へ供給されない。
As shown in the waveform diagram of FIG. 5, the
図5の波形図に示すように、第2の駆動回路54には、ハイレベルの電気信号SQが遅延回路100を経ることによって遅延時間ΔTだけ遅延されたハイレベルの電気信号SQdが供給される(時刻T12)。第2の駆動回路54は、ハイレベルの電気信号SQdが取り込まれる場合、ラッチ回路90の出力端子Qの論理レベルがハイレベルであるとして、第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gに対してそれぞれ正のゲート電圧Vg2を印加する。第3のFET57および第4のFET58がそれぞれオンするため、補助電源40の電力は第2の給電経路L2を介して操舵制御装置4へ供給される。
As shown in the waveform diagram of FIG. 5, the
第1の駆動回路53が第1のFET55および第2のFET56に対するゲート電圧Vg1の印加を停止するタイミングに対して、第2の駆動回路54が第3のFET57および第4のFET58にゲート電圧Vg2を印加するタイミングは、遅延回路100の遅延時間ΔTの分だけ遅くなる。したがって、図6のタイミング図に示すように、第1のFET55および第2のFET56がオフするタイミング(時刻T21)に対して、第3のFET57および第4のFET58がオンするタイミング(時刻T22)は、遅延時間ΔTの分だけ遅くなる。
At the timing when the
遅延時間ΔTは、第1の駆動回路53および第2の駆動回路54の回路動作のばらつきなどを考慮して、第1のFET55および第2のFET56がオフする前に第3のFET57および第4のFET58がオンすることを回避する観点に基づき設定される。このため、主電源6の異常に起因して操舵制御装置4に対する電源を主電源6から補助電源40へ切り替える際、第1のFET55および第2のFET56がオンした状態で、第3のFET57および第4のFET58がオンされることが抑制される。第3のFET57および第4のFET58がオンされるときには、すでに第1のFET55および第2のFET56がオフされているため、補助電源40から主電源6へ電流が逆流することもない。したがって、主電源6を保護することが可能となる。
The delay time .DELTA.T takes into account variations in the circuit operations of the
<第1の実施の形態の効果>
したがって、第1の実施の形態によれば、以下の効果を得ることができる。
(1)操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられる際、第1の駆動回路53にはラッチ回路90からのハイレベルの電気信号SQが即時に供給される。これに対し、第2の駆動回路54にはラッチ回路90からの電気信号SQが遅延回路100により遅延時間ΔTだけ遅延された電気信号SQdが供給される。このため、第1のFET55および第2のFET56がオフした後に、第3のFET57および第4のFET58がオンする。すなわち、主電源6と給電対象である操舵制御装置4との間の第1の給電経路L1が遮断された状態で、補助電源40と操舵制御装置4との間の第2の給電経路L2が接続される。このため、補助電源40から主電源6へ電流が逆流することが抑制されることにより主電源6を保護することが可能となる。このように、電源装置5によれば、より適切なタイミングで操舵制御装置4に対する電源を主電源6から補助電源40へ切り替えることができる。
<Effects of the first embodiment>
Therefore, according to the first embodiment, the following effects can be obtained.
(1) When the power supply for the
(2)遅延回路100におけるフィルタ回路101の定数および比較回路102の基準電圧であるしきい値電圧VQthの値を調節することによって、遅延時間ΔTを調節することができる。このため、第1のFET55および第2のFET56をオフさせるタイミング、ならびに第3のFET57および第4のFET58をオンさせるタイミングを遅延時間ΔTの調節を通じて制御することが可能である。
(2) Delay time ΔT can be adjusted by adjusting the constant of
(3)遅延回路100はフィルタ回路101を有している。フィルタ回路101の時定数を調節することにより、フィルタ回路101から比較回路102へ出力される電気信号SQの電圧レベルの立ち上がりの傾きを調節することができる。このため、遅延回路100の遅延時間ΔTを調節しやすい。
(3) The
(4)遅延回路100は比較回路102を有している。比較回路102は、フィルタ回路101を経た電気信号SQの電圧が基準電圧であるしきい値電圧VQthを超えるとき、ハイレベルの電気信号SQdを生成する。すなわち、ラッチ回路90からのハイレベルの電気信号SQを、その電圧レベルを維持した状態で遅延させることができる。
(4) The
(5)操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられた場合、補助電源40から操舵制御装置4への給電開始に伴い第1の給電経路L1の電圧が正常値に復帰した場合であれ、ラッチ回路90によって操舵制御装置4に対する電源が補助電源40へ切り替えられた状態が保持される。このため、操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられた後、即時に主電源6に復帰することが回避される。したがって、操舵制御装置4には補助電源40の電力が安定して供給される。
(5) When the power source for the
(6)電源制御回路70は、主電源6が正常な状態に復帰した旨判定されるとき、操舵制御装置4に対する電源を補助電源40から主電源6へ復帰させるための電気信号SRをラッチ回路90のリセット端子Rに印加する。ラッチ回路90の出力端子Qの論理レベルが反転することによって、操舵制御装置4に対する電源が補助電源40から主電源6へ切り替えられる。電源制御回路70によってラッチ回路90の出力端子Qの論理レベルが適切に制御されるため、操舵制御装置4に対する電源を補助電源40から主電源6へ適切に復帰させることができる。また、主電源6の正常状態への復帰が電源制御回路70によってより正確に判定されるため、操舵制御装置4に対する電源を主電源6へ復帰させることに対する信頼性を確保することができる。
(6) When the
(7)アナログ判定回路80は、デジタル回路と異なり、操舵制御装置4に対する第1の給電経路L1の電圧を直接判定する。このため、主電源6の異常のみならず、たとえば第1の給電経路L1に設けられる第1の切替回路51の異常によって操舵制御装置4に対する給電が困難となった場合においても、操舵制御装置4に対する電源を主電源6から補助電源40へ切り替えることが可能である。
(7) Unlike a digital circuit, the
(8)アナログ判定回路80は、接続点P3の電圧V3をデジタル化することなく電圧V3の判定処理を行う。このため、アナログ判定回路80は、電圧V3をデジタル化しない分だけ、操舵制御装置4に対する電源を主電源6と補助電源40との間で迅速に切り替えることができる。
(8) The
<第2の実施の形態>
つぎに、電源装置の第2の実施の形態を説明する。本実施の形態は、電源装置5として先の図2に示されるアナログ判定回路80およびラッチ回路90が割愛された構成が採用される点で第1の実施の形態と異なる。
<Second Embodiment>
Next, a second embodiment of the power supply device will be described. The present embodiment differs from the first embodiment in that
図7に示すように、電源装置5は、電源制御回路70から第1の駆動回路53へ電気信号を供給するための第1の信号経路L3、および電源制御回路70から第2の駆動回路54へ電気信号を供給するための第2の信号経路L4を有している。第2の信号経路L4は、第1の信号経路L3の接続点P5に接続されている。
As shown in FIG. 7, the
第2の信号経路L4には、遅延回路200が設けられている。遅延回路200は、先の図3に示される遅延回路100と同様に、フィルタ回路101および比較回路102を有している。遅延回路200は、電源制御回路70により生成される電気信号である制御信号SCを遅延させるとともに、その遅延後の制御信号SCdを第2の駆動回路54へ出力する。
A
電源制御回路70は、電圧検出回路60を通じて検出される接続点P2の電圧V2がしきい値電圧Vth1を超えている場合、主電源6は正常である旨判定する。また、電源制御回路70は、接続点P2の電圧V2がしきい値電圧Vth1を超えない状態が設定時間だけ継続する場合、主電源6に異常が発生している旨判定する。所定時間は、ノイズなどに起因する一時的な電圧V2の低下を誤って主電源6の異常として判定することを避ける観点に基づき設定される。
When the voltage V2 at the connection point P2 detected through the
電源制御回路70は、主電源6の異常判定の結果に応じて操舵制御装置4に対する電源を主電源6と補助電源40との間で切り替える。電源制御回路70は、主電源6が正常である旨判定されるとき、ハイレベルの制御信号SCを生成する。電源制御回路70は、主電源6が異常である旨判定されるとき、ローレベルの制御信号SCを生成する。
The power
第1の駆動回路53は、第1の実施の形態と異なり、電源制御回路70からハイレベルの制御信号SCが供給される場合、第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gに対してそれぞれ負のゲート電圧Vg1を印加する。第1のFET55および第2のFET56がそれぞれオンするため、主電源6の電力は第1の給電経路L1を介して操舵制御装置4へ供給される。第2の駆動回路54は、第1の実施の形態と異なり、電源制御回路70からハイレベルの制御信号SCが供給される場合、第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gに対してゲート電圧Vg2を印加しない。第3のFET57および第4のFET58がそれぞれオフするため、補助電源40の電力は操舵制御装置4へ供給されない。したがって、主電源6が正常である場合、操舵制御装置4に対する電源は主電源6となる。
Unlike the first embodiment, the
また、第1の駆動回路53は、第1の実施の形態と異なり、電源制御回路70からローレベルの制御信号SCが供給される場合、第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gに対してゲート電圧Vg1を印加しない。第1のFET55および第2のFET56がそれぞれオフするため、主電源6の電力は操舵制御装置4へ供給されない。第2の駆動回路54は、第1の実施の形態と異なり、電源制御回路70からローレベルの制御信号SCが供給される場合、第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gに対してそれぞれ正のゲート電圧Vg2を印加する。第3のFET57および第4のFET58がそれぞれオンするため、補助電源40の電力は第2の給電経路L2を介して操舵制御装置4へ供給される。したがって、主電源6が異常である場合、操舵制御装置4に対する電源は補助電源40となる。
In addition, unlike the first embodiment, the
なお、電源制御回路70は、給電対象である操舵制御装置4へ供給される電力に基づき主電源6から操舵制御装置4への給電状態が正常であるか異常であるかを示す状態信号(ここでは、制御信号SC)を生成する信号生成回路に相当する。
The power
<第2の実施の形態の作用>
つぎに、第2の実施の形態の作用を説明する。
電源制御回路70は、たとえば主電源6の異常に起因して電圧検出回路60を通じて検出される接続点P2の電圧V2がしきい値電圧Vth1を下回ったとき、ローレベルの制御信号SCを生成する。
<Action of Second Embodiment>
Next, the operation of the second embodiment will be explained.
The power
図8の波形図に示すように、第1の駆動回路53には、電源制御回路70により生成されるローレベルの制御信号SCが遅延することなく即時に供給される(時刻T31)。第1の駆動回路53は、ローレベルの制御信号SCが取り込まれる場合、第1のFET55のゲート端子Gおよび第2のFET56のゲート端子Gに対するゲート電圧Vg1の印加を停止する。第1のFET55および第2のFET56がそれぞれオフするため、主電源6の電力は操舵制御装置4へ供給されない。
As shown in the waveform diagram of FIG. 8, the low-level control signal SC generated by the power
図8の波形図に示すように、第2の駆動回路54には、ローレベルの制御信号SCが遅延回路100を経ることによって遅延時間ΔTだけ遅延されたローレベルの制御信号SCdが供給される(時刻T32)。第2の駆動回路54は、ローレベルの制御信号SCdが取り込まれる場合、第3のFET57のゲート端子Gおよび第4のFET58のゲート端子Gに対してそれぞれ正のゲート電圧Vg2を印加する。第3のFET57および第4のFET58がそれぞれオンするため、補助電源40の電力は第2の給電経路L2を介して操舵制御装置4へ供給される。
As shown in the waveform diagram of FIG. 8, the
先の図6の波形図に示すように、第1の駆動回路53が第1のFET55および第2のFET56に対するゲート電圧Vg1の印加を停止するタイミング(時刻T21)に対して、第2の駆動回路54が第3のFET57および第4のFET58にゲート電圧Vg2を印加するタイミング(時刻T22)は、遅延回路100の遅延時間ΔTの分だけ遅くなる。すなわち、第1のFET55および第2のFET56がオフするタイミングに対して、第3のFET57および第4のFET58がオンするタイミングは遅延時間ΔTの分だけ遅くなる。
As shown in the waveform diagram of FIG. 6, the
このため、主電源6の異常に起因して操舵制御装置4に対する電源を主電源6から補助電源40へ切り替える際、第1のFET55および第2のFET56がオンした状態で、第3のFET57および第4のFET58がオンされることが抑制される。
Therefore, when the power supply for the
<第2の実施の形態の効果>
したがって、第2の実施の形態によれば、先の(1)~(4)の第1の実施の形態の効果に加え、以下の効果を得ることができる。
<Effects of Second Embodiment>
Therefore, according to the second embodiment, in addition to the effects (1) to (4) of the first embodiment, the following effects can be obtained.
(9)電源装置5として先の図2に示されるアナログ判定回路80およびラッチ回路90を割愛した構成が採用されている。このため、電源装置5の構成をより簡素化することができる。
(9)
<他の実施の形態>
なお、第1および第2の実施の形態は、つぎのように変更して実施してもよい。
・第1の実施の形態において、分圧回路81および比較回路82の具体的な構成は、適宜変更してもよい。たとえば比較回路82としてプルアップ抵抗86を割愛した構成を採用してもよい。
<Other embodiments>
The first and second embodiments may be modified as follows.
- In the first embodiment, the specific configurations of the
・第1の実施の形態において、アナログ判定回路80として、分圧回路81を割愛した構成を採用してもよい。この場合、比較回路82のコンパレータ85には、分圧しない接続点P3の電圧V3に耐えられる程度の耐圧性能をもたせる。また、コンパレータ85の基準電圧であるしきい値電圧Vth2は、コンパレータ85のプラス入力端子に印加される電圧に応じて適宜調節する。
- In the first embodiment, a configuration in which the
・第1の実施の形態において、アナログ判定回路80の分圧抵抗83が接続される接続点P3は、第1の給電経路L1における主電源6と第1の切替回路51との間に設定してもよい。この場合、電源装置5としてラッチ回路90を割愛した構成を採用してもよい。これは、操舵制御装置4に対する電源が主電源6から補助電源40へ切り替えられた後、補助電源40の電力が操舵制御装置4へ供給されることに起因して操舵制御装置4に対する電源が補助電源40から主電源6へ意図せず復帰することがないからである。
- In the first embodiment, the connection point P3 to which the
・第1の実施の形態において、比較回路82は、たとえば接続点P3における電流の値としきい値電流との比較を通じて主電源6の異常を判定するようにしてもよい。
・第1の実施の形態において、電源制御回路70として、電圧検出回路60を通じて検出される接続点P2の電圧V2に基づき主電源6の異常を判定する機能を割愛した構成を採用してもよい。この場合、電源制御回路70は、たとえばラッチ回路90の出力端子の論理レベルに基づき、主電源6が正常であるか異常であるかを認識することができる。
- In the first embodiment, the
- In the first embodiment, the power
・第1および第2の実施の形態において、第1のFET55および第2のFET56としてNチャネル型を採用するとともに、第3のFET57および第4のFET58としてPチャネル型を採用してもよい。
- In the first and second embodiments, the
・第1および第2の実施の形態において、第1のFET55および第2のFET56、ならびに第3のFET57および第4のFET58として機械的なスイッチを採用してもよい。
• Mechanical switches may be employed as the first and
・第1および第2の実施の形態において、電源装置5が適用されるステアリング装置1は、モータ21のトルクを転舵軸12に付与するタイプの電動パワーステアリング装置であってもよい。また、電源装置5が適用されるステアリング装置1は、ステアバイワイヤ式のステアリング装置であってもよい。
- In the first and second embodiments, the
・第1および第2の実施の形態において、電源装置5の給電対象は、操舵制御装置4に限られない。電源装置5の給電対象は、エアバッグ装置の制御装置、あるいはブレーキ装置の制御装置であってもよい。また、電源装置5の給電対象は、無人搬送車あるいは電気自動車における駆動用モータの制御装置であってもよい。
- In the first and second embodiments, the power supply target of the
4…操舵制御装置(給電対象)、5…電源装置、6…主電源、40…補助電源、50…電源切替回路、51…第1の切替回路、52…第2の切替回路、53…第1の駆動回路、54…第2の駆動回路、70…電源制御回路(信号生成回路)80…信号生成回路を構成するアナログ判定回路(アナログ回路)、90…信号生成回路を構成するラッチ回路(保持回路)、100,200…遅延回路、L1…第1の給電経路、L2…第2の給電経路、SC…制御信号(状態信号)、SQ…電気信号(状態信号)。
4 Steering control device (to be fed) 5
Claims (4)
前記給電対象へ供給される電力に基づき前記主電源から前記給電対象への給電状態が正常であるか異常であるかを示す状態信号を生成する信号生成回路と、
前記主電源から前記給電対象へ電力を供給するための第1の給電経路を開閉する第1の切替回路と、
前記第1の給電経路に接続されて前記補助電源から前記給電対象へ電力を供給するための第2の給電経路を開閉する第2の切替回路と、
前記状態信号が前記給電状態の正常を示すときには前記第1の切替回路を通じて前記第1の給電経路を閉路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第1の切替回路を通じて前記第1の給電経路を開路させる第1の駆動回路と、
前記状態信号が前記給電状態の正常を示すときには前記第2の切替回路を通じて前記第2の給電経路を開路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第2の切替回路を通じて前記第2の給電経路を閉路させる第2の駆動回路と、
前記信号生成回路と前記第2の駆動回路との間の信号経路に設けられるとともに前記給電状態の異常を示す前記状態信号を遅延させて前記第2の駆動回路へ出力する遅延回路と、を有し、
前記遅延回路は、前記信号生成回路により生成される前記状態信号の電圧と第2のしきい値電圧とを比較し、その比較結果に応じた電圧レベルを有する電気信号を遅延後の前記状態信号として前記第2の駆動回路へ出力する比較回路を有している電源装置。 an auxiliary power source for a main power source that supplies power to a power supply target;
a signal generation circuit that generates a status signal indicating whether the state of power supply from the main power supply to the power supply target is normal or abnormal based on the power supplied to the power supply target;
a first switching circuit that opens and closes a first power supply path for supplying power from the main power supply to the power supply target;
a second switching circuit that is connected to the first power supply path and opens and closes a second power supply path for supplying power from the auxiliary power supply to the power supply target;
When the state signal indicates that the power supply state is normal, the first power supply path is closed through the first switching circuit, and when the state signal indicates that the power supply state is abnormal, the first power supply path is closed through the first switching circuit. a first drive circuit that opens the first power feed path;
When the state signal indicates that the power supply state is normal, the second power supply path is opened through the second switching circuit, and when the state signal indicates that the power supply state is abnormal, the power supply path is opened through the second switching circuit. a second drive circuit for closing the second feed path;
a delay circuit provided in a signal path between the signal generation circuit and the second drive circuit for delaying the state signal indicating an abnormality in the power supply state and outputting the state signal to the second drive circuit. and
The delay circuit compares the voltage of the state signal generated by the signal generation circuit with a second threshold voltage, and outputs an electric signal having a voltage level corresponding to the comparison result to the delayed state signal. and a comparison circuit for outputting to the second drive circuit .
前記保持回路は、前記比較結果が前記給電状態の正常を示す状態から異常を示す状態へ変化したとき、自己の出力状態を前記第1の状態から前記第2の状態へ切り替えるとともに、その後の前記状態信号の変化に関わらず前記第2の状態を保持する請求項2に記載の電源装置。 The signal generating circuit outputs a first state signal indicating that the power supply state is normal and the state signal indicating that the power supply state is abnormal according to the comparison result. having a holding circuit that switches between and holds the output second state;
The holding circuit switches its own output state from the first state to the second state when the comparison result changes from a state indicating normality of the power supply state to a state indicating abnormality of the power supply state, and thereafter switches the output state from the first state to the second state. 3. The power supply device according to claim 2, wherein said second state is maintained regardless of changes in the state signal.
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