JP7296550B2 - 非ノイマン型の回路 - Google Patents

Description

回路の作成が可能な非ノイマン型の回路に関する分野

回路の作成が可能な非ノイマン型の回路はＰＬＡやＣＰＬＤやＦＰＧＡなどがある。

先行技術文献の特許文献に回路の作成が可能で非ノイマン型の回路になる方法が提出されている。

［特許文献１］の第３図は、ＰＬＡと呼ばれるデバイスでデジタルのＨｉｇｈを１、Ｌｏｗを０としてデジタルの入力値からプログラム可能なＡＮＤ回路、ＯＲ回路を用いてデジタルの出力値が成立する方法が提示されている。なお、ＣＰＬＤと呼ばれる回路の基本的構成はＰＬＡの基本的構成と同じＡＮＤ回路組み合わせ部の次にＯＲ回路組み合わせ部があり、回路の作成が可能で非ノイマン型の回路である。しかし、ＡＮＤ回路組み合わせ部はＡＮＤ回路を作成するための回路の構成で、ＯＲ回路組み合わせ部はＯＲ回路を作成するための回路の構成のため、２つの回路部の回路の構成の共通化が困難であり、製造のコストはその分かかる。また、入力の組み合わせとなる複数の入力のアドレスがばらばらの場合は、そのままばらばらの位置のままで回路の作成をするため、作成された回路が第三者には困難となる。また、回路から外部への論理成立の途中の状態を伝える機能はない。

［特許文献２］の図２Ｂは、ＦＰＧＡと呼ばれる回路でデジタルの入力値からセレクタスイッチを用いてデータの経路を作り、プログラム可能なＬＵＴの中からデータを選択してデジタルの出力値が成立する方法が提示されている、回路の作成が可能で非ノイマン型の回路である。しかし、出力が１になるのか０になるのか判断するＬＵＴのデータの数は入力する数のＮ個に対して２のＮ乗の指数で増加する。たとえば入力の数が４個の場合はＬＵＴのデータの数は１６個必要で、８個の場合は２５６個必要で、１０個の場合は１０２４個必要となる。

［特許文献３］の図５のラダー言語については、ノイマン型コンピュータであるプログラマブルロジックコントローラを用いて実行するようになっており、仮想的な非ノイマン型のコンピュータとしてラダー言語と呼ばれるソフトウェアで作られたプログラムを実行し、デジタルの入力値からデジタルの出力値が一律に成立する方法が提示されている、回路の作成が可能で仮想的な非ノイマン型の回路である、また、ハードウェアの回路では無いため、ソフトウェアをスキャンするスキャンタイムが発生する。このため、スキャンタイムを短縮させるための高速処理マイクロプロセッサーが必要となる。

特開昭５２－１３７２２８号公報（第３図） 特表２００２－５３８６５２号公報（図２Ｂ） 特開平４－２１６１０２号公報（図５）

デジタルの入力部の入力値の組み合わせに対して、デジタルの出力値が一律に決定し、デジタルの入力値と比較するデジタルのデータの値、作成する回路の構成の確認が第三者にできる回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。

なおかつ、デジタルの入力値の数が増加してもデジタルの入力値に対して、デジタルの出力値が成立するために比較するデジタルのデータの数が指数関数的に増加しない回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。

なおかつ、デジタルの入力値の組み合わせ回路の入力値を入力する排他的論理和を選択する場合、ばらばらではなく、デジタルの入力値の組み合わせに合わせて排他的論理和をまとめるように出来る、回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。

なおかつ、デジタルの入力値の組み合わせに対して、デジタルの出力値を一律に決定させるとき、デジタルの入力値と比較するデジタルのデータの値が０なのか、１なのかを発光ダイオードを用いて確認しやすいように出来て、またデジタルの入力値と比較するデジタルのデータの値が０なのか、１なのかの情報を外部への出力できる、回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。

なおかつ、デジタルの入力値の組み合わせに対して、デジタルの出力値を一律に決定させるとき、デジタルの入力値の組み合わせについて一致する条件設定に対して一致していない箇所がどれなのか、一致していない箇所を発光ダイオードを用いて確認しやすいように出来て、また一致していない箇所の情報を外部への出力できる、回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。

なおかつ、回路を作成するための設定内容が書かれたメモリ内の内容を解読することで、回路の作成が可能で非ノイマン型の回路の内容を確認でき、デジタルの入力値に対してデジタルの出力値が一律に決定する回路にて、デジタルの入力値の成立条件を確認する場合や、回路の設計者以外の者が後ほど改良しようと回路を追加したりする場合や、回路を追加したのがどこの箇所かということを、回路を追加した者とは別の者が確認することが可能な回路を提供する。

図１に示す本発明は、デジタル値の１もしくは０の入力値を入力する入力部（１）と、デジタル値の１もしくは０の出力値を出力する出力部（２）を備えた、デジタルの入力値に対して、デジタルの出力値を一律に決定する回路の作成が可能な非ノイマン型の回路である。

図１に示す回路は、入力選択回路部（３）と、比較値選択回路部（４）があり、その次に排他的論理和回路部（５）があり、その次にＯＲ回路組み合わせ回路部（６）があり、その次に否定回路部（７）があり、その次に出力用ＯＲ回路部（８）がある回路の作成が可能な非ノイマン型の回路である。

なお電源電圧のＶｃｃやプラス電圧をデジタル値の１もしくは信号の１もしくはオンもしくはハイ、ＧＮＤ電位や０Ｖをデジタル値の０もしくは信号の０もしくはオフもしくはロウとする。

また、任意の回路に対して選択した、と表現する場合は、選択された回路および回路に接続している配線は、デジタル値の１もしくは信号の１もしくはオンもしくはハイになったことを示す。

図２に示す、１つの例としての回路図について説明する。なお、図１も参照する。

なお、図２は分かりやすく説明するための例えとしての回路図である。

入力選択回路部（３）の中から入力選択回路単体（９）を１つ選択し、比較値選択回路部（４）の中から比較値が１の場合の比較値選択回路単体（１０）を１つ選択し、排他的論理和回路回路部（５）の中から排他的論理和回路単体（１２）を１つ選択し、ＯＲ回路組み合わせ回路部（６）の中からＯＲ回路組み合わせ回路単体（１３）を１つ選択し、否定回路部（７）の中から否定回路単体（１４）を１つ選択し、出力用ＯＲ回路部（８）から出力用ＯＲ回路単体（１５）を１つ選択した場合のデジタルの入力値に対して、デジタルの出力値を一律に決定する回路の作成および回路作成の設定が可能な非ノイマン型の回路の１つの例としての回路図である。次に、この回路の動作について説明する。

入力単体（２０８）から、入力選択回路単体（９）の入力（１６）にデジタル値の１もしくは０が入力される。

入力選択回路単体（９）の出力（１７）からはデジタル値の１もしくは０が出力される。

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）からはデジタル値の１が出力される。

入力選択回路単体（９）の出力（１７）と、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は、排他的論理和回路単体（１２）の２つある入力のそれぞれ片側ずつ（２０、２１）に入力される。

入力選択回路単体（９）の出力（１７）と、排他的論理和回路単体（１２）の片側の入力（２０）は、接続されている。

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）と、排他的論理和回路単体（１２）の残りの片側の入力（２１）は接続されている。

排他的論理和回路単体（１２）に、入力選択回路単体（９）からデジタル値の１が入力された場合は、排他的論理和回路単体（１２）の出力（２２）はデジタル値の０を出力する。

排他的論理和回路単体（１２）に、入力選択回路単体（９）からデジタル値の０が入力された場合は、排他的論理和回路単体（１２）の出力（２２）はデジタル値の１を出力する。

排他的論理和回路単体（１２）の出力（２２）は、ＯＲ回路組み合わせ回路単体（１３）の入力（２３）に接続されている。

ＯＲ回路組み合わせ回路単体（１２）の出力（２４）は否定回路単体（１４）の入力（２５）に接続されている。

否定回路単体（１４）の入力（２５）にデジタル値の１が入力された場合は、否定回路単体（１４）の出力（２６）はデジタル値の０を出力する。

否定回路単体（１４）の入力（２２）にデジタル値の０が入力された場合は、否定回路単体（１４）の出力（２６）はデジタル値の１を出力する。

否定回路単体（１４）の出力（２６）は出力用ＯＲ回路単体（１５）の入力（２７）に接続されている。

出力用ＯＲ回路単体（１５）の入力（２７）にデジタル値の１が入力された場合は、出力用ＯＲ回路単体（１５）の出力（２８）はデジタル値の１を出力し、出力単体（２０９）からデジタル値の１を出力する。

出力用ＯＲ回路単体（１５）の入力（２７）にデジタル値の０が入力された場合は、出力用ＯＲ回路単体（１５）の出力（２８）はデジタル値の０を出力し、出力単体（２０９）からデジタル値の０を出力する。

図３に示す回路構成についての２つ目の例について説明する。なお、図１も参照する。

なお、図３は分かりやすく説明するための例えとしての回路図である。

入力選択回路部（３）の中から入力選択回路単体（９）を３つ選択し、比較値選択回路部（４）の中から比較値が０の場合の比較値選択回路単体（１１）を１つ、比較値が１の場合の比較値選択回路単体（１０）を２つ選択し、排他的論理和回路回路部（５）の中から排他的論理和回路単体（１２）を３つ選択し、ＯＲ回路組み合わせ回路部（６）の中からＯＲ回路組み合わせ回路単体（１３）を３つ選択し、否定回路部（７）の中から否定回路単体（１４）を２つ選択し、出力用ＯＲ回路部（８）から出力用ＯＲ回路単体（１５）を４つ選択した回路である。

入力部（１）の中の１つ目の入力単体（２０８）と、３つの入力選択回路単体（９）の中の、１つ目の入力選択回路単体（９）が選択され接続される。

２つの比較値が１の場合の比較値選択回路単体（１０）の中から、１つ目の比較値が１の場合の比較値選択回路単体（１０）が選択され、１つ目の入力選択回路単体（９）と接続される。

３つの排他的論理和回路単体（１２）の中から、１つ目の排他的論理和回路単体（１２）が選択され、１つ目の入力選択回路単体（９）と、１つ目の比較値が１の場合の比較値選択回路単体（１０）に接続される。

３つのＯＲ回路組み合わせ回路単体（１３）の中から、１つ目のＯＲ回路組み合わせ回路単体（１３）が選択され、１つ目の排他的論理和回路単体（１２）と接続される。

入力部（１）の中の２つ目の入力単体（２０８）と、３つの入力選択回路単体（９）の中のから、２つ目の入力選択回路単体（９）が選択され接続される。

１つの比較値が０の場合の比較値選択回路単体（１１）が選択され、２つ目の入力選択回路単体（９）と接続される。

３つの排他的論理和回路単体（１２）の中から、２つ目の排他的論理和回路単体（１２）が選択れ、２つ目の入力選択回路単体（９）と、１つ目の比較値が０の場合の比較値選択回路単体（１１）に接続される。

３つのＯＲ回路組み合わせ回路単体（１３）の中から、２つ目のＯＲ回路組み合わせ回路単体（１３）が選択され、２つ目の排他的論理和回路単体（１２）と接続される。

入力部（１）の中の３つ目の入力単体（２０８）と、３つの入力選択回路単体（９）の中のから、３つ目の入力選択回路単体（９）が選択され接続される。

２つの比較値が１の場合の比較値選択回路単体（１０）の中から、２つ目の比較値が１の場合の比較値選択回路単体（１０）が選択され、３つ目の入力選択回路単体（９）と接続される。

３つの排他的論理和回路単体（１２）の中から、３つ目の排他的論理和回路単体（１２）が選択され、３つ目の入力選択回路単体（９）と、２つ目の比較値が１の場合の比較値選択回路単体（１０）に接続される。

３つのＯＲ回路組み合わせ回路単体（１３）の中から、３つ目のＯＲ回路組み合わせ回路単体（１３）が選択され、３つ目の排他的論理和回路単体（１２）と接続される。

ＯＲ回路組み合わせ回路部（６）で、１つ目のＯＲ回路組み合わせ回路単体（１３）と、２つ目のＯＲ回路組み合わせ回路単体（１３）はＯＲ回路として選択され接続される。

ＯＲ回路になっている１つ目と２つ目のＯＲ回路組み合わせ回路単体（１３）と、出力用ＯＲ回路部（８）の中の、４つの出力用ＯＲ回路単体（１５）から、２つの出力用ＯＲ回路単体（１５）が選択され接続される。

３つ目のＯＲ回路組み合わせ回路単体（１８）と、出力用ＯＲ回路部（８）の中の、４つの出力用ＯＲ回路単体（１５）から、残りの２つの出力用ＯＲ回路単体（１５）が選択され接続される。

ＯＲ回路になっている１つ目と２つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、２つの出力用ＯＲ回路単体（１５）の中の、１つ目の出力用ＯＲ回路単体（１５）と、３つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、残りの２つの出力用ＯＲ回路単体（１５）の中の、１つ目の出力用ＯＲ回路単体（１５）は、出力用ＯＲ回路部（８）でＯＲ回路として選択され接続し、出力部（２）の中から、出力単体（２０９）が選択され接続する。

ＯＲ回路になっている１つ目と２つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、２つの出力用ＯＲ回路単体（１５）の中の、２つ目の出力用ＯＲ回路単体（１５）と、３つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、残りの２つの出力用ＯＲ回路単体（１５）の中の、２つ目の出力用ＯＲ回路単体（１５）は、出力用ＯＲ回路部（８）でＯＲ回路として選択され接続し、出力部（２）の中から、出力単体（２０９）が選択され接続する。

図４、図２２を用いて、排他的論理和選択設定回路からの出力（２９）に接続している配線（３０）と、入力用排他的論理和選択配線（３１）と、比較値用排他的論理和選択配線（３２）と、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）について説明する。

なお、図４、図２２は分かりやすく説明するための例えとしての回路図である。

排他的論理和選択設定回路からの出力（２９）に接続している配線（３０）は分岐、分配する配線部（３４）に接続されている。

排他的論理和選択設定回路の出力の配線を分岐、分配する配線部（３４）にて、入力用排他的論理和選択配線（３１）と、比較値用排他的論理和選択配線（３２）と、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）は接続されている。

排他的論理和選択設定回路の出力の配線を分岐、分配する配線部（３４）にて、分岐、分配された配線の接続（３５）は、格子状に配置された入力選択回路単体（９）と、ＯＲ回路組み合わせ選択回路単体（１３）と、縦方向に配置されたデジタルの値が０の場合の比較値選択回路単体（１１）と、縦方向に配置されたデジタルの値が１の場合の比較値選択回路単体（１０）に対して、図４の回路図に示すように、上から何番目の列を選択するのかについてが同じになるよう、分岐、分配された配線の接続（３５）になっている。

縦方向と横方向の格子状に並んでいる全ての入力選択回路単体（９）において、複数の入力用排他的論理和選択配線（３１）の中の１つの入力用排他的論理和選択配線（３１）と、横方向の１列全ての入力選択回路単体（９）が接続される。

デジタルの値が０の場合の比較値選択回路単体（１１）とデジタルの値が１の場合の比較値選択回路単体（１０）は１個ずつ横方向に並んで接続されており、横方向に並んで接続されているデジタルの値が０の場合の比較値選択回路単体（１１）とデジタルの値が１の場合の比較値選択回路単体（１０）の２個の比較値選択回路が、２個１組で縦方向に複数並んでいる。複数の比較値用排他的論理和選択配線（３２）の中の１つの比較値用排他的論理和選択配線（３２）と、複数の比較値選択回路の中の１組の比較値選択回路が１対１に対応して接続されている。

縦方向と横方向の格子状に並んでいる全てのＯＲ回路組み合わせ選択回路単体（１３）において、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）と、格子状の横方向の全ての列の中から１列の横方向の全てのＯＲ回路組み合わせ選択回路単体（１３）が接続される。

排他的論理和選択設定回路部（３６）の出力（２９）の複数の横方向の配線の中から、入力用排他的論理和選択配線（３１）と、比較値用排他的論理和選択配線（３２）と、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）は、上から何本目かが同じになるように選択するように配線されている。

排他的論理和選択設定回路部（３６）の出力（２９）の上から１本目の配線を、分岐、分配する配線の接続（３５）により、横方向に３本配線が並べられている中から、上から１本目の入力用排他的論理和選択配線（３１）と、上から１本目の比較値用排他的論理和選択配線（３２）と、上から１本目のＯＲ回路組み合わせ用排他的論理和選択配線（３３）が接続されている。

排他的論理和選択設定回路部（３６）の出力（２９）の上から２本目の配線を分岐、分配する配線部（３４）で分岐、分配された配線の接続（３５）により、横方向に３本配線が並べられている中から、上から２本目の入力用排他的論理和選択配線（３１）と、上から２本目の比較値用排他的論理和選択配線（３２）と、上から２本目のＯＲ回路組み合わせ用排他的論理和選択配線（３３）が接続されている。

排他的論理和選択設定回路（３６）の出力（２９）の上から３本目の配線を分岐、分配する配線部（３４）で分岐、分配された配線の接続（３５）により、横方向に３本配線が並べられている中から、上から３本目の入力用排他的論理和選択配線（３１）と、上から３本目の比較値用排他的論理和選択配線（３２）と、上から３本目のＯＲ回路組み合わせ用排他的論理和選択配線（３３）が接続されている。

また、排他的論理和回路単体（１２）に２つある入力の片側に入力選択回路単体（９）の出力（１７）が接続され、２つある入力の残りの片側にデジタルの値が０の場合の比較値選択回路単体（１１）もしくはデジタルの値が１の場合の比較値選択回路単体（１０）の出力（１８）が接続され、排他的論理和回路単体（１２）の出力（２２）とＯＲ回路組み合わせ選択回路単体（１３）の入力（２３）が接続される。このことから、排他的論理和選択設定回路部（３６）にて、入力選択回路単体（９）と、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）と、ＯＲ回路組み合わせ選択回路単体（１３）が確定して選択される。すなわち、排他的論理和選択回路（３６）にて、入力選択回路単体（９）および、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）および、ＯＲ回路組み合わせ選択回路単体（１３）を通して、間接的に、任意の排他的論理和回路単体（１２）を選択することになる。

なお、図４、図２２の例えでは、排他的論理和選択設定回路からの出力（２９）の数は３つだが、排他的論理和選択設定回路からの出力（２９）の数は任意で良く、例えば６４個でも良く、５１２個でも良い。これに伴い、格子状の入力選択回路単体（９）と、ＯＲ回路組み合わせ選択回路単体（１３）の数も任意で良く、例えば縦方向に６４個と横方向に６４個でも良く、縦方向に５１２個と横方向に５１２個でも良い。デジタル値が１の場合の比較値選択回路単体（１０）もしくはデジタル値が０の場合比較値選択回路単体（１１）と、排他的論理和回路単体（１２）の数も任意で良く、例えば縦方向に６４個でも、５１２個でも良い。

図５を用いて、共通の回路構成について説明する。

図５に示す共通の回路構成は、回路の作成および回路作成の設定が可能な非ノイマン型の回路において、入力選択回路部（３）の中の入力選択回路単体（９）と、比較値選択回路部（４）の、比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）と、ＯＲ回路組み合わせ部（６）の中のＯＲ回路組み合わせ回路単体（１３）と、出力用ＯＲ回路部（１５）の中の出力用ＯＲ回路単体（１５）について、共通となる基本的な回路構成である。

なお、比較値選択回路部（４）の、比較値が０の場合の比較値選択回路単体（１１）は、図５に示す共通の回路構成と一部異なり、Ｖｃｃを接続する箇所にＧＮＤ電位を接続するようになっており、また、ＭＯＳＦＥＴ（５８）は無く配線のみで、常にデジタル値の０を出力するようになっている。比較値が１の場合の比較値選択回路単体（１０）は、図５に示す共通の回路構成と一部異なり、Ｖｃｃを常に接続するようになっており、また、ＭＯＳＦＥＴ（５８）は無く配線のみで、常にデジタル値の１を出力するようになっている。

また、ＯＲ回路組み合わせ部（６）の中のＯＲ回路組み合わせ回路単体（１３）は、図５に示す共通の回路構成と一部異なり、出力を強制的に停止するためのＭＯＳＦＥＴ（１１３）と、ＭＯＳＦＥＴ（１１３）の出力用配線が追加される。

図５と図７から、回路の作成および回路作成の設定を説明する。先ず１つ目の回路設定からの出力（５１）と選択回路部（３７）を接続している配線（３８）にて、１つ目の回路設定で選択された出力（５１）からデジタル値の１が出力されると、格子状に配置された全ての選択回路単体（３９）の中から、１つ目の回路設定で選択された出力（５１）の配線（３８）と接続されている横方向１列の全ての選択回路単体（３９）の中のＭＯＳＦＥＴ（４２）が選択される。

次に、２つ目の別の回路設定からの出力（５２）と選択回路部（３７）を接続している配線（４１）にて、２つ目の別の回路設定で選択された出力（５２）からデジタル値の１が出力されると、格子状に配置された全ての選択回路単体（３９）の中から、２つ目の別の回路設定で選択された出力（５２）の配線（４１）と接続されている縦方向１列の全ての選択回路単体（３９）の中のＭＯＳＦＥＴ（４０）が選択される。

これにより、選択回路部（３７）に格子状に配置されている全ての選択回路単体（３９）において、縦方向１列と、横方向１列が交差する選択回路単体（３９）が１つのみ選択される。

すなわち、全ての選択回路単体（３９）の中から１つの選択回路単体（３９）のみＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）の両方がオンになる。なお、１つの選択回路単体（３９）以外の残りの選択回路単体（３９）はＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）の片側、もしくは両方がオフになる。

すなわち、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中からＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）が同時にオンするのは１つのみである。

ＭＯＳＦＥＴ（４０）のドレイン側はＶｃｃと接続しており、ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）はＡＮＤ接続になっており、ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）のＡＮＤ接続の出力側に回路選択保持回路（４３）のセット入力（４４）がある。

ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）はＡＮＤ接続で、また両方のＭＯＳＦＥＴはオンのため、回路選択保持回路（４３）のセット入力（４４）にデジタル値の１が入力される。

選択回路単体（３９）の中の回路選択保持回路（４３）のセット入力（４４）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（４３）の出力（４５）はオンし、回路選択保持回路（４３）の出力（４５）に接続されているＭＯＳＦＥＴ（４６）はオンする。

回路選択保持回路（４３）の出力（４５）に接続されているＭＯＳＦＥＴ（４６）はオンした後に、回路選択保持回路（４３）のセット入力（４４）に入力されるデジタル値もしくは信号が０もしくはオフになっても回路選択保持回路（４３）の出力（４５）と、出力（４５）に接続しているＭＯＳＦＥＴ（４６）のオンの状態は保持される。

回路選択保持回路（４３）はＲＳフリップフロップ回路でセット入力（４４）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（４３）の出力（４５）のデジタル値の１は保持される。なお、リセット回路の出力（２０５）と、回路選択保持回路（４３）のリセット入力（４７）を接続している配線（４８）から、回路選択保持回路（４３）のリセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（４３）の出力（４５）のデジタル値は０になる。

また、図６に示すように回路選択保持回路（４３）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。なお、フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を抜き取るための配線（５０）が接続されている。

まとめると、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、１つの選択回路単体（３９）が選択され、選択された選択回路単体（３９）の中の回路選択保持回路（４３）のセット入力（４４）にデジタル値の１もしくは信号の１もしくはオンが入力され、回路選択保持回路（４３）の出力（４５）に接続されているＭＯＳＦＥＴ（４６）はオンする。

図５に示す共通の回路構成の選択回路単体（３９）において、回路の作成および回路作成の設定が完了した後に、実際に使用する場合の、選択回路単体（３９）の動作について説明する。

選択回路単体（３９）への出力（６２）と、選択回路単体（３９）の入力（５６）を接続し、選択回路単体（３９）の入力（５６）にデジタル値の１か０かを入力する配線（５７）が接続されている。

選択回路単体（３９）の入力（５６）にデジタル値の１が入力されると、配線（５７）で接続している選択回路単体（３９）のＭＯＳＦＥＴ（５８）はオンになる。

Ｖｃｃと接続している配線（６０）から、ＭＯＳＦＥＴ（５８）のドレイン側にＶｃｃが供給される。

ＭＯＳＦＥＴ（５８）はオンになっており、ＭＯＳＦＥＴ（５８）のソース側にＶｃｃが供給される。すなわち、ＭＯＳＦＥＴ（５８）のソース側は、デジタル値の１になる。

ＭＯＳＦＥＴ（５８）と、ＭＯＳＦＥＴ（４６）はＡＮＤ接続である。なお、ＭＯＳＦＥＴ（４６）は回路選択保持回路（４３）の出力（４５）と接続しており、オンになっている。

このことから、ＭＯＳＦＥＴ（５８）のソース側とＡＮＤ接続しているＭＯＳＦＥＴ（４６）のドレイン側は、デジタル値の１になる。

ＭＯＳＦＥＴ（４６）はオンになっているため、ＭＯＳＦＥＴ（４６）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（４６）のソース側と選択回路単体（３９）の出力（５９）は配線（６１）で接続されている。

ＭＯＳＦＥＴ（４６）のソース側はデジタル値の１になる。

このことから、選択回路単体（３９）の出力（５９）はデジタル値の１になる。

まとめると、実際に使用する場合の選択回路単体（３９）の動作については、選択回路単体（３９）の入力（５６）にデジタル値の１が入力されると、選択回路単体（３９）の出力（５９）はデジタル値の１になる。

次に、選択回路単体（３９）の入力（５６）にデジタル値の０が入力される場合を示す。

選択回路単体（３９）への出力（６２）と、選択回路単体（３９）の入力（５６）を接続し、選択回路単体（３９）の入力（５６）にデジタル値の１か０かを入力する配線（５７）が接続されている。

選択回路単体（３９）の入力（５６）にデジタル値の０が入力されると、選択回路単体（３９）の入力（５６）と接続しているＭＯＳＦＥＴ（５８）はオフになる。

Ｖｃｃと接続している配線（６０）から、ＭＯＳＦＥＴ（５８）のドレイン側にＶｃｃは供給されている。

ＭＯＳＦＥＴ（５８）はオフのため、ＭＯＳＦＥＴ（５８）のソース側にＶｃｃは供給されない。すなわちデジタル値の０になる。

ＭＯＳＦＥＴ（５８）と、ＭＯＳＦＥＴ（４６）はＡＮＤ接続である。なお、ＭＯＳＦＥＴ（４６）は回路選択保持回路（４３）の出力（４５）と接続しオンになっている

ＭＯＳＦＥＴ（５８）のソース側はデジタル値の０ため、ＭＯＳＦＥＴ（５８）のソース側とＡＮＤ接続しているＭＯＳＦＥＴ（４６）のドレイン側はデジタル値の０になる。

ＭＯＳＦＥＴ（４６）はオンになっているが、ＭＯＳＦＥＴ（４６）のドレイン側がデジタル値の０のため、ＭＯＳＦＥＴ（４６）のソース側はデジタル値の０になる。すなわち、選択回路単体（３９）の入力（５６）にデジタル値の０が入力されると、選択回路単体（３９）の出力（５９）はデジタル値の０になる。

図７に例えとして、選択回路部（３７）に格子状に縦方向３列と、横方向３列に配置された全ての選択回路単体（３９）の中から横方向３列の配線（３８）の上から２番目の配線（５３）と、縦方向３列の配線（４１）の左から２番目の配線（５４）にて１つの選択回路単体（５５）が選択されることを図示する。なお、選択回路部（３７）に格子状に縦方向と、横方向に配置された全ての選択回路単体（３９）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。

１つ目の回路設定からの出力（５１）と、選択回路部（３７）を接続している配線（３８）にて、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、上から２番目の横方向の１列の全ての選択回路単体（３９）にデジタル値の１が入力される。

２つ目の別の回路設定からの出力（５２）と、選択回路部（３７）を接続している配線（４１）にて、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、上から２番目の縦方向の１列の全ての選択回路単体（３９）にデジタル値の１が入力される。

選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）において、回路設定からの出力（５１）と２つ目の別の選択回路からの出力（５２）の両方により選択される選択回路単体（３９）は１つのみである。すなわち、図７で示すところの選択回路単体（５５）の１つのみである。

選択回路単体（５５）の回路図は、図５で示す選択回路単体（３９）と同じである。

ＭＯＳＦＥＴ（４６）のソース側と選択回路単体（５５）の出力（５９）は配線（６１）で接続されている。

まとめると、実際に使用する場合の選択回路単体（３９）の動作については、選択回路単体（５５）の入力（５６）にデジタル値の０が入力されると、選択回路単体（３９）の出力（５９）はデジタル値の０になる。

以上が共通の回路構成である選択回路単体（３９）についての説明である。

図８は入力選択回路単体（９）である。

図４、図８、図９、図２２、図２３を用いて、入力選択回路部（３）に格子状に配置された入力選択回路単体（９）について説明する。

排他的論理和選択設定回路部（３６）からの出力（２９）に接続している配線（３０）は分岐、分配する配線部（３４）に接続されており、配線部（３４）にて排他的論理和選択設定回路部（３６）からの出力（２９）と、入力用排他的論理和選択配線（３１）は接続（３５）されている。

排他的論理和選択設定回路部（３６）の出力（２９）から、デジタル値の１が入力用排他的論理和選択配線（３１）へ出力される。

入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）に対して、デジタル値の１が設定された入力用排他的論理和選択配線（３１）と接続している格子状の中の横方向１列の全ての入力選択回路単体（９）にデジタル値の１が入力される。

入力用排他的論理和選択配線（３１）と、入力選択回路単体（９）の中のＭＯＳＦＥＴ（６４）は接続されている。

これにより、デジタル値の１が入力された入力選択回路部（３）の中の横方向１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６４）がオンになる。

次に、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）は配線（６７）で接続されている。

入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）に対して、入力選択設定回路部（６５）で選択された番号の出力（６６）からの配線（６７）で、格子状の中の縦方向の１列の全ての入力選択回路単体（９）へデジタル値の１が入力される。

入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）と、入力選択回路単体（９）の中のＭＯＳＦＥＴ（６８）は接続されている。

このことから、デジタル値の１が入力された入力選択回路部（３）の中の縦方向の１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６８）がオンになる。

入力選択回路部（３）に格子状に配置されている全ての入力選択回路単体（９）において、入力用排他的論理和選択配線（３１）からデジタル値の１が入力された入力選択回路部（３）の中の横方向の１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６４）がオンになる。

なおかつ、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）から、デジタル値の１が入力された入力選択回路単体（９）の中の縦方向１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６８）がオンになる。

入力選択回路部（３）に格子状に配置されている全ての入力選択回路単体（９）において、縦方向１列と、横方向１列が交差する入力選択回路単体（９）のみＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになる。

すなわち、入力選択回路部（３）に格子状に配置されている全ての入力選択回路単体（９）の中から、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになる入力選択回路単体（９）が選択される。

なお、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになっている入力選択回路単体（９）以外の残りの入力選択回路単体（９）は、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の片側、もしくは両方がオフになる。

すなわち入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）が同時にオンする入力選択回路単体（９）のみ選択される。

ＭＯＳＦＥＴ（６４）のドレイン側はＶｃｃと接続しており、ＭＯＳＦＥＴ（６４）はオンなので、ＭＯＳＦＥＴ（６４）のソース側はＶｃｃすなわちデジタル値の１になる。

ＭＯＳＦＥＴ（６４）のソース側とＭＯＳＦＥＴ（６８）のドレイン側は接続されており、ＭＯＳＦＥＴ（６４）ＭＯＳＦＥＴ（６８）はＡＮＤ接続になっており、ＭＯＳＦＥＴ（６８）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（６８）のソース側に回路選択保持回路（６９）のセット入力（７０）が接続されており、回路選択保持回路（６９）のセット入力（７０）にデジタル値の１が入力される。

なお、厳密にはセット入力（７０）に入力される電圧は、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）のオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。

入力選択回路単体（９）の中の回路選択保持回路（６９）のセット入力（７０）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（６９）の出力（７１）はオンし、回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンする。

回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）がオンした後に、回路選択保持回路（６９）のセット入力（７０）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（６９）の出力（７１）と、出力（７１）に接続しているＭＯＳＦＥＴ（７２）のオンの状態は保持される。

回路選択保持回路（６９）はＲＳフリップフロップ回路でセット入力（７０）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（６９）の出力（７１）のデジタル値の１は保持される。また、リセット回路の出力（２０５）と、回路選択保持回路（６９）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（６９）の出力（７１）のデジタル値は０になり、回路選択保持回路（６９）の出力（７１）に接続しているＭＯＳＦＥＴ（７２）はオフになる。なお、図２９に示すリセット回路の回路構成は、入力選択回路部（３）、比較値選択回路部（４）、ＯＲ回路組み合わせ回路部（６）、出力用ＯＲ回路組み合わせ（８）の４つの回路部の中に組み込まれている、全てのリセット回路の、共通の回路構成になっている。

また、回路選択保持回路（６９）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を除去するための配線（５０）が接続されている。なお、図６に示すフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更する回路構成は、入力選択回路部（３）、比較値選択回路部（４）、ＯＲ回路組み合わせ回路部（６）、出力用ＯＲ回路組み合わせ（８）の４つの回路部の中に組み込まれている、全ての回路選択保持回路（６９）の、共通の回路構成になっている。

まとめると、入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになっている選択回路単体（９）が選択され、選択された入力選択回路単体（９）の中の回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンする。

図８と図９を用いて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、選択した入力選択回路単体（９）の動作について説明する。

なお、選択した入力選択回路単体（９）の中の、回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンになっている。

入力部（１）の中の、入力単体（２０８）と、入力選択回路部（３）に格子状に配置されている入力選択回路単体（９）は、入力（１６）への配線（７７）で接続されている。

入力部（１）の中の、入力単体（２０８）から、デジタル値の１が出力されると、入力選択回路部（３）の中の、入力選択回路単体（９）の入力（１６）に、デジタル値の１が入力される。

入力部（１）の中の、入力単体（２０８）から、入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から選択された入力選択回路単体（９）の入力（１６）に、デジタル値の１が入力されると、入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から選択された入力選択回路単体（９）の入力（１６）と接続しているＭＯＳＦＥＴ（７８）はオンになる。

ＭＯＳＦＥＴ（７８）と、回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はＡＮＤ接続になっている。

ＶｃｃとＭＯＳＦＥＴ（７８）のドレイン側を接続している配線（８０）にて、ＭＯＳＦＥＴ（７８）のドレイン側はＶｃｃが供給されている。このときＭＯＳＦＥＴ（７８）がオンになるとＭＯＳＦＥＴ（７８）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（７８）のソース側とＭＯＳＦＥＴ（７２）のドレイン側はＡＮＤ回路で接続されているので、ＭＯＳＦＥＴ（７２）のドレイン側はデジタル値の１になる。

回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンになっており、ＭＯＳＦＥＴ（７２）のドレイン側とソース側は接続されて、ＭＯＳＦＥＴ（７２）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（７２）のソース側と入力選択回路単体（９）の出力（１７）は入力選択回路単体（９）の出力用配線（７９）で接続されている。

入力選択回路単体（９）の出力（１７）はデジタル値の１になる。

入力選択回路単体（９）の出力（１７）は排他的論理和回路部（５）の中の排他的論理和回路単体（１２）の片側の入力（２０）に接続している。

次に、入力選択回路単体（９）の入力（１６）へデジタル値の０が入力される場合を説明する。

入力選択回路単体（９）の入力（１６）へデジタル値の０が入力されると、入力選択回路単体（９）の入力（１６）と接続しているＭＯＳＦＥＴ（７８）はオフになる。

ＭＯＳＦＥＴ（７８）と、回路選択保持回路（６９）の出力（７１）に接続しオンになっているＭＯＳＦＥＴ（７２）はＡＮＤ接続である。

ＶｃｃとＭＯＳＦＥＴ（７８）のドレイン側を接続している配線（８０）にて、ＭＯＳＦＥＴ（７８）のドレイン側はＶｃｃが供給されている。しかし、ＭＯＳＦＥＴ（７８）はオフになっているためＭＯＳＦＥＴ（７８）のソース側はデジタル値の０になる。

ＭＯＳＦＥＴ（７８）のソース側とＭＯＳＦＥＴ（７２）のドレイン側はＡＮＤ回路で接続されいるので、ＭＯＳＦＥＴ（７２）のドレイン側はデジタル値の０になる。

回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンになっているが、ＭＯＳＦＥＴ（７２）のドレイン側はデジタル値の０のため、ＭＯＳＦＥＴ（７２）がオンになってもＭＯＳＦＥＴ（７２）のソース側はデジタル値の０になる。

ＭＯＳＦＥＴ（７２）のソース側と入力選択回路単体（９）の出力（１７）は入力選択回路単体（９）の出力用配線（７９）で接続されている。

入力選択回路単体（９）の出力（１７）はデジタル値の０になる。

入力選択回路単体（９）の出力（１７）は排他的論理和回路部（５）の中の排他的論理和回路単体（１２）の片側の入力（２０）に接続している。

図９に１つの例として、入力選択回路部（３）に格子状に縦方向３列と、横方向３列に配置された全ての入力選択回路単体（９）の中から、排他的論理和選択設定回路（６３）の出力（２９）に接続（３５）している、入力用排他的論理和選択配線（３１）の横方向３列の配線の上から２番目の配線（７５）と、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）の縦方向３列の配線の左から２番目の配線（７６）にて、１つの入力選択回路単体（９）が選択されることを示す。

入力選択回路部（３）の中に格子状に縦方向と、横方向に配置された全ての入力選択回路単体（９）の中から、入力用排他的論理和選択配線（３１）の横方向３列の配線の上から２番目の配線（７５）と接続されている横方向１列の全ての入力選択回路単体（３９）が選択される。

入力選択設定回路部（６５）の出力（６６）と、入力選択回路部（３）を接続している配線（６７）の、縦方向３列の配線の左から２番目の配線（７６）と接続されている縦方向の１列の全ての入力選択回路単体（９）が選択される。

入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から、入力用排他的論理和選択配線（３１）の中の１つの入力用排他的論理和選択配線（７５）および、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）の中の１つの配線（７６）の両方により、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになる入力選択回路単体（９）が選択される。

なお、入力選択回路部（３）に縦方向と横方向に格子状に配置される入力選択回路単体（９）について、縦方向と横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。図９に示す縦方向３列で横方向３列の回路はあくまでも回路の説明をわかりやすくするための１例である。図４１に１例として縦方向８列で横方向８列の回路を示す。

図４、図１０、図１１、図２２、図２４を用いて、比較値選択回路部（４）について説明する。

図１０に示すように、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）はそれぞれ１個ずつ横方向に並んで接続されている。

排他的論理和選択設定回路（３６）からの出力（２９）に接続している配線（３０）から分岐、分配する配線部（３４）にて、排他的論理和選択設定回路からの出力（２９）と比較値用排他的論理和選択配線（３２）は接続（３５）されている。

先ず、排他的論理和選択設定回路部（３６）の出力（２９）の中から選択した、比較値用排他的論理和選択配線（３２）にデジタル値の１が出力される。

選択された比較値用排他的論理和選択配線（３２）と接続している、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）に、デジタル値の１が入力される。

比較値用排他的論理和選択配線（３２）と、比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７３）は接続されている。

これにより、デジタル値の１が入力された比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７３）がオンになる。

ＭＯＳＦＥＴ（７３）のドレイン側は、Ｖｃｃと接続されている。

比較値用排他的論理和選択配線（３２）と、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）は接続されている。

これにより、デジタル値の１が入力された比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）がオンになる。

ＭＯＳＦＥＴ（７４）のドレイン側は、Ｖｃｃと接続されている。

次に、比較値選択設定回路部（８１）の出力と比較値選択回路部（４）の接続について説明する。

比較値選択設定回路部（８１）の出力は２種類ある。

１つ目の比較値選択設定回路部（８１）の出力は、設定される比較値がデジタル値の０の場合に、デジタル値の１になる出力（８２）である。

２つ目の比較値選択設定回路部（８１）の出力は、設定される比較値がデジタル値の１の場合に、デジタル値の１になる出力（８３）である。

比較値選択設定回路部（８１）の出力は２種類あり、比較値選択回路部（４）を接続している配線も２種類ある。

１つ目の配線は、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の０の場合に、出力がデジタル値の１になる出力（８２）と、比較値選択回路部（４）の中の、比較値が０の場合の比較値選択回路単体（１１）を接続している配線（８４）である。

２つ目の配線は、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の１の場合に、出力がデジタル値の１になる出力（８３）と、比較値選択回路部（４）の中の、比較値が１の場合の比較値選択回路単体（１０）を接続している配線（８５）である。

先ず、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の０の場合を説明する。

比較値選択回路部（４）に配置された、比較値が０の場合の比較値選択回路単体（１１）と接続している配線（８４）は、縦方向の１列の全ての、比較値が０の場合の比較値選択回路単体（１１）と接続されている。

比較値選択設定回路部（８１）で設定される比較値が、デジタル値の０の場合に、出力がデジタル値の１になる、出力（８２）と配線（８４）により、縦方向の１列の全ての、比較値が０の場合の比較値選択回路単体（１１）にデジタル値の１が入力される。

縦方向の１列の全ての、比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（８６）はオンになる。

なお、ＭＯＳＦＥＴ（８６）のドレイン側はＶｃｃと接続しているため、ＭＯＳＦＥＴ（８６）のソース側はデジタル値の１になっている。

比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（８６）のソース側とＭＯＳＦＥＴ（７３）のドレイン側は接続されており、ＭＯＳＦＥＴ（８６）とＭＯＳＦＥＴ（７３）はＡＮＤ接続になっているため、ＭＯＳＦＥＴ（７３）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（７３）のソース側は回路選択保持回路（８８）のセット入力（８９）に接続されており、回路選択保持回路（８８）の出力（９０）はオンになる。

回路選択保持回路（８８）の出力（９０）と接続されているＭＯＳＦＥＴ（９１）もオンになる。

ＭＯＳＦＥＴ（９１）のドレイン側はＧＮＤ電位と接続（６３）されており、ＭＯＳＦＥＴ（９１）のソース側は、比較値が０の場合の比較値選択回路単体の出力（１９）になっており、比較値が０の場合の比較値選択回路単体（１１）の出力（１９）は０になる。

比較値が０の場合の比較値選択回路単体（１１）の出力（１９）は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（２０）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。

次に、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の１の場合を説明する。

比較値選択回路部（４）に配置された、比較値が１の場合の比較値選択回路単体（１０）と接続している配線（８５）は、縦方向の１列の全ての、比較値が１の場合の比較値選択回路単体（１０）と接続されている。

比較値選択設定回路部（８１）で設定される比較値が、デジタル値の１の場合に、出力がデジタル値の１になる、出力（８３）と配線（８５により、、縦方向の１列の全ての、比較値が１の場合の比較値選択回路単体（１０）にデジタル値の１が入力される。

縦方向の１列の全ての、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（８７）はオンになる。

なお、比較値用排他的論理和選択配線（３２）と、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）は接続されており、比較値用排他的論理和選択配線（３２）にデジタル値の１が入力されているため、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）はオンになっており、ＭＯＳＦＥＴ（７４）のドレイン側はＶｃｃと接続しているため、ＭＯＳＦＥＴ（７４）のソース側はデジタル値の１になっている。

比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）のソース側とＭＯＳＦＥＴ（８７）のドレイン側は接続されており、ＭＯＳＦＥＴ（７４）とＭＯＳＦＥＴ（８７）はＡＮＤ接続になっているため、ＭＯＳＦＥＴ（８７）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（８７）のソース側は回路選択保持回路（９２）のセット入力（９３）に接続されており、回路選択保持回路（９２）の出力（９４）はオンになる。

回路選択保持回路（９２）の出力（９４）と接続されているＭＯＳＦＥＴ（９５）もオンになる。

ＭＯＳＦＥＴ（９５）のドレイン側はＶｃｃと接続されており、ＭＯＳＦＥＴ（９５）のソース側は、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）になっており、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は１になる。

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（２０）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。なお、比較値が０の比較値選択回路単体（１１）については、比較値が０の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７４）はオンでＭＯＳＦＥＴ（８６）はオフのため、回路選択保持回路（８８）のセット入力（８９）はオフである。回路選択保持回路（８８）の出力（９０）と接続しているＭＯＳＦＥＴ（９１）もオフである。

回路選択保持回路（９２）の出力（９４）に接続されているＭＯＳＦＥＴ（９５）がオンした後に、回路選択保持回路（９２）のセット入力（９３）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（９２）の出力（９４）と、出力（９４）に接続しているＭＯＳＦＥＴ（９５）のオンの状態は保持される。なお、リセット回路の出力（２０５）と、回路選択保持回路（８８）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（９２）の出力（９４）のデジタル値は０になり、回路選択保持回路（８８）の出力（９４）に接続しているＭＯＳＦＥＴ（９５）はオフになる。

図１１に例として、比較値選択回路部（４）の中に、縦方向１列目に比較値が０の場合の比較値選択回路単体（１１）が３個配置され、縦方向２列目に比較値が１の場合の比較値選択回路単体（１０）が３個配置されていることを示す。

図１１は比較値選択回路部（４）の中に、比較値が０の場合の比較値選択回路単体（１１）が３個、比較値が１の場合の比較値選択回路単体（１０）が３個配置された回路を示した１つの例である。

なお、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の数は任意で良く、比較値が０の場合の比較値選択回路単体（１１）が６４個で、比較値が１の場合の比較値選択回路単体（１０）が６４個でも良く、比較値が０の場合の比較値選択回路単体（１１）が２５６個で、比較値が１の場合の比較値選択回路単体（１０）が２５６個でも良い。

図１１を用いた例えを説明する。比較値選択回路部（４）の中に、縦方向１列目に比較値が０の場合の比較値選択回路単体（１１）が３個配置され、縦方向２列目に比較値が１の場合の比較値選択回路単体（１０）が３個配置されている回路において、３つある比較値用排他的論理和選択配線（３２）の上から２つ目の比較値用排他的論理和選択配線（９６）がデジタル値の１の場合、ＭＯＳＦＥＴ（７３）とＭＯＳＦＥＴ（７４）がオンになり、なおかつ比較値選択設定回路部（８１）にて、比較値としてデジタル値の０が選択された場合に、デジタル値の１を供給する配線（８４）により、ＭＯＳＦＥＴ（８６）がオンになる。なお、比較値選択設定回路部（８１）にて、比較値としてデジタル値の１は選択しないこととする。

比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７３）とＭＯＳＦＥＴ（８６）がオンになり、比較値が０の場合の比較値選択回路単体（１１）の中の回路選択保持回路（８８）のセット入力（８９）はオンになる。回路選択保持回路（８８）の出力（９０）と接続しているＭＯＳＦＥＴ（９１）もオンになる。

比較値が１の比較値選択回路単体（１０）については、比較値が１の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）はオンでＭＯＳＦＥＴ（８７）はオフのため、回路選択保持回路（９２）のセット入力（９３）はオフである。回路選択保持回路（９２）の出力（９４）と接続しているＭＯＳＦＥＴ（９５）もオフである。

すなわち、図１１に示すように、比較値選択回路部（４）の中に、縦方向１列目に比較値が０の場合の比較値選択回路単体（１１）が３個配置され、縦方向２列目に比較値が１の場合の比較値選択回路単体（１０）が３個配置されている回路において、全ての回路の中から、１つの比較値が０の場合の比較値選択回路単体（１１）のみ選択される。

回路選択保持回路（８８）の出力（９０）に接続されているＭＯＳＦＥＴ（９１）がオンした後に、回路選択保持回路（８８）のセット入力（８９）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（８８）の出力（９０）と、出力（９０）に接続しているＭＯＳＦＥＴ（９１）のオンの状態は保持される。

回路選択保持回路（８８）はＲＳフリップフロップ回路でセット入力（８９）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（８８）の出力（９０）のデジタル値の１は保持される。なお、リセット回路の出力（２０５）と、回路選択保持回路（８８）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（８８）の出力（９０）のデジタル値は０になり、回路選択保持回路（８８）の出力（９０）に接続しているＭＯＳＦＥＴ（９１）はオフになる。

なお、厳密にはセット入力（８９）に入力される電圧は、ＭＯＳＦＥＴ（７３）とＭＯＳＦＥＴ（８６）がオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。

また、回路選択保持回路（８８）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を除去するための配線（５０）が接続されている。

回路選択保持回路（９２）はＲＳフリップフロップ回路でセット入力（９３）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（９２）の出力（９４）のデジタル値の１は保持される。なおリセット回路と回路選択保持回路（６９）のリセット入力（４７）を接続している配線（４８）からリセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（９２）の出力（９４）のデジタル値は０になり、回路選択保持回路（９２）の出力（９４）に接続しているＭＯＳＦＥＴ（９５）はオフになる。

なお、厳密にはセット入力（９３）に入力される電圧は、ＭＯＳＦＥＴ（７４）とＭＯＳＦＥＴ（８７）がオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。

また、回路選択保持回路（９２）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を除去するための配線（５０）が接続されている。

図４、図１２、図２２に示す排他的論理和回路部（５）について説明する。

排他的論理和回路単体（１２）の入力は２つある。

入力選択回路単体（９）からの出力（１７）と、排他的論理和回路単体（１２）の片側の入力（２０）と接続する。なお、図に示す、排他的論理和回路単体（１２）の数は任意で良く、６４個でも、５１２個でも良い。

比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）、もしくは比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）と、排他的論理和回路単体（１２）の残りの片側の入力（２１）を接続する。

比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）、もしくは比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）と、入力選択回路単体（９）からの出力（１７）が一致した場合は、排他的論理和回路単体（１２）はデジタル値の０を出力し、不一致はデジタル値の１を出力する。

なお、図４、図１２、図２２は、排他的論理和回路単体（１２）が３個のみの場合の例を示す。

なお、排他的論理和選択設定回路部（３６）からの出力（２９）の配線を分岐、分配する配線部（３４）の接続（３５）にて、比較値用排他的論理和選択配線（３２）と入力用排他的論理和選択配線（３１）は分岐、分配されて配線接続している。

入力用排他的論理和選択配線（３１）から入力選択回路単体（９）が確定して選択される。

また、入力選択回路単体（９）からの出力（１７）は、排他的論理和回路単体（１２）に２つある入力の片側の入力（２０）に接続している。

比較値用排他的論理和選択配線（３２）から、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）が確定して選択される。

また、比較値が０の場合の比較値選択回路単体（１１）の出力（１９）もしくは、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）と、入力選択回路単体（９）の出力（１７）は、排他的論理和回路単体（１２）に２つある入力の残りの片側の入力（２１）に接続している。

これらのことから、排他的論理和選択設定回路部（３６）にて、入力選択回路単体（９）と、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）が確定して選択されるので、排他的論理和選択回路（３６）にて、入力選択回路単体（９）および、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）を通して、間接的に、任意の排他的論理和回路単体（１２）を選択することが可能である。

このことから、個別の排他的論理和回路単体（１２）を複数個選ぶ回路の場合、個別の排他的論理和回路単体（１２）どうしを回路図上ばらばらではなく、隣どうしに並べる事が可能となる。

個別の排他的論理和回路単体（１２）を隣どうしに並べる事が出来るため、回路図を理解しやすいように整理することが可能になる。

排他的論理和回路単体（１２）に入力される比較値については、比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）はデジタル値の０であり、比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）はデジタル値の１である。

なお、排他的論理和回路単体（１２）の入力側の比較値がデジタル値の０なのか、デジタル値の１なのかを発光ダイオード（９７）を用いて確認でき、なおかつ外部への信号の出力（９８）ができる。

比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）はデジタル値の０のため、出力（１９）と接続されているＭＯＳＦＥＴ（９９）はオフになり、発光ダイオード（９７）もオフで、外部への信号の出力（９８）もオフになる。

比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）はデジタル値の１のため、出力（１８）と接続されているＭＯＳＦＥＴ（９９）はオンになり、発光ダイオード（９７）もオンで、外部への信号の出力（９８）もオンになる。

このことから、比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）がオンなのかどうかを発光ダイオード（９７）を用いて確認ができ、なおかつ外部へ信号の出力（９８）ができる。

排他的論理和回路単体（１２）からの出力（２２）がデジタル値の０の場合、出力（２２）と接続されているＭＯＳＦＥＴ（１００）はオフになり、発光ダイオード（１０１）もオフで、外部への信号の出力（１０２）もオフになる。

排他的論理和回路単体（１２）からの出力（２２）がデジタル値の１の場合、出力（２２）と接続されているＭＯＳＦＥＴ（１００）はオンになり、発光ダイオード（１０１）もオンで、外部への信号の出力（１０２）もオンになる。

このことから、排他的論理和回路単体（１２）からの出力（２２）がデジタル値の１なのかどうかを発光ダイオード（１０１）を用いて確認ができ、なおかつ外部へ信号の出力（１０２）ができる。

複数の排他的論理和選択回路部（１２）から出力（２２）したデジタル値の１もしくはデジタル値の０を、ＯＲ回路組み合わせ回路部（６）へ入力する。

図４、図１３、図１４、図２２、図２５に示す、ＯＲ回路組み合わせ回路単体（１３）について説明する。

先ず、排他的論理和選択設定回路部（３６）からの出力（２９）で、選択したＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）にデジタル値の１が出力される。

なお、排他的論理和選択設定回路部（３６）からの出力（２９）に接続している配線（３０）は分岐、分配する配線部（３４）に接続されており、配線部（３４）にて排他的論理和選択設定回路（６３）からの出力（２９）と、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）は接続（３５）されている。

ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、デジタル値の１が設定された、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と接続している、横方向１列の全ての、ＯＲ回路組み合わせ回路単体（６）にデジタル値の１が入力される。

ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と、ＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０３）は接続されている。

これにより、デジタル値の１が入力されたＯＲ回路組み合わせ回路部（６）の中の横方向１列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０３）がオンする。

次に、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）とＯＲ回路組み合わせ回路部（６）を接続している配線（１０６）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）に対して、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で選択される、縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）へデジタル値の１が入力される。

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）とＯＲ回路組み合わせ回路部（６）を接続している配線（１０７）と、ＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０８）は接続されている。

このことから、デジタル値の１が入力されたＯＲ回路組み合わせ回路単体（１３）の中の縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０８）がオンする。

ＯＲ回路組み合わせ回路部（６）に格子状に配置されている全てのＯＲ回路組み合わせ回路単体（１３）において、デジタル値の１が入力された、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と接続している、横方向１列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０３）はオンし、なおかつ、デジタル値の１が入力された、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）と接続している、縦方向の１列の列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０８）がオンになる。

ＯＲ回路組み合わせ回路部（６）に格子状に配置されている全てのＯＲ回路組み合わせ回路単体（１３）において、横方向１列と、縦方向の１列が交差するＯＲ回路組み合わせ回路単体（１３）が選択される。

すなわち、ＯＲ回路組み合わせ回路部（６）に格子状に配置されている全てのＯＲ回路組み合わせ回路単体（１３）の中から、選択されたＯＲ回路組み合わせ回路単体（１３）のみ、ＭＯＳＦＥＴ（１０３）とＭＯＳＦＥＴ（１０８）の両方がオンになる。

なお、選択されたＯＲ回路組み合わせ回路単体（１３）以外の、残りのＯＲ回路組み合わせ回路単体（１３）は、ＭＯＳＦＥＴ（１０３）とＭＯＳＦＥＴ（１０８）の片側、もしくは両方がオフになる。

すなわちＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、ＭＯＳＦＥＴ（１０３）とＭＯＳＦＥＴ（１０８）が同時にオンするのは、選択されたＯＲ回路組み合わせ回路単体（１３）のみである。

なお、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で、縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）を選択するとき、選択をそのままで変更せずに固定し、排他的論理和選択設定回路部（３６）からの出力（２９）を複数設定すると、縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）の中から、複数のＯＲ回路組み合わせ回路単体（１３）が選択される。

選択された複数のＯＲ回路組み合わせ回路単体（１３）の出力（２４）は、同じ１本の縦方向のＯＲ回路組み合わせ回路単体の出力用配線（１１９）に出力される。

選択された複数のＯＲ回路組み合わせ回路単体（１３）の出力（２４）のどれか１つでも出力がデジタル値の１の場合、他のＯＲ回路組み合わせ回路単体（１３）の出力（２４）が全て０でも、選択された複数のＯＲ回路組み合わせ回路単体（１３）全体の出力（２４）はデジタル値の１となる。すなわち、複数のＯＲ回路組み合わせ回路単体（１３）のＯＲ回路が作成される。

なお、別のＯＲ回路組み合わせ回路単体（１３）を用いたＯＲ回路を作成するときには、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）にて、選択する縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）を変更し、変更後はそのまま固定し、排他的論理和選択設定回路部（３６）からの出力（２９）を複数設定すると、別のＯＲ回路組み合わせ回路単体（１３）を用いたＯＲ回路を作成できる。

ＶｃｃとＭＯＳＦＥＴ（１０８）のドレイン側は接続しており、ＭＯＳＦＥＴ（１０８）のソース側はＭＯＳＦＥＴ（１０３）のドレイン側と接続している。

ＭＯＳＦＥＴ（１０８）とＭＯＳＦＥＴ（１０３）はＡＮＤ接続になっている。

ＭＯＳＦＥＴ（１０３）のソース側に回路選択保持回路（１０９）のセット入力（１１０）が接続されている。

このことから、回路選択保持回路（１０９）のセット入力（１１０）にデジタル値の１もしくは信号の１もしくはオンが入力される。

なお、厳密には回路選択保持回路（１０９）のセット入力（１１０）に入力される電圧は、ＭＯＳＦＥＴ（１０８）とＭＯＳＦＥＴ（１０３）がオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。

ＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）のセット入力（１１０）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（１０９）の出力（１１１）はオンし、回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）はオンする。

また、回路選択保持回路（１０９）の出力（１１１）と接続しているＭＯＳＦＥＴ（１１３）もオンになる。このＭＯＳＦＥＴ（１１３）は否定回路単体（１４）の出力を強制的にオフにするＭＯＳＦＥＴ（２０７）に接続されている。

回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）がオンした後に、回路選択保持回路（１０９）のセット入力（１１０）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（１０９）の出力（１１１）と、回路選択保持回路（１０９）の出力（１１１）に接続しているＭＯＳＦＥＴ（１１２）と、ＭＯＳＦＥＴ（１１３）のオンの状態は保持される。

回路選択保持回路（１０９）はＲＳフリップフロップ回路でセット入力（１１０）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１０９）の出力（１１１）のデジタル値の１は保持される。なおリセット回路の出力（２０５）と、回路選択保持回路（１０９）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（１０９）の出力（１１１）のデジタル値は０になり、回路選択保持回路（１０９）の出力（１１１）に接続しているＭＯＳＦＥＴ（１１２）と、出力を強制的にオフにするＭＯＳＦＥＴ（１１３）はオフになる。

また、回路選択保持回路（１０９）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（２４）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（２４）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（２４）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（２４）のゲート側はフローティングゲート内の電荷を除去するための配線（２５）が接続されている。

まとめると、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から選択された、ＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）と、出力を強制的にオフにするＭＯＳＦＥＴ（１１３）はオンする。

図１３と図１４を用いて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、選択したＯＲ回路組み合わせ回路単体（１３）の動作について説明する。

排他的論理和回路単体（１２）の出力（２２）と、選択されたＯＲ回路組み合わせ回路単体（１３）の入力（２３）が、配線（１１７）にて接続されている。

先ず、排他的論理和回路単体（１２）の出力（２２）がデジタル値の１の場合、ＯＲ回路組み合わせ回路単体（１３）の入力（２３）にデジタル値の１が入力される。

ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）にデジタル値の１が入力されると、ＯＲ回路組み合わせ回路単体（１３）の入力（２３）と接続しているＭＯＳＦＥＴ（１１８）はオンになる。

ＭＯＳＦＥＴ（１１８）と、回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）はＡＮＤ接続になっている。

ＭＯＳＦＥＴ（１１８）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１１８）のドレイン側にはＶｃｃが供給されている。このときＭＯＳＦＥＴ（１１８）がオンになるとＭＯＳＦＥＴ（１１８）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（１１８）のソース側と接続しているＭＯＳＦＥＴ（１１２）のドレイン側もデジタル値の１になり、また、ＭＯＳＦＥＴ（１１２）はオンになっているので、ＭＯＳＦＥＴ（１１２）のソース側もデジタル値の１になる。

ＭＯＳＦＥＴ（１１２）のソース側とＯＲ回路組み合わせ回路単体（１３）の出力（２４）はＯＲ回路組み合わせ回路単体（１３）の出力用配線（１１９）で接続されているため、ＯＲ回路組み合わせ回路単体（１３）の出力（２４）はデジタル値の１になる。

次に、排他的論理和回路単体（１２）の出力（２２）がデジタル値の０の場合、ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）にデジタル値の０が入力される。

ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）にデジタル値の０が入力されると、ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）と接続しているＭＯＳＦＥＴ（１１８）はオフになる。

ＭＯＳＦＥＴ（１１８）と、回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）はＡＮＤ接続になっている。

ＭＯＳＦＥＴ（１１８）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１１８）のドレイン側にはＶｃｃが供給されている。しかし、ＭＯＳＦＥＴ（１１２）はオフになっているためＭＯＳＦＥＴ（１１８）のソース側はデジタル値の０になる。

ＭＯＳＦＥＴ（１１８）のソース側と接続しているＭＯＳＦＥＴ（１１２）のドレイン側もデジタル値の０になる。。

ＭＯＳＦＥＴ（１１２）はオンになっているため、ＭＯＳＦＥＴ（１１２）のソース側もデジタル値の０になる。

ＭＯＳＦＥＴ（１１２）のソース側とＯＲ回路組み合わせ回路単体（１３）の出力（２４）はＯＲ回路組み合わせ回路単体（１３）の出力用配線（１１９）で接続されている。

このため、ＯＲ回路組み合わせ回路単体（１３）の出力（２４）はデジタル値の０になる。

図１５に例えとして、ＯＲ回路組み合わせ回路部（６）に格子状に縦方向３列と、横方向３列に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、ＯＲ回路組み合わせ回路設定回路部（１０４）からの出力（１０５）とＯＲ回路組み合わせ回路部（６）を接続している配線（１０７）の縦方向３列の配線の左から１番目の配線（１０６）と、排他的論理和選択設定回路部（３６）の出力（２９）に接続（３５）している、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）の横方向３列の配線の上から１番目（１１４）と、２番目の配線（１１５）にて、２個のＯＲ回路組み合わせ回路単体（１３）が選択されることを図示する。

なお、ＯＲ回路組み合わせ部（６）に格子状に縦方向と、横方向に配置された全てのＯＲ回路組み合わせ回路単体（１３）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。

ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値は、単体もしくは複数選択したＯＲ回路組み合わせ回路単体（１３）の出力が全てデジタル値の０の場合はデジタル値の０を出力する。

ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値は、単体もしくは複数選択したＯＲ回路組み合わせ回路単体（１３）の出力が１つでもデジタル値の１がある場合はデジタル値の１を出力する。

このことから、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から選択された複数のＯＲ回路組み合わせ回路単体（１３）で作成される回路はＯＲ回路になっていることを示す。

図１３、図１４、図１５、図１６に示す否定回路部（７）について説明する。

ＯＲ回路組み合わせ回路単体（１３）の出力（２４）は否定回路部（７）の中の否定回路単体（１４）の入力（２５）に、ＯＲ回路組み合わせ回路単体の出力用配線（１１９）で接続されている。

回路選択保持回路（１０９）の出力（１１１）と接続しているＭＯＳＦＥＴ（１１３）は、回路選択保持回路（１０９）の出力（１１１）がオンを保持している間は、オンになっている。

ＭＯＳＦＥＴ（１１３）は否定回路単体（１４）の出力を強制的にオフにするＭＯＳＦＥＴ（２０７）のゲートに接続されている。

ＯＲ回路組み合わせ部（６）の出力は、否定回路単体（１４）へ入力するように接続されており、単体もしくは複数の個別の否定回路単体（１４）から出力したデジタル値である１もしくは０をＯＲ回路の構成になっている出力組み合わせ回路部（８）へ入力するように接続されている。

なお、ＯＲ回路組み合わせ回路部（６）にてＯＲ回路が作成された後、単体もしくは複数のＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）が異常により、全てオフになった場合、ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値は常時０となる。

ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値が常時０となると、ＯＲ回路組み合わせ回路部（６）の出力と接続している個別の否定回路単体（１４）の入力に、デジタル値の０が常時入力になる。

すなわち、否定回路単体（１４）に、デジタル値の０が常時入力になると、否定回路単体（１４）からの出力は常時オンになる。

これを回避するために回路選択保持回路（１０９）の出力（１１１）に接続されたＭＯＳＦＥＴ（１１３）が、個別の否定回路単体（１４）の出力とＡＮＤ接続された、強制的にオフにするＭＯＳＦＥＴ（２０７）のゲートに接続されていることにより、回路選択保持回路（１０９）が何らかの異常により全てオフになった場合は、ＭＯＳＦＥＴ（１１３）とＭＯＳＦＥＴ（２０７）がオフになり、個別の否定回路単体（１４）の出力が強制的に遮断され個別の否定回路単体（１４）の出力のデジタル値は強制的に０になる回路になっている。

ＭＯＳＦＥＴ（１１３）のドレイン側はＶｃｃと接続されており、ソース側は否定回路単体（１４）の出力とＡＮＤ接続され、否定回路単体（１４）の出力を強制的にオフにするＭＯＳＦＥＴ（２０７）のゲートに配線（１２０）で接続されている。

回路選択保持回路（１０９）が何らかの異常により全てオフになった場合は、回路選択保持回路（１０９）の出力（１１１）に接続されたＭＯＳＦＥＴ（１１３）は全てオフになり、ＭＯＳＦＥＴ（１１３）のソース側もオフになり、個別の否定回路単体（１４）の出力とＡＮＤ接続されたＭＯＳＦＥＴ（２０７）もオフになる。

否定回路単体（１４）の出力とＭＯＳＦＥＴ（２０７）はＡＮＤ接続されているため、ＭＯＳＦＥＴ（２０７）がオフになると、否定回路単体（１４）の出力が強制的に遮断され、否定回路単体（１４）の出力のデジタル値は強制的に０になる。

まとめると、否定回路単体（１４）の出力のデジタル値は、ＯＲ回路組み合わせ回路部（６）で格子状に配置されたＯＲ回路組み合わせ回路単体（１３）の中から、選択された１個もしくは複数のＯＲ回路組み合わせ回路単体（１３）において、１個もしくは複数のＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）が全てオフになった場合は、ＭＯＳＦＥＴ（２０７）により強制的にデジタル値の０、すなわちオフになる。

図１５、図１６、図２６、図２７に示す、出力用ＯＲ回路組み合わせ回路単体（１５）について説明する。

先ず、出力用ＯＲ回路設定回路部（１２１）の出力（１２２）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２３）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）にデジタル値の１が入力される。

出力用ＯＲ回路設定回路部（１２１）の出力（１２２）と、出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２４）は、接続されている。

これにより、デジタル値の１が入力された、出力用ＯＲ回路組み合わせ回路部（８）の中の、縦方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２４）がオンする。

次に、出力回路用設定回路部（１２５）の出力（１２６）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２７）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）に対して、横方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）へデジタル値の１が入力される。

出力回路用設定回路部（１２５）の出力（１２６）と、出力用ＯＲ回路組み合わせ回路部（８）の中の、横方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２８）は接続されている。

これにより、デジタル値の１が入力された出力用ＯＲ回路組み合わせ回路部（８）の中の、縦方向の１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２８）がオンする。

まとめると、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置されている全ての出力用ＯＲ回路組み合わせ回路単体（１５）において、出力用ＯＲ回路設定回路部（１２１）からデジタル値の１が入力された、出力用ＯＲ回路組み合わせ回路部（８）の中の縦方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２４）がオンする。

また、デジタル値の１が入力された出力用ＯＲ回路組み合わせ回路部（８）の中の、横方向１列の列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２８）もオンになる。

このことから、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置されている全ての出力用ＯＲ回路組み合わせ回路単体（１５）において、縦方向１列と、横方向１列が交差する出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

すなわち、ＯＲ回路組み合わせ回路部（８）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１５）の中からＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）が同時にオンするのは、選択されたＯＲ回路組み合わせ回路単体（１５）のみである。

なお、選択された出力用ＯＲ回路組み合わせ回路単体（１５）以外の、残りの出力用ＯＲ回路組み合わせ回路単体（１５）はＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）の片側、もしくは両方がオフになる。

なお、出力回路用設定回路部（１２５）の出力（１２６）による、出力用ＯＲ回路組み合わせ回路単体（１５）の選択を固定し、出力用ＯＲ回路設定回路部（１２１）の出力（１２２）による、出力用ＯＲ回路組み合わせ回路単体（１５）の選択を複数にすると、横１列の出力用ＯＲ回路組み合わせ回路単体（１５）中から、複数の出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。すなわち、出力用ＯＲ回路組み合わせ回路単体（１５）についてＯＲ回路が作成できる。

ＭＯＳＦＥＴ（１２４）のドレイン側はＶｃｃと接続しており、ＭＯＳＦＥＴ（１２４）のソース側とＭＯＳＦＥＴ（１２８）のドレイン側は接続されている。

ＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）はＡＮＤ接続になっており、ＭＯＳＦＥＴ（１２８）のソース側に回路選択保持回路（１２９）のセット入力（１３０）が接続されている。

このことから、回路選択保持回路（１２９）のセット入力（１３０）にデジタル値の１もしくは信号の１もしくはオンが入力される。

なお、厳密にはセット入力（１３０）に入力される電圧は、ＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）のオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。

出力用ＯＲ回路組み合わせ回路単体（１５）の中の回路選択保持回路（１２９）のセット入力（１３０）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（１２９）の出力（１３１）はオンし、回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）はオンする。

回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）がオンした後に、回路選択保持回路（１２９）のセット入力（１３０）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（１２９）の出力（１３１）と、出力（１３１）に接続しているＭＯＳＦＥＴ（１３２）のオンの状態は保持される。

回路選択保持回路（１２９）はＲＳフリップフロップ回路でセット入力（１３０）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１２９）の出力（１３０）のデジタル値の１は保持される。なおリセット回路（１４４）と回路選択保持回路（１２９）のリセット入力（４７）に接続している配線（４８）からリセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１２９）の出力（１３１）のデジタル値は０になる。

また、回路選択保持回路（１２９）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（２４）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（２４）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（２４）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（２４）のゲート側はフローティングゲート内の電荷を除去するための配線（２５）が接続されている。

まとめると、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から選択された、出力用ＯＲ回路組み合わせ回路単体（１５）の中の回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３１）はオンする。

図１５と図１６を用いて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、選択した出力用ＯＲ回路組み合わせ回路単体（１５）の動作について説明する。

否定回路単体（１４）の出力（２６）と、選択された出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）が、配線（１３５）にて接続されている。なお、否定回路単体（１４）の出力（２６）とＡＮＤ接続されている、強制的にオフにするＭＯＳＦＥＴ（２０７）は、ＯＲ回路組み合わせ回路部（６）の中の回路選択保持回路（１０９）は正常で、強制的にオフにするＭＯＳＦＥＴ（２０７）はオンになっていることとする。

先ず、否定回路単体（１４）の出力（２６）がデジタル値の１の場合の説明をする。

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の１が入力される。

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の１が入力されると、出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）と接続しているＭＯＳＦＥＴ（１３６）はオンになる。

ＭＯＳＦＥＴ（１３６）と、回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）はＡＮＤ接続になっている。

ＭＯＳＦＥＴ（１３６）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１３６）のドレイン側にはＶｃｃが供給されている。このときＭＯＳＦＥＴ（１３６）がオンになるとＭＯＳＦＥＴ（１３６）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（１３６）のソース側と接続しているＭＯＳＦＥＴ（１３２）のドレイン側もデジタル値の１になる。

ＭＯＳＦＥＴ（１３２）はオンになっているので、ＭＯＳＦＥＴ（１３２）のソース側はデジタル値の１になる。

ＭＯＳＦＥＴ（１３２）のソース側と出力用ＯＲ回路組み合わせ回路単体（１５）の出力（２８）は出力用ＯＲ回路組み合わせ回路単体（１５）の出力用配線（１３７）で接続されている。なお、出力用ＯＲ回路組み合わせ回路単体（１５）の出力用配線（１３７）で接続されている、出力用ＯＲ回路組み合わせ回路単体（１５）は複数選択することが可能である。

出力回路用設定回路部（１２５）の出力（１２６）の設定値を固定して、出力用ＯＲ回路設定回路部（１２１）の出力（１２２）の設定値を複数選択すると、横方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、複数の出力用ＯＲ回路組み合わせ回路単体（１５）を選択し、ＯＲ回路を作成できる。

出力用ＯＲ回路組み合わせ回路単体（１５）の出力（２８）はデジタル値の１になり、出力用ＯＲ回路組み合わせ回路単体（１５）はデジタル値の１になる。

次に、否定回路単体（１４）の出力（２６）がデジタル値の０の場合を説明する。

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の０が入力される。

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の０が入力されると、出力用ＯＲ回路組み合わせ回路単体（１５）の入力（１５）と接続しているＭＯＳＦＥＴ（１３６）はオフになる。

ＭＯＳＦＥＴ（１３６）と、回路選択保持回路（１５）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）はＡＮＤ接続になっている。

ＭＯＳＦＥＴ（１３６）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１３６）のドレイン側にはＶｃｃが供給されている。しかし、ＭＯＳＦＥＴ（１３６）はオフになっているためＭＯＳＦＥＴ（１３６）のソース側はデジタル値の０になっており、ＭＯＳＦＥＴ（１３６）のソース側は出力用配線（１３７）に接続されている。また、出力用ＯＲ回路組み合わせ回路単体（１５）の出力用配線（１３７）で接続されている、出力用ＯＲ回路組み合わせ回路単体（１５）は複数選択することが可能である。

図１６に例えとして、出力用ＯＲ回路組み合わせ回路部（８）に格子状に縦方向３列と、横方向３列に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、出力用ＯＲ回路選択回路部（１２１）からの出力（１２２）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２３）の縦方向３列の配線の左から１番目の配線（１３３）と、２番目の配線（１６３）と、出力回路用設定回路部（１２５）からの出力（１２６）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２７）の横方向３列の配線の上から１番目の配線（１３４）と、２番目の配線（１７１）にて、４個の出力用ＯＲ回路組み合わせ回路単体（１５）が選択されることを図示する。

なお、出力用ＯＲ回路組み合わせ回路部（８）に格子状に縦方向と、横方向に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。

出力用ＯＲ回路組み合わせ回路部（８）から出力されるデジタル値は、単体もしくは複数選択した出力用ＯＲ回路組み合わせ回路単体（１５）の出力が全てデジタル値の０の場合はデジタル値の０を出力する。

また、出力用ＯＲ回路組み合わせ回路部（８）から出力されるデジタル値は、単体もしくは複数選択した出力用ＯＲ回路組み合わせ回路単体（１５）の出力が１つでもデジタル値の１がある場合はデジタル値の１を出力する。

このことから、選択された複数の出力用ＯＲ回路組み合わせ回路単体（１５）で作成された回路はＯＲ回路になっていることを示す。

選択された複数の出力用ＯＲ回路組み合わせ回路単体（１５）の出力は、回路の作成が可能な非ノイマン型の回路の出力部（２）の中の出力単体（２０９）として出力される。

図２９に示すリセット回路について説明する。

図２９に示すリセット回路の回路構成は、入力選択回路部（３）、比較値選択回路部（４）、ＯＲ回路組み合わせ回路部（６）、出力用ＯＲ回路組み合わせ（８）の４つの回路部の中に組み込まれている、全てのリセット回路の、共通の回路構成になっており、各回路部にて全て共通の説明をする。

単体もしくは複数の個別の否定回路単体（１４）から出力されるデジタル値は、ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値が０の場合はデジタル値の１を、ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値がデジタル値の１の場合はデジタル値の１を出力するように、デジタル値の反転回路になっている。

なお、図２９に示すリセット回路（１４４）の構成は、図５で示すところの、選択回路単体のＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）がＡＮＤ接続で接続されている個所に、ゲートにデジタル値の１が入力されるとオフになるＭＯＳＦＥＴ（１３９）を、追加でＡＮＤ接続する構成になる。

選択回路単体の中の１つ目のＭＯＳＦＥＴ（４０）を選択（１７５）する。

選択回路単体の中の２つ目のＭＯＳＦＥＴ（４２）を選択（１７７）する。

選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、選択された選択回路単体（３９）のみＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）の両方がオンになる。

このとき、リセット信号（１４０）を入力すると、ＭＯＳＦＥＴ（１４１）がオンになり、ＭＯＳＦＥＴ（１４１）と接続されたＭＯＳＦＥＴ（１４２）がオンになり、ＭＯＳＦＥＴ（１４２）と接続されたＭＯＳＦＥＴ（１４３）がオンになり、回路選択保持回路（４３）の入力側のリセット入力（４７）にデジタル値の１が入力される。なお、ＭＯＳＦＥＴ（１４３）からの出力がリセット回路の出力（２０５）となる。

なお、リセット信号（１４０）および、リセット信号（１４０）に接続している、ＭＯＳＦＥＴ（１４１）および、ＭＯＳＦＥＴ（１４２）、ＭＯＳＦＥＴ（１３９）、ＭＯＳＦＥＴ（１４３）を使って、デジタルの入力値の組み合わせに対して、デジタルの出力値が一律に決定する非ノイマン型の回路の動作中に、回路構成内容の変更が可能な回路となる。

また、ＭＯＳＦＥＴ（１４２）と接続されたＭＯＳＦＥＴ（１３９）は、ゲートにデジタル値の１が入力されるとオフになるため、回路選択保持回路（４３）の入力側のセット入力（４４）へゲートにデジタル値の１は入力され無い。このため回路選択保持回路（４３）の入力側のセット入力（４４）と、リセット入力（４７）の両方に、同時にデジタル値の１が入力されることは無い。

リセット入力（４７）にデジタル値の１が入力された回路選択保持回路（４３）の出力（４５）はオフになる。

全ての選択回路単体の中から１つの選択回路単体のみ、回路選択保持回路（４３）の出力（４５）はオフになる。

また、回路選択保持回路（４３）の出力（４５）と接続しているＭＯＳＦＥＴ（４６）はオフになり、選択回路単体（３９）の出力（５９）もオフになる。

なお、回路選択保持回路（４３）の出力（４５）がオフになっている間に、もしくはリセット入力（４７）にデジタル値の１を入力している間に、ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）のどちらか、もしくは両方をオフにする。回路選択保持回路（４３）のセット入力（４４）への再度オン信号の入力防止のためである。

また、リセット用スイッチ（１４５）を押すとＭＯＳＦＥＴ（１４６）がオンになり、Ｖｃｃが回路選択保持回路（４３）の入力側のリセット入力（４７）に入力され、回路選択保持回路（４３）の出力（５９）はオフになる。これは、全ての選択回路単体の中から１つの選択回路単体のみ、回路選択保持回路（４３）の出力（４５）はオフにするのとは異なり、他の全ての選択回路単体の、回路選択保持回路（４３）のリセット入力（４７）に並列に接続（１７３）することにより、全ての回路選択保持回路（４３）の出力（５９）を強制的にオフにできる。

図１９に示す、設定回路（１４９）について説明する。設定回路（１４９）は、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の、基本的な回路構成である。

設定回路（１４９）を用いて、デジタルの入力部の入力値の組み合わせに対して、デジタルの出力値が一律に決定し、デジタルの入力値と比較するデジタルのデータの値、作成する回路の構成の確認が第三者にできる回路の作成および回路作成の設定が可能な非ノイマン型の回路を作成する。

設定回路（１４９）は、入力アドレス（１５０）が１６ビットでデータ出力（１５１）は８ビットのメモリ（１５２）とデコード回路部（１５３）を使用する。

なお、設定回路（１４９）としてメモリ（１５２）とデコード回路部（１５３）を使用するのは１例であり、設定値としてデジタルの値の０か１かを選択して、出力する回路であれば設定回路になる。

すなわち、設定回路はマイクロプロセッサを含むディジタル回路や、プログラマブルロジックコントローラや、ディスクリート部品を用いて組み上げたロジック回路や、手動での信号入力回路でも良く、本発明の回路に対してデジタル値の１か０かの設定値を入力できる回路であれば良く、入力アドレスが１６ビットでデータ出力が８ビットのメモリ（１５２）を設定回路として限定するわけでは無い。

メモリ（１５２）のデータ出力（１５１）が８ビットの場合は、１６進数で表記すると００からＦＦまでの２５６個の数をデコード回路部（１５３）でデコードして設定できる。

すなわち、メモリ（１５２）のデータ出力（１５１）と接続されたデコード回路部（１５３）のデコード回路単体（１５４）により２５６個の個別の出力（１５５）ができる。

図１９の例は、８ビットの２進数を、１６進数で表記したときの００、０１、０２、０３、０４、０５、０６、０７、ＦＦの９個のデータを、デコード回路部（１５３）でデコードして出力する回路を示す。

また、図２０にデコード回路部（１５３）の等価回路を示す。

図２０のデコード回路部（１５３）はＮＯＴ回路（１６０）、ＮＡＮＤ回路（１６１）、ＡＮＤ回路（１６２）で構成され、デジタル値の０が入力される箇所にはＮＯＴ回路（１６０）は使用せず、デジタル値の１が入力される箇所にはＮＯＴ回路（１６０）を使用する。また、デコード回路部（１５３）へＶｃｃを供給する配線に３ステートバッファ（１６７）を接続する。

図２０に示すデコード回路（１５３）は、１６進数で表した、００と０１と０２と０３のみのデコーダ回路を示しているが、入力が２進数の８ビットでの入力になっており、デコード回路単体（１５４）の数は最大で２５６個作成できる。

メモリ（１５２）のデータ出力（１５１）にデコード回路部（１５３）を接続して、１６進数で表記するところの００からＦＦまでの２５６個の数をデコード回路単体（１５４）の出力（１５５）から、デジタル値の１もしくは、デジタル値の０として出力する。

ちなみに、セグメントとオフセット方式にてデータ出力（１５１）を１６ビットにする場合は、１６進数で表記すると００００からＦＦＦＦまでの６５５３６個の数をデコード回路部（１５３）でデコードして設定できる。

また、メモリ（１５２）内のデータについて、８ビットを１６進数で表記したＦＦ、あるいは２進数で表記した１１１１ １１１１をデコードした出力（１５６）は、アセンブリ言語でのＮＯＰに相当する、あるいは無効とする数字とする。

図１９に示すように、メモリ（１５２）内のデータが、８ビットを１６進数で表記したＦＦ、あるいは２進数で表記した１１１１ １１１１（１５６）の場合、デコード回路単体（１５４）を介してＧＮＤ電位に接続（１５７）する。

また、データ出力（１５１）の８ビットを１６進数で表記した００、あるいは２進数で表記した００００ ００００（１５８）を、回路作成で使用しないメモリのデータ領域に残すと、１６進数で表記した００、あるいは２進数で表記した００００ ００００は、１６進数で表記した００、あるいは２進数で表記した００００ ００００の場合、１を出力するデコード回路単体（１５４）の出力（１５５）と接続している、設定回路および選択回路に、デジタル値の１を出力し続ける。

このため、必ず回路作成で使用しないメモリのデータ領域は１６進数で表記したＦＦを書き込んでおく。

なお、回路の作成および回路作成の設定が可能な非ノイマン型の回路を作成しないとき、すなわち設定回路（１４９）を用いないときや、メモリ（１５２）のアドレス（１５０）が切り替わった瞬間のデータ出力（１５１）が不安定な時のデータをデコード回路部（１５３）を介して出力することを回避するため、デコード回路部（１５３）へＶｃｃの供給を停止するための３ステートバッファ（１６７）を接続する。

３ステートバッファ（１６７）を用いて、メモリ（１５２）のアドレス（１５０）が切り替わった瞬間のデータ出力（１５１）が不安定な時に、デコード回路部（１５３）へ供給するＶｃｃをオフにし、データ出力（１５１）が不安定な時のデータをデコード回路部（１５３）を介して出力しない回路にする。

３ステートバッファ（１６７）のオン、オフのタイミングと、メモリ（１５２）のアドレス（１５０）の設定と切り替えのタイミングは、３ステートバッファ（１６７）を制御する外部からの信号入力部（１６８）にて行う。

メモリ（１５２）のアドレス（１５０）の設定と切り替えのタイミング、および３ステートバッファ（１６７）を制御する外部からの信号入力部（１５３）へ信号を送る回路は、外部回路（１６９）で行う。

外部回路（１６９）は、マイクロプロセッサを含むディジタル回路や、プログラマブルロジックコントローラや、ディスクリート部品を用いて組み上げたロジック回路や、手動での信号入力回路で良い。

図２１に、アドレスを指定する１６ビットのデータ（１６５）を分岐、分配（１６６）して６個のメモリ入力アドレス（１５０）へ入力する回路を示す。１６ビットのデータ（１６５）は図１９の外部回路（１６９）に相当する。

それぞれ６個のメモリは、図１９に示す設定回路（１４９）と同じ回路構成である。

１６ビットのデータ（１６５）でアドレスを指定すると、６個のメモリ内の同じアドレス内に格納されている個別のデータが読み出され、読み出されたデータは、６個のメモリのデータ出力（１５１）から出力する。

すなわち６個のメモリの、メモリ入力アドレス（１５０）は同期していることになる。

図２１に示す６個のメモリは、それぞれ、排他的論理和選択設定回路（３６）用のメモリ（２３７）、入力選択設定回路部（６５）用のメモリ（２３８）、比較値選択設定回路部（８１）用のメモリ（２３９）、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）、出力回路用設定回路部（１２５）用のメモリ（２４２）となっている。

図２２に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス入力（１５０）に配線され、メモリ（２３７）のデータ出力（１５１）がデコード回路（１６４）に配線され、デコード回路（１６４）の出力（２９）の配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）にて、入力用排他的論理和選択配線（３１）、比較値用排他的論理和選択配線（３２）、ＯＲ回路用排他的論理和選択配線（３３）に、分岐、分配されて接続（３５）している例を示す。なお、信号（１４７）は、図２１の１６ビットのデータ（１６５）に相当する。

なお、図２２の例ではデコード回路（１６４）の出力（２９）、すなわち、排他的論理和選択設定回路からの出力（２９）は３本だが、最大２５５本の配線が可能である。また、２５６本目はＧＮＤ電位に接続される。なお、図４２に、排他的論理和選択設定回路（６３）に内蔵しているデコード回路（１６４）を、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）側に移動して内蔵する場合の回路を示す。

排他的論理和選択設定回路の出力の配線を分岐、分配する配線部（３４）にて、分岐、分配された配線は、入力選択回路部（３）と、比較値選択回路部（４）と、ＯＲ回路組み合わせ選択回路部（６）に接続されている。なお、排他的論理和回路部（５）の入力側に、入力選択回路部（３）と、比較値選択回路部（４）が接続されており、排他的論理和回路部（５）の出力側にＯＲ回路組み合わせ回路部（６）が接続されている。

上から１個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から１列目の横方向の入力用排他的論理和選択配線（３１）になり、入力選択回路部（３）の上から１列目の横方向の入力選択回路単体（９）に接続されており、上から２個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から２列目の横方向の入力用排他的論理和選択配線（３１）になり、入力選択回路部（３）の上から２列目の横方向の入力選択回路単体（９）に接続されており、上から３個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から３列目の横方向の入力用排他的論理和選択配線（３１）になり、入力選択回路部（３）の上から３列目の横方向の入力選択回路単体（９）に接続されている。

上から１個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から１列目の横方向の比較値用排他的論理和選択配線（３２）になり、比較値選択回路部（４）の上から１列目の横方向の比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）に接続されており、上から２個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から２列目の横方向の比較値用排他的論理和選択配線（３２）になり、比較値選択回路部（４）の上から２列目の横方向の比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）に接続されており、上から３個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から３列目の横方向の比較値用排他的論理和選択配線（３２）になり、比較値選択回路部（４）の上から３列目の横方向の比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）に接続されている。

上から１個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から１列目の横方向のＯＲ回路用排他的論理和選択配線（３３）になり、ＯＲ回路組み合わせ選択回路部（６）の上から１列目の横方向のＯＲ回路組み合わせ選択回路部（６）に接続されており、上から２個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から２列目の横方向のＯＲ回路用排他的論理和選択配線（３３）になり、ＯＲ回路組み合わせ選択回路部（６）の上から２列目の横方向のＯＲ回路組み合わせ選択回路部（６）に接続されており、上から３個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から３列目の横方向のＯＲ回路用排他的論理和選択配線（３３）になり、ＯＲ回路組み合わせ選択回路部（６）の上から３列目の横方向のＯＲ回路組み合わせ選択回路部（６）に接続されている。

図２３に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス入力（１５０）に配線され、入力選択設定回路部（６５）用のメモリ（２３８）の、データ出力（１５１）に接続されたデコード回路（１７０）からの配線（６７）が、入力選択回路部（３）の中の格子状に配置された入力選択回路単体（９）に対して、縦方向に３列に接続する例を示す。なお、信号（１４７）は、図２１の１６ビットのデータ（１６５）に相当する。

上から１個目のデコード回路（１７０）からの配線（６７）は、入力選択回路部（３）の縦方向の左から１列目の入力選択回路単体（９）に接続されており、上から２個目のデコード回路（１７０）からの配線（６７）は、入力選択回路部（３）の縦方向の左から２列目の入力選択回路単体（９）に接続されており、上から３個目のデコード回路（１７０）からの配線（６７）は、入力選択回路部（３）の縦方向の左から３列目の入力選択回路単体（９）に接続されている。

なお、図２３の例ではデコード回路（１７０）からの配線（６７）は３本だが、最大２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続される。また、図４３に示すように入力選択設定回路部（６５）に内蔵しているデコード回路（１７０）を、入力選択回路部（３）側に移動して内蔵する場合の回路を示す。

図２４に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス入力（１５０）に配線され、比較値選択設定回路部（８１）用のメモリ（２３９）の、データ出力（１５１）に接続されたデコード回路（１７２）からの配線が、比較値選択回路部（４）に接続されている例を示す。

なお、比較値選択設定回路部（８１）は、デコード回路（１７２）からの配線は、比較値が０となる比較値選択回路単体と接続している配線（８４）と、比較値が１となる比較値選択回路単体と接続している配線（８５）の２本のみの配線である。

図２５に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス入力（１５０）に配線され、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）の、データ出力（１５１）に接続されたデコード回路（１７４）からの配線（１０７）が、ＯＲ回路組み合わせ回路部（６）の中の格子状に配置されたＯＲ回路組み合わせ回路単体（１３）に対して、縦方向に３列に接続する例を示す。

上から１個目のデコード回路（１７４）からの配線（１０７）は、ＯＲ回路組み合わせ回路部（６）の縦方向の左から１列目のＯＲ回路組み合わせ回路単体（１３）に接続されており、上から２個目のデコード回路（１７４）からの配線（１０７）は、ＯＲ回路組み合わせ回路部（６）の縦方向の左から２列目の入力選択回路単体（１３）に接続されており、上から３個目のデコード回路（１７４）からの配線（１０７）は、ＯＲ回路組み合わせ回路部（６）の縦方向の左から３列目の入力選択回路単体（１３）に接続されている。

なお、図２５の例ではデコード回路（１７４）からの配線（１０７）は３本だが、２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続される。また、図４４に示すようにＯＲ回路組み合わせ回路設定回路部（１０４）に内蔵しているデコード回路（１７４）を、ＯＲ回路組み合わせ回路部（６）側に移動して内蔵する場合の回路を示す。

図２６に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス入力（１５０）に配線され、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）の、データ出力（１５１）に接続されたデコード回路（１７６）からの配線（１２３）が、出力用ＯＲ回路組み合わせ回路部（８）の中の格子状に配置された出力用ＯＲ回路組み合わせ回路単体（１５）に対して、縦方向に３列に接続する例を示す。

上から１個目のデコード回路（１７６）からの配線（１２３）は、出力用ＯＲ回路組み合わせ回路部（８）の縦方向の左から１列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から２個目のデコード回路（１７６）からの配線（１２３）は、出力用ＯＲ回路組み合わせ回路部（８）の縦方向の左から２列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から３個目のデコード回路（１７６）からの配線（１２３）は、出力用ＯＲ回路組み合わせ回路部（８）の縦方向の左から３列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されている。

なお、図２６の例ではデコード回路（１７６）からの配線（１２３）は３本だが、２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続する。また、出力用ＯＲ回路設定回路部（１２１）に内蔵しているデコード回路（１７６）を、図４５に示す出力用ＯＲ回路組み合わせ回路部（８）側に内蔵させても良い。

図２７に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、出力回路用設定回路部（１２５）用のメモリ（２４２）のアドレス入力（１５０）に配線され、出力回路用設定回路部（１２５）用のメモリ（２４２）の、データ出力（１５１）に接続されたデコード回路（１７８）からの配線（１２７）が、出力用ＯＲ回路組み合わせ回路部（８）の中の格子状に配置された出力用ＯＲ回路組み合わせ回路単体（１５）に対して、横方向に３列に接続する例を示す。

上から１個目のデコード回路（１７８）からの配線（１２７）は、出力用ＯＲ回路組み合わせ回路部（８）の横方向の上から１列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から２個目のデコード回路（１７８）からの配線（１２７）は、出力用ＯＲ回路組み合わせ回路部（８）の横方向の上から２列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から３個目のデコード回路（１７８）からの配線（１２７）は、ＯＲ回路組み合わせ回路部（６）の横方向の上から３列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されている。

なお、図２７の例ではデコード回路（１２７）からの配線（１７９）は３つだが、２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続される。また、出力回路用設定回路部（１２５）に内蔵しているデコード回路（１２７）を、図４６に示す出力用ＯＲ回路組み合わせ回路部（８）側に内蔵させても良い。

図１と、図１０に示す比較値選択回路部（４）について、図３６と図３７を用い比較値選択回路部（４）の追加および変更を、説明する。

図１０に示すように、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）はそれぞれ１個ずつ横方向に並んで接続されている。

比較値が０の場合、比較値選択回路部（４）の配線（８４）へデジタル値の１が出力され、比較値が０の場合の比較値選択回路単体（１１）の中の回路選択保持回路（８８）の出力（９０）はオンになり、出力（９０）と接続されているＭＯＳＦＥＴ（９１）もオンになり、ソース側は、比較値が０の場合の比較値選択回路単体の出力（１９）になっており、比較値が０の場合の比較値選択回路単体（１１）の出力（１９）は０になる。

比較値が０の場合の比較値選択回路単体の出力（１９）は、排他的論理和回路単体（１２）に２つある入力の、入力選択回路単体の出力（１７）と接続されている排他的論理和回路単体の片側の入力（１６）では無い、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。

比較値が１の場合、比較値選択回路部（４）の配線（８５）へデジタル値の１が出力され、比較値が１の場合の比較値選択回路単体（１０）の中の回路選択保持回路（９２）の出力（９４）はオンになり、出力（９４）と接続されているＭＯＳＦＥＴ（９５）もオンになり、ソース側は、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）になっており、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は１になる。

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（１６）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。

ここで、図３５、図３６に示す、外部からの信号を比較値とする比較値選択回路部（１８６）について、外部からの信号によるデジタル値の０もしくは、デジタル値の１の設定が可能になるようにする外部からの信号の入力その１（１８０）と、外部からの信号の入力その２（１８４）を追加し、比較値選択回路単体（１０）の出力（１８）の有効と無効を切り替える、ＭＯＳＦＥＴ（１８２）およびＭＯＳＦＥＴ（１８３）を接続している配線（１８１）を追加する。

ＭＯＳＦＥＴ（１８２）は、ゲートがオフの時はＭＯＳＦＥＴのソースドレイン間はオンで、ゲートがオンになるとＭＯＳＦＥＴのソースドレイン間がオフになる否定出力のＭＯＳＦＥＴである。

外部からの信号の入力その１（１８０）がデジタル値の１の場合、比較値選択回路単体（１０）の出力（１８）は否定出力になるＭＯＳＦＥＴ（１８２）により無効になり、排他的論理和回路単体（１２）に２つある入力の片側の入力（２１）へ信号として入力されない。
は否定出力になるＭＯＳＦＥＴ（１８２）により無効になり、排他的論理和回路単体（１２）に２つある入力の片側の入力（２１）へ信号として入力されない。

外部からの信号の入力その１（１８０）がデジタル値の１の場合、外部からの信号の入力その２（１８４）がＭＯＳＦＥＴ（１８３）により有効になる。

外部からの信号の入力その２（１８４）が有効になった場合、外部からの信号の入力その２（１８４）からのデジタル値の０か、デジタル値の１かの信号が、排他的論理和回路単体（１２）に２つある入力の片側の入力（２１）への信号になる。

外部からの信号の入力その１（１８０）と、外部からの信号の入力その２（１８４）は、外部回路（１７９）で生成する。

外部回路（１７９）は、マイクロプロセッサを含むディジタル回路や、プログラマブルロジックコントローラや、ディスクリート部品を用いて組み上げたロジック回路や、手動での信号入力回路でも良く、本発明の回路に対してデジタル値の１か０かの設定値を入力できる回路であれば良い。

図１と、図１０に示す比較値選択回路部（４）について、２つ目の回路の機能追加を説明する。

図３７と図３８を用いて、比較値選択回路部（４）の追加および変更を、説明する。

図３７に示す回路は、比較値選択回路部（４）を、全て入力選択回路部（３）と同じ回路構成（１８５）に変更することにより、比較値をデジタル値の０か、デジタル値の１かで固定することなく、時間的に比較値がデジタル値の０か、デジタル値の１かで変化する回路を、入力選択回路部（３）と同じ回路構成（１８５）の入力（２０８）に入力するデジタル値を時間的に変化させることで、作成することが可能となる。

また、図３９に示すように、外部からの信号を比較値とする比較値選択回路部（１８６）と、入力により比較値を変更できる入力選択回路部（３）と同じ回路構成（１８５）を混在させることも可能である。

また、図３８に示すように、外部からの信号を比較値とする比較値選択回路部（１８６）と、入力により比較値を変更できる入力選択回路部（３）と同じ回路構成（１８５）を混在させることも可能である。

なお、図３７と図３８に示した、比較値選択回路部（４）に追加および変更した回路の出力は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（２０）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）に接続する。

図１に示す作成が可能な非ノイマン型の回路の、入力選択回路部（３）と、比較値選択回路部（４）があり、その次に排他的論理和回路部（５）があり、その次にＯＲ回路組み合わせ回路部（６）があり、その次に否定回路部（７）があり、その次に出力用ＯＲ回路組み合わせ部（８）になっている、回路の構成について、ＯＲ回路組み合わせ回路部（６）を、ＡＮＤ回路組み合わせ回路部（１８８）へ置き換えた回路構成について説明する。

図１７、図１８に示す、ＡＮＤ回路組み合わせ回路単体（１８７）および、ＡＮＤ回路組み合わせ回路部（１８８）を用いて、ＯＲ回路組み合わせ回路部（６）を、ＡＮＤ回路組み合わせ回路部（１８８）へ置き換える。

図１に示す、ＯＲ回路組み合わせ回路単体（１３）の出力側に否定回路単体（１４）がある回路の構成について、図１７に示ように、ＡＮＤ回路組み合わせ回路部（１８８）の入力側に否定回路単体（１４）がある回路の構成になるように、否定回路単体（１４）を移動する。

まとめると、否定回路部（７）があり、その次にＡＮＤ回路組み合わせ回路部（１８８）があり、その次に出力用ＯＲ回路組み合わせ回路部（８）がある回路の構成に変更する。

先ず、排他的論理和選択設定回路部（３６）の出力（２９）から選択する番号と同じ番号のＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）にデジタル値の１が出力される。

なお、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）は、排他的論理和選択設定回路部（３６）の出力（２９）に接続している配線（３０）を分岐、分配された配線の接続（３５）からの配線で、ＯＲ回路組み合わせ回路部（６）に接続している。

また、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）を選択する方法については、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）を用いた回路構成と全く同じであるため、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）の名称及び回路構成を用いて説明する。

ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）に対して、デジタル値の１が設定されたＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と接続している、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）にデジタル値の１が入力される。

ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と、ＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１８９）は接続されている。

これにより、デジタル値の１が入力された、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１８９）がオンする。

なお、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、縦方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）を選択する方法については、ＯＲ回路組み合わせ回路設定回路部（１０４）を用いた回路構成と全く同じである。

次に、縦方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）を選択する方法については、ＯＲ回路組み合わせ回路設定回路部（１０４）の名称及び回路構成を用いた説明とする。

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）にて、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）に対して、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で選択された番号と同じ番号の格子状の中の縦方向の１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）へデジタル値の１が入力される。

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）と、ＡＮＤ回路組み合わせ回路部（１８８）を接続している配線（１９０）と、ＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９１）は接続されている。

このことから、デジタル値の１が入力されたＡＮＤ回路組み合わせ回路部（１８８）の中の、縦方向の１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９１）がオンする。

ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置されている、全てのＡＮＤ回路組み合わせ回路単体（１８７）において、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）からデジタル値の１が入力された、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１８９）がオンし、デジタル値の１が入力されたＡＮＤ回路組み合わせ回路単体（１８７）の中の縦方向の１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９１）がオンになる。

すなわち、格子状に配置されている全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、選択されたＡＮＤ回路組み合わせ回路単体（１８７）のみ、ＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）の両方がオンになる。

なお、選択されたＡＮＤ回路組み合わせ回路単体（１８７）以外の、残りの入力選択回路単体（１８７）はＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）の片側、もしくは両方がオフになる。

すなわち、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）の中からＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）が同時にオンするのは、選択されたＡＮＤ回路組み合わせ回路単体（１８７）のみである。

ＭＯＳＦＥＴ（１９１）のドレイン側はＶｃｃと接続している。

ＭＯＳＦＥＴ（１９１）のソース側と、ＭＯＳＦＥＴ（１８９）のドレイン側は接続されており、ＭＯＳＦＥＴ（１９１）とＭＯＳＦＥＴ（１８９）はＡＮＤ接続になっている。

ＭＯＳＦＥＴ（１８９）のソース側に、回路選択保持回路（１９２）のセット入力（１９３）が接続されている。

このことから、回路選択保持回路（１９２）のセット入力（１９３）にデジタル値の１もしくは信号の１もしくはオンが入力される。

なお、厳密にはセット入力（１９３）に入力される電圧は、ＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）のオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。

ＡＮＤ回路組み合わせ回路単体（１８７）の中の、回路選択保持回路（１９２）のセット入力（１９３）にデジタル値の１もしくは信号の１もしくはオンが入力されると、回路選択保持回路（１９２）の出力（１９４）はオンになり、回路選択保持回路（１９２）の出力（１９４）に接続されているＭＯＳＦＥＴ（１９５）はオンする。

また、回路選択保持回路（１９２）の出力（１９４）に接続されている、ゲートへの印加電圧がオフの場合に、常時オンになっているＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）は、ゲートへの印加電圧がオンになり、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオフになる。

回路選択保持回路（１９２）の出力（１９４）に接続されている、ＭＯＳＦＥＴ（１９５）がオンになり、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオフになる。

回路選択保持回路（１９２）のセット入力（１９３）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（１９２）の出力（１９４）と、出力（１９４）に接続しているＭＯＳＦＥＴ（１９５）のオンの状態と、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）のオフの状態は保持される。

回路選択保持回路（１９２）はＲＳフリップフロップ回路でセット入力（１９３）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１９２）の出力（１９４）のデジタル値の１は保持される。なおリセット回路の出力（２０５）と、回路選択保持回路（１９２）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（１９２）の出力（１９３）のデジタル値は０になり、回路選択保持回路（１９２）の出力（１９３）に接続しているＭＯＳＦＥＴ（１９５）はオフになり、ゲートへの印加電圧がオフの場合に、常時オンになるＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオンになる。

また、回路選択保持回路（１９２）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（２４）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（２４）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（２４）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（２４）のゲート側はフローティングゲート内の電荷を除去するための配線（２５）が接続されている。

まとめると、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から選択された、ＡＮＤ回路組み合わせ回路単体（１８７）の中の回路選択保持回路（１９２）の出力（１９４）に接続されているＭＯＳＦＥＴ（１９５）はオンし、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオフになる。

排他的論理和回路単体（１２）の出力（２２）と、ＡＮＤ接続している、否定回路単体（１４）の出力（２６）が、ＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９８）のゲートに配線（２０４）で接続されている。

すなわち、ＡＮＤ回路組み合わせ回路単体（１８７）に入力される、デジタル値の０もしくは、デジタル値の１については、排他的論理和回路単体（１２）の出力（２２）と、ＡＮＤ接続している、否定回路単体（１４）の出力（２６）で決定される。

ＭＯＳＦＥＴ（１９８）とＭＯＳＦＥＴ（１９７）のドレイン側はＶｃｃと接続している。

ＭＯＳＦＥＴ（１９８）とＭＯＳＦＥＴ（１９７）のソース側は、ＭＯＳＦＥＴ（１９５）とＭＯＳＦＥＴ（１９６）のドレイン側と接続している。

ＭＯＳＦＥＴ（１９５）とＭＯＳＦＥＴ（１９６）のソース側はＡＮＤ回路組み合わせ回路単体（１８７）の出力（１９９）になる。

ＡＮＤ回路組み合わせ回路単体（１８７）のＡＮＤ回路を作成する方法について説明する。

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で、選択される縦１列のＡＮＤ回路組み合わせ回路単体（１８７）の番号を固定すると、縦方向のＡＮＤ回路組み合わせ回路単体（１８７）が複数選択出来るようになる。

このとき、排他的論理和選択設定回路部（３６）の出力（２９）からの番号を複数選択すると、複数の縦方向のＡＮＤ回路組み合わせ回路単体（１８７）が選択され、ＡＮＤ回路組み合わせ回路単体（１８７）のＡＮＤ回路が作成される。

縦方向で、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）の出力（１９９）が、１つでもデジタル値の０がある場合は、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）全体の出力は、デジタル値の０を出力する。

縦方向で、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）の出力（１９９）が、全てデジタル値の１の場合のみ、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）全体の出力は、デジタル値の１を出力する。

すなわち、ＡＮＤ回路組み合わせ部（１８８）の中から選択される複数のＡＮＤ回路組み合わせ回路単体（１８７）はＡＮＤ回路になっている。

なお、縦方向に複数のＡＮＤ回路組み合わせ回路単体（１８７）が直列接続されているため、それぞれのＡＮＤ回路組み合わせ回路単体（１８７）の中の、複数のＭＯＳＦＥＴのデバイス抵抗による電圧低下が発生する。このため、電圧維持のためのバッファ回路（２０３）をそれぞれのＡＮＤ回路組み合わせ回路単体（１８７）の間に接続する。

このことから、回路の作成が可能な非ノイマン型の回路の構成について、ＯＲ回路組み合わせ回路部（６）を、ＡＮＤ回路組み合わせ回路部（１８８）に置き換えられる。

図１８に例えとして、ＡＮＤ回路組み合わせ回路部（１８８）に、格子状に縦方向３列と、横方向３列に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）とＡＮＤ回路組み合わせ部（１８８）を接続している配線（１９０）の、縦方向３列の配線の左から１番目の配線（２００）と、ＡＮＤ回路組み合わせ回路単体（１８７）と接続される横方向３列のＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）において、横方向３列の配線の上から１番目の配線（２０１）と、横方向３列の配線の上から２番目の配線（２０２）にて、ＡＮＤ回路組み合わせ回路単体（１８７）が２個選択されることを図示する。これら選択された２個のＡＮＤ回路組み合わせ回路単体（１８７）はＡＮＤ回路になっている。

なお、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に、縦方向と、横方向に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。

本発明による回路構成の作成例

図３０に、複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路の例を示す。

図３０の回路を作成する手順を説明する。

図２１に示すように、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の６個のメモリは、アドレス番号が共通になるように接続（１６５）（１６６）されているので、６個のメモリは、共通する同じアドレス番号を指定されると、それぞれ６個のメモリに書き込まれた個々のメモリの、同じアドレス番号に書き込まれたデータを読み出すようになっている。

図２８に示す、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の、６個のメモリに書き込まれたデータを、各メモリを読み込みモードにし、各メモリのチップセレクタで６個全部のメモリを有効にして、共通のアドレス番号（１６５）を１６進数で表記した００００から０００７の順に指定し、６個のメモリ内のデータを指定したアドレスの順に読み出す。

図３０に示す、複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路は、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の、６個のメモリに書き込まれたデータを、共通の入力アドレス（１６５）に１６進数で表記した００００から０００７の順に指定し、指定された入力アドレスの順に書き込まれたデータを、読み出すことで作成できる。

図２８に、排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）、メモリへ書き込むデータ（２２６）、データの内容の説明（２４７）と、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）、メモリへ書き込むデータ（２２７）、データの内容の説明（２４８）と、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）、メモリへ書き込むデータ（２２８）、データの内容の説明（２４９）と、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）、メモリへ書き込むデータ（２２９）、データの内容の説明（２５０）と、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）、メモリへ書き込むデータ（２３０）、データの内容の説明（２５１）と、出力回路用設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）、メモリへ書き込むデータ（２３１）、データの内容の説明（２５２）を示す。

６個のメモリにデータを書き込む方法は、通常のメモリの書き込み手順で行う。メモリを書き込みモードにしチップセレクタでメモリを選択し、、アドレスを設定して、メモリ内にデータを書き込む。

排他的論理和選択設定回路（３６）用の、メモリのアドレス番号（２１０）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２６）として、１６進数で表記した００、０１、０２、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。

入力選択設定回路部（６５）用の、メモリのアドレス番号（２１１）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２７）として、１６進数で表記した００、０１、０２、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。

比較値選択設定回路部（８１）用の、メモリのアドレス番号（２１２）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２８）として、１６進数で表記した０１、００、０１、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。

ＯＲ回路組み合わせ設定回路部（１０４）用の、メモリのアドレス番号（２１３）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２９）として、１６進数で表記した００、００、０１、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。

出力用ＯＲ回路設定回路部（１２１）用の、メモリのアドレス番号（２１４）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２３０）として、１６進数で表記した００、０１、００、０１、ＦＦ、ＦＦ、ＦＦを書き込む。

出力用回路設定回路部（１２５）用の、メモリのアドレス番号（２１５）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２３１）として、１６進数で表記した００、００、０１、０１、ＦＦ、ＦＦ、ＦＦを書き込む。

図２８と、図３０を参照しながら、複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路について説明する。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した００００に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した入力用排他的論理和選択配線（２６０）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、横１列で、上から１列目の全ての入力選択回路単体（９）が選択される。

次に、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）の１６進数で表記した００００に、書き込まれたデータ（２２７）で、１６進数で表記した００を読み出すと、配線（２６１）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、縦１列で、左から１列目の全ての入力選択回路単体（９）が選択される。

これにより、入力選択回路単体（２１８）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した００００に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した比較値用排他的論理和選択配線（２６７）にて、比較値選択回路部（４）に配置された全ての、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の中から、横１列で、上から１列目の比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）が選択される。

次に、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）の１６進数で表記した００００に、書き込まれたデータ（２２８）で、１６進数で表記した０１を読み出すと、配線（２６２）にて、比較値選択回路部（４）に配置された、縦１列全ての比較値が１の場合の比較値選択回路単体（１０）が選択される。

これにより、比較値が１の場合の比較値選択回路単体（２１９）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した００００に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐したＯＲ回路組み合わせ用排他的論理和選択配線（２７０）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、横１列で、上から１列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。

次に、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）の１６進数で表記した００００に、書き込まれたデータ（２２９）で、１６進数で表記した００を読み出すと、配線（２６３）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、縦１列で、左から１列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。

これにより、ＯＲ回路組み合わせ回路単体（２２０）が選択される。

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した００００に、書き込まれたデータ（２３１）で、１６進数で表記した００を読み出すと、配線（２６４）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した００００に、書き込まれたデータ（２３０）の１６進数で表記した００を読み出すと、配線（２６５）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

これにより、出力用ＯＲ回路組み合わせ回路単体（２２１）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００１に、書き込まれたデータ（２２６）の１６進数で表記した０１を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した入力用排他的論理和選択配線（２６０）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、横１列で、上から２列目の全ての入力選択回路単体（９）が選択される。

次に、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）の１６進数で表記した０００１に、書き込まれたデータ（２２７）で、１６進数で表記した０１を読み出すと、配線（２６７）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、縦１列で、左から２列目の全ての入力選択回路単体（９）が選択される。

これにより、入力選択回路単体（２２２）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００１に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した比較値用排他的論理和選択配線（２６７）にて、比較値選択回路部（４）に配置された全ての、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の中から、横１列で、上から２列目の比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）が選択される。

次に、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）の１６進数で表記した０００１に、書き込まれたデータ（２２８）で、１６進数で表記した００を読み出すと、配線（２６８）にて、比較値選択回路部（４）に配置された、縦１列全ての比較値が０の場合の比較値選択回路単体（１１）が選択される。

これにより、比較値が０の場合の比較値選択回路単体（２２３）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００１に、書き込まれたデータ（２２６）の１６進数で表記した０１を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した配線（２６６）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、横１列で、上から２列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。

次に、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）の１６進数で表記した０００１に、書き込まれたデータ（２２９）で、１６進数で表記した００を読み出すと、配線（２６３）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、縦１列で、左から１列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。

これにより、ＯＲ回路組み合わせ回路単体（２２４）が選択される。

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した０００１に、書き込まれたデータ（２３１）で、１６進数で表記した００を読み出すと、配線（２６４）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した０００１に、書き込まれたデータ（２３０）の１６進数で表記した０１を読み出すと、配線（２６９）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

これにより、出力用ＯＲ回路組み合わせ回路単体（２２５）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００２に、書き込まれたデータ（２２６）の１６進数で表記した０２を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した入力用排他的論理和選択配線（２６０）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、横１列で、上から３列目の全ての入力選択回路単体（９）が選択される。

次に、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）の１６進数で表記した０００２に、書き込まれたデータ（２２７）で、１６進数で表記した０２を読み出すと、配線（２７１）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、縦１列で、左から３列目の全ての入力選択回路単体（９）が選択される。

これにより、入力選択回路単体（２３２）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００２に、書き込まれたデータ（２２６）の１６進数で表記した０２を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した比較値用排他的論理和選択配線（２６７）にて、比較値選択回路部（４）に配置された全ての、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の中から、横１列で、上から３列目の比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）が選択される。

比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）の１６進数で表記した０００２に、書き込まれたデータ（２２８）で、１６進数で表記した０１を読み出すと、配線（２６２）にて、比較値選択回路部（４）に配置された、縦１列全ての比較値が１の場合の比較値選択回路単体（１０）が選択される。

これにより、比較値が１の場合の比較値選択回路単体（２３３）が選択される。

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００２に、書き込まれたデータ（２２６）の１６進数で表記した０２を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐したＯＲ回路組み合わせ用排他的論理和選択配線（２７０）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、横１列で、上から３列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。

ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）の１６進数で表記した０００２に、書き込まれたデータ（２２９）で、１６進数で表記した０１を読み出すと、配線（２７１）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、縦１列で、左から２列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。

これにより、ＯＲ回路組み合わせ回路単体（２３４）が選択される。

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した０００２に、書き込まれたデータ（２３１）で、１６進数で表記した０１を読み出すと、配線（２７２）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した０００２に、書き込まれたデータ（２３０）の１６進数で表記した００を読み出すと、配線（２６５）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

これにより、出力用ＯＲ回路組み合わせ回路単体（２３５）が選択される。

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した０００３に、書き込まれたデータ（２３１）で、１６進数で表記した０１を読み出すと、配線（２７２）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した０００３に、書き込まれたデータ（２３０）の１６進数で表記した０１を読み出して、配線（２６９）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。

これにより、出力用ＯＲ回路組み合わせ回路単体（２３６）が選択される。

このことから、図２８に示すメモリ内に格納されたデータにて、図３０の回路を作成することができる。

また、本発明による、デジタルの入力部の入力値の組み合わせに対して、デジタルの出力値が一律に決定する非ノイマン型の回路において、デジタルの入力値や、比較するデジタルのデータや、作成する回路の構成について、第三者による確認が、図２８のメモリ内のデータを確認することで可能となる。

このことから、デジタルの入力値に対してデジタルの出力値が一律に決定する回路にて、デジタルの比較値の内容を確認する場合や、プログラム設計者以外の者が、改良しようと回路を追加したりする場合や、回路を追加したのがどこの箇所かということを、回路を追加した者とは別の者が確認することが容易になる。

図３１に、図３０に示す本発明の複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路について、簡略化した等価回路を図３１に示す。

図３１に示す回路の説明をする。

図３１に示す回路は、入力番号の００（２５３）にデジタル値の１が入力されると、排他的論理和（２５４）の出力は０になり、入力番号の０１（２５５）にデジタル値の０が入力されると、排他的論理和（２５６）の出力は０になり、入力番号の００と入力番号の０１どちらも排他的論理和の出力が０の場合のみ否定回路（２５７）の出力は１になり、出力番号の００（２５８）と、出力番号の０１（２５９）の出力はデジタル値の１になる。

もしくは、入力番号の０２（２７３）にデジタル値の１が入力されると、排他的論理和（２７４）の出力は０になり、否定回路（２７５）の出力は１になり、出力番号の００（２５８）と、出力番号の０１（２５９）の出力はデジタル値の１になる。

また、入力番号の００と入力番号の０１どちらか、もしくは両方の排他的論理和の出力が１で、入力番号の０２（２７３）の入力がデジタル値の０の場合は、出力番号の００（２５８）と、出力番号の０１（２５９）の出力はデジタル値の０になる。

本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する非ノイマン型の回路は電子回路図で表記できる。電子回路図で表記できる回路は、単結晶もしくは化合物の半導体基板の上に、集積回路にて半導体チップとして作成することが可能である。

本発明の非ノイマン型の回路をラダー言語で表現した説明

図３２に、図３０、図３１の複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路と、同じ動作をするラダー言語を用いた回路図を示す。

すなわち、本発明の複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する非ノイマン型の回路は、仮想的な非ノイマン型の回路であるラダー言語を用いた回路図で作成できる。

図３１に示す入力（２５３）は、図３２に示す入力（２７８）に相当し、図３１に示す入力（２５５）は、図３２に示す入力（２７９）に相当し、図３１に示す入力（２７３）は、図３２に示す入力（２８０）に相当し、図３１に示す出力（２５８）は、図３２に示す出力（２８１）に相当し、図３１に示す出力（２５９）は、図３２に示す出力（２８２）に相当する。

なお、図３０、図３１、図３２についての説明および関係から、図３１で示すような等価回路や、図３１で示すようなラダー言語を用いて示すような回路は、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路で作成できる。

図３３に、ラダー言語にて、出力（２８３）を入力（２８４）へフィードバックし、自己保持回路を作成することを示す。

図３４に、図３３と同じ自己保持回路を、本発明の非ノイマン型の回路の等価回路で示す。

図３４に示す本発明の非ノイマン型の回路の等価回路において、出力（２８５）を、入力（１１６）へフィードバックするための配線（２４６）で接続することで、図３３と同じ自己保持回路の作成ができる。

すなわち、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路を用いて自己保持回を作成できることを示す。

図３９に、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路の等価回路を、２個作成して並べていることを示した例を示す。

すなわち、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路は、複数の独立した回路の作成が可能であり、複数の独立して作成させた回路を混在させることが可能である。

なお、図３９に示す回路を作成する場合は、入力選択回路単体（９）と、ＯＲ回路組み合わせ選択回路単体（１３）と、出力用ＯＲ回路組み合わせ回路単体（１５）は縦方向に６列と横方向に６列以上、デジタル値が１の場合の比較値選択回路単体（１０）と、デジタル値が０の場合比較値選択回路単体（１１）と、排他的論理和回路単体（１２）は縦方向に６個以上用いて回路を構成する必要がある。

図４０に、図３９に示す本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路の等価回路を、仮想的な非ノイマン型の回路であるラダー言語を用いた回路図で示す。仮想的な非ノイマン型の回路であるラダー言語を用いた回路で、仮想的な非ノイマン型の独立した回路を２個作成していることを示す。

現在、回路の作成と回路作成の設定が可能で非ノイマン型の回路を実現するための、大きな２つのグループとして、ＣＰＬＤとＦＰＧＡがある。ここに本発明による、３つ目の、なおかつ国産の回路の作成と回路作成の設定が可能で非ノイマン型の回路を提供する。

自動制御や、ロボットや、人工知能を開発する者にとって、本発明による回路の作成と回路作成の設定が可能で非ノイマン型の回路を提供することで、回路の作成と回路作成の設定が可能で非ノイマン型の回路の選択肢が拡がり、技術の発展に貢献することが期待される。

全体図 周辺接続回路例図 複数の周辺接続回路例図 配線分岐、分配、排他的論理和選択配線図 基本共通回路図 基本共通回路、フローティングゲートＭＯＳ化図 共通回路、周辺接続図 入力選択回路単体図 入力選択回路部、縦３個、横３個の図 比較選択回路単体、０と１の図 比較選択回路、３個並列の図 比較値と排他的論理和出力値表示回路の図 ＯＲ回路組み合わせ回路単体図 ＯＲ回路組み合わせ回路部、縦３個、横３個の図 出力用ＯＲ回路組み合わせ回路単体図 出力用ＯＲ回路組み合わせ回路部、縦３個、横３個の図 ＡＮＤ回路組み合わせ回路単体図 ＡＮＤ回路組み合わせ回路部、縦３個、横３個の図 設定回路部図 デコード回路図 設定回路、メモリ６個接続図 排他的論理和選択設定回路部図 入力選択設定回路部図 比較値選択設定回路部図 ＯＲ回路組み合わせ回路設定回路部図 出力用ＯＲ回路設定回路部図 出力回路用設定回路部図 設定回路部のメモリ内のデータ設定内容の図 リセット回路図 排他的論理和選択設定回路部の配線の分岐、分配の図 等価回路の回路図 ラダー言語の回路図 ラダー言語の自己保持回路図 等価回路の自己保持回路図 比較値選択回路単体へ追加変更の図 比較値選択回路部へ追加変更の図 比較値選択回路部を変更その１の図 比較値選択回路部を変更その２の図 等価回路の複数の回路図 ラダー言語の複数の回路図 入力選択回路部、縦８個、横８個の図 排他的論理和設定回路部へデコード回路内蔵の図 入力選択回路部へデコード回路内蔵の図 ＯＲ回路組み合わせ回路部へデコード回路内蔵の図 出力用ＯＲ回路組み合わせ回路部へ出力用ＯＲ回路設定回路部の出力のデコード回路内蔵の図 出力用ＯＲ回路組み合わせ回路部へ出力回路用設定回路部の出力のデコード回路内蔵の図

１ 入力部
２ 出力部
３ 入力選択回路部
４ 比較値選択回路部
５ 排他的論理和回路部
６ ＯＲ回路組み合わせ回路部
７ 否定回路部
８ 出力用ＯＲ回路組み合わせ回路部
９ 入力選択回路単体
１０ 比較値が１の場合の比較値選択回路単体
１１ 比較値が０の場合の比較値選択回路単体
１２ 排他的論理和回路単体
１３ ＯＲ回路組み合わせ回路単体
１４ 否定回路単体
１５ 出力用ＯＲ回路組み合わせ回路単体
１６ 入力選択回路単体の入力
１７ 入力選択回路単体の出力
１８ 比較値が１の場合の比較値選択回路単体の出力
１９ 比較値が０の場合の比較値選択回路単体の出力
２０ 排他的論理和回路単体の片側の入力
２１ 排他的論理和回路単体の残りの片側の入力
２２ 排他的論理和回路単体の出力
２３ ＯＲ回路組み合わせ回路単体の入力
２４ ＯＲ回路組み合わせ回路単体の出力
２５ 否定回路単体の入力
２６ 否定回路単体の出力
２７ 出力用ＯＲ回路組み合わせ回路単体の入力
２８ 出力用ＯＲ回路組み合わせ回路単体の出力
２９ 排他的論理和選択設定回路部からの出力
３０ 排他的論理和選択設定回路部からの出力に接続している配線
３１ 入力用排他的論理和選択配線
３２ 比較値用排他的論理和選択配線
３３ ＯＲ回路組み合わせ回路用排他的論理和選択配線
３４ 排他的論理和選択設定回路部の出力の配線を分岐、分配する配線部
３５ 分岐、分配された配線の接続
３６ 排他的論理和選択設定回路部
３７ 選択回路部
３８ 回路設定からの出力と選択回路部を接続している配線
３９ 選択回路単体
４０ ＭＯＳＦＥＴ
４１ ２つ目の別の回路設定からの出力と選択回路部を接続している配線
４２ ＭＯＳＦＥＴ
４３ 回路選択保持回路
４４ 回路選択保持回路のセット入力
４５ 回路選択保持回路の出力
４６ ＭＯＳＦＥＴ
４７ 回路選択保持回路のリセット入力
４８ リセット回路と回路選択保持回路のリセット入力を接続している配線
４９ フローティングゲート方式のＭＯＳＦＥＴ
５０ フローティングゲート内の電荷を抜き取るための配線
５１ 回路設定からの出力
５２ ２つ目の別の回路設定からの出力
５３ 横方向３列の配線の上から２番目の配線
５４ 縦方向３列の配線の左から２番目の配線
５５ １つの選択回路単体
５６ 選択回路単体の入力
５７ 配線
５８ ＭＯＳＦＥＴ
５９ 選択回路単体の出力
６０ ＶｃｃとＭＯＳＦＥＴのドレイン側と接続している配線
６１ 配線
６２ 選択回路単体への出力
６３ ＧＮＤ電位と接続
６４ ＭＯＳＦＥＴ
６５ 入力選択設定回路部
６６ 入力選択設定回路部の出力
６７ 入力選択設定回路部の出力と入力選択回路部を接続している配線
６８ ＭＯＳＦＥＴ
６９ 回路選択保持回路
７０ 回路選択保持回路のセット入力
７１ 回路選択保持回路の出力
７２ ＭＯＳＦＥＴ
７３ ＭＯＳＦＥＴ
７４ ＭＯＳＦＥＴ
７５ 入力用排他的論理和選択配線の横方向３列の配線の上から２番目の配線
７６ 縦方向３列の配線の左から２番目の配線
７７ 入力への配線
７８ ＭＯＳＦＥＴ
７９ 入力選択回路単体の出力用配線
８０ ＶｃｃとＭＯＳＦＥＴのドレイン側を接続している配線
８１ 比較値選択設定回路部
８２ デジタル値の０の出力
８３ デジタル値の１の出力
８４ 比較値が０となる比較値選択回路単体と接続している配線
８５ 比較値が１となる比較値選択回路単体と接続している配線
８６ ＭＯＳＦＥＴ
８７ ＭＯＳＦＥＴ
８８ 回路選択保持回路
８９ 回路選択保持回路のセット入力
９０ 回路選択保持回路の出力
９１ ＭＯＳＦＥＴ
９２ 回路選択保持回路
９３ 回路選択保持回路のセット入力
９４ 回路選択保持回路の出力
９５ ＭＯＳＦＥＴ
９６ 上から２つ目の比較値用排他的論理和選択配線
９７ 発光ダイオード
９８ 外部への信号の出力
９９ ＭＯＳＦＥＴ
１００ ＭＯＳＦＥＴ
１０１ 発光ダイオード
１０２ 外部への信号の出力
１０３ ＭＯＳＦＥＴ
１０４ ＯＲ回路組み合わせ回路設定回路部
１０５ ＯＲ回路組み合わせ回路設定回路部の出力
１０６ 縦方向３列の配線の左から１番目の配線
１０７ ＯＲ回路組み合わせ回路設定回路部の出力とＯＲ回路組み合わせ回路部を接続している配線
１０８ ＭＯＳＦＥＴ
１０９ 回路選択保持回路
１１０ 回路選択保持回路のセット入力
１１１ 回路選択保持回路の出力
１１２ ＭＯＳＦＥＴ
１１３ ＭＯＳＦＥＴ
１１４ 横方向３列の配線の上から１番目の配線
１１５ 横方向３列の配線の上から２番目の配線
１１６ 入力
１１７ 配線
１１８ ＭＯＳＦＥＴ
１１９ ＯＲ回路組み合わせ回路単体の出力用配線
１２０ 否定回路単体の出力を強制的にオフにするＭＯＳＦＥＴのゲートと接続する配線
１２１ 出力用ＯＲ回路設定回路部
１２２ 出力用ＯＲ回路設定回路部の出力
１２３ 出力用ＯＲ回路設定回路部の出力と、出力用ＯＲ回路組み合わせ回路部を接続している配線
１２４ ＭＯＳＦＥＴ
１２５ 出力回路用設定回路部
１２６ 出力回路用設定回路部の出力
１２７ 出力回路用設定回路部の出力と、出力用ＯＲ回路組み合わせ回路部を接続している配線
１２８ ＭＯＳＦＥＴ
１２９ 回路選択保持回路
１３０ 回路選択保持回路のセット入力
１３１ 回路選択保持回路の出力
１３２ ＭＯＳＦＥＴ
１３３ 縦方向３列の配線の左から１番目の配線
１３４ 横方向３列の配線の上から１番目の配線
１３５ 否定回路単体の出力と、選択された出力用ＯＲ回路組み合わせ回路単体の入力を接続している配線
１３６ ＭＯＳＦＥＴ
１３７ 出力用ＯＲ回路組み合わせ回路単体の出力用配線
１３８ 出力用ＯＲ回路組み合わせ回路部の出力部
１３９ ゲートにデジタル値の１が入力されるとオフになるＭＯＳＦＥＴ
１４０ リセット信号
１４１ ＭＯＳＦＥＴ
１４２ ＭＯＳＦＥＴ
１４３ ＭＯＳＦＥＴ
１４４ リセット回路
１４５ リセット用スイッチ
１４６ ＭＯＳＦＥＴ
１４７ 外部回路からのデジタル値の０か、デジタル値の１の信号
１４８ ＭＯＳＦＥＴ
１４９ 設定回路
１５０ 入力アドレス
１５１ データ出力
１５２ メモリ
１５３ デコード回路部
１５４ デコード回路単体
１５５ デコード回路単体の出力
１５６ １６進数で表記したＦＦ、あるいは２進数で表記した１１１１ １１１１
１５７ ＧＮＤ電位に接続
１５８ １６進数で表記した００、あるいは２進数で表記した００００ ００００
１５９ デコード回路へ供給するＶｃｃをオフにする接点
１６０ ＮＯＴ回路
１６１ ＮＡＮＤ回路
１６２ ＡＮＤ回路
１６３ 縦方向３列の配線の左から２番目の配線
１６４ 排他的論理和選択設定回路の出力に接続されたデコード回路
１６５ アドレスを指定する１６ビットのデータ
１６６ アドレスを指定する１６ビットのデータを分岐、分配
１６７ ３ステートバッファ
１６８ ３ステートバッファを制御する外部からの信号入力部
１６９ 外部回路
１７０ 入力設定回路部用のメモリのデータ出力に接続されたデコード回路
１７１ 横方向３列の配線の上から２番目の配線
１７２ 比較値選択設定回路部用のメモリのデータ出力に接続されたデコード回路
１７３ 回路選択保持回路のリセット入力に並列に接続
１７４ ＯＲ回路組み合わせ回路設定回路部用のメモリのデータ出力に接続されたデコード回路
１７５ １つ目のＭＯＳＦＥＴを選択
１７６ 出力用ＯＲ回路設定回路用のメモリのデータ出力に接続されたデコード回路
１７７ ２つ目のＭＯＳＦＥＴを選択
１７８ 出力回路設定回路部用のメモリのデータ出力に接続されたデコード回路
１７９ 外部回路
１８０ 外部からの信号の入力その１
１８１ 外部からの信号の入力その１と、比較値選択回路単体の出力の有効と無効を切り替える否定出力になるＭＯＳＦＥＴおよびＭＯＳＦＥＴを接続している配線
１８２ ＭＯＳＦＥＴ
１８３ ＭＯＳＦＥＴ
１８４ 外部からの信号の入力その２
１８５ 入力選択回路部と同じ回路構成
１８６ 外部からの信号を比較値とする比較値選択回路部
１８７ ＡＮＤ回路組み合わせ回路単体
１８８ ＡＮＤ回路組み合わせ回路部
１８９ ＭＯＳＦＥＴ
１９０ ＯＲ回路組み合わせ回路設定回路部の出力とＡＮＤ回路組み合わせ回路部を接続している配線
１９１ ＭＯＳＦＥＴ
１９２ 回路選択保持回路
１９３ 回路選択保持回路のセット入力
１９４ 回路選択保持回路の出力
１９５ ＭＯＳＦＥＴ
１９６ ＭＯＳＦＥＴ
１９７ ＭＯＳＦＥＴ
１９８ ＭＯＳＦＥＴ
１９９ ＡＮＤ回路組み合わせ回路単体の出力
２００ 縦方向３列の配線の左から１番目の配線
２０１ 横方向３列の配線の上から１番目の配線
２０２ 横方向３列の配線の上から２番目の配線
２０３ バッファ回路
２０４ 配線
２０５ リセット回路の出力
２０７ 強制的にオフにするＭＯＳＦＥＴ
２０８ 入力単体
２０９ 出力単体
２１０ 排他的論理和選択設定回路用のメモリのアドレス番号
２１１ 入力選択設定回路部の入力アドレス
２１２ 比較値選択設定回路部の入力アドレス
２１３ ＯＲ回路組み合わせ設定回路部の入力アドレス
２１４ 出力用ＯＲ回路設定回路部のアドレス
２１５ 出力用回路設定回路部のアドレス
２１６ 排他的論理和選択設定回路部の出力の配線を、分岐、分配する配線部
２１７ 分岐、分配する配線部に接続
２１８ 入力選択回路単体
２１９ 比較値が１の場合の比較値選択回路単体
２２０ ＯＲ回路組み合わせ回路単体
２２１ 出力用ＯＲ回路組み合わせ回路単体
２２２ 入力選択回路単体
２２３ 比較値が０の場合の比較値選択回路単体
２２４ ＯＲ回路組み合わせ回路単体
２２５ 出力用ＯＲ回路組み合わせ回路単体
２２６ 排他的論理和選択設定回路用のメモリへ書き込むデータ
２２７ 入力選択設定回路部のデータ
２２８ 比較値選択設定回路部のデータ
２２９ ＯＲ回路組み合わせ設定回路部のデータ
２３０ 出力用ＯＲ回路設定回路部のデータ
２３１ 出力用回路設定回路部のデータ
２３２ 入力選択回路単体
２３３ 比較値が１の場合の比較値選択回路単体
２３４ ＯＲ回路組み合わせ回路単体
２３５ 出力用ＯＲ回路組み合わせ回路単体
２３６ 出力用ＯＲ回路組み合わせ回路単体
２３７ 排他的論理和選択設定回路用のメモリ
２３８ 入力選択設定回路部用のメモリ
２３９ 比較値選択設定回路部用のメモリ
２４０ ＯＲ回路組み合わせ回路設定回路部用のメモリ
２４１ 出力用ＯＲ回路設定回路部用のメモリ
２４２ 出力回路用設定回路部用のメモリ
２４３ アドレスを指定する１６ビットのデータを分岐、分配
２４４ アドレスを指定する１６ビットのデータ
２４５ 出力のデジタル値０１を入力アドレスの０１としてフィードバック
２４６ 出力アドレス０１を、入力アドレス０１へフィードバックするための配線
２４７ 排他的論理和選択設定回路用のデータの内容の説明
２４８ 入力選択設定回路部用のメモリのデータの内容の説明
２４９ 比較値選択設定回路部用のメモリのデータの内容の説明
２５０ ＯＲ回路組み合わせ回路設定回路部用のメモリのデータの内容の説明
２５１ 出力用ＯＲ回路設定回路部用のメモリのデータの内容の説明
２５２ 出力回路用設定回路部用のメモリのデータの内容の説明
２５３ 入力番号の００
２５４ 排他的論理和
２５５ 入力番号の０１
２５６ 排他的論理和
２５７ 否定回路
２５８ 出力番号の００
２５９ 出力番号の０１
２６０ 配線
２６１ 配線
２６２ 配線
２６３ 配線
２６４ 配線
２６５ 配線
２６６ 配線
２６７ 配線
２６８ 配線
２６９ 配線
２７０ 配線
２７１ 配線
２７２ 配線
２７３ 入力番号の０２
２７４ 排他的論理和
２７５ 否定回路
２７６ ＭＯＳＦＥＴ
２７７ 外部からの信号の入力その２とＭＯＳＦＥＴのゲート部を接続する配線
２７８ 入力
２７９ 入力
２８０ 入力
２８１ 出力
２８２ 出力
２８３ 出力
２８４ 入力
２８５ 出力
２８６ 排他的論理和選択設定回路部の出力の配線

Claims (1)

1. 入力部（１）の次に入力の選択が可能な入力選択回路部（３）と、入力と比較する比較値の選択が可能な比較値作成回路部（４）があり、前記、入力選択回路部（３）と、比較値作成回路部（４）の次に排他的論理和の選択が可能な排他的論理和回路部（５）があり、前記、排他的論理和回路部（５）の次にＯＲ回路の組み合わせ方の選択が可能なＯＲ回路組み合わせ回路部（６）があり、前記、ＯＲ回路組み合わせ回路部（６）の次に否定回路部（７）があり、前記、否定回路部（７）の次に出力用ＯＲ回路の組み合わせ方の選択が可能な出力用ＯＲ回路組み合わせ回路部（８）があり、前記、出力用ＯＲ回路組み合わせ回路部（８）の次に出力部（２）がある回路構成であり、
   排他的論理和の入力側の比較値が０なのか１なのかを発光ダイオード（９７）を用いて確認しやすくし、比較値の情報を外部へ出力（９８）できて、また、排他的論理和の出力側にも別の発光ダイオード（１０１）を用いて一致しているかどうかの確認をしやすくし、一致しているかどうかの情報を外部へ出力（１０２）することができて、
   ＯＲ回路組み合わせ部（６）にて単体もしくは複数のＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）が何らかの異常により全てオフになった場合、否定回路単体（１４）の出力がオンしっぱなしになるのを回避するために、否定回路単体（１４）の出力と直列接続されたＭＯＳＦＥＴ（２０７）により、否定回路単体（１４）の出力が強制的に遮断される回路になっており、
   メモリ内の内容を解読することで、作成した回路の内容を確認できることを特徴とする、回路の作成が可能な非ノイマン型の回路。

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