JP7287495B2 - Method for forming semiconductor layer - Google Patents

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Description

本発明は、半導体層の形成方法に関し、基板の上に基板とは格子定数が異なる半導体を結晶成長する半導体層の形成方法に関する。 The present invention relates to a method of forming a semiconductor layer, and more particularly to a method of forming a semiconductor layer by crystal-growing a semiconductor having a lattice constant different from that of the substrate on the substrate.

半導体薄膜は、電子デバイスや光デバイスの材料として用いられている。デバイスとして利用される半導体の多くは層構造を取り、半導体やサファイアなどの基板上に、結晶成長装置を用いて結晶成長される。結晶成長は、基板に対して格子整合するように行われてきたが、量産性やデバイス特性向上のため、サファイア基板上へのＧａＮの結晶成長や、Ｓｉ基板上への化合物半導体の結晶成長など、格子不整合系の成長（ヘテロエピタキシャル成長）も行われるようになってきている。 Semiconductor thin films are used as materials for electronic devices and optical devices. Most semiconductors used as devices have a layered structure, and crystals are grown on substrates such as semiconductors and sapphire using a crystal growth apparatus. Crystal growth has been performed so as to be lattice-matched with the substrate, but in order to improve mass productivity and device characteristics, crystal growth of GaN on sapphire substrates, crystal growth of compound semiconductors on Si substrates, etc. , lattice-mismatched growth (heteroepitaxial growth) has also come to be performed.

ヘテロエピタキシャル成長では、ヘテロ界面において各種結晶欠陥が導入され、これが半導体電子・光デバイスを構成する層（デバイス層）へ貫通する。この貫通欠陥は、デバイス特性を劣化させるため、貫通欠陥（貫通転位密度）の抑制が重要である。貫通転位密度を低減する技術はこれまでに幾つか提案されており、例えば、エピタキシャル横方向成長(epitaxial lateral overgrowth; ＥＬＯ）、アスペクト比トラップ（Aspect Ratio Trapping: ＡＲＴ）、閉じ込め横方向成長（Confined Epitaxial Lateral Overgrowth: ＣＥＬＯ)、歪超格子(Strained Layer Superlattice: ＳＬＳ）による転位フィルタなどがある。 In heteroepitaxial growth, various crystal defects are introduced at heterointerfaces, and these defects penetrate into layers (device layers) constituting semiconductor electronic/optical devices. Since these threading defects degrade device characteristics, it is important to suppress threading defects (threading dislocation density). Several techniques have been proposed to reduce the threading dislocation density, for example, epitaxial lateral overgrowth (ELO), aspect ratio trapping (ART), confined epitaxial overgrowth (ELO), and confined epitaxial overgrowth (ELO). Lateral Overgrowth (CELO), strained layer superlattice (SLS) dislocation filters, and the like.

例えば、非特許文献１に記載のＥＬＯは、ヘテロエピタキシャル成長させる半導体基板上に、ＳｉＯ2などの材料を堆積させてマスクを形成し、このマスクの一部に開口を設け、この開口部の底面に露出する半導体基板の表面より結晶成長を行う。この結晶成長において、マスク開口部直上に加え、開口部の周囲のマスク上へ覆いかぶさるように半導体の結晶を成長させる成長条件を用いることで、マスク上に形成される半導体層では、基板からの転位の伝搬を抑制することが可能となる。しかし、ＥＬＯでは、マスクの開口部においては、転位伝搬の抑制効果が無いため、基板平面方向全域に渡って、成長させた半導体層の転位密度を低減することは困難である。また、開口の周囲のマスク上への横方向の結晶成長は、一般的な基板の平面の垂直方向への成長に比べて困難であり、マスクの形状や開口の平面視の形状に制限があるため、マスクの上に形成した半導体層に必要とする半導体デバイス構造を必ずしも作製できないなどの問題がある。For example, in ELO described in Non-Patent Document 1, a mask is formed by depositing a material such as SiO 2 on a semiconductor substrate to be heteroepitaxially grown, an opening is provided in a part of the mask, and the bottom of the opening is Crystal growth is performed from the exposed surface of the semiconductor substrate. In this crystal growth, growth conditions are used to grow semiconductor crystals so as to cover the mask around the opening in addition to just above the mask opening. Propagation of dislocations can be suppressed. However, since ELO does not have the effect of suppressing dislocation propagation in the openings of the mask, it is difficult to reduce the dislocation density of the grown semiconductor layer over the entire substrate plane direction. In addition, lateral crystal growth on the mask around the opening is more difficult than normal growth in the direction perpendicular to the plane of the substrate, and there are restrictions on the shape of the mask and the planar view of the opening. Therefore, there is a problem that the semiconductor device structure required for the semiconductor layer formed on the mask cannot always be produced.

次に、非特許文献２に記載のＡＲＴについて説明する。ＡＲＴは、平面方向の長さ（幅）に対する厚さの比（アスペクト比）を大きくしたストライプ構造の開口を備えるマスクを形成し、開口の箇所の基板表面に選択的に結晶成長を行うことで、開口内壁で転位を終端させる方法である。しかし、ストライプが延在する方向に直交する方向には、転位伝搬の抑制効果がある一方で、ストライプが延在する方向へは、内壁が存在しないために転位伝搬を抑制することはできない。また、アスペクト比を大きくして成長すると、成長可能な領域が小さくなるとともに、成長した表面が平坦ではなくなるという問題が発生する。 Next, ART described in Non-Patent Document 2 will be described. In ART, a mask is formed with striped openings having a large ratio (aspect ratio) of thickness to length (width) in the planar direction, and crystal growth is selectively performed on the substrate surface at the openings. , a method of terminating dislocations on the inner wall of the opening. However, while there is an effect of suppressing dislocation propagation in the direction orthogonal to the direction in which the stripe extends, dislocation propagation cannot be suppressed in the direction in which the stripe extends because there is no inner wall. In addition, if the growth is performed with a large aspect ratio, the growing area becomes smaller and the grown surface becomes uneven.

次に、非特許文献３に記載のＣＥＬＯについて説明する。ＣＥＬＯは、基板の上に形成した絶縁膜を加工することで、基板表面に細いチャネルを形成し、このチャネルを介して原料供給、成長を行うことで転位密度を大幅に低減する方法である。しかし、このＣＥＬＯでは、チャネル構造の作製が複雑であり、また、成長できる領域が極端に小さくなる。また、ＣＥＬＯでは、成長が基板表面の垂直方向以外の結晶面に対しても成長を行う必要があるため、成長自体が困難になる。 Next, CELO described in Non-Patent Document 3 will be described. CELO is a method in which an insulating film formed on a substrate is processed to form a narrow channel on the substrate surface, and materials are supplied and grown through this channel to significantly reduce the dislocation density. However, in this CELO, fabrication of the channel structure is complicated, and the growing area is extremely small. Moreover, in CELO, the growth itself is difficult because it is necessary to grow on crystal planes other than the direction perpendicular to the substrate surface.

次に、非特許文献４に記載のＳＬＳについて説明する。ＳＬＳでは、転位フィルタを用いている。この転位フィルタは作製が容易なため、ＳＬＳは、以前より広く用いられてきた。一方で、ＳＬＳは、転位密度の低減効果は少なく、また、絶縁材料による層が形成されていないため、デバイス構造作製後において、転位が、基板側からデバイスが形成されている層の方向に上昇することを必ずしも防ぐことはできない。 Next, the SLS described in Non-Patent Document 4 will be described. SLS uses a transposed filter. SLS has been widely used in the past due to the ease of fabrication of this dislocation filter. On the other hand, SLS is less effective in reducing the dislocation density, and since no insulating material layer is formed, after the device structure is fabricated, dislocations rise from the substrate side toward the layer where the device is formed. can't always prevent you from doing it.

H. Kataria et al., "Simple Epitaxial Lateral Overgrowth Process as a Strategy for Photonic Integration on Silicon", IEEE Journal of Selected Topics in Quantum Electronics, vol. 20, no. 4, 8201407, 2014.H. Kataria et al., "Simple Epitaxial Lateral Overgrowth Process as a Strategy for Photonic Integration on Silicon", IEEE Journal of Selected Topics in Quantum Electronics, vol. 20, no. 4, 8201407, 2014. J. G. Fiorenza et al., "Aspect Ratio Trapping: a Unique Technology for Integrating Ge and III-Vs with Silicon CMOS", ECS Transactions, vol. 33, no. 6, pp. 963-976, 2010.J. G. Fiorenza et al., "Aspect Ratio Trapping: a Unique Technology for Integrating Ge and III-Vs with Silicon CMOS", ECS Transactions, vol. 33, no. 6, pp. 963-976, 2010. L. Czornomaz et al., "Confined Epitaxial Lateral Overgrowth (CELO): A Novel Concept for Scalable Integration of CMOS-compatible InGaAs-on-insulator MOSFETs on Large-Area Si Substrates", Symposium on VLSI Technology Digest of Technical Papers, 13-3, pp. T172-T173, 2015.L. Czornomaz et al., "Confined Epitaxial Lateral Overgrowth (CELO): A Novel Concept for Scalable Integration of CMOS-compatible InGaAs-on-insulator MOSFETs on Large-Area Si Substrates", Symposium on VLSI Technology Digest of Technical Papers, 13 -3, pp. T172-T173, 2015. R. Hull. et al., "Role of strained layer superlattices in misfit dislocation reduction in growth of epitaxial Ge0.5Si0.5 alloys on Si(100) substrates", Journal of Applied Physics, vol. 65, no. 12, pp. 4723-4729, 1989.R. Hull. et al., "Role of strained layer superlattices in misfit dislocation reduction in growth of epitaxial Ge0.5Si0.5 alloys on Si(100) substrates", Journal of Applied Physics, vol. 65, no. 12, pp. 4723-4729, 1989.

上述したように、ヘテロエピタキシャル成長を行う際に転位密度を低減する方法は、種々提案されてきたが、これらの従来技術では、簡便な製造方法で転位密度を大幅に低減して半導体層を作製するとともに、作製した後に、所望とする半導体層への転位の上昇（伝搬）を抑制することができないという問題があった。 As described above, various methods have been proposed for reducing the dislocation density during heteroepitaxial growth. However, in these conventional techniques, the dislocation density is significantly reduced by a simple manufacturing method to fabricate a semiconductor layer. In addition, there is a problem that it is not possible to suppress the rise (propagation) of dislocations to a desired semiconductor layer after fabrication.

本発明は、以上のような問題点を解消するためになされたものであり、転位密度を低減した半導体層を簡便な作製方法で作製するとともに、作製した後に、所望とする半導体層への転位における転位の発生を抑制することを目的とする。 SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. A semiconductor layer having a reduced dislocation density is produced by a simple production method, and after the production, dislocations to a desired semiconductor layer are prevented. The object is to suppress the generation of dislocations in.

本発明に係る半導体層の形成方法は、基板の上に、基板の表面の面方向の格子定数が基板と異なる第１半導体層を結晶成長する第１工程と、第１半導体層の上に接して第２半導体層を結晶成長する第２工程と、第２半導体層の上に接して第３半導体層を結晶成長する第３工程と、第２半導体層をエッチング停止層として、第３半導体層の転位の箇所を選択的に溶解させ、転位の箇所に、第３半導体層を貫通する窪みを形成する第４工程と、窪みの箇所の下の第２半導体層に、第２半導体層を貫通する貫通孔を形成する第５工程と、窪みおよび第２半導体層の貫通孔を通して第１半導体層を酸化し、第２半導体層の下面を覆う絶縁膜を形成する第６工程と、絶縁膜を形成した後で、第３半導体層を結晶再成長させる第７工程とを備える。 A method for forming a semiconductor layer according to the present invention includes a first step of crystal-growing a first semiconductor layer on a substrate, the lattice constant of which is different from that of the substrate in the planar direction of the surface of the substrate; a second step of crystal-growing a second semiconductor layer by using the second semiconductor layer; a third step of crystal-growing a third semiconductor layer on and in contact with the second semiconductor layer; a fourth step of selectively dissolving the location of the dislocation to form a recess penetrating the third semiconductor layer at the location of the dislocation; a sixth step of forming an insulating film covering the lower surface of the second semiconductor layer by oxidizing the first semiconductor layer through the recess and the through hole of the second semiconductor layer; and a seventh step of crystal regrowth of the third semiconductor layer after formation.

本発明に係る半導体層の形成方法は、基板の上に、基板の表面の面方向の格子定数が基板と異なる第１半導体層を結晶成長する第１工程と、第１半導体層の上に接して第２半導体層を結晶成長する第２工程と、第２半導体層の上に接して第３半導体層を結晶成長する第３工程と、第３半導体層の上に接して第４半導体層を結晶成長する第４工程と、第４半導体層の上に接して第５半導体層を結晶成長する第５工程と、第５半導体層の転位の箇所を溶解させ、転位の箇所に、第５半導体層を貫通する窪みを形成する第６工程と、窪みの箇所の下の第４半導体層に、第４半導体層を貫通する第１貫通孔を形成する第７工程と、第２半導体層をエッチング停止層としたエッチングにより、第１貫通孔の箇所の下の第３半導体層に、第３半導体層を貫通する第２貫通孔を形成する第８工程と、２貫通孔の箇所の下の第２半導体層に、第２半導体層を貫通する第３貫通孔を形成する第９工程と、窪み、第１貫通孔、第２貫通孔、および第２貫通孔を通して第１半導体層を酸化し、第２半導体層の下面を覆う絶縁膜を形成する第１０工程と、絶縁膜を形成した後で、第５半導体層を除去する第１１工程と、第５半導体層を除去した後で、第４半導体層を除去する第１２工程と、第４半導体層を除去した後で、第３半導体層を結晶再成長させる第１３工程とを備える。 A method for forming a semiconductor layer according to the present invention includes a first step of crystal-growing a first semiconductor layer on a substrate, the lattice constant of which is different from that of the substrate in the planar direction of the surface of the substrate; a second step of crystal-growing a second semiconductor layer by using a second semiconductor layer; a third step of crystal-growing a third semiconductor layer on and in contact with the second semiconductor layer; and a fourth semiconductor layer on and in contact with the third semiconductor layer. a fourth step of growing crystals; a fifth step of crystal-growing a fifth semiconductor layer on and in contact with the fourth semiconductor layer; a sixth step of forming a recess penetrating the layer; a seventh step of forming a first through hole penetrating through the fourth semiconductor layer in the fourth semiconductor layer below the location of the recess; and etching the second semiconductor layer. an eighth step of forming a second through hole penetrating through the third semiconductor layer in the third semiconductor layer below the first through hole by etching as a stop layer; a ninth step of forming a third through-hole penetrating the second semiconductor layer in the two semiconductor layers; oxidizing the first semiconductor layer through the recess, the first through-hole, the second through-hole, and the second through-hole; a tenth step of forming an insulating film covering the lower surface of the second semiconductor layer; an eleventh step of removing the fifth semiconductor layer after forming the insulating film; A twelfth step of removing the semiconductor layer, and a thirteenth step of crystal regrowing the third semiconductor layer after removing the fourth semiconductor layer.

以上説明したように、本発明によれば、第１半導体層の上に、エッチング停止層となる第２半導体層を形成し、この上に形成した第３半導体層の転位の箇所に、第２半導体層に到達する窪みを形成し、さらに、第２半導体層に貫通孔を形成し、窪みおよび貫通孔を通して第１半導体層を酸化して第２半導体層の下面を覆う絶縁膜を形成するので、転位密度を低減した半導体層を簡便な作製方法で作製できるとともに、作製した後に、所望とする半導体層への転位の上昇が抑制できる。 As described above, according to the present invention, the second semiconductor layer serving as an etching stop layer is formed on the first semiconductor layer, and the second semiconductor layer is formed at the dislocation points of the third semiconductor layer formed thereon. A depression reaching the semiconductor layer is formed, a through hole is formed in the second semiconductor layer, and the first semiconductor layer is oxidized through the depression and the through hole to form an insulating film covering the lower surface of the second semiconductor layer. In addition, a semiconductor layer with a reduced dislocation density can be manufactured by a simple manufacturing method, and the rise of dislocations to a desired semiconductor layer can be suppressed after manufacturing.

図１Ａは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1A is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining a method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図１Ｂは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1B is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図１Ｃは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1C is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図１Ｄは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1D is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図１Ｅは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1E is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図１Ｆは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1F is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図１Ｇは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 1G is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 1 of the present invention. 図２は、成長基板の表面の面方向の格子定数が異なる化合物半導体を結晶成長して形成した半導体層に発生している貫通転位密度と、平均して転位を１つ含む平面視矩形の領域の一辺の長さとの関係を示す特性図である。FIG. 2 shows the density of threading dislocations generated in a semiconductor layer formed by crystal growth of compound semiconductors having different lattice constants in the plane direction of the surface of the growth substrate, and a rectangular region containing one dislocation on average. is a characteristic diagram showing the relationship between the length of one side of . 図３Ａは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3A is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining a method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｂは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3B is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｃは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3C is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｄは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3D is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｅは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3E is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｆは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3F is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｇは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3G is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention. 図３Ｈは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。FIG. 3H is a cross-sectional view showing a state of a semiconductor layer in an intermediate step for explaining the method of forming a semiconductor layer according to Embodiment 2 of the present invention.

以下、本発明の実施の形態に係る半導体層の形成方法について説明する。 A method for forming a semiconductor layer according to an embodiment of the present invention will be described below.

［実施の形態１］
はじめに、本発明の実施の形態１に係る半導体層の形成方法について、図１Ａ～図１Ｇを参照して説明する。[Embodiment 1]
First, a method for forming a semiconductor layer according to Embodiment 1 of the present invention will be described with reference to FIGS. 1A to 1G.

まず、図１Ａに示すように、基板１０１の上に、基板１０１の表面の面方向の格子定数が、基板１０１と異なる第１半導体層１０２を結晶成長する（第１工程）。実施の形態１では、基板１０１の上に、バッファ層１０４を結晶成長し、バッファ層１０４の上に第１半導体層１０２を結晶成長（エピタキシャル成長）する。基板１０１は、例えば、ＧａＡｓから構成し、バッファ層１０４は、ＩｎＰから構成する。また、基板１０１は、Ｓｉから構成することもできる。 First, as shown in FIG. 1A, a first semiconductor layer 102 having a lattice constant in the plane direction of the surface of the substrate 101 different from that of the substrate 101 is crystal-grown on the substrate 101 (first step). In Embodiment 1, the buffer layer 104 is crystal-grown on the substrate 101 and the first semiconductor layer 102 is crystal-grown (epitaxially grown) on the buffer layer 104 . The substrate 101 is made of GaAs, for example, and the buffer layer 104 is made of InP. The substrate 101 can also be made of Si.

第１半導体層１０２は、ＡｌＡｓＳｂから構成する。ＡｌＡｓＳｂは、Ａｌを含む化合物半導体である。第２半導体層１０３は、ＩｎＡｌＡｓなど、Ａｌを多く含む化合物半導体から構成することもできる。上述した各層は、例えば、有機金属気相成長法、分子線エピタキシー法などにより形成できる。 The first semiconductor layer 102 is made of AlAsSb. AlAsSb is a compound semiconductor containing Al. The second semiconductor layer 103 can also be composed of a compound semiconductor containing a large amount of Al, such as InAlAs. Each of the layers described above can be formed by, for example, a metal-organic chemical vapor deposition method, a molecular beam epitaxy method, or the like.

ＩｎＰから構成したバッファ層１０４、ＡｌＡｓＳｂから構成した第１半導体層１０２は、基板１０１の表面の面方向の格子定数が、ＧａＡｓから構成した基板１０１とは異なっている。このため、実施の形態１では、基板１０１とバッファ層１０４とのヘテロ界面において、貫通転位１２１，貫通転位１２２が発生し、発生した貫通転位１２１，貫通転位１２２は、第１半導体層１０２の表面まで伝搬する。これは、基板１０１をＳｉから構成した場合も同様である。 The buffer layer 104 made of InP and the first semiconductor layer 102 made of AlAsSb have different lattice constants in the planar direction of the surface of the substrate 101 from those of the substrate 101 made of GaAs. Therefore, in the first embodiment, threading dislocations 121 and threading dislocations 122 are generated at the hetero-interface between the substrate 101 and the buffer layer 104 , and the generated threading dislocations 121 and 122 are generated on the surface of the first semiconductor layer 102 . propagates up to This is the same when the substrate 101 is made of Si.

ところで、このようなヘテロエピタキシャル成長においては、格子定数が急に大きく変化すると、島状に結晶が成長する３次元成長したり、結晶性を著しく損ねたりする場合がある。このような問題を抑制するために、例えば、バッファ層１０４を、２つの層から構成して格子定数の大きな変化が起きないようにすることもできる。また、バッファ層１０４をより多くの層から構成して多段階に格子定数を変化させるようにすることもできる。言い換えると、バッファ層１０４の、基板の表面の面方向の格子定数が、第１半導体層に近いほど、第１半導体層の基板の表面の面方向の格子定数に近づく状態に変化していれば、上述した結晶成長の問題が抑制できる。なお、バッファ層１０４と同様に、第１半導体層１０２も、基板１０１の表面の面方向の格子定数を、後述する第２半導体層１０３に近いほど、第１半導体層１０３の基板の表面の面方向の格子定数に近づく状態に変化させることができる。 By the way, in such heteroepitaxial growth, if the lattice constant suddenly changes greatly, it may cause three-dimensional growth in which crystals grow like islands, or the crystallinity may be significantly impaired. In order to suppress such a problem, for example, the buffer layer 104 can be composed of two layers so that a large change in lattice constant does not occur. Also, the buffer layer 104 can be composed of more layers to change the lattice constant in multiple steps. In other words, if the lattice constant of the buffer layer 104 in the in-plane direction of the substrate surface is closer to the first semiconductor layer, the lattice constant of the first semiconductor layer in the in-plane direction of the substrate surface changes. , the problem of crystal growth mentioned above can be suppressed. As with the buffer layer 104, the first semiconductor layer 102 also has a lattice constant in the plane direction of the surface of the substrate 101. It can be changed to a state approaching the directional lattice constant.

次に、図１Ｂに示すように、第１半導体層１０２の上に接して第２半導体層１０３を結晶成長する（第２工程）。第２半導体層１０３は、例えば、ＩｎＧａＡｓなどの化合物半導体から構成する。第１半導体層１０２の表面まで伝搬している貫通転位１２１，貫通転位１２２は、第２半導体層１０３の表面まで伝搬する。 Next, as shown in FIG. 1B, a second semiconductor layer 103 is crystal-grown on and in contact with the first semiconductor layer 102 (second step). The second semiconductor layer 103 is composed of a compound semiconductor such as InGaAs. The threading dislocations 121 and 122 that have propagated to the surface of the first semiconductor layer 102 propagate to the surface of the second semiconductor layer 103 .

次に、図１Ｃに示すように、第２半導体層１０３の上に接して第３半導体層１０５を結晶成長する（第３工程）。第３半導体層１０５は、例えば、ＩｎＰなどの化合物半導体から構成する。第２半導体層１０３の表面まで伝搬している貫通転位１２１，貫通転位１２２は、第３半導体層１０５の表面まで伝搬する。 Next, as shown in FIG. 1C, a third semiconductor layer 105 is crystal-grown on and in contact with the second semiconductor layer 103 (third step). The third semiconductor layer 105 is composed of a compound semiconductor such as InP, for example. Threading dislocations 121 and threading dislocations 122 propagating to the surface of the second semiconductor layer 103 propagate to the surface of the third semiconductor layer 105 .

次に、図１Ｄに示すように、第３半導体層１０５の、貫通転位１２１，貫通転位１２２が表面に到達している箇所に、第３半導体層１０５を貫通し、第１半導体層１０２に到達する窪み１０６，窪み１０７を形成する（第４工程）。第３半導体層１０５の表面に到達した貫通転位１２１，貫通転位１２２の箇所を、選択的に溶解させることで、窪み１０６，窪み１０７が形成できる。 Next, as shown in FIG. 1D, the threading dislocations 121 and 122 of the third semiconductor layer 105 are penetrated through the third semiconductor layer 105 to reach the first semiconductor layer 102 where they have reached the surface. A depression 106 and a depression 107 are formed (fourth step). By selectively dissolving the portions of the threading dislocations 121 and 122 that have reached the surface of the third semiconductor layer 105, the depressions 106 and 107 can be formed.

例えば、加熱したＨ3ＰＯ4やＨＢｒなどのエッチング液をエッチャントして用いることで、第３半導体層１０５の表面に到達している貫通転位１２１，貫通転位１２２の箇所をエッチングすることで、窪み１０６，窪み１０７が形成できる。この種のエッチング処理は、半導体の結晶における転位の有無、および発生箇所の分布を確認するために用いられており、よく知られている。この技術において、エッチング処理により転位の箇所に形成される窪みは、エッチピット（etch-pit）と呼ばれている。For example, by using a heated etchant such as H 3 PO 4 or HBr as an etchant, portions of threading dislocations 121 and threading dislocations 122 reaching the surface of the third semiconductor layer 105 are etched to form depressions. 106, recesses 107 can be formed. This type of etching treatment is well known and used to confirm the presence or absence of dislocations in semiconductor crystals and the distribution of dislocations. In this technique, the depressions formed at the dislocation locations by the etching process are called etch-pits.

なお、ＩｎＰから構成した第３半導体層１０５に窪み１０６，窪み１０７を形成する場合に用いるエッチャントは、Ｂｒ2：ＣＨ3ＯＨ，ＨＢｒ：Ｈ2Ｏ2：ＨＣｌ：Ｈ2Ｏ，ＨＮＯ3：ＨＣｌ：Ｂｒ2，Ｈ3ＰＯ4：ＨＢｒ，ＨＢｒ：ＨＮＯ3，ＨＢｒ：ＨＦ，ＨＢｒ：ＣＨ3ＣＯＯＨなどが適用可能である。また、窪みの形成は、結晶異方性を有するエッチング処理によりエッチングすることで実施することもできる。The etchants used to form the depressions 106 and 107 in the third semiconductor layer 105 made of InP are Br2 : CH3OH , HBr: H2O2 : HCl : H2O , and HNO3 :HCl. :Br 2 , H 3 PO 4 :HBr, HBr:HNO 3 , HBr:HF, HBr:CH 3 COOH and the like are applicable. Alternatively, the recess can be formed by etching using an etching process having crystal anisotropy.

ところで、貫通転位の確認のためのエッチング処理には、例えば、ＧａＡｓ層に対する溶融ＫＯＨによるエッチング処理があるが、これに比較し、上述したエッチング処理は、より低温で実施できる。また、貫通転位の確認のためのエッチング処理としては、ＡＢエッチャントと呼ばれている、ＣｒＯ3やＡｇＮＯ3などを含む溶液を用いてエッチピットを形成する技術もある。しかしながら、このエッチング処理では、エッチング液に重金属が含まれており、後述する再成長による層に、これらが不純物として導入される懸念がある。これに対し、加熱したＨ3ＰＯ4やＨＢｒなどのエッチング液を用いた処理では、このような問題が発生しない。By the way, as an etching process for confirming threading dislocations, for example, there is an etching process using molten KOH for a GaAs layer. Also, as an etching process for confirming threading dislocations, there is a technique called AB etchant in which a solution containing CrO 3 or AgNO 3 is used to form etch pits. However, in this etching treatment, the etchant contains heavy metals, and there is a concern that these heavy metals may be introduced as impurities into the layer due to regrowth, which will be described later. On the other hand, such a problem does not occur in a process using a heated etchant such as H 3 PO 4 or HBr.

ところで、ＩｎＰからなる第３半導体層１０５の上述したエッチング処理で用いたエッチング液は、一般的にＡｌを多く含む材料を容易に侵食する。このため、第３半導体層１０５の下に、第１半導体層１０２が接して存在していると、第１半導体層１０２を侵食することになる。このため、第１半導体層１０２と第３半導体層１０５との間に、第２半導体層１０３をエッチング停止層として設ける。第２半導体層１０３を設け、第２半導体層１０３に対して第３半導体層１０５が選択的に溶解するエッチャントを用いてエッチング処理をし、窪み１０６，窪み１０７を形成する。 By the way, the etchant used in the etching process of the third semiconductor layer 105 made of InP generally easily corrodes materials containing a large amount of Al. Therefore, if the first semiconductor layer 102 exists under the third semiconductor layer 105 and is in contact therewith, the first semiconductor layer 102 will be eroded. Therefore, the second semiconductor layer 103 is provided between the first semiconductor layer 102 and the third semiconductor layer 105 as an etching stop layer. A second semiconductor layer 103 is provided, and an etching process is performed using an etchant that selectively dissolves the third semiconductor layer 105 into the second semiconductor layer 103 to form recesses 106 and 107 .

上述した第３半導体層１０５のエッチング処理では、Ａｌを多く含む材料が容易に侵食され、含まれるＡｌの量が多いほど、侵食の度合いが大きい。従って、第２半導体層１０３は、バッファ層１０４（第１半導体層１０２）に格子整合し、Ａｌを含有しない、または、Ａｌの組成比が少ない材料を用いることが重要となる。この条件に適合する材料は、例えば、ＩｎＧａＡｓやＩｎＧａＡｓＰ、Ａｌ組成の少ないＩｎＧａＡｌＡｓなどが候補となる。 In the etching process of the third semiconductor layer 105 described above, a material containing a large amount of Al is easily eroded, and the greater the amount of Al contained, the greater the degree of erosion. Therefore, it is important for the second semiconductor layer 103 to be lattice-matched to the buffer layer 104 (first semiconductor layer 102) and to use a material that does not contain Al or has a low Al composition ratio. Candidate materials that meet this condition include, for example, InGaAs, InGaAsP, and InGaAlAs with a low Al composition.

なお、Ａｌの組成比が少ないとは、窪み１０６，窪み１０７を形成するときのエッチング処理で、エッチング停止層としての機能が得られる範囲でＡｌが含まれていてもよいことを示す。 In addition, the expression that the composition ratio of Al is small means that Al may be contained in the etching process for forming the recesses 106 and 107 as long as the function as an etching stop layer can be obtained.

また、上述した格子整合は、下層と上層との間の格子定数の差が、下層の上に上層をエピタキシャル成長したときに、これらの界面などから転移が発生するなどのことがない範囲とされていることを示す。言い換えると、格子定数の差により決定される上層の臨界膜厚が、目的とする厚さより大きくなる範囲に、これらの間の格子定数差が収まっていることを示す。なお、格子定数は、基板面に平行な方向の格子定数である。 Further, the above-described lattice matching is defined as a range in which the difference in lattice constant between the lower layer and the upper layer does not cause dislocations from the interface or the like when the upper layer is epitaxially grown on the lower layer. indicate that In other words, it means that the lattice constant difference between them falls within the range in which the critical film thickness of the upper layer determined by the lattice constant difference is larger than the desired thickness. The lattice constant is the lattice constant in the direction parallel to the substrate surface.

窪み１０６，窪み１０７形成のためのエッチング量（あるいはエッチング時間）は、転位密度、第３半導体層１０５と第２半導体層１０３とのエッチング選択比、第３半導体層１０５および第２半導体層１０３の厚さから総合的に判断して適宜に設定する。 The amount of etching (or etching time) for forming the recesses 106 and 107 depends on the dislocation density, the etching selectivity between the third semiconductor layer 105 and the second semiconductor layer 103, and the thickness of the third semiconductor layer 105 and the second semiconductor layer 103. The thickness is determined comprehensively and appropriately set.

次に、図１Ｅに示すように、窪み１０６，窪み１０７の箇所の下の第２半導体層１０３に、第２半導体層１０３を貫通する貫通孔１０８，貫通孔１０９を形成する（第５工程）。貫通孔１０８，貫通孔１０９を形成することで、第２半導体層１０３における貫通転位を除去する。この工程では、第１半導体層１０２および第３半導体層１０５に対して、第２半導体層１０３が選択的に溶解するエッチャントを用いる。また、この工程では、このエッチャントを用いたエッチング処理で、窪み１０６，窪み１０７が形成された第３半導体層１０５をマスクとして第２半導体層１０３をエッチングし、貫通孔１０８，貫通孔１０９を形成する。 Next, as shown in FIG. 1E, through-holes 108 and 109 are formed through the second semiconductor layer 103 below the recesses 106 and 107 (fifth step). . By forming the through holes 108 and 109, threading dislocations in the second semiconductor layer 103 are removed. In this step, an etchant that selectively dissolves the second semiconductor layer 103 with respect to the first semiconductor layer 102 and the third semiconductor layer 105 is used. Further, in this step, the second semiconductor layer 103 is etched using the third semiconductor layer 105 having the depressions 106 and 107 formed therein as a mask in an etching process using this etchant to form the through holes 108 and 109. do.

上述したエッチング処理では、例えば、過酸化水素水（Ｈ2Ｏ2）を含むようなエッチング液をエッチャントとして用いることができる。第１半導体層１０２は、Ａｌを多く含む材料であるため、上述したエッチング液に触れると、表面が薄く酸化される。この酸化された層（酸化層）は、第２半導体層１０３のエッチング処理におけるエッチング停止層として機能する。上述したエッチング処理により、第２半導体層１０３に貫通孔１０８，貫通孔１０９を形成する過程で、エッチング液が第１半導体層１０２の表面に到達すると、酸化層が形成され、これ以上エッチングが進行しなくなる。In the etching process described above, for example, an etchant containing hydrogen peroxide (H 2 O 2 ) can be used as an etchant. Since the first semiconductor layer 102 is made of a material containing a large amount of Al, the surface of the first semiconductor layer 102 is thinly oxidized when it comes into contact with the etching solution described above. This oxidized layer (oxidized layer) functions as an etching stop layer in the etching process of the second semiconductor layer 103 . When the etchant reaches the surface of the first semiconductor layer 102 during the process of forming the through holes 108 and 109 in the second semiconductor layer 103 by the etching process described above, an oxide layer is formed and the etching proceeds further. no longer.

次に、窪み１０６，窪み１０７、および貫通孔１０８，貫通孔１０９を通して第１半導体層１０２を酸化し、図１Ｆに示すように、第２半導体層１０３の下面を覆う絶縁膜１１２を形成する（第６工程）。実施の形態１では、第１半導体層１０２をすべて酸化することで、アモルファス状態の絶縁膜１１２を形成する。例えば、よく知られた水蒸気熱酸化により、ＡｌＡｓＳｂを酸化させてＡｌＯXを形成することで、絶縁膜１１２を形成する。Next, the first semiconductor layer 102 is oxidized through the depressions 106, 107, and the through holes 108, 109 to form an insulating film 112 covering the lower surface of the second semiconductor layer 103 as shown in FIG. 1F ( 6th step). In Embodiment 1, the insulating film 112 in an amorphous state is formed by oxidizing the entire first semiconductor layer 102 . For example, the insulating film 112 is formed by oxidizing AlAsSb by well-known steam thermal oxidation to form AlO x .

次に、絶縁膜１１２を形成した後で、第３半導体層１０５を結晶再成長させ、図１Ｇに示すように、第３半導体層１０５、初期状態より厚くする（第７工程）。例えば、ＭＯＶＰＥやＨＶＰＥ法などにより結晶再成長が実施できる。結晶再成長により、第３半導体層１０５を、より厚くすることで、窪み１０６，窪み１０７を埋めて、第３半導体層１０５の表面を、比較的平坦にする。第３半導体層１０５を構成するＩｎＰは、結晶再成長による平坦化が、ＧａＡｓ系材料よりも容易である。 Next, after forming the insulating film 112, the third semiconductor layer 105 is crystal regrown to make the third semiconductor layer 105 thicker than the initial state as shown in FIG. 1G (seventh step). For example, crystal regrowth can be performed by MOVPE, HVPE, or the like. By increasing the thickness of the third semiconductor layer 105 by crystal re-growth, the depressions 106 and 107 are filled and the surface of the third semiconductor layer 105 is made relatively flat. InP forming the third semiconductor layer 105 is easier to planarize by crystal re-growth than GaAs-based materials.

実施の形態１によれば、第３半導体層１０５の、転位の箇所をエッチングして窪みとしてから再成長をしているので、第３半導体層１０５からは、原理的に転位が除去されている。また、第３半導体層１０５の下には、酸化することで形成されたアモルファス状態の絶縁膜１１２が設けられており、これより下の層からの転位伝搬が抑制されている。このように、実施の形態１では、第３半導体層１０５を結晶再成長させ、転位のない第３半導体層１０５を得ている。言い換えると、第３半導体層１０５は、目的の半導体から構成された、形成しようとする転位などのない結晶性のよい半導体層であり、実施の形態１では、ＩｎＰが目的の半導体となる。 According to the first embodiment, the third semiconductor layer 105 is regrown after the dislocation locations are etched to form depressions. Therefore, dislocations are removed from the third semiconductor layer 105 in principle. . Further, an amorphous insulating film 112 formed by oxidation is provided under the third semiconductor layer 105 to suppress dislocation propagation from layers below. Thus, in Embodiment 1, the third semiconductor layer 105 is crystal regrown to obtain the third semiconductor layer 105 free of dislocations. In other words, the third semiconductor layer 105 is a semiconductor layer with good crystallinity and free from dislocations to be formed, which is made of the target semiconductor. In the first embodiment, the target semiconductor is InP.

ここで、窪み１０６，窪み１０７の形成では、窪み１０６，窪み１０７の平面視の形状における穴径と、貫通転位１２１，貫通転位１２２の密度との関係が重要となる。図２に、成長基板の表面の面方向の格子定数が異なる化合物半導体を結晶成長して形成した半導体層に発生している貫通転位密度と、平均して転位を１つ含む平面視矩形の領域の一辺の長さ（領域寸法）との関係を示す。この関係は、貫通転位密度をＤ、領域寸法をＬとすると、Ｌ＝１／sqrt（Ｄ）として計算できる。例えば、貫通転位密度が１０8ｃｍ-2である場合、平面視で一辺１μｍの四角形内に１つの貫通転位を有することを意味する。Here, in the formation of the depressions 106 and 107, the relationship between the hole diameter in the planar view of the depressions 106 and 107 and the density of the threading dislocations 121 and 122 is important. FIG. 2 shows the density of threading dislocations generated in a semiconductor layer formed by crystal growth of compound semiconductors having different lattice constants in the plane direction of the surface of the growth substrate, and a rectangular region containing one dislocation on average. and the length of one side (region dimension). This relationship can be calculated as L=1/sqrt(D), where D is the threading dislocation density and L is the region dimension. For example, when the threading dislocation density is 10 8 cm −2 , it means that there is one threading dislocation within a square having a side of 1 μm in plan view.

例えば、貫通転位密度が１０8ｃｍ-2の半導体層に窪みを形成する場合、窪みの平面視の径の大きさが１μｍを超えてしまうと、隣り合う窪み同士が結合し、半導体層の全体がエッチングされてしまう。このため、窪みの形成においては、平面視の径の大きさが、転位出現頻度（貫通転位密度）以下とすることが必要となる。For example, when depressions are formed in a semiconductor layer having a threading dislocation density of 10 8 cm −2 , if the diameter of the depressions exceeds 1 μm in plan view, the adjacent depressions are bonded to each other and the entire semiconductor layer is covered. is etched. For this reason, in forming the recesses, it is necessary that the size of the diameter in plan view is equal to or less than the dislocation appearance frequency (threading dislocation density).

また、窪み１０６，窪み１０７は、第３半導体層１０５を貫通し、第２半導体層１０３に到達していることが重要となる。窪み１０６，窪み１０７の形状は、第３半導体層１０５の材料と、窪み１０６，窪み１０７の形成に用いるエッチャントにより異なる。このため、予め、形成される窪み１０６，窪み１０７の、平面視の径の大きさや、深さなどを把握しておく必要がある。これは、試験的に形成した窪みを、光学顕微鏡や電子顕微鏡で観察することで、実施できる。 Moreover, it is important that the depressions 106 and 107 penetrate the third semiconductor layer 105 and reach the second semiconductor layer 103 . The shape of the recesses 106 and 107 differs depending on the material of the third semiconductor layer 105 and the etchant used to form the recesses 106 and 107 . Therefore, it is necessary to grasp in advance the size of the diameter and the depth of the recess 106 and the recess 107 to be formed in plan view. This can be done by observing the pits formed on a trial basis with an optical microscope or an electron microscope.

例えば、平面視の径の大きさと深さとの比（縦横比）が１の窪みが形成される場合、窪みが形成される半導体層の厚さは、図２に示す転位出現頻度以下の厚さとし、形成する窪みの平面視の径の大きさは、半導体層の厚さ以下とする必要がある。窪みの縦横比が異なる場合は、この比率により、半導体層の厚さを、窪みが貫通して下層に到達するように作製する必要がある。 For example, when a recess having a ratio of a diameter to a depth in a plan view (aspect ratio) of 1 is formed, the thickness of the semiconductor layer in which the recess is formed should be equal to or less than the dislocation appearance frequency shown in FIG. , the size of the diameter of the recess to be formed in plan view must be less than or equal to the thickness of the semiconductor layer. If the dimples have different aspect ratios, this ratio requires that the thickness of the semiconductor layer be made so that the dimples penetrate through to the underlying layer.

上述した実施の形態１によれば、第３半導体層１０５においては、貫通転位がないものとなる。また、基板１０１とバッファ層１０４とのヘテロ界面において発生している貫通転位１２１，貫通転位１２２は、絶縁膜１１２より上の層に伝搬することがなく、絶縁膜１１２の上の第３半導体層１０５には、貫通転位が伝搬することがない。このように、実施の形態１によれば、転位密度を低減して半導体層を作製でき、また、作製した後に、所望とする半導体層への転位の上昇が抑制できるようになる。また、上述した実施の形態１によれば、従来一般に用いられている結晶成長技術、および窪み（エッチピット）の形成技術を用いており、非常に簡便に、半導体層が作製可能である。 According to the first embodiment described above, there is no threading dislocation in the third semiconductor layer 105 . Further, threading dislocations 121 and threading dislocations 122 generated at the heterointerface between the substrate 101 and the buffer layer 104 do not propagate to the layers above the insulating film 112, and the third semiconductor layer above the insulating film 112 does not propagate. Threading dislocations do not propagate to 105 . As described above, according to Embodiment 1, a semiconductor layer can be manufactured with a reduced dislocation density, and the rise of dislocations to a desired semiconductor layer can be suppressed after manufacturing. Moreover, according to the first embodiment described above, the crystal growth technique and the depression (etch pit) formation technique that are generally used in the past are used, and the semiconductor layer can be very easily manufactured.

［実施の形態２］
次に、本発明の実施の形態２に係る半導体層の形成方法について、図３Ａ～図３Ｈを参照して説明する。[Embodiment 2]
Next, a method for forming a semiconductor layer according to Embodiment 2 of the present invention will be described with reference to FIGS. 3A to 3H.

まず、図３Ａに示すように、基板１０１の上に、基板１０１の表面の面方向の格子定数が、基板１０１と異なる第１半導体層１０２を結晶成長する（第１工程）。実施の形態２では、基板１０１の上に、バッファ層１０４を結晶成長し、バッファ層１０４の上に第１半導体層１０２を結晶成長（エピタキシャル成長）する。また、第１半導体層１０２の上に接して第２半導体層１０３を結晶成長する（第２工程）。また、第２半導体層１３０の上に接して第３半導体層１０５を結晶成長する（第３工程）。基板１０１、第１半導体層１０２、第２半導体層１０３、第３半導体層１０５は、前述した実施の形態１と同様である。 First, as shown in FIG. 3A, a first semiconductor layer 102 having a lattice constant in the plane direction of the surface of the substrate 101 different from that of the substrate 101 is crystal-grown on the substrate 101 (first step). In the second embodiment, the buffer layer 104 is crystal-grown on the substrate 101 and the first semiconductor layer 102 is crystal-grown (epitaxially grown) on the buffer layer 104 . Also, the second semiconductor layer 103 is crystal-grown on and in contact with the first semiconductor layer 102 (second step). Also, the third semiconductor layer 105 is crystal-grown on and in contact with the second semiconductor layer 130 (third step). The substrate 101, the first semiconductor layer 102, the second semiconductor layer 103, and the third semiconductor layer 105 are the same as in the first embodiment described above.

実施の形態２では、さらに、第３半導体層１０５の上に接して第４半導体層２０１を結晶成長し（第４工程）、第４半導体層２０１の上に接して第５半導体層２０２を結晶成長する（第５工程）。第４半導体層２０１は、例えば、ＩｎＧａＡｓなどの化合物半導体から構成する。第４半導体層２０１は、第２半導体層１０３と同じ材料から構成することができる。第５半導体層２０２は、例えば、ＩｎＰなどの化合物半導体から構成する。第５半導体層２０２は、例えば、第３半導体層１０５と同じ材料から構成することができる。 In the second embodiment, the fourth semiconductor layer 201 is crystal-grown on and in contact with the third semiconductor layer 105 (fourth step), and the fifth semiconductor layer 202 is crystal-grown on and in contact with the fourth semiconductor layer 201. Grow (fifth step). The fourth semiconductor layer 201 is composed of a compound semiconductor such as InGaAs. The fourth semiconductor layer 201 can be made of the same material as the second semiconductor layer 103 . The fifth semiconductor layer 202 is composed of a compound semiconductor such as InP, for example. The fifth semiconductor layer 202 can be made of the same material as the third semiconductor layer 105, for example.

実施の形態２においても、基板１０１とバッファ層１０４とのヘテロ界面において、貫通転位１２１，貫通転位１２２が発生し、発生した貫通転位１２１，貫通転位１２２は、第１半導体層１０２の表面まで伝搬する。これら貫通転位１２１，貫通転位１２２は、第２半導体層１０３、第３半導体層１０５、第４半導体層２０１を伝搬し、さらに第５半導体層２０２の表面まで伝搬する。 Also in the second embodiment, threading dislocations 121 and threading dislocations 122 are generated at the hetero-interface between the substrate 101 and the buffer layer 104, and the generated threading dislocations 121 and 122 propagate to the surface of the first semiconductor layer 102. do. These threading dislocations 121 and threading dislocations 122 propagate through the second semiconductor layer 103 , the third semiconductor layer 105 and the fourth semiconductor layer 201 , and further propagate to the surface of the fifth semiconductor layer 202 .

次に、図３Ｂに示すように、第５半導体層２０２の、貫通転位１２１，貫通転位１２２が表面に到達している箇所に、第５半導体層２０２を貫通し、第４半導体層２０１に到達する窪み２０３，窪み２０４を形成する（第６工程）。第４半導体層２０１をエッチング停止層とし、第５半導体層２０２の表面に到達した貫通転位１２１，貫通転位１２２の箇所を、選択的に溶解させることで、窪み２０３，窪み２０４が形成できる。 Next, as shown in FIG. 3B, the threading dislocations 121 and 122 of the fifth semiconductor layer 202 are penetrated through the fifth semiconductor layer 202 to reach the fourth semiconductor layer 201. A dent 203 and a dent 204 are formed (sixth step). Depressions 203 and 204 can be formed by selectively dissolving threading dislocations 121 and threading dislocations 122 reaching the surface of the fifth semiconductor layer 202 using the fourth semiconductor layer 201 as an etching stop layer.

例えば、加熱したＨ3ＰＯ4やＨＢｒなどのエッチング液をエッチャントして用いることで、第５半導体層２０２の表面に到達している貫通転位１２１，貫通転位１２２の箇所をエッチングすることで、窪み２０３，窪み２０４が形成できる。窪み２０３，窪み２０４の形成は、前述した実施の形態１の、窪み１０６，窪み１０７の形成と同様である。実施の形態２においても、第４半導体層２０１が、エッチング停止層となる。For example, by using a heated etchant such as H 3 PO 4 or HBr as an etchant, portions of threading dislocations 121 and threading dislocations 122 reaching the surface of the fifth semiconductor layer 202 are etched to form recesses. 203, recesses 204 can be formed. The formation of the recesses 203 and 204 is the same as the formation of the recesses 106 and 107 in the first embodiment described above. Also in the second embodiment, the fourth semiconductor layer 201 serves as an etching stop layer.

次に、図３Ｃに示すように、窪み２０３，窪み２０４の箇所の下の第４半導体層２０１に、第４半導体層２０１を貫通する第１貫通孔２０５，第１貫通孔２０６を形成する（第７工程）。第１貫通孔２０５，第１貫通孔２０６を形成することで、第４半導体層２０１における貫通転位を除去する。この工程では、第３半導体層１０５および第５半導体層２０２に対して、第４半導体層２０１が選択的に溶解するエッチャントを用いる。また、この工程では、このエッチャントを用いたエッチング処理で、窪み２０３，窪み２０４が形成された第５半導体層２０２をマスクとし、第３半導体層１０５をエッチング停止層として第４半導体層２０１をエッチングし、第１貫通孔２０５，第１貫通孔２０６を形成する。 Next, as shown in FIG. 3C, first through holes 205 and 206 penetrating through the fourth semiconductor layer 201 are formed in the fourth semiconductor layer 201 under the recesses 203 and 204 ( 7th step). By forming the first through holes 205 and 206, threading dislocations in the fourth semiconductor layer 201 are removed. In this step, an etchant that selectively dissolves the fourth semiconductor layer 201 with respect to the third semiconductor layer 105 and the fifth semiconductor layer 202 is used. Further, in this step, the fourth semiconductor layer 201 is etched using the fifth semiconductor layer 202 having the depressions 203 and 204 formed therein as a mask and the third semiconductor layer 105 as an etching stop layer in an etching process using this etchant. Then, the first through holes 205 and 206 are formed.

次に、図３Ｄに示すように、第１貫通孔２０５，第１貫通孔２０６の箇所の下の第３半導体層１０５に、第３半導体層１０５を貫通する第２貫通孔２０７，第２貫通孔２０８を形成する（第８工程）。第２貫通孔２０７，第２貫通孔２０８を形成することで、第３半導体層１０５における貫通転位を除去する。この工程では、第２半導体層１０３および第４半導体層２０１に対して、第３半導体層１０５が選択的に溶解するエッチャントを用いる。また、この工程では、このエッチャントを用いたエッチング処理で、窪み２０３，窪み２０４が形成された第５半導体層２０２をマスクとし、第２半導体層１０３をエッチング停止層として第３半導体層１０５をエッチングし、第２貫通孔２０７，第２貫通孔２０８を形成する。 Next, as shown in FIG. 3D, a second through hole 207 and a second through hole are formed in the third semiconductor layer 105 below the first through hole 205 and the first through hole 206. A hole 208 is formed (8th step). Threading dislocations in the third semiconductor layer 105 are removed by forming the second through holes 207 and 208 . In this step, an etchant that selectively dissolves the third semiconductor layer 105 with respect to the second semiconductor layer 103 and the fourth semiconductor layer 201 is used. In this step, the third semiconductor layer 105 is etched using the etchant using the fifth semiconductor layer 202 having the recesses 203 and 204 as a mask and the second semiconductor layer 103 as an etching stop layer. Then, the second through holes 207 and 208 are formed.

次に、図３Ｅに示すように、第２貫通孔２０７，第２貫通孔２０８の箇所の下の第２半導体層１０３に、第２半導体層１０３を貫通する第３貫通孔２０９，第３貫通孔２１０を形成する（第９工程）。第３貫通孔２０９，第３貫通孔２１０を形成することで、第２半導体層１０３における貫通転位を除去する。この工程では、第１半導体層１０２および第３半導体層１０５に対して、第２半導体層１０３が選択的に溶解するエッチャントを用いる。また、この工程では、このエッチャントを用いたエッチング処理で、窪み２０３，窪み２０４が形成された第５半導体層２０２をマスクとし、第１半導体層１０２をエッチング停止層として第２半導体層１０３をエッチングし、第３貫通孔２０９，第３貫通孔２１０を形成する。この工程は、前述した実施の形態１の貫通孔１０８，貫通孔１０９の形成と同様である。 Next, as shown in FIG. 3E, a third through hole 209 and a third through hole penetrating through the second semiconductor layer 103 are formed in the second semiconductor layer 103 below the second through hole 207 and the second through hole 208 . A hole 210 is formed (9th step). By forming the third through holes 209 and 210, threading dislocations in the second semiconductor layer 103 are removed. In this step, an etchant that selectively dissolves the second semiconductor layer 103 with respect to the first semiconductor layer 102 and the third semiconductor layer 105 is used. Further, in this step, the second semiconductor layer 103 is etched using the fifth semiconductor layer 202 having the recesses 203 and 204 as a mask and the first semiconductor layer 102 as an etching stop layer by etching using this etchant. Then, the third through holes 209 and 210 are formed. This step is the same as the formation of the through holes 108 and 109 in the first embodiment described above.

なお、第１貫通孔２０５，第１貫通孔２０６、第２貫通孔２０７，第２貫通孔２０８、および第３貫通孔２０９，第３貫通孔２１０の形成は、連続して実施することもできる。例えば、第１半導体層１０２をエッチング停止層として用いることが可能なエッチング処理により、窪み２０３，窪み２０４が形成された第５半導体層２０２をマスクとし、第４半導体層２０１、第３半導体層１０５、第２半導体層１０３を順次にエッチングすれば、第１貫通孔２０５，第１貫通孔２０６、第２貫通孔２０７，第２貫通孔２０８、および第３貫通孔２０９，第３貫通孔２１０が形成できる。 The formation of the first through-hole 205, the first through-hole 206, the second through-hole 207, the second through-hole 208, and the third through-hole 209, the third through-hole 210 can be performed continuously. . For example, the fourth semiconductor layer 201 and the third semiconductor layer 105 are etched using the fifth semiconductor layer 202 in which the recesses 203 and 204 are formed by an etching process that can use the first semiconductor layer 102 as an etching stop layer. By sequentially etching the second semiconductor layer 103, the first through holes 205, 206, the second through holes 207, the second through holes 208, the third through holes 209, and the third through holes 210 are formed. can be formed.

次に、窪み２０３，窪み２０４、第１貫通孔２０５，第１貫通孔２０６、第２貫通孔２０７，第２貫通孔２０８、および第３貫通孔２０９，第３貫通孔２１０を通して第１半導体層１０２を酸化し、図３Ｆに示すように、第２半導体層１０３の下面を覆う絶縁膜１１２を形成する（第１０工程）。実施の形態２でも、前述した実施の形態１と同様に、第１半導体層１０２をすべて酸化することで、アモルファス状態の絶縁膜１１２を形成する。 Next, through the depressions 203, the depressions 204, the first through holes 205, the first through holes 206, the second through holes 207, the second through holes 208, the third through holes 209, and the third through holes 210, the first semiconductor layer 102 is oxidized to form an insulating film 112 covering the lower surface of the second semiconductor layer 103 as shown in FIG. 3F (tenth step). Also in the second embodiment, the insulating film 112 in an amorphous state is formed by oxidizing the entire first semiconductor layer 102 in the same manner as in the first embodiment described above.

次に、絶縁膜１１２を形成した後で、第５半導体層２０２および第４半導体層２０１を除去する（第１１工程）。上述した第１半導体層１０２の酸化処理において、最表面の第５半導体層２０２を構成するリン（Ｐ）が蒸発し（いわゆるＰ抜け）、結晶性が劣化する場合がある。例えば、酸化処理において、処理温度をより高くすることで酸化レートをより高くすることができるが、このような場合、上述したＰ抜けが発生する場合がある。このため、第５半導体層２０２および第４半導体層２０１を除去し、図３Ｇに示すように、上述したような結晶の劣化が発生していない、第３半導体層１０５の表面を露出させる。 Next, after forming the insulating film 112, the fifth semiconductor layer 202 and the fourth semiconductor layer 201 are removed (11th step). In the oxidation treatment of the first semiconductor layer 102 described above, phosphorus (P) forming the fifth semiconductor layer 202 on the outermost surface may evaporate (so-called P removal), and the crystallinity may deteriorate. For example, in oxidation treatment, the oxidation rate can be increased by raising the treatment temperature, but in such a case, the above-described P loss may occur. Therefore, the fifth semiconductor layer 202 and the fourth semiconductor layer 201 are removed to expose the surface of the third semiconductor layer 105 where the above-described crystal deterioration does not occur, as shown in FIG. 3G.

前述した実施の形態１と同様に、第３半導体層１０５は、目的の半導体から構成された、形成しようとする転位などのない結晶性のよい半導体層とする層であり、実施の形態２でも、ＩｎＰが目的の半導体となる。 As in the first embodiment described above, the third semiconductor layer 105 is a layer that is made of a target semiconductor and is a semiconductor layer with good crystallinity without dislocations to be formed. , InP is the target semiconductor.

次に、第３半導体層１０５を結晶再成長させ、図３Ｈに示すように、第３半導体層１０５、初期状態より厚くする（第１２工程）。例えば、ＭＯＶＰＥやＨＶＰＥ法などにより結晶再成長が実施できる。結晶再成長により、第３半導体層１０５を、より厚くすることで、窪み２０３，窪み２０４を埋めて、第３半導体層１０５の表面を、比較的平坦にする。第３半導体層１０５を構成するＩｎＰは、結晶再成長による平坦化が、ＧａＡｓ系の材料よりも容易である。 Next, the third semiconductor layer 105 is crystal regrown to make the third semiconductor layer 105 thicker than the initial state as shown in FIG. 3H (step 12). For example, crystal regrowth can be performed by MOVPE, HVPE, or the like. By increasing the thickness of the third semiconductor layer 105 by crystal re-growth, the depressions 203 and 204 are filled and the surface of the third semiconductor layer 105 is made relatively flat. InP forming the third semiconductor layer 105 is easier to planarize by crystal re-growth than GaAs-based materials.

実施の形態２によれば、第３半導体層１０５の、転位の箇所をエッチングして貫通孔としてから再成長をしているので、第３半導体層１０５からは、原理的に転位が除去されている。また、第３半導体層１０５の下には、酸化することで形成されたアモルファス状態の絶縁膜１１２が設けられており、これより下の層からの転位伝搬が抑制されている。 According to the second embodiment, dislocations are removed from the third semiconductor layer 105 in principle because dislocations are removed from the third semiconductor layer 105 by etching the dislocations to form through-holes and then regrowing. there is Further, an amorphous insulating film 112 formed by oxidation is provided under the third semiconductor layer 105 to suppress dislocation propagation from layers below.

上述した実施の形態２においても、前述した実施の形態１と同様に、第３半導体層１０５においては、貫通転位がないものとなる。また、基板１０１とバッファ層１０４とのヘテロ界面において発生している貫通転位１２１，貫通転位１２２は、絶縁膜１１２より上の層に伝搬することがなく、絶縁膜１１２の上の第３半導体層１０５には、貫通転位が伝搬することがない。このように、実施の形態２おいても、転位密度を低減して半導体層を作製でき、また、作製した後に、所望（目的）とする半導体層への転位の上昇が抑制できるようになる。また、上述した実施の形態２においても、従来一般に用いられている結晶成長技術、および窪み（エッチピット）の形成技術を用いており、非常に簡便に、半導体層が作製可能である。 Also in the second embodiment described above, there is no threading dislocation in the third semiconductor layer 105 as in the first embodiment described above. Further, threading dislocations 121 and threading dislocations 122 generated at the heterointerface between the substrate 101 and the buffer layer 104 do not propagate to the layers above the insulating film 112, and the third semiconductor layer above the insulating film 112 does not propagate. Threading dislocations do not propagate to 105 . As described above, even in the second embodiment, a semiconductor layer can be manufactured with a reduced dislocation density, and after the semiconductor layer is manufactured, it is possible to suppress the increase of dislocations to a desired (objective) semiconductor layer. Also in the second embodiment described above, the crystal growth technique and the depression (etch pit) formation technique that are generally used in the past are used, and the semiconductor layer can be very easily manufactured.

以上に説明したように、本発明によれば、第１半導体層の上に、エッチング停止層となる第２半導体層を形成し、この上に形成した第３半導体層の転位の箇所に、第２半導体層に到達する窪みを形成し、さらに、第２半導体層に貫通孔を形成し、窪みおよび貫通孔を通して第１半導体層を酸化して第２半導体層の下面を覆う絶縁膜を形成するので、転位密度を低減した半導体層を簡便な作製方法で作製できるとともに、作製した後に、所望とする半導体層への転位の上昇が抑制できるようになる。 As described above, according to the present invention, the second semiconductor layer serving as an etching stop layer is formed on the first semiconductor layer, and the third semiconductor layer formed thereon has a third semiconductor layer formed thereon at the position of the dislocation. A depression reaching the second semiconductor layer is formed, a through hole is formed in the second semiconductor layer, and the first semiconductor layer is oxidized through the depression and the through hole to form an insulating film covering the lower surface of the second semiconductor layer. Therefore, a semiconductor layer with a reduced dislocation density can be manufactured by a simple manufacturing method, and the rise of dislocations to a desired semiconductor layer can be suppressed after manufacturing.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。 It should be noted that the present invention is not limited to the embodiments described above, and many modifications and combinations can be implemented by those skilled in the art within the technical concept of the present invention. It is clear.

１０１…基板、１０２…第１半導体層、１０３…第２半導体層、１０４…バッファ層、１０５…第３半導体層、１０６…窪み、１０７…窪み、１０８…貫通孔、１０９…貫通孔、１１２…絶縁膜、１２１…貫通転位、１２２…貫通転位。 DESCRIPTION OF SYMBOLS 101... Substrate 102... First semiconductor layer 103... Second semiconductor layer 104... Buffer layer 105... Third semiconductor layer 106... Recess 107... Recess 108... Through hole 109... Through hole 112... Insulating film, 121... threading dislocation, 122... threading dislocation.

Claims (8)

基板の上に、前記基板の表面の面方向の格子定数が前記基板と異なる第１半導体層を結晶成長する第１工程と、
前記第１半導体層の上に接して第２半導体層を結晶成長する第２工程と、
前記第２半導体層の上に接して第３半導体層を結晶成長する第３工程と、
前記第２半導体層をエッチング停止層として、前記第３半導体層の転位の箇所を選択的に溶解させ、前記転位の箇所に、前記第３半導体層を貫通する窪みを形成する第４工程と、
前記窪みの箇所の下の前記第２半導体層に、前記第２半導体層を貫通する貫通孔を形成する第５工程と、
前記窪みおよび前記第２半導体層の貫通孔を通して前記第１半導体層を酸化し、前記第２半導体層の下面を覆う絶縁膜を形成する第６工程と、
前記絶縁膜を形成した後で、前記第３半導体層を結晶再成長させる第７工程と
を備える半導体層の形成方法。a first step of crystal-growing a first semiconductor layer on a substrate, the first semiconductor layer having a lattice constant in the plane direction of the surface of the substrate different from that of the substrate;
a second step of crystal-growing a second semiconductor layer on and in contact with the first semiconductor layer;
a third step of crystal-growing a third semiconductor layer on and in contact with the second semiconductor layer;
a fourth step of selectively dissolving a portion of the dislocation of the third semiconductor layer using the second semiconductor layer as an etching stop layer to form a recess penetrating the third semiconductor layer at the portion of the dislocation;
a fifth step of forming a through hole penetrating through the second semiconductor layer in the second semiconductor layer under the recess;
a sixth step of oxidizing the first semiconductor layer through the recess and the through hole of the second semiconductor layer to form an insulating film covering the lower surface of the second semiconductor layer;
and a seventh step of crystal regrowth of the third semiconductor layer after forming the insulating film. 基板の上に、前記基板の表面の面方向の格子定数が前記基板と異なる第１半導体層を結晶成長する第１工程と、
前記第１半導体層の上に接して第２半導体層を結晶成長する第２工程と、
前記第２半導体層の上に接して第３半導体層を結晶成長する第３工程と、
前記第３半導体層の上に接して第４半導体層を結晶成長する第４工程と、
前記第４半導体層の上に接して第５半導体層を結晶成長する第５工程と、
前記第５半導体層の転位の箇所を溶解させ、前記転位の箇所に、前記第５半導体層を貫通する窪みを形成する第６工程と、
前記窪みの箇所の下の前記第４半導体層に、前記第４半導体層を貫通する第１貫通孔を形成する第７工程と、
前記第２半導体層をエッチング停止層としたエッチングにより、前記第１貫通孔の箇所の下の前記第３半導体層に、前記第３半導体層を貫通する第２貫通孔を形成する第８工程と、
前記第２貫通孔の箇所の下の前記第２半導体層に、前記第２半導体層を貫通する第３貫通孔を形成する第９工程と、
前記窪み、前記第１貫通孔、前記第２貫通孔、および前記第２貫通孔を通して前記第１半導体層を酸化し、前記第２半導体層の下面を覆う絶縁膜を形成する第１０工程と、
前記絶縁膜を形成した後で、前記第５半導体層を除去する第１１工程と、
前記第５半導体層を除去した後で、前記第４半導体層を除去する第１２工程と、
前記第４半導体層を除去した後で、前記第３半導体層を結晶再成長させる第１３工程と
を備える半導体層の形成方法。a first step of crystal-growing a first semiconductor layer on a substrate, the first semiconductor layer having a lattice constant in the plane direction of the surface of the substrate different from that of the substrate;
a second step of crystal-growing a second semiconductor layer on and in contact with the first semiconductor layer;
a third step of crystal-growing a third semiconductor layer on and in contact with the second semiconductor layer;
a fourth step of crystal-growing a fourth semiconductor layer on and in contact with the third semiconductor layer;
a fifth step of crystal-growing a fifth semiconductor layer on and in contact with the fourth semiconductor layer;
a sixth step of dissolving the location of the dislocation of the fifth semiconductor layer and forming a recess penetrating the fifth semiconductor layer at the location of the dislocation;
a seventh step of forming a first through hole penetrating through the fourth semiconductor layer in the fourth semiconductor layer under the recess;
an eighth step of forming a second through hole penetrating through the third semiconductor layer in the third semiconductor layer under the first through hole by etching using the second semiconductor layer as an etching stop layer; ,
a ninth step of forming a third through-hole penetrating through the second semiconductor layer in the second semiconductor layer under the second through-hole;
a tenth step of oxidizing the first semiconductor layer through the recess, the first through hole, the second through hole, and the second through hole to form an insulating film covering the lower surface of the second semiconductor layer;
an eleventh step of removing the fifth semiconductor layer after forming the insulating film;
a twelfth step of removing the fourth semiconductor layer after removing the fifth semiconductor layer;
and a thirteenth step of crystal regrowth of the third semiconductor layer after removing the fourth semiconductor layer. 請求項２記載の半導体層の形成方法において、
前記第４半導体層および前記第５半導体層は、化合物半導体から構成されている
ことを特徴とする半導体層の形成方法。In the method for forming a semiconductor layer according to claim 2,
A method of forming a semiconductor layer, wherein the fourth semiconductor layer and the fifth semiconductor layer are made of a compound semiconductor. 請求項１～３のいずれか１項に記載の半導体層の形成方法において、
前記第１半導体層は、Ａｌを含む化合物半導体から構成され、
前記第２半導体層および前記第３半導体層は、化合物半導体から構成されている
ことを特徴とする半導体層の形成方法。In the method for forming a semiconductor layer according to any one of claims 1 to 3,
The first semiconductor layer is composed of a compound semiconductor containing Al,
A method of forming a semiconductor layer, wherein the second semiconductor layer and the third semiconductor layer are made of a compound semiconductor. 請求項１～４のいずれか１項に記載の半導体層の形成方法において、
前記窪みの形成は、結晶異方性を有するエッチング処理によりエッチングすることで実施することを特徴とする半導体層の形成方法。 In the method for forming a semiconductor layer according to any one of claims 1 to 4,
A method of forming a semiconductor layer, wherein the formation of the recess is performed by etching using an etching process having crystal anisotropy. 請求項１～４のいずれか１項に記載の半導体層の形成方法において、
前記第１工程は、前記基板の上にバッファ層を形成した後で、前記バッファ層の上に前記第１半導体層を結晶成長する工程を含む
ことを特徴とする半導体層の形成方法。In the method for forming a semiconductor layer according to any one of claims 1 to 4,
A method of forming a semiconductor layer, wherein the first step includes forming a buffer layer on the substrate, and then crystal-growing the first semiconductor layer on the buffer layer. 請求項６記載の半導体層の形成方法において、
前記バッファ層は、化合物半導体から構成され、前記バッファ層の前記基板の表面の面方向の格子定数が、前記第１半導体層に近いほど、前記第１半導体層の前記基板の表面の面方向の格子定数に近づく状態とされている
ことを特徴とする半導体層の形成方法。In the method for forming a semiconductor layer according to claim 6,
The buffer layer is made of a compound semiconductor, and the closer the lattice constant of the buffer layer in the plane direction of the substrate surface to the first semiconductor layer, the more A method of forming a semiconductor layer, characterized in that the semiconductor layer is in a state close to a lattice constant. 請求項４記載の半導体層の形成方法において、
前記第１半導体層の前記基板の表面の面方向の格子定数は、前記第２半導体層に近いほど、前記第２半導体層の前記基板の表面の面方向の格子定数に近づく状態とされている
ことを特徴とする半導体層の形成方法。In the method for forming a semiconductor layer according to claim 4,
The lattice constant of the first semiconductor layer in the planar direction of the surface of the substrate approaches the lattice constant of the second semiconductor layer in the planar direction of the surface of the substrate as it is closer to the second semiconductor layer. A method for forming a semiconductor layer, characterized by:
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