JP7286029B1 - 半導体デバイス、半導体デバイスの製造方法及び半導体デバイスの識別方法 - Google Patents
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Abstract
Description
第1導電型のInP基板と、
前記第1導電型のInP基板上に形成され、前記第1導電型のInP基板の一部、活性層及び第2導電型のInPクラッド層からなるストライプ状のリッジ構造と、
前記リッジ構造の両側面に埋め込まれた少なくともFeドープ半絶縁性InP第1電流ブロック層及びFeドープ半絶縁性InP第2電流ブロック層からなるリッジ埋込層と、
前記第1導電型のInP基板上の予め設定された部位に設けられた識別パターン領域と、
前記識別パターン領域内で、ランダムな位置に形成された複数の針状を呈する針状構造物または前記針状構造物に絶縁膜が被覆されたドーム状構造物のいずれか一方または両方と、を備える。
第1導電型のInP基板上に、活性層及び第2導電型のInPクラッド層を順次結晶成長する工程と、
前記第1導電型のInP基板の一部、前記活性層及び前記第2導電型のInPクラッド層をエッチングすることにより、ストライプ状のリッジ構造を形成する工程と、
前記リッジ構造の両側面を埋め込むFeドープ半絶縁性InP第1電流ブロック層及びFeドープ半絶縁性InP第2電流ブロック層からなるリッジ埋込層を結晶成長する工程と、
前記リッジ構造の頂面及び前記リッジ埋込層の表面に前記第2導電型のInPクラッド層の残余の部分及び第2導電型のコンタクト層を順次結晶成長する工程と、
前記リッジ構造の両側面に前記第2導電型のコンタクト層から前記Feドープ半絶縁性InP第2電流ブロック層内に達するメサストライプ溝をエッチングにより形成すると同時に識別パターン領域に予定されている部位に開口部を形成する工程と、
前記開口部の前記Feドープ半絶縁性InP第2電流ブロック層及び前記Feドープ半絶縁性InP第1電流ブロック層をエッチングによって除去するとともに針状を呈する針状構造物を形成する工程と、を含む。
上述の半導体デバイスの上面から、前記識別パターン領域の画像を撮像するステップと、
前記画像を二値化マップに変換するステップと、
前記二値化マップの各黒点に対して面積を基準として面積が広いほど高く順位付けするステップと、
前記順位付けされた各黒点の中から、順位の高い順に予め設定された個数を選別するステップと、
を備える。
<実施の形態1に係る半導体デバイスの構造>
実施の形態1では、実施の形態1に係る半導体デバイス100の一例としての半導体レーザーデバイスについて説明する。実施の形態1に係る半導体デバイス100の上面図を図1に示す。以下、半導体デバイスをチップと呼ぶ場合もある。半導体デバイス100は、チップの上面側において、ストライプ状のメサ構造Mと、メサ構造Mの両側面に設けられた一対のメサストライプ溝M1A及びメサストライプ溝M1Bと、後述するリッジ構造Lに電流を注入するために設けられた表面電極30と、一方のメサストライプ溝M1Bに接するチップ識別用の識別パターン領域15とを有する。表面電極30及び識別パターン領域15以外のチップの表面領域はSiO2絶縁膜31で被覆されている。チップ表面を保護するためである。一対のメサストライプ溝M1A及びメサストライプ溝M1Bにおいても、表面はSiO2絶縁膜31(図示せず)で被覆されている。なお、以下の説明では、SiO2絶縁膜31を単に絶縁膜31と呼ぶ場合もある。
実施の形態1に係る半導体デバイス100の製造方法を、図5から図10を用いて説明する。
上述の製造工程を経て完成した半導体デバイス100について、半導体デバイス100内に設けられ、針状構造物40がランダムな位置に形成された識別パターン領域15を利用した半導体デバイス100の識別方法を説明する。
以上、実施の形態1に係る半導体デバイスによると、チップ内にランダムに配置された針状構造物からなる識別パターン領域が設けられているので、チップごとに容易に識別が可能で、かつ、チップ製造情報が自動的に暗号化された半導体デバイスを得ることができるという効果を奏する。
以上、実施の形態1に係る半導体デバイスの製造方法によると、転写プロセスを介さずに各チップ内にランダムに配置された針状構造物からなる識別パターン領域を容易に形成することができるので、チップごとに識別が可能で、かつ、チップ製造情報が自動的に暗号化された半導体デバイスを、複雑な製造工程を追加する必要もなく容易に製造することができるという効果を奏する。
以上、実施の形態1に係る半導体デバイスの識別方法によると、チップ内に形成された針状構造物がランダムに配置された識別パターン領域を用いて半導体デバイスごとに識別するので、チップ製造情報が自動的に暗号化された半導体デバイスのチップごとの識別を容易に実施することが可能となる効果を奏する。
実施の形態2に係る半導体デバイス110について、図17から図19を用いて説明する。図17は実施の形態2に係る半導体デバイス110の上面図を、図18は半導体デバイス110の図17に示すA-A線の断面図を、図19は半導体デバイス110の識別パターン領域16内においてランダムに配置されたドーム状構造物41の断面図をそれぞれ示す。実施の形態2に係る半導体デバイス110について、実施の形態1に係る半導体デバイス100と異なる部分である識別パターン領域16の構成について、以下に説明する。
以上、実施の形態2に係る半導体デバイスによると、チップ内に針状構造物を核としてSiO2絶縁膜で被覆されたドーム状構造物がランダムに配置された識別パターン領域が設けられているので、チップごとの識別性が一層向上し、かつ、構造的により安定性の高いチップ製造情報が自動的に暗号化された半導体デバイスを得ることができるという効果を奏する。
以上、実施の形態2に係る半導体デバイスの製造方法によると、針状構造物を核としてSiO2絶縁膜で被覆することにより生成されたドーム状構造物がランダムに配置された識別パターン領域をチップごとに形成するので、チップごとの識別性が一層向上し、かつ、構造的により安定性の高いチップ製造情報が自動的に暗号化された半導体デバイスを、複雑な製造工程を追加する必要もなく容易に製造することができるという効果を奏する。
以上、実施の形態2に係る半導体デバイスの識別方法によると、チップ内に形成されたドーム状構造物がランダムに配置された識別パターン領域を用いて半導体デバイスごとに識別するので、チップ製造情報が自動的に暗号化された半導体デバイスのチップごとの識別を容易に実施することが可能となる効果を奏する。
実施の形態3に係る半導体デバイス120の上面図を図25に示す。実施の形態3に係る半導体デバイス120は、ランダムに配置された針状構造物40を有する識別パターン領域15a及び識別パターン領域15bという2個の識別パターン領域を有する点に特徴がある。
実施の形態4に係る半導体デバイス130の上面図を図26に示す。実施の形態4に係る半導体デバイス130は、ランダムに配置されたドーム状構造物41を有する識別パターン領域16a及び識別パターン領域16bという2個の識別パターン領域を有する点に特徴がある。
実施の形態5に係る半導体デバイス140の上面図を図27に示す。実施の形態5に係る半導体デバイス140は、ランダムに配置された針状構造物40を有する識別パターン領域15a、識別パターン領域15b及び識別パターン領域15cという3個の識別パターン領域を有する点に特徴がある。識別パターン領域15aはメサストライプ溝M1Bに離間して設けられ、識別パターン領域15bはメサストライプ溝M1Bに半分程度が重複して設けられ、識別パターン領域15cはメサストライプ溝M1Bと完全に重複して設けられる。
実施の形態6に係る半導体デバイス150の上面図を図28示す。実施の形態6に係る半導体デバイス150は、ランダムに配置されたドーム状構造物41を有する識別パターン領域16a、識別パターン領域16b及び識別パターン領域16cという3個の識別パターン領域を有する点に特徴がある。識別パターン領域16aはメサストライプ溝M1Bに離間して設けられ、識別パターン領域16bはメサストライプ溝M1Bに半分程度が重複して設けられ、識別パターン領域16cはメサストライプ溝M1Bと完全に重複して設けられる。
実施の形態7に係る半導体デバイス160の上面図を図29に示す。実施の形態7に係る半導体デバイス160は、領域内にランダムに配置された針状構造物40を有する識別パターン領域15及び領域内にランダムに配置されたドーム状構造物41を有する識別パターン領域16という互いに異なる種類の構造物が配置された2個の識別パターン領域を有する点に特徴がある。
実施の形態8に係る半導体デバイス170の上面図を図30に示す。実施の形態8に係る半導体デバイス170は、実施の形態1に係る半導体デバイス100に、さらに、変調器(EA)部を集積して、EMLデバイスとしている。図30において、表面電極30aが形成された領域は半導体レーザー部であり、表面電極30bが形成された領域は変調器部である。
実施の形態9に係る半導体デバイスの識別方法について、実施の形態1及び2に係る半導体デバイスの識別方法と異なる部分を説明する。実施の形態9に係る半導体デバイスの識別方法では、実施の形態1及び2で得られる文字列コードのさらなる活用方法に関して、実際に製造業全般で活用するための工夫をしている。
本願に開示される半導体デバイスの識別方法によると、チップ単体とウエハプロセスとの紐づけが容易になるため不良チップの履歴確認が可能になり、製造プロセスに効率的なフィードバックをかけられるようになるため、半導体デバイスの品質改善効率が向上し、かつ、迅速なクレーム対応が可能となる効果を奏する。また、半導体デバイスのチップテストの結果と組立後のモジュール状態の半導体デバイスのテスト結果とをチップ単位で比較することも容易となり、検査の簡略化及び後工程における部品のロスコストの低減化が図れるという効果を奏する。
Claims (13)
- 第1導電型のInP基板と、
前記第1導電型のInP基板上に形成され、前記第1導電型のInP基板の一部、活性層及び第2導電型のInPクラッド層からなるストライプ状のリッジ構造と、
前記リッジ構造の両側面に埋め込まれた少なくともFeドープ半絶縁性InP第1電流ブロック層及びFeドープ半絶縁性InP第2電流ブロック層からなるリッジ埋込層と、
前記第1導電型のInP基板上の予め設定された部位に設けられた識別パターン領域と、
前記識別パターン領域内で、ランダムな位置に形成された複数の針状を呈する針状構造物または前記針状構造物に絶縁膜が被覆されたドーム状構造物のいずれか一方または両方と、
を備える半導体デバイス。 - 前記針状構造物は少なくともInPで構成されることを特徴とする請求項1に記載の半導体デバイス。
- 前記識別パターン領域は複数個からなり、前記複数個の識別パターン領域の一部には前記ドーム状構造物が形成され、前記複数個の識別パターン領域の残りの一部には前記針状構造物が形成されることを特徴とする請求項1または2に記載の半導体デバイス。
- 前記Feドープ半絶縁性InP第1電流ブロック層のFeドーピング濃度は、前記Feドープ半絶縁性InP第2電流ブロック層のFeドーピング濃度よりも高いことを特徴とする請求項1から3のいずれか1項に記載の半導体デバイス。
- 前記リッジ構造の頂面及び前記リッジ埋込層の表面に形成された前記第2導電型のInPクラッド層の残余の部分及び第2導電型のコンタクト層と、
前記リッジ構造を中心として両側面側に前記第2導電型のコンタクト層から前記Feドープ半絶縁性InP第1電流ブロック層内に達するメサストライプ溝と、をさらに備え、
前記識別パターン領域は、上面視において、前記メサストライプ溝と接して設けられることを特徴とする請求項1から4のいずれか1項に記載の半導体デバイス。 - 前記リッジ構造の頂面及び前記リッジ埋込層の表面に形成された前記第2導電型のInPクラッド層の残余の部分及び第2導電型のコンタクト層と、
前記リッジ構造を中心として両側面側に前記第2導電型のコンタクト層から前記Feドープ半絶縁性InP第1電流ブロック層内に達するメサストライプ溝と、をさらに備え、
前記識別パターン領域は、上面視において、前記メサストライプ溝と重複して設けられることを特徴とする請求項1から4のいずれか1項に記載の半導体デバイス。 - 前記リッジ構造の頂面及び前記リッジ埋込層の表面に形成された前記第2導電型のInPクラッド層の残余の部分及び第2導電型のコンタクト層と、
前記リッジ構造を中心として両側面側に前記第2導電型のコンタクト層から前記Feドープ半絶縁性InP第1電流ブロック層内に達するメサストライプ溝と、をさらに備え、
前記識別パターン領域は、上面視において、前記メサストライプ溝と離間して設けられることを特徴とする請求項1から4のいずれか1項に記載の半導体デバイス。 - 請求項1から7のいずれか1項に記載の半導体デバイスの上面から、前記識別パターン領域の画像を撮像するステップと、
前記画像を二値化マップに変換するステップと、
前記二値化マップの各黒点に対して面積を基準として面積が広いほど高く順位付けするステップと、
順位付けされた前記各黒点の中から、順位の高い順に予め設定された個数を選別するステップと、
を備える半導体デバイスの識別方法。 - 前記識別パターン領域を複数の領域に区画化し、区画ごとに前記黒点が存在するか否かを判定する請求項8に記載の半導体デバイスの識別方法。
- 前記区画化された各区画の座標をそれぞれ設定し、前記各黒点が存在する区画ごとの座標を規定した法則に基づき結合することにより文字列コードを生成することを特徴とする請求項9に記載の半導体デバイスの識別方法。
- 前記半導体デバイスの製造時に作成した前記文字列コードと前記半導体デバイスの製造後に復元した前記文字列コードとをデータ照合することにより照合率を算出し、前記照合率を基準として判定することを特徴とする請求項10に記載の半導体デバイスの識別方法。
- 第1導電型のInP基板上に、活性層及び第2導電型のInPクラッド層を順次結晶成長する工程と、
前記第1導電型のInP基板の一部、前記活性層及び前記第2導電型のInPクラッド層をエッチングすることにより、ストライプ状のリッジ構造を形成する工程と、
前記リッジ構造の両側面を埋め込む、少なくともFeドープ半絶縁性InP第1電流ブロック層及び前記Feドープ半絶縁性InP第1電流ブロック層のFeドーピング濃度よりも低いFeドープ半絶縁性InP第2電流ブロック層からなるリッジ埋込層を結晶成長する工程と、
前記リッジ構造の頂面及び前記リッジ埋込層の表面に前記第2導電型のInPクラッド層の残余の部分及び第2導電型のコンタクト層を順次結晶成長する工程と、
前記リッジ構造の両側面に前記第2導電型のコンタクト層から前記Feドープ半絶縁性InP第2電流ブロック層内に達するメサストライプ溝をエッチングにより形成すると同時に識別パターン領域に予定されている部位に開口部を形成する工程と、
前記開口部の前記Feドープ半絶縁性InP第2電流ブロック層及び前記Feドープ半絶縁性InP第1電流ブロック層をエッチングによって除去するとともに針状を呈する針状構造物を形成する工程と、
を備える半導体デバイスの製造方法。 - 前記針状構造物を絶縁膜で被覆することによりドーム状構造物を形成することを特徴とする請求項12に記載の半導体デバイスの製造方法。
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