JP7283287B2

JP7283287B2 - semiconductor equipment

Info

Publication number: JP7283287B2
Application number: JP2019135501A
Authority: JP
Inventors: 茂樹高橋; 正清住友; 浩一村川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-07-23
Filing date: 2019-07-23
Publication date: 2023-05-30
Anticipated expiration: 2039-07-23
Also published as: JP2021019155A

Description

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。 The present invention relates to a semiconductor device in which an insulated gate bipolar transistor (hereinafter referred to as IGBT) element having an insulated gate structure and a free wheel diode (hereinafter referred to as FWD) element are formed on a common semiconductor substrate.

従来より、インバータ等に使用されるスイッチング素子として、例えば、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。 Conventionally, as a switching element used in an inverter or the like, for example, a semiconductor device in which an IGBT region having an IGBT element and an FWD region having an FWD element are formed on a common semiconductor substrate has been proposed (for example, patent Reference 1).

具体的には、この半導体装置では、ｎ^－型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。 Specifically, in this semiconductor device, a base layer is formed in a surface layer portion of a semiconductor substrate that constitutes an n ⁻ -type drift layer, and a plurality of trenches are formed so as to penetrate the base layer. A gate insulating film and a gate electrode are formed in this order in each trench.

また、ＩＧＢＴ領域におけるベース層の表層部には、トレンチに接するようにｎ^＋型のエミッタ領域が形成されている。半導体基板の裏面側には、ｐ型のコレクタ層およびｎ^＋型のカソード層が形成されている。 An n ⁺ -type emitter region is formed in the surface layer of the base layer in the IGBT region so as to be in contact with the trench. A p-type collector layer and an n ⁺ -type cathode layer are formed on the back side of the semiconductor substrate.

そして、半導体基板の表面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。半導体基板の裏面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。 An upper electrode electrically connected to the base layer and the emitter region is formed on the surface side of the semiconductor substrate. A lower electrode electrically connected to the collector layer and the cathode layer is formed on the back side of the semiconductor substrate.

このような半導体装置では、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ素子を有するＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ素子を有するＦＷＤ領域とされている。なお、ＦＷＤ領域では、上記構成とされていることにより、ｎ型のカソード層およびドリフト層と、ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。 In such a semiconductor device, the region in which the collector layer is formed on the back side of the semiconductor substrate serves as the IGBT region having the IGBT element, and the region in which the cathode layer is formed serves as the FWD region having the FWD element. . In the FWD region, the FWD element having the PN junction is formed by the n-type cathode layer and the drift layer, and the p-type base layer due to the above structure.

そして、ベース層は、ＩＧＢＴ領域に位置する部分を第１ベース層とし、ＦＷＤ領域に位置する部分を第２ベース層とすると、第２ベース層の不純物濃度が第１ベース層の不純物濃度より低くされている。 Assuming that the portion of the base layer located in the IGBT region is the first base layer and the portion of the base layer located in the FWD region is the second base layer, the impurity concentration of the second base layer is lower than that of the first base layer. It is

このような半導体装置では、第２ベース層が第１ベース層と同じ不純物濃度とされている場合と比較して、ＦＷＤ素子に順電圧を印加している際に上部電極から供給される正孔を低減できる。したがって、ＦＷＤ素子がリカバリ状態となった際、リカバリ電流を低減でき、スイッチング損失を低減することができる。 In such a semiconductor device, compared to the case where the second base layer has the same impurity concentration as the first base layer, the number of holes supplied from the upper electrode when the forward voltage is applied to the FWD element increases. can be reduced. Therefore, when the FWD element enters the recovery state, the recovery current can be reduced, and the switching loss can be reduced.

特開２０１８－７３９１１号公報JP 2018-73911 A

しかしながら、上記半導体装置について本発明者らが検討したところ、上記半導体装置では、ブレークダウンが発生した際、大電流で電圧が急峻に変化する場合があることが確認された。この場合、電流集中が発生して半導体装置が破壊される可能性がある。 However, when the present inventors examined the above semiconductor device, it was confirmed that when breakdown occurs in the above semiconductor device, the voltage may change steeply due to a large current. In this case, there is a possibility that current concentration will occur and the semiconductor device will be destroyed.

本発明は上記点に鑑み、破壊されることを抑制できる半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that can be prevented from being destroyed.

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）が共通の半導体基板（１０）に形成されている半導体装置であって、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含む半導体基板と、ＩＧＢＴ領域およびＦＷＤ領域において、一方向を長手方向とすると共に、ベース層よりも深くまで複数のトレンチ（１３）が形成され、トレンチ内にゲート絶縁膜（１４）を介してゲート電極（１５）が配置されたトレンチゲート構造と、ＩＧＢＴ領域におけるベース層を第１ベース層（１２ａ）とし、第１ベース層の表層部であって、トレンチと接する状態で形成された第１導電型のエミッタ領域（１６）と、ＦＷＤ領域におけるベース層を第２ベース層（１２ｂ）とし、第２ベース層の表層部に形成され、第２ベース層より不純物濃度が高くされたコンタクト領域（１７ｂ）と、エミッタ領域、第１ベース層、第２ベース層、コンタクト領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）と、を備えている。そして、第２ベース層は、第１ベース層よりも不純物濃度が低くされており、コンタクト領域は、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされ、トレンチの長手方向に沿って互いに離れた状態で複数形成されており、トレンチの長手方向に沿って隣合うコンタクト領域の間隔における半分の長さをｙ［μｍ］、コンタクト領域の深さをｘ［μｍ］とすると、コンタクト領域は、ｙ＜３ｘ－０．８を満たすように形成されている。 Claim 1 for achieving the above object is a semiconductor device in which an IGBT region (1a) having an IGBT element and a FWD region (1b) having an FWD element are formed on a common semiconductor substrate (10), , a drift layer (11) of a first conductivity type, a base layer (12) of a second conductivity type formed on a surface layer of the drift layer, and, in the IGBT region, a A semiconductor substrate including a formed second conductivity type collector layer (21) and a first conductivity type cathode layer (22) formed on a side of the drift layer opposite to the base layer side in the FWD region. Then, in the IGBT region and the FWD region, a plurality of trenches (13) are formed with one direction as the longitudinal direction and deeper than the base layer. ) are arranged, a first base layer (12a) is used as the base layer in the IGBT region, and the emitter of the first conductivity type is formed on the surface layer of the first base layer and in contact with the trench. a region (16), a contact region (17b) formed in a surface layer portion of the second base layer, the base layer in the FWD region being a second base layer (12b), and having an impurity concentration higher than that of the second base layer; a first electrode (19) electrically connected to the emitter region, the first base layer, the second base layer and the contact region; a second electrode (23) electrically connected to the collector layer and the cathode layer; It has The second base layer has an impurity concentration lower than that of the first base layer, and the contact region has an impurity concentration that does not cause depletion when a reverse voltage is applied to the FWD element. If the half length of the interval between adjacent contact regions along the longitudinal direction of the trench is y [μm], and the depth of the contact region is x [μm], The contact region is formed to satisfy y<3x-0.8.

これによれば、ＦＷＤ素子に逆電圧が印加された際、空乏層が第１電極に達し難くなるため、リカバリ電流を低減しつつ、高耐量化を図ることができ、半導体装置が破壊されることを抑制できる。 According to this, when a reverse voltage is applied to the FWD element, it becomes difficult for the depletion layer to reach the first electrode, so it is possible to reduce the recovery current and increase the withstand voltage, and the semiconductor device is destroyed. can be suppressed.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 It should be noted that the reference numerals in parentheses attached to each component etc. indicate an example of the correspondence relationship between the component etc. and specific components etc. described in the embodiments described later.

第１実施形態における半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment; FIG. 図１中のII－II線に沿った半導体装置の断面図である。2 is a cross-sectional view of the semiconductor device taken along line II-II in FIG. 1; FIG. 図２中のＣ１線およびＣ２線に沿った不純物濃度を示す図である。FIG. 3 is a diagram showing impurity concentrations along lines C1 and C2 in FIG. 2; ショットキー障壁と順方向電圧との関係に関するシミュレーション結果を示す図である。FIG. 4 is a diagram showing simulation results regarding the relationship between a Schottky barrier and forward voltage; 高耐量である半導体装置の電圧と電流との関係に関するシミュレーション結果を示す図である。FIG. 10 is a diagram showing a simulation result regarding the relationship between voltage and current of a semiconductor device with high withstand capability; 低耐量である半導体装置の電圧と電流との関係に関するシミュレーション結果を示す図である。FIG. 10 is a diagram showing a simulation result regarding the relationship between the voltage and current of a semiconductor device with a low withstand voltage; 第２コンタクト領域の深さおよび隣合う第２コンタクト領域の半幅と、半導体装置の耐量に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result regarding the depth of a 2nd contact region, the half width of the adjacent 2nd contact region, and the tolerance of a semiconductor device. 第２実施形態における半導体装置の断面図である。FIG. 4 is a cross-sectional view of a semiconductor device according to a second embodiment; 図８中のIX－IX線に沿った半導体装置の断面図である。9 is a cross-sectional view of the semiconductor device taken along line IX-IX in FIG. 8; FIG. 図９中のＣ３線およびＣ４線に沿った不純物濃度を示す図である。FIG. 10 is a diagram showing impurity concentrations along lines C3 and C4 in FIG. 9; 第３実施形態における半導体装置の断面図である。It is a sectional view of a semiconductor device in a 3rd embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 An embodiment of the present invention will be described below with reference to the drawings. In addition, in each of the following embodiments, portions that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。 (First embodiment)
A first embodiment will be described. The semiconductor device of this embodiment is preferably used as a power switching element used in power supply circuits such as inverters and DC/DC converters.

図１および図に示されるように、本実施形態の半導体装置は、共通の半導体基板１０にＩＧＢＴ領域１ａとＦＷＤ領域１ｂとが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。なお、具体的には後述するが、本実施形態では、後述するコレクタ層２１上の部分がＩＧＢＴ領域とされ、後述するカソード層２２上の部分がＦＷＤ領域１ｂとされている。 As shown in FIGS. 1 and 2, the semiconductor device of this embodiment is an RC (abbreviation of Reverse Conducting)-IGBT in which an IGBT region 1a and an FWD region 1b are formed on a common semiconductor substrate 10. FIG. In this embodiment, the portion above the collector layer 21, which will be described later, is the IGBT region, and the portion above the cathode layer 22, which will be described later, is the FWD region 1b.

半導体装置は、ｎ^－型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、ｐ型のベース層１２が形成されている。 The semiconductor device has a semiconductor substrate 10 forming an n ⁻ -type drift layer 11 . In addition, in this embodiment, the semiconductor substrate 10 is configured by a silicon substrate. A p-type base layer 12 is formed on the drift layer 11 (that is, on the surface 10a side of the semiconductor substrate 10).

ベース層１２は、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとでｐ型不純物濃度が変えられており、ＩＧＢＴ領域１ａでは、ＦＷＤ領域１ｂよりもｐ型不純物濃度が高くされている。以下、ＩＧＢＴ領域１ａに形成されたベース層１２を第１ベース層１２ａともいい、ＦＷＤ領域１ｂに形成されたベース層１２を第２ベース層１２ｂともいう。また、第１ベース層１２ａおよび第２ベース層１２ｂは、本実施形態では、半導体基板１０の一面１０ａ側からｐ型の不純物がイオン注入された後に熱処理されることで形成される。このため、不純物濃度が高い第１ベース層１２ａの方が第２ベース層１２ｂよりも深くまで形成されている。 In the base layer 12, the p-type impurity concentration is different between the IGBT region 1a and the FWD region 1b, and the p-type impurity concentration is higher in the IGBT region 1a than in the FWD region 1b. Hereinafter, the base layer 12 formed in the IGBT region 1a is also referred to as a first base layer 12a, and the base layer 12 formed in the FWD region 1b is also referred to as a second base layer 12b. Further, in the present embodiment, the first base layer 12a and the second base layer 12b are formed by performing heat treatment after p-type impurity ions are implanted from the one surface 10a side of the semiconductor substrate 10 . Therefore, the first base layer 12a having a higher impurity concentration is formed deeper than the second base layer 12b.

そして、半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２は、トレンチ１３によって複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成されている。また、本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向と交差する一方向（すなわち、図１中の紙面奥行方向）を長手方向としてストライプ状に形成されている。 A plurality of trenches 13 are formed in the semiconductor substrate 10 so as to penetrate the base layer 12 from the one surface 10a side and reach the drift layer 11 . Thus, the base layer 12 is separated into a plurality of trenches 13 . In this embodiment, the trenches 13 are formed in the IGBT region 1a and the FWD region 1b, respectively. Further, in the present embodiment, the plurality of trenches 13 are formed in stripes with one direction intersecting the arrangement direction of the IGBT regions 1a and the FWD regions 1b (that is, the depth direction of the paper surface in FIG. 1) being the longitudinal direction. .

そして、各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。 Each trench 13 is filled with a gate insulating film 14 formed to cover the wall surface of each trench 13 and a gate electrode 15 made of polysilicon or the like formed on the gate insulating film 14 . ing. A trench gate structure is thus formed.

ＩＧＢＴ領域１ａにおける第１ベース層１２ａの表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたｎ^＋型のエミッタ領域１６、および第１ベース層１２ａよりも高不純物濃度とされたｐ^＋型の第１コンタクト領域１７ａがそれぞれ形成されている。具体的には、エミッタ領域１６は、第１ベース層１２ａ内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、第１コンタクト領域１７ａは、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。 In the surface layer portion of the first base layer 12a in the IGBT region 1a (that is, on the surface 10a side of the semiconductor substrate 10), an n ⁺ -type emitter region 16 having a higher impurity concentration than the drift layer 11 and the first base layer are formed. A p ⁺ -type first contact region 17a having an impurity concentration higher than that of 12a is formed. Specifically, the emitter region 16 is formed so as to terminate in the first base layer 12 a and contact the side surface of the trench 13 . Further, the first contact region 17a is formed so as to terminate within the base layer 12, similarly to the emitter region 16. As shown in FIG.

より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、第１コンタクト領域１７ａは、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１６）に沿って棒状に延設されている。なお、第１コンタクト領域１７ａは、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。 More specifically, the emitter region 16 extends in the longitudinal direction of the trench 13 in the region between the trenches 13 in a bar shape so as to be in contact with the side surface of the trench 13 , and terminates inside the tip of the trench 13 . It is The first contact region 17a is sandwiched between the two emitter regions 16 and extends in a bar shape along the longitudinal direction of the trench 13 (that is, the emitter regions 16). The first contact region 17a is formed deeper than the emitter region 16 with the one surface 10a of the semiconductor substrate 10 as a reference.

ＦＷＤ領域１ｂにおける第２ベース層１２ｂの表層部には、第２ベース層１２ｂよりも高不純物濃度とされたｐ^＋型の第２コンタクト領域１７ｂが形成されている。第２コンタクト領域１７ｂは、具体的には後述するが、ＦＷＤ素子に逆電圧が印加されている際に空乏化せず、後述する上部電極１９とオーミック接触する不純物濃度とされている。なお、第２ベース層１２ｂは、後述する上部電極１９とオーミック接触する不純物濃度とされていてもよいし、ショットキー接触する不純物濃度とされていてもよいが、本実施形態では、ショットキー接触する不純物濃度とされている。 A p ⁺ -type second contact region 17b having an impurity concentration higher than that of the second base layer 12b is formed in the surface layer portion of the second base layer 12b in the FWD region 1b. Although the details will be described later, the second contact region 17b is not depleted when a reverse voltage is applied to the FWD element, and has an impurity concentration that allows ohmic contact with an upper electrode 19 described later. The second base layer 12b may have an impurity concentration for ohmic contact with the upper electrode 19, which will be described later, or may have an impurity concentration for Schottky contact. It is assumed that the impurity concentration is

図３に示されるように、本実施形態では、第２ベース層１２ｂは、一面１０ａ側の不純物濃度が８．０×１０^１６ｃｍ^－３程度とされている。第２コンタクト領域１７ｂは、一面１０ａ側の不純物濃度が６．０×１０^１９ｃｍ^－３程度とされている。なお、本実施形態では、第２コンタクト領域１７ｂは、ＩＧＢＴ領域１ａに形成された第１コンタクト領域１７ａと同じ不純物濃度とされている。 As shown in FIG. 3, in the present embodiment, the second base layer 12b has an impurity concentration of about 8.0×10 ¹⁶ cm ⁻³ on the one surface 10a side. The second contact region 17b has an impurity concentration of about 6.0×10 ¹⁹ cm ⁻³ on the surface 10a side. In this embodiment, the second contact region 17b has the same impurity concentration as the first contact region 17a formed in the IGBT region 1a.

第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って互いに離れた状態で複数形成されている。つまり、第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って点在されている。本実施形態では、各第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って等間隔に形成されている。そして、各第２コンタクト領域１７ｂは、具体的には後述するが、半導体基板１０の一面１０ａからの深さをｘ、トレンチ１３の長手方向に沿って隣合う第２コンタクト領域１７ｂの間隔における半分の長さをｙ（すなわち、隣合う第２コンタクト領域１７ｂの間隔を２ｙ）とすると、次のように形成されている。すなわち、各第２コンタクト領域１７ｂは、ｙ＜３ｘ－０．８を満たすように形成されている。なお、以下では、隣合う第２コンタクト領域１７ｂの間隔における半分の長さｙを、単に隣合う第２コンタクト領域１７ｂの半幅ｙともいう。 A plurality of second contact regions 17b are formed along the longitudinal direction of the trench 13 so as to be separated from each other. That is, the second contact regions 17 b are scattered along the longitudinal direction of the trench 13 . In this embodiment, the second contact regions 17b are formed at equal intervals along the longitudinal direction of the trench 13. As shown in FIG. Each of the second contact regions 17b has a depth of x from the one surface 10a of the semiconductor substrate 10 and a half of the interval between the second contact regions 17b adjacent to each other along the longitudinal direction of the trench 13, although the details will be described later. Assuming that the length of is y (that is, the interval between the adjacent second contact regions 17b is 2y), the formation is as follows. That is, each second contact region 17b is formed to satisfy y<3x-0.8. In addition, hereinafter, the half length y of the interval between the adjacent second contact regions 17b is also referred to simply as the half width y of the adjacent second contact regions 17b.

また、本実施形態では、第２コンタクト領域１７ｂは、トレンチ１３から離間するように形成されている。そして、第２コンタクト領域１７ｂは、第２コンタクト領域１７ｂとトレンチ１３との間隔をＬとすると、Ｌ＜３ｘ－０．８を満たすように形成されている。なお、第２コンタクト領域１７ｂは、トレンチ１３と接するように形成されていてもよい。つまり、第２コンタクト領域１７ｂは、Ｌ＝０となるように形成されていてもよい。 Moreover, in the present embodiment, the second contact region 17b is formed so as to be separated from the trench 13 . The second contact region 17b is formed so as to satisfy L<3x−0.8, where L is the distance between the second contact region 17b and the trench 13 . Note that the second contact region 17 b may be formed so as to be in contact with the trench 13 . That is, the second contact region 17b may be formed so that L=0.

半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１６および第１コンタクト領域１７ａを露出させる第１コンタクトホール１８ａが形成されている。層間絶縁膜１８には、ＦＷＤ領域１ｂにおいて、第２ベース層１２ｂおよび第２コンタクト領域１７ｂを露出させる第２コンタクトホール１８ｂが形成されている。 An interlayer insulating film 18 made of BPSG (abbreviation for Borophosphosilicate Glass) or the like is formed on one surface 10a of the semiconductor substrate 10 . A first contact hole 18a is formed in the interlayer insulating film 18 to expose the emitter region 16 and the first contact region 17a in the IGBT region 1a. A second contact hole 18b is formed in the interlayer insulating film 18 to expose the second base layer 12b and the second contact region 17b in the FWD region 1b.

そして、層間絶縁膜１８上には、上部電極１９が形成されている。上部電極１９は、層間絶縁膜１８に形成された第１コンタクトホール１８ａを通じてエミッタ領域１６および第１コンタクト領域１７ａと電気的に接続されている。上部電極１９は、層間絶縁膜１８に形成された第２コンタクトホール１８ｂを通じて第２ベース層１２ｂおよび第２コンタクト領域１７ｂと接続されている。つまり、層間絶縁膜１８上には、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する上部電極１９が形成されている。なお、本実施形態では、上部電極１９が第１電極に相当している。 An upper electrode 19 is formed on the interlayer insulating film 18 . Upper electrode 19 is electrically connected to emitter region 16 and first contact region 17a through first contact hole 18a formed in interlayer insulating film 18 . Upper electrode 19 is connected to second base layer 12b and second contact region 17b through second contact hole 18b formed in interlayer insulating film 18 . In other words, the upper electrode 19 is formed on the interlayer insulating film 18, functioning as an emitter electrode in the IGBT region 1a and functioning as an anode electrode in the FWD region 1b. In addition, in this embodiment, the upper electrode 19 corresponds to the first electrode.

そして、上部電極１９は、ＦＷＤ領域１ｂにおいて、第２コンタクト領域１７ｂとオーミック接触している。つまり、第２コンタクト領域１７ｂは、上記のように、上部電極１９とオーミック接触する不純物濃度とされている。また、上部電極１９は、本実施形態では、ＦＷＤ領域１ｂにおいて、第２ベース層１２ｂとショットキー接触している。 The upper electrode 19 is in ohmic contact with the second contact region 17b in the FWD region 1b. That is, the second contact region 17b has an impurity concentration that makes ohmic contact with the upper electrode 19 as described above. Also, in the present embodiment, the upper electrode 19 is in Schottky contact with the second base layer 12b in the FWD region 1b.

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたｎ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。 An n-type field stop layer (hereinafter referred to as FS layer) 20 is formed.

そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側にｐ型のコレクタ層２１が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にｎ^＋型のカソード層２２が形成されている。つまり、ＦＳ層２０を挟んでドリフト層１１と反対側には、コレクタ層２１とカソード層２２とが隣接して形成されている。そして、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。すなわち、本実施形態では、コレクタ層２１上の部分がＩＧＢＴ領域１ａとされ、カソード層２２上の部分がＦＷＤ領域１ｂとされている。 In the IGBT region 1a, a p-type collector layer 21 is formed on the opposite side of the drift layer 11 with the FS layer 20 interposed therebetween ^. A cathode layer 22 of the mold is formed. That is, the collector layer 21 and the cathode layer 22 are formed adjacent to each other on the opposite side of the drift layer 11 with the FS layer 20 interposed therebetween. The IGBT region 1a and the FWD region 1b are separated depending on whether the layer formed on the other surface 10b side of the semiconductor substrate 10 is the collector layer 21 or the cathode layer 22 . That is, in this embodiment, the portion above the collector layer 21 is the IGBT region 1a, and the portion above the cathode layer 22 is the FWD region 1b.

コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する下部電極２３が形成されている。本実施形態では、下部電極２３が第２電極に相当している。 A lower electrode 23 electrically connected to the collector layer 21 and the cathode layer 22 is formed on the opposite side of the drift layer 11 (that is, the other surface 10b of the semiconductor substrate 10) with the collector layer 21 and the cathode layer 22 interposed therebetween. ing. That is, the lower electrode 23 is formed to function as a collector electrode in the IGBT region 1a and as a cathode electrode in the FWD region 1b. In this embodiment, the lower electrode 23 corresponds to the second electrode.

このように構成されることにより、ＩＧＢＴ領域１ａにおいては、第１ベース層１２ａをベースとし、エミッタ領域１６をエミッタとし、コレクタ層２１をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１ｂにおいては、第２ベース層１２ｂおよび第２コンタクト領域１７ｂをアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。 With such a configuration, in the IGBT region 1a, an IGBT element is formed having the first base layer 12a as a base, the emitter region 16 as an emitter, and the collector layer 21 as a collector. In the FWD region 1b, the second base layer 12b and the second contact region 17b are used as an anode, and the drift layer 11, the FS layer 20, and the cathode layer 22 are used as a cathode to form a PN junction FWD element.

以上が本実施形態における半導体装置の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂが形成されている。なお、本実施形態では、ｎ型、ｎ^＋型、ｎ^－型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。また、上記のように構成されていることにより、半導体基板１０は、ドリフト層１１、ベース層１２、エミッタ領域１６、第１、第２コンタクト領域１７ａ、１７ｂ、ＦＳ層２０、コレクタ層２１、カソード層２２を有する構成とされている。 The above is the configuration of the semiconductor device according to the present embodiment. In this embodiment, the IGBT region 1a and the FWD region 1b are formed in the common semiconductor substrate 10 in this manner. In this embodiment, n-type, n ⁺ -type and n ⁻ -type correspond to the first conductivity type, and p-type and p ⁺ -type correspond to the second conductivity type. Further, by being configured as described above, the semiconductor substrate 10 includes the drift layer 11, the base layer 12, the emitter region 16, the first and second contact regions 17a and 17b, the FS layer 20, the collector layer 21, the cathode It is configured with a layer 22 .

次に、上記半導体装置の作動および効果について説明する。 Next, the operation and effects of the semiconductor device will be described.

まず、半導体装置は、下部電極２３に上部電極１９より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極１９と下部電極２３との間に電流は流れない。 First, in the semiconductor device, when a voltage higher than that of the upper electrode 19 is applied to the lower electrode 23, the PN junction formed between the base layer 12 and the drift layer 11 is in a reverse conducting state, and a depletion layer is formed. be. When a low-level voltage (for example, 0 V) that is less than the threshold voltage Vth of the insulated gate structure is applied to the gate electrode 15 , no current flows between the upper electrode 19 and the lower electrode 23 .

ＩＧＢＴ素子をオン状態にするには、下部電極２３に上部電極１９より高い電圧が印加された状態で、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、第１ベース層１２ａのうちのゲート電極１５が配置されるトレンチ１３と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２１から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。 To turn on the IGBT element, a high-level voltage equal to or higher than the threshold voltage Vth of the insulated gate structure is applied to the gate electrode 15 while a voltage higher than that of the upper electrode 19 is applied to the lower electrode 23 . make it As a result, an inversion layer is formed in a portion of the first base layer 12a that is in contact with the trench 13 in which the gate electrode 15 is arranged. In the IGBT element, electrons are supplied from the emitter region 16 to the drift layer 11 through the inversion layer, and holes are supplied from the collector layer 21 to the drift layer 11. The resistance value of the drift layer 11 is changed by conductivity modulation. is turned on by decreasing

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極１９と下部電極２３に印加する電圧をスイッチングし、上部電極１９に下部電極２３より高い電圧を印加する順電圧印加を行う。これにより、ベース層１２へ正孔が供給されると共にカソード層２２へ電子が供給されることでＦＷＤ素子がダイオード動作をする。 When the IGBT element is turned off and the FWD element is turned on (that is, the FWD element is operated as a diode), the voltage applied to the upper electrode 19 and the lower electrode 23 is switched so that the upper electrode 19 is applied to the lower electrode. A forward voltage is applied to apply a voltage higher than that of the electrode 23 . As a result, holes are supplied to the base layer 12 and electrons are supplied to the cathode layer 22, so that the FWD element operates as a diode.

その後、ＦＷＤ素子をオン状態からオフ状態にする際には、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子がリカバリ状態となる。そして、ベース層１２中の正孔が上部電極１９側に引き寄せられると共にドリフト層１１中の電子が下部電極２３側に引き寄せられることでリカバリ電流が発生する。 After that, when the FWD element is turned off from the ON state, a reverse voltage is applied to the lower electrode 23 to apply a voltage higher than that of the upper electrode 19 . That is, when blocking forward current from flowing through the FWD element, a reverse voltage is applied to the lower electrode 23 than to the upper electrode 19 . As a result, the FWD element enters the recovery state. Then, holes in the base layer 12 are attracted to the upper electrode 19 side and electrons in the drift layer 11 are attracted to the lower electrode 23 side, thereby generating a recovery current.

この際、ＦＷＤ領域１ｂの第２ベース層１２ｂは、第１ベース層１２ａよりも不純物濃度が低くされている。このため、第２ベース層１２ｂが第１ベース層１２ａと同じ不純物濃度とされている場合と比較して、ＦＷＤ素子に順電圧を印加している際にベース層１２へ供給される正孔を低減できる。したがって、ＦＷＤ素子がリカバリ状態になった際のリカバリ電流を低減でき、スイッチング損失を低減することができる。 At this time, the second base layer 12b in the FWD region 1b has a lower impurity concentration than the first base layer 12a. Therefore, compared to the case where the second base layer 12b has the same impurity concentration as the first base layer 12a, the number of holes supplied to the base layer 12 during application of the forward voltage to the FWD element is reduced. can be reduced. Therefore, the recovery current when the FWD element enters the recovery state can be reduced, and the switching loss can be reduced.

また、本実施形態では、ＦＷＤ領域１ｂでは、上部電極１９が第２ベース層１２ｂとショットキー接触している。この場合、本発明者らの検討によれば、図４に示されるように、順方向電圧Ｖｆは、ショットキー障壁が０．９ｅＶより大きくなると急峻に低下することが確認された。 Further, in the present embodiment, the upper electrode 19 is in Schottky contact with the second base layer 12b in the FWD region 1b. In this case, according to the study of the present inventors, as shown in FIG. 4, it was confirmed that the forward voltage Vf sharply drops when the Schottky barrier becomes larger than 0.9 eV.

このため、本実施形態では、上部電極１９は、ショットキー障壁が０．９ｅＶ以下となる材料を用いて構成され、例えば、ショットキー障壁が０．６１ｅＶとなるチタンシリサイドで構成されている。これにより、ＦＷＤ素子に順電圧を印加している際、ショットキー接触の部分から電子の排出を効率的に行うことができるため、さらに正孔が注入されることを抑制できる。なお、図４は、２７℃でのシミュレーション結果を示す図であるが、ショットキー障壁と順方向電圧Ｖｆとの関係は温度が変化しても変化しない。 Therefore, in the present embodiment, the upper electrode 19 is made of a material with a Schottky barrier of 0.9 eV or less, for example, titanium silicide with a Schottky barrier of 0.61 eV. As a result, when a forward voltage is applied to the FWD element, electrons can be efficiently discharged from the Schottky contact portion, thereby further suppressing the injection of holes. Although FIG. 4 shows the simulation results at 27° C., the relationship between the Schottky barrier and the forward voltage Vf does not change even if the temperature changes.

また、ＦＷＤ素子に逆電圧が印加された場合には、ベース層１２とドリフト層１１との間から空乏層（以下では、単に空乏層ともいう）が伸びる。この場合、第２コンタクト領域１７ｂは、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされているため、空乏層は、第２コンタクト領域１７ｂを避けるようにして上部電極１９側へと伸びる。そして、半導体装置は、当該空乏層が上部電極１９へ達し得る構成とされているか否かによって耐量が変化する。 Further, when a reverse voltage is applied to the FWD element, a depletion layer (hereinafter simply referred to as a depletion layer) extends from between the base layer 12 and the drift layer 11 . In this case, the second contact region 17b has an impurity concentration that does not cause depletion when a reverse voltage is applied to the FWD element. stretches to The semiconductor device has a withstand voltage depending on whether the depletion layer can reach the upper electrode 19 or not.

具体的には、図５および図６に示されるように、空乏層が上部電極１９へ達し得る構成とされているか否かにより、ブレークダウンが発生した場合の電圧Ｖｋの状態が変化する。なお、図５は、隣合う第２コンタクト領域１７ｂの半幅ｙを０．３μｍとし、深さｘを０．５μｍとした場合のシミュレーション結果である。図６は、隣合う第２コンタクト領域１７ｂの半幅ｙを０．３μｍとし、深さｘを０．１７μｍとした場合のシミュレーション結果である。また、図５および図６では、第２ベース層１２ｂを構成するドーズ量を変化させた場合のシミュレーション結果を示している。さらに、図５および図６では、第２コンタクト領域１７ｂを構成するドーズ量を１．０×１０^１５ｃｍ^－２としている。 Specifically, as shown in FIGS. 5 and 6, the state of voltage Vk when a breakdown occurs changes depending on whether the depletion layer can reach upper electrode 19 or not. It should be noted that FIG. 5 shows the simulation results when the half width y of the adjacent second contact regions 17b is 0.3 μm and the depth x is 0.5 μm. FIG. 6 shows the simulation results when the half width y of the adjacent second contact regions 17b is 0.3 μm and the depth x is 0.17 μm. Also, FIGS. 5 and 6 show simulation results when the dose amount forming the second base layer 12b is changed. Furthermore, in FIGS. 5 and 6, the dose amount forming the second contact region 17b is set to 1.0×10 ¹⁵ cm ⁻² .

すなわち、隣合う第２コンタクト領域１７ｂの半幅ｙが同じ長さとされている場合、図５に示されるように、第２コンタクト領域１７ｂが深くまで形成されている半導体装置は、第２コンタクト領域１７ｂによって空乏層が上部電極１９へ達し難くなる。このため、ＦＷＤ素子に逆電圧が印加されてブレークダウンが発生し、電流Ｉｋが増加しても電圧Ｖｋが急峻に低下しない。この場合、半導体装置は、局所箇所に電流が集中し難くなって破壊され難くなり、高耐量となる。 That is, when the half widths y of adjacent second contact regions 17b are the same length, as shown in FIG. makes it difficult for the depletion layer to reach the upper electrode 19 . Therefore, a reverse voltage is applied to the FWD element to cause breakdown, and even if the current Ik increases, the voltage Vk does not drop sharply. In this case, it becomes difficult for the current to concentrate on a local portion of the semiconductor device, which makes it difficult for the semiconductor device to be destroyed, resulting in a high withstand voltage.

一方、図６に示されるように、第２コンタクト領域１７ｂが浅く形成されている半導体装置は、空乏層が上部電極１９へと達し易くなる。このため、ＦＷＤ素子に逆電圧が印加されてブレークダウンが発生した場合、電流Ｉｋが増加した際に電圧Ｖｋが急峻に低下する。この場合、半導体装置は、局所箇所に電流が集中し易くなって破壊され易くなるため、低耐量となる。 On the other hand, as shown in FIG. 6, the depletion layer tends to reach the upper electrode 19 in the semiconductor device in which the second contact region 17b is shallow. Therefore, when a reverse voltage is applied to the FWD element and breakdown occurs, the voltage Vk sharply drops when the current Ik increases. In this case, the semiconductor device is likely to be destroyed because the current tends to concentrate on a local portion, resulting in a low withstand voltage.

なお、図６に示されるように、第２ベース層１２ｂを構成するドーズ量（すなわち、第２ベース層１２ｂの不純物濃度）を変化させた場合、電圧Ｖｋが急峻に低下し始める電流Ｉｋは変化するが、電圧が急峻に低下するか否かについては変化しない。つまり、第２ベース層１２ｂを構成するドーズ量を変化させても、低耐量な半導体装置であることに変わりはない。 Note that, as shown in FIG. 6, when the dose constituting the second base layer 12b (that is, the impurity concentration of the second base layer 12b) is changed, the current Ik at which the voltage Vk begins to drop sharply changes. However, there is no change in whether or not the voltage sharply drops. That is, even if the dose constituting the second base layer 12b is changed, the semiconductor device has a low withstand voltage.

そして、本発明者らは、空乏層が上部電極１９に達しない構成とするため、第２コンタクト領域１７ｂの深さｘ、および隣合う第２コンタクト領域１７ｂの半幅ｙについて鋭意検討を行い、図７に示すシミュレーション結果を得た。なお、図７は、４×１０^１２ｃｍ^－２のドーズ量で第２ベース層１２ｂを形成した場合のシミュレーション結果である。また、図７における低耐量半導体装置とは、上記図６に示されるように、電流Ｉｋが増加した際に急峻に電圧Ｖｋが低下する（すなわち、サステイン特性が悪化した）半導体装置である。図７における高耐量半導体装置とは、上記図５に示されるように、電流Ｉｋが増加しても電圧Ｖｋが急峻に変化しない半導体装置である。そして、図７では、トレンチ１３と第２コンタクト領域１７ｂとの間隔を十分に狭くし、トレンチ１３と第２コンタクト領域１７ｂとの間の領域から空乏層が上部電極１９に達しないようにしている。 In order to prevent the depletion layer from reaching the upper electrode 19, the inventors of the present invention thoroughly studied the depth x of the second contact region 17b and the half width y of the adjacent second contact region 17b. A simulation result shown in 7 was obtained. FIG. 7 shows simulation results when the second base layer 12b is formed with a dose of 4×10 ¹² cm ⁻² . Also, the low withstand voltage semiconductor device in FIG. 7 is a semiconductor device in which the voltage Vk drops sharply when the current Ik increases (that is, the sustain characteristic deteriorates), as shown in FIG. The high withstand voltage semiconductor device in FIG. 7 is a semiconductor device in which the voltage Vk does not change steeply even if the current Ik increases, as shown in FIG. In FIG. 7, the distance between the trench 13 and the second contact region 17b is sufficiently narrowed so that the depletion layer does not reach the upper electrode 19 from the region between the trench 13 and the second contact region 17b. .

図７に示されるように、低耐量となる半導体装置および高耐量となる半導体装置は、第２コンタクト領域１７ｂの深さｘ、および隣合う第２コンタクト領域１７ｂの半幅ｙに依存することが確認される。そして、第２コンタクト領域１７ｂは、ｙ＜３ｘ－０．８であれば、高耐量の半導体装置となることが確認される。つまり、半導体装置は、第２コンタクト領域１７ｂがｙ＜３ｘ－０．８を満たす構成とされていれば、ＦＷＤ素子に逆電圧が印加された際に空乏層が上部電極１９に達しない構成となる。したがって、本実施形態では、第２コンタクト領域１７ｂは、ｙ＜３ｘ－０．８も満たすように形成されている。 As shown in FIG. 7, it is confirmed that the semiconductor device having a low withstand voltage and the semiconductor device having a high withstand voltage depend on the depth x of the second contact region 17b and the half width y of the adjacent second contact region 17b. be done. It is confirmed that the second contact region 17b becomes a high withstand voltage semiconductor device if y<3x−0.8. That is, in the semiconductor device, if the second contact region 17b satisfies y<3x−0.8, the depletion layer does not reach the upper electrode 19 when a reverse voltage is applied to the FWD element. Become. Therefore, in the present embodiment, the second contact region 17b is formed so as to satisfy y<3x-0.8.

この場合、上記と同様に、トレンチ１３と第２コンタクト領域１７ｂとの間隔Ｌについても、Ｌ＜３ｘ－０．８であれば、トレンチ１３と第２コンタクト領域１７ｂとの間において、空乏層が上部電極１９に達しなくなる。したがって、本実施形態では、第２コンタクト領域１７ｂは、Ｌｙ＜３ｘ－０．８を満たすように形成されている。 In this case, similarly to the above, if the distance L between the trench 13 and the second contact region 17b is L<3x−0.8, a depletion layer is formed between the trench 13 and the second contact region 17b. It does not reach the upper electrode 19 . Therefore, in the present embodiment, the second contact region 17b is formed so as to satisfy Ly<3x-0.8.

以上説明したように、本実施形態では、第２ベース層１２ｂは、第１ベース層１２ａより不純物濃度が低くされており、第２コンタクト領域１７ｂは、ｙ＜３ｘ－０．８を満たすように形成されている。このため、リカバリ電流を低減しつつ、高耐量化を図ることができ、半導体装置が破壊されることを抑制できる。 As described above, in the present embodiment, the impurity concentration of the second base layer 12b is lower than that of the first base layer 12a, and the second contact region 17b is arranged so as to satisfy y<3x-0.8. formed. Therefore, it is possible to reduce the recovery current and increase the withstand voltage, thereby suppressing the destruction of the semiconductor device.

また、第２コンタクト領域１７ｂは、Ｌ＜３ｘ－０．８も満たすように形成されている。このため、さらに高耐量化を図ることができる。 The second contact region 17b is also formed to satisfy L<3x-0.8. For this reason, it is possible to further increase the durability.

さらに、ＦＷＤ領域１ｂでは、上部電極１９が第２ベース層１２ｂとショットキー接触しており、ショットキー障壁が０．９ｅＶ以下とされている。このため、さらにリカバリ電流を低減できる。 Furthermore, in the FWD region 1b, the upper electrode 19 is in Schottky contact with the second base layer 12b, and the Schottky barrier is 0.9 eV or less. Therefore, the recovery current can be further reduced.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、高濃度領域を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Second embodiment)
A second embodiment will be described. This embodiment adds a high-concentration region to the first embodiment. Others are the same as those of the first embodiment, so description thereof is omitted here.

本実施形態では、図８および図９に示されるように、ＦＷＤ領域１ｂの第２ベース層１２ｂには、各第２コンタクト領域１７ｂの下方に高濃度領域２４が形成されている。つまり、ＦＷＤ領域１ｂには、トレンチ１３の長手方向に沿って高濃度領域２４が互いに離れるように形成されている。 In this embodiment, as shown in FIGS. 8 and 9, in the second base layer 12b of the FWD region 1b, high-concentration regions 24 are formed under the respective second contact regions 17b. That is, in the FWD region 1b, the high-concentration regions 24 are formed apart from each other along the longitudinal direction of the trench 13. As shown in FIG.

高濃度領域２４は、第２コンタクト領域１７ｂと離れて形成されている。つまり、高濃度領域２４は、第２コンタクト領域１７ｂとの間に第２ベース層１２ｂが位置するように形成されている。 The high concentration region 24 is formed apart from the second contact region 17b. That is, the high concentration region 24 is formed so that the second base layer 12b is positioned between the second contact region 17b.

また、本実施形態では、高濃度領域２４は、トレンチ１３の長手方向に沿って隣合う高濃度領域２４の間隔ｄ１が、トレンチ１３の長手方向に沿って隣合う第２コンタクト領域１７ｂの間隔ｄ２より狭くされている。 Further, in the present embodiment, the high-concentration regions 24 are such that the interval d1 between the high-concentration regions 24 adjacent in the longitudinal direction of the trenches 13 is equal to the interval d2 between the second contact regions 17b adjacent in the longitudinal direction of the trenches 13 . narrower.

高濃度領域２４の不純物濃度は、図１０に示されるように、第２ベース層１２ｂよりも高く、第２コンタクト領域１７ｂよりも低くされ、かつＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされている。 As shown in FIG. 10, the impurity concentration of the high-concentration region 24 is higher than that of the second base layer 12b and lower than that of the second contact region 17b, and is depleted when a reverse voltage is applied to the FWD element. It is considered to be an impurity concentration that does not

以上説明したように、本実施形態では、第２コンタクト領域１７ｂの下方に、第２コンタクト領域１７ｂと離れた高濃度領域２４が形成されている。このため、ＦＷＤ素子に順電圧が印加されている際、第２コンタクト領域１７ｂと高濃度領域２４との間に位置する第２ベース層１２ｂを抵抗として機能させることができ、ホールが注入されることを抑制できる。 As described above, in the present embodiment, the high-concentration region 24 is formed under the second contact region 17b and separated from the second contact region 17b. Therefore, when a forward voltage is applied to the FWD element, the second base layer 12b located between the second contact region 17b and the high-concentration region 24 can function as a resistor, and holes are injected. can be suppressed.

また、高濃度領域２４は、第２コンタクト領域１７ｂよりも不純物濃度が低くされている。このため、高濃度領域２４が第２コンタクト領域１７ｂと同じ不純物濃度とされている場合と比較して、効率的に正孔が注入されることを抑制できる。 Also, the high-concentration region 24 has a lower impurity concentration than the second contact region 17b. Therefore, compared to the case where the high-concentration region 24 has the same impurity concentration as the second contact region 17b, the injection of holes can be efficiently suppressed.

さらに、高濃度領域２４は、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされている。このため、ＦＷＤ素子に逆電圧が印加された際、空乏層が上部電極１９に達することをさらに抑制できる。 Furthermore, the high-concentration region 24 has an impurity concentration that does not cause depletion when a reverse voltage is applied to the FWD element. Therefore, it is possible to further suppress the depletion layer from reaching the upper electrode 19 when a reverse voltage is applied to the FWD element.

そして、本実施形態では、隣合う高濃度領域２４の間隔ｄ１が、隣合う第２コンタクト領域１７ｂの間隔ｄ２より狭くされている。このため、ＦＷＤ素子に逆電圧が印加された際、空乏層が上部電極１９へさらに達し難くなる。したがって、さらに高耐量化を図ることができる。 In this embodiment, the interval d1 between adjacent high-concentration regions 24 is narrower than the interval d2 between adjacent second contact regions 17b. Therefore, when a reverse voltage is applied to the FWD element, it becomes more difficult for the depletion layer to reach the upper electrode 19 . Therefore, it is possible to further increase the durability.

なお、例えば、第２コンタクト領域１７ｂを高濃度領域２４が形成されている位置まで単純に深くする場合、第２コンタクト領域１７ｂの平面方向への広がりが大きくなり易くなる。この場合、第２コンタクト領域１７ｂの不純物濃度を確保しつつ、隣合う第２コンタクト領域１７ｂの半幅ｙを詳細に制御することが困難になる。このため、本実施形態のように、第２コンタクト領域１７ｂと高濃度領域２４とを分けて形成することにより、正孔の注入を抑制しつつ高耐量となる半導体装置を容易に構成できる。 For example, when the second contact region 17b is simply deepened to the position where the high-concentration region 24 is formed, the spread of the second contact region 17b in the planar direction tends to increase. In this case, it becomes difficult to precisely control the half width y of the adjacent second contact regions 17b while ensuring the impurity concentration of the second contact regions 17b. Therefore, by separately forming the second contact region 17b and the high-concentration region 24 as in the present embodiment, a semiconductor device having a high withstand voltage while suppressing the injection of holes can be easily configured.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、隣合う高濃度領域２４の間隔ｄ１を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。 (Third embodiment)
A third embodiment will be described. In this embodiment, the interval d1 between adjacent high-concentration regions 24 is changed from that of the second embodiment. Others are the same as those of the second embodiment, so description thereof is omitted here.

本実施形態では、図１１に示されるように、高濃度領域２４は、隣合う高濃度領域２４の間隔ｄ１が隣合う第２コンタクト領域１７ｂの間隔ｄ２より広くなるように形成されている。 In this embodiment, as shown in FIG. 11, the high-concentration regions 24 are formed such that the interval d1 between the adjacent high-concentration regions 24 is wider than the interval d2 between the adjacent second contact regions 17b.

これによれば、高濃度領域２４は、隣合う高濃度領域２４の間隔ｄ１が隣合う第２コンタクト領域１７ｂの間隔ｄ２より広くなるように形成されている。このため、ＦＷＤ素子に順電圧が印加されている際、隣合う高濃度領域２４の間隔ｄ１が隣合う第２コンタクト領域１７ｂの間隔ｄ２以下とされている場合と比較して、電子が高濃度領域２４に入り難くなり、電子が第２ベース層１２ｂから排出され易くなる。したがって、ＦＷＤ素子に順電圧が印加されている際に注入される正孔を低減でき、リカバリ電流を低減することができる。 According to this, the high-concentration regions 24 are formed such that the interval d1 between the adjacent high-concentration regions 24 is wider than the interval d2 between the adjacent second contact regions 17b. Therefore, when a forward voltage is applied to the FWD element, the electron concentration is higher than in the case where the interval d1 between the adjacent high-concentration regions 24 is equal to or less than the interval d2 between the adjacent second contact regions 17b. It becomes difficult for electrons to enter the region 24, and electrons are easily discharged from the second base layer 12b. Therefore, the holes injected when the forward voltage is applied to the FWD element can be reduced, and the recovery current can be reduced.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiments, and can be appropriately modified within the scope of the claims.

例えば、上記各実施形態では、第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って等間隔に形成されているが、等間隔に形成されていなくてもよい。但し、第２コンタクト領域１７ｂは、それぞれの隣合う第２コンタクト領域１７ｂとの半幅ｙがｙ＜３ｘ－０．８を満たすように形成されている。 For example, in each of the embodiments described above, the second contact regions 17b are formed at equal intervals along the longitudinal direction of the trench 13, but may not be formed at equal intervals. However, the second contact regions 17b are formed such that the half width y between the adjacent second contact regions 17b satisfies y<3x-0.8.

また、上記各実施形態において、上部電極１９と第２ベース層１２ｂとは、ショットキー接触ではなく、オーミック接触させられていてもよい。 Further, in each of the above embodiments, the upper electrode 19 and the second base layer 12b may be in ohmic contact instead of Schottky contact.

さらに、上記第２実施形態において、隣合う高濃度領域２４の間隔ｄ１と隣合う第２コンタクト領域１７ｂの間隔ｄ２とが等しくされていてもよい。 Furthermore, in the second embodiment, the interval d1 between adjacent high-concentration regions 24 and the interval d2 between adjacent second contact regions 17b may be equal.

１０半導体基板
１１ドリフト層
１２ベース層
１２ａ第１ベース層
１２ｂ第２ベース層
１３トレンチ
１４ゲート絶縁膜
１５ゲート電極
１６エミッタ領域
１７ｂ第２コンタクト領域
２１コレクタ層
２２カソード層
１９上部電極（第１電極）
２３下部電極（第２電極） REFERENCE SIGNS LIST 10 semiconductor substrate 11 drift layer 12 base layer 12a first base layer 12b second base layer 13 trench 14 gate insulating film 15 gate electrode 16 emitter region 17b second contact region 21 collector layer 22 cathode layer 19 upper electrode (first electrode)
23 lower electrode (second electrode)

Claims

ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）が共通の半導体基板（１０）に形成されている半導体装置であって、
第１導電型のドリフト層（１１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含む前記半導体基板と、
前記ＩＧＢＴ領域および前記ＦＷＤ領域において、一方向を長手方向とすると共に、前記ベース層よりも深くまで複数のトレンチ（１３）が形成され、前記トレンチ内にゲート絶縁膜（１４）を介してゲート電極（１５）が配置されたトレンチゲート構造と、
前記ＩＧＢＴ領域における前記ベース層を第１ベース層（１２ａ）とし、前記第１ベース層の表層部であって、前記トレンチと接する状態で形成された第１導電型のエミッタ領域（１６）と、
前記ＦＷＤ領域における前記ベース層を第２ベース層（１２ｂ）とし、前記第２ベース層の表層部に形成され、前記第２ベース層より不純物濃度が高くされたコンタクト領域（１７ｂ）と、
前記エミッタ領域、前記第１ベース層、前記第２ベース層、前記コンタクト領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
前記第２ベース層は、前記第１ベース層よりも不純物濃度が低くされており、
前記コンタクト領域は、前記ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされ、前記トレンチの長手方向に沿って互いに離れた状態で複数形成されており、
前記トレンチの長手方向に沿って隣合う前記コンタクト領域の間隔における半分の長さをｙ［μｍ］、前記コンタクト領域の深さをｘ［μｍ］とすると、前記コンタクト領域は、ｙ＜３ｘ－０．８を満たしている半導体装置。 A semiconductor device in which an IGBT region (1a) having an IGBT element and an FWD region (1b) having an FWD element are formed on a common semiconductor substrate (10),
a drift layer (11) of a first conductivity type; a base layer (12) of a second conductivity type formed in a surface layer portion of the drift layer; A second conductivity type collector layer (21) formed on the opposite side, and a first conductivity type cathode layer (22) formed on a side of the drift layer opposite to the base layer side in the FWD region. and the semiconductor substrate comprising
In the IGBT region and the FWD region, a plurality of trenches (13) having one direction as a longitudinal direction and being deeper than the base layer are formed. a trench gate structure in which (15) is arranged;
The base layer in the IGBT region is a first base layer (12a), and a first conductivity type emitter region (16) formed in a surface layer portion of the first base layer and in contact with the trench;
The base layer in the FWD region is used as a second base layer (12b), and a contact region (17b) formed in a surface layer portion of the second base layer and having an impurity concentration higher than that of the second base layer;
a first electrode (19) electrically connected to the emitter region, the first base layer, the second base layer and the contact region;
a second electrode (23) electrically connected to the collector layer and the cathode layer;
The second base layer has a lower impurity concentration than the first base layer,
The contact region has an impurity concentration that does not cause depletion when a reverse voltage is applied to the FWD element, and a plurality of contact regions are formed in a state separated from each other along the longitudinal direction of the trench,
Let y [μm] be a half length of the interval between the contact regions adjacent to each other along the longitudinal direction of the trench, and x [μm] be the depth of the contact region. .8 semiconductor devices.

前記トレンチと前記コンタクト領域との間隔をＬ［μｍ］とすると、前記コンタクト領域は、Ｌ＜３ｘ－０．８を満たしている請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the contact region satisfies L<3x-0.8, where L [μm] is the distance between the trench and the contact region.

前記ＦＷＤ領域では、前記第１電極と前記第２ベース層とがショットキー接触しており、ショットキー障壁の高さが０．９［ｅＶ］以下とされている請求項１または２に記載の半導体装置。 3. The method according to claim 1, wherein in the FWD region, the first electrode and the second base layer are in Schottky contact, and the height of the Schottky barrier is 0.9 [eV] or less. semiconductor device.

前記ＦＷＤ領域は、前記第２ベース層における複数の前記コンタクト領域のそれぞれの下方に位置する部分に、前記コンタクト領域と離れた状態で形成された第２導電型の高濃度領域（２４）を有し、
前記高濃度領域は、不純物濃度が、前記第２ベース層よりも高く、前記コンタクト領域よりも低くされ、かつ、前記ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされている請求項１ないし３のいずれか１つに記載の半導体装置。 The FWD region has a second conductivity type high-concentration region (24) formed apart from the contact regions in a portion of the second base layer located below each of the plurality of contact regions. death,
The high-concentration region has an impurity concentration higher than that of the second base layer and lower than that of the contact region, and has an impurity concentration that does not cause depletion when a reverse voltage is applied to the FWD element. 4. The semiconductor device according to claim 1.

前記トレンチの長手方向に沿って隣合う前記高濃度領域の間隔（ｄ１）は、前記トレンチの長手方向に沿って隣合う前記コンタクト領域（ｄ２）の間隔よりも狭くされている請求項４に記載の半導体装置。 5. The set forth in claim 4, wherein the interval (d1) between said high concentration regions adjacent along the longitudinal direction of said trench is narrower than the interval between said contact regions (d2) adjacent along said trench longitudinal direction. semiconductor equipment.

前記トレンチの長手方向に沿って隣合う前記高濃度領域の間隔（ｄ１）は、前記トレンチの長手方向に沿って隣合う前記コンタクト領域（ｄ２）の間隔よりも広くされている請求項４に記載の半導体装置。 5. The set forth in claim 4, wherein the interval (d1) between said high concentration regions adjacent along the longitudinal direction of said trench is wider than the interval between said contact regions (d2) adjacent along the longitudinal direction of said trench. semiconductor equipment.