JP7277546B2 - semiconductor equipment - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、炭化シリコン（ＳｉＣ）基板を用いた半導体装置に好適に利用できるものである。 TECHNICAL FIELD The present invention relates to a semiconductor device and its manufacturing method, and is particularly suitable for semiconductor devices using silicon carbide (SiC) substrates.
パワートランジスタを有する半導体装置において、ＳｉＣ基板を用いた半導体装置が検討されている。ＳｉＣ基板を用いた場合、ＳｉＣはシリコン（Ｓｉ）に比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなる。また、ＳｉＣ基板のパワートランジスタにおいて、Ｓｉ基板のパワートランジスタでも用いられているトレンチゲート構造が適用されている。 2. Description of the Related Art A semiconductor device using a SiC substrate is being studied as a semiconductor device having a power transistor. When a SiC substrate is used, since SiC has a larger bandgap than silicon (Si), the dielectric breakdown voltage is increased. In addition, a trench gate structure, which is also used in Si-substrate power transistors, is applied to SiC-substrate power transistors.
特許文献１には、ＳｉＣ基板を用いたトレンチゲート構造のパワートランジスタが開示されており、電界緩和用のｐ型の不純物領域が設けられたｎ型の低濃度ドリフト層と、低濃度ドリフト層上に形成されたｎ型の高濃度ドリフト層とが開示されている。そして、トレンチゲートを高濃度ドリフト層内に設けることが開示されている。
特許文献２には、ＳｉＣ基板を用いたプレーナ型のパワートランジスタが開示されており、半導体基板上に、低濃度のエピタキシャル層、高濃度のエピタキシャル層および低濃度のエピタキシャル層を積層させた構造が開示されている。 Patent Document 2 discloses a planar power transistor using a SiC substrate, which has a structure in which a low-concentration epitaxial layer, a high-concentration epitaxial layer, and a low-concentration epitaxial layer are laminated on a semiconductor substrate. disclosed.
特許文献３には、ＳｉＣ基板を用いたトレンチゲート構造のパワートランジスタが開示されており、電界緩和用のｐ型の不純物領域が設けられたｎ型の第１低濃度ドリフト層と、第１低濃度ドリフト層上に形成されたｎ型の第２低濃度ドリフト層とが開示されている。そして、複数のｐ型の不純物領域の間に、ｎ型の高濃度不純物領域を設けることが開示されている。
ＳｉＣ基板を用いたトレンチゲート構造のパワートランジスタでは、パワートランジスタのオン抵抗を低減し、トレンチゲートの下部周辺の耐圧向上を図ることが望まれる。 In a power transistor having a trench gate structure using a SiC substrate, it is desired to reduce the on-resistance of the power transistor and improve the withstand voltage around the lower portion of the trench gate.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 A brief outline of representative embodiments among the embodiments disclosed in the present application is as follows.
一実施の形態によれば、半導体装置は、シリコンおよび炭素を含んで構成される半導体基板と、前記半導体基板の上面上に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型の第３半導体層と、前記第１半導体層と前記第３半導体層との間に形成された前記第１導電型の第２半導体層と、前記第１半導体層と前記第３半導体層との間に形成され、前記第１導電型とは反対の導電型である第２導電型であり、且つ、平面視において、前記第２半導体層を挟むように形成された複数の第１不純物領域と、前記第３半導体層内に形成された前記第２導電型の第２不純物領域と、前記第１不純物領域内に形成された前記第１導電型の第３不純物領域と、前記第２不純物領域および前記第３不純物領域を貫通して、前記第３半導体層に達する溝と、前記溝内に形成されたゲート絶縁膜と、前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、を有する。ここで、前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度、および、前記第３半導体層の不純物濃度よりも高く、平面視において、前記溝および前記ゲート電極は、第１方向に延在し、複数の前記ゲート電極が、前記第２方向で互いに隣接するように形成され、前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第２方向で隣接する２つの前記ゲート電極の各々の前記中央線を結ぶ距離をＬ６とした時、前記複数の第１不純物領域は、Ｌ６の整数分の１の周期で形成されている。 According to one embodiment, a semiconductor device includes a semiconductor substrate containing silicon and carbon, a first semiconductor layer of a first conductivity type formed on an upper surface of the semiconductor substrate, the first semiconductor a third semiconductor layer of the first conductivity type formed on a layer; a second semiconductor layer of the first conductivity type formed between the first semiconductor layer and the third semiconductor layer; It is formed between the first semiconductor layer and the third semiconductor layer, has a second conductivity type opposite to the first conductivity type, and sandwiches the second semiconductor layer in plan view. a second impurity region of the second conductivity type formed in the third semiconductor layer; and a plurality of impurity regions of the first conductivity type formed in the first impurity region. a third impurity region, a trench penetrating through the second impurity region and the third impurity region and reaching the third semiconductor layer, a gate insulating film formed in the trench, and the gate in the trench and a gate electrode buried through an insulating film. Here, the impurity concentration of the second semiconductor layer is higher than the impurity concentration of the first semiconductor layer and the impurity concentration of the third semiconductor layer. and a plurality of the gate electrodes are formed adjacent to each other in the second direction, and a center line is drawn from the center of the gate electrode in the thickness direction in a cross section perpendicular to the first direction. , where the distance connecting the center lines of the two gate electrodes adjacent in the second direction is L6, the plurality of first impurity regions are formed with a period of 1/integer of L6. .
本願において開示される、一実施の形態によれば、半導体装置の性能を向上させることができる。 According to one embodiment disclosed in the present application, the performance of a semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。 For the sake of convenience, the following embodiments are divided into a plurality of sections or embodiments when necessary, but unless otherwise specified, they are not independent of each other, and one There is a relationship such as a part or all of the modification, details, supplementary explanation, etc. In addition, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), when it is particularly specified and when it is clearly limited to a specific number in principle Except, it is not limited to the specific number, and may be more or less than the specific number. Furthermore, in the following embodiments, its constituent elements (including elemental steps, etc.) are not necessarily essential unless otherwise specified or clearly considered essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shape, positional relationship, etc. of components, etc., unless otherwise explicitly stated or in principle clearly considered otherwise, the shape is substantially the same It shall include those that are similar or similar to, etc. This also applies to the above numerical values and ranges.
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments will be described in detail based on the drawings. In addition, in all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。 Also, in cross-sectional views and plan views, the size of each part does not correspond to the size of the actual device, and in order to make the drawings easier to understand, there are cases where a specific part is shown relatively large. Also, even when a cross-sectional view corresponds to a plan view, there are cases where a specific portion is displayed relatively large in order to make the drawing easier to understand.
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。 In addition, in the drawings used in the embodiments, hatching may be omitted to make the drawings easier to see.
（実施の形態１）
以下に、本実施の形態の半導体装置の構造、半導体装置の製造方法、検討例の説明、および、本実施の形態の主な特徴を、順番に説明する。
(Embodiment 1)
Hereinafter, the structure of the semiconductor device of this embodiment, the method of manufacturing the semiconductor device, the description of the examination example, and the main features of this embodiment will be described in order.
＜半導体装置の構造＞
図１は、本実施の形態の半導体装置である半導体チップＣの平面図である。図１では、理解を簡単にするために、絶縁膜ＩＦ５（図３参照）を透過した状態を示し、平面図であるが、ゲート電位電極ＧＥおよびソース電位電極ＳＥにハッチングを付している。半導体チップＣは、複数のトレンチゲート構造のパワートランジスタを有する。このようなパワートランジスタを、パワーＭＯＳＦＥＴ（Metal Oxyde Semiconductor Field Effect Transistor）と称することもある。
<Structure of semiconductor device>
FIG. 1 is a plan view of a semiconductor chip C, which is the semiconductor device of this embodiment. In order to facilitate understanding, FIG. 1 shows a state through the insulating film IF5 (see FIG. 3), and although it is a plan view, the gate potential electrode GE and the source potential electrode SE are hatched. The semiconductor chip C has a plurality of trench gate structure power transistors. Such a power transistor is sometimes called a power MOSFET (Metal Oxyde Semiconductor Field Effect Transistor).
図１に示すように、半導体チップＣの表面は、主に、ソース電位電極ＳＥおよびゲート電位電極ＧＥで覆われている。半導体チップＣの中央部付近の領域であるパッド領域ＰＡ内のソース電位電極ＳＥの外周には、ゲート電位電極ＧＥの一部が形成されており、更にその外周には、ソース電位電極ＳＥの一部が形成されている。パッド領域ＰＡ内では、絶縁膜ＩＦ５の一部が除去されており、ソース電位電極ＳＥの一部、および、ゲート電位電極ＧＥの一部が露出している。これらの露出したソース電位電極ＳＥ上およびゲート電位電極ＧＥ上に、それぞれ、ワイヤボンディングまたはクリップ（銅板）などの外部接続端子が接続されることで、半導体チップＣが、他チップまたは配線基板などと電気的に接続される。 As shown in FIG. 1, the surface of the semiconductor chip C is mainly covered with a source potential electrode SE and a gate potential electrode GE. A portion of the gate potential electrode GE is formed around the outer circumference of the source potential electrode SE in the pad area PA, which is an area near the center of the semiconductor chip C. part is formed. In the pad region PA, part of the insulating film IF5 is removed, exposing part of the source potential electrode SE and part of the gate potential electrode GE. External connection terminals such as wire bonding or clips (copper plates) are connected to the exposed source potential electrodes SE and gate potential electrodes GE, respectively, so that the semiconductor chip C can be connected to other chips or wiring boards. electrically connected.
図２は、半導体チップＣの要部平面図であり、図１に示されるパッド領域ＰＡ内のソース電位電極ＳＥ下の一部の平面図に対応している。図３は、図２のＡ－Ａ線に沿った断面図である。 FIG. 2 is a fragmentary plan view of the semiconductor chip C, corresponding to a fragmentary plan view below the source potential electrode SE in the pad area PA shown in FIG. 3 is a cross-sectional view taken along line AA of FIG. 2. FIG.
図２では、本実施の形態の主な特徴に密接に関係する構成である、溝ＴＲ内に形成されたゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴのみを示しており、他の構成については、図示を省略している。また、溝ＴＲ内に形成されたゲート電極Ｇは破線で示されており、図２は平面図であるが、図面を見易くするため、溝ＴＲ内に形成されたゲート電極Ｇにハッチングを付している。 FIG. 2 shows only the gate electrode G, the n-type semiconductor layer NE2 and the p-type impurity region PT formed in the trench TR, which are the structures closely related to the main features of the present embodiment. The configuration of is omitted from the illustration. In addition, the gate electrode G formed in the trench TR is indicated by a dashed line, and although FIG. 2 is a plan view, the gate electrode G formed in the trench TR is hatched in order to make the drawing easier to see. ing.
図２に示されるように、溝ＴＲ、ゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴは、それぞれＹ方向に延在している。すなわち、溝ＴＲ、ゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴの各々の平面形状は、Ｙ方向に長辺を有する矩形状であり、これらのＹ方向における長さは、それぞれ、これらのＸ方向における長さより大きい。また、溝ＴＲ、ゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴは、Ｘ方向において、繰り返し配置されている。また、本実施の形態では、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向（Ｚ方向）に中央線を引いた時、Ｘ方向で互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されている。 As shown in FIG. 2, the trench TR, gate electrode G, n-type semiconductor layer NE2 and p-type impurity region PT each extend in the Y direction. That is, the planar shape of each of the trench TR, the gate electrode G, the n-type semiconductor layer NE2, and the p-type impurity region PT is a rectangular shape having long sides in the Y direction. greater than their length in the X direction. Further, the trench TR, gate electrode G, n-type semiconductor layer NE2 and p-type impurity region PT are repeatedly arranged in the X direction. Further, in the present embodiment, in a cross section perpendicular to the Y direction, when a center line is drawn in the thickness direction (Z direction) from the center of the gate electrode G, two p-type impurity regions PT adjacent to each other in the X direction are arranged symmetrically with respect to the center line.
後で詳細に説明するが、本実施の形態の特徴の一つとして、平面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部は、ｎ型半導体層ＮＥ２と重なる位置に配置されている。 As will be described in detail later, as one of the features of the present embodiment, at least a part of the gate electrode G formed in the trench TR is arranged at a position overlapping with the n-type semiconductor layer NE2 in plan view. ing.
次に、図３を用いて、本実施の形態におけるトレンチゲート構造のパワートランジスタの断面構造を説明する。 Next, with reference to FIG. 3, the cross-sectional structure of the power transistor having the trench gate structure according to the present embodiment will be described.
本実施の形態で使用される半導体基板ＳＢは、シリコンおよび炭素を含んで構成された基板であり、具体的には、ｎ型の不純物が導入された炭化シリコン（ＳｉＣ）基板である。半導体基板ＳＢの上面（第１面）上には、ドリフト層ＤＲが形成されており、半導体基板ＳＢの裏面（第２面）には、金属膜からなるドレイン電位電極ＤＥが形成されている。半導体基板ＳＢおよびドリフト層ＤＲは、それぞれ、パワートランジスタのドレイン領域の一部を構成し、ドレイン電位電極ＤＥと電気的に接続され、ドレイン電位電極ＤＥを介して、パワートランジスタの動作時にドレイン電位が印加される。 The semiconductor substrate SB used in the present embodiment is a substrate containing silicon and carbon, specifically a silicon carbide (SiC) substrate into which n-type impurities are introduced. A drift layer DR is formed on the upper surface (first surface) of the semiconductor substrate SB, and a drain potential electrode DE made of a metal film is formed on the back surface (second surface) of the semiconductor substrate SB. The semiconductor substrate SB and the drift layer DR each constitute a part of the drain region of the power transistor, are electrically connected to the drain potential electrode DE, and have a drain potential through the drain potential electrode DE during operation of the power transistor. applied.
ドリフト層ＤＲは、ｎ型半導体層ＮＥ１～ＮＥ３、および、ｐ型不純物領域ＰＴを有する。ｎ型半導体層ＮＥ１は、半導体基板ＳＢ上に形成されており、ｎ型半導体層ＮＥ３は、ｎ型半導体層ＮＥ１上に形成されており、ｎ型半導体層ＮＥ２は、ｎ型半導体層ＮＥ１とｎ型半導体層ＮＥ３との間に形成されている。これらのｎ型半導体層ＮＥ１～ＮＥ３は、それぞれ、ＳｉＣ基板である半導体基板ＳＢ上に、エピタキシャル法によって形成された半導体層である。このため、ｎ型半導体層ＮＥ１～ＮＥ３は、それぞれ、ＳｉＣによって構成されている。また、ｎ型半導体層ＮＥ２の不純物濃度は、ｎ型半導体層ＮＥ１の不純物濃度、および、ｎ型半導体層ＮＥ３の不純物濃度よりも高い。また、ｎ型半導体層ＮＥ１の不純物濃度は、ｎ型半導体層ＮＥ３の不純物濃度と同程度である。 The drift layer DR has n-type semiconductor layers NE1 to NE3 and p-type impurity regions PT. The n-type semiconductor layer NE1 is formed on the semiconductor substrate SB, the n-type semiconductor layer NE3 is formed on the n-type semiconductor layer NE1, and the n-type semiconductor layer NE2 is formed between the n-type semiconductor layers NE1 and the n-type semiconductor layer NE1. It is formed between the semiconductor layer NE3 and the semiconductor layer NE3. Each of these n-type semiconductor layers NE1 to NE3 is a semiconductor layer formed by an epitaxial method on a semiconductor substrate SB which is a SiC substrate. Therefore, each of the n-type semiconductor layers NE1 to NE3 is made of SiC. Also, the impurity concentration of the n-type semiconductor layer NE2 is higher than the impurity concentration of the n-type semiconductor layer NE1 and the impurity concentration of the n-type semiconductor layer NE3. Also, the impurity concentration of the n-type semiconductor layer NE1 is approximately the same as the impurity concentration of the n-type semiconductor layer NE3.
ｐ型不純物領域ＰＴは、ｎ型半導体層ＮＥ３とｎ型半導体層ＮＥ１との間に、複数形成されている。互いに隣接するｐ型不純物領域ＰＴの間には、ｎ型半導体層ＮＥ２が形成されている。すなわち、平面視において、互いに隣接するｐ型不純物領域ＰＴは、ｎ型半導体層ＮＥ２を挟むように形成されている。後で詳細に説明するが、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さと同じでもよいし、ｎ型半導体層ＮＥ２の厚さよりも厚くても薄くてもよい。本実施の形態では、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さよりも薄く、ｐ型不純物領域ＰＴが、ｎ型半導体層ＮＥ２内に形成されている場合を例示している。このため、図３では、ｐ型不純物領域ＰＴとｎ型半導体層ＮＥ１との間に、ｎ型半導体層ＮＥ２が形成されている。 A plurality of p-type impurity regions PT are formed between the n-type semiconductor layer NE3 and the n-type semiconductor layer NE1. An n-type semiconductor layer NE2 is formed between the p-type impurity regions PT adjacent to each other. That is, in plan view, the p-type impurity regions PT adjacent to each other are formed so as to sandwich the n-type semiconductor layer NE2. As will be described in detail later, the thickness of the p-type impurity region PT may be the same as the thickness of the n-type semiconductor layer NE2, or may be thicker or thinner than the thickness of the n-type semiconductor layer NE2. In the present embodiment, the thickness of the p-type impurity region PT is thinner than the thickness of the n-type semiconductor layer NE2, and the case where the p-type impurity region PT is formed in the n-type semiconductor layer NE2 is exemplified. there is Therefore, in FIG. 3, the n-type semiconductor layer NE2 is formed between the p-type impurity region PT and the n-type semiconductor layer NE1.
ドリフト層ＤＲの上層であるｎ型半導体層ＮＥ３の表面側には、ｐ型のチャネル領域（不純物領域）ＰＣが形成されており、チャネル領域ＰＣの表面側には、ｎ型のソース領域（不純物領域）ＮＳ、および、ｐ型のボディ領域（不純物領域）ＰＢが形成されている。ソース領域ＮＳおよびボディ領域ＰＢは、それぞれ、ソース電位電極ＳＥと電気的に接続され、ソース電位電極ＳＥを介して、パワートランジスタの動作時にソース電位が印加される。ボディ領域ＰＢは、ソース電位電極ＳＥがチャネル領域ＰＣと接続する際に、接触抵抗を低減させる目的で設けられた領域である。このため、ボディ領域ＰＢの不純物濃度は、チャネル領域ＰＣの不純物濃度よりも高い。 A p-type channel region (impurity region) PC is formed on the surface side of the n-type semiconductor layer NE3, which is an upper layer of the drift layer DR, and an n-type source region (impurity region) PC is formed on the surface side of the channel region PC. region) NS and a p-type body region (impurity region) PB are formed. Source region NS and body region PB are each electrically connected to source potential electrode SE, and a source potential is applied via source potential electrode SE during operation of the power transistor. The body region PB is a region provided for the purpose of reducing contact resistance when the source potential electrode SE is connected to the channel region PC. Therefore, the impurity concentration of the body region PB is higher than that of the channel region PC.
また、ソース領域ＮＳおよびボディ領域ＰＢの表面に、ソース電位電極ＳＥとの接触抵抗を更に低減させる目的で、シリサイド層を形成してもよい。シリサイド層は、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）からなる。本実施の形態では、このシリサイド層の図示を省略している。 A silicide layer may be formed on the surfaces of the source region NS and the body region PB for the purpose of further reducing the contact resistance with the source potential electrode SE. The silicide layer is made of titanium silicide (TiSi 2 ), cobalt silicide (CoSi 2 ) or nickel silicide (NiSi), for example. In this embodiment, illustration of this silicide layer is omitted.
半導体基板ＳＢの表面側には、溝ＴＲが形成されている。溝ＴＲは、ソース領域ＮＳおよびチャネル領域ＰＣを貫通し、ｎ型半導体層ＮＥ３に達するように形成されている。すなわち、溝ＴＲの底部は、ｎ型半導体層ＮＥ３内に位置している。また、溝ＴＲは、２つのソース領域ＮＳの間に位置するように形成されている。 A trench TR is formed in the front surface side of the semiconductor substrate SB. The trench TR is formed to penetrate the source region NS and the channel region PC and reach the n-type semiconductor layer NE3. That is, the bottom of the trench TR is located within the n-type semiconductor layer NE3. Moreover, the trench TR is formed so as to be positioned between the two source regions NS.
溝ＴＲの内部には、ゲート絶縁膜ＧＩを介して、ゲート電極Ｇが埋め込まれている。ゲート電極Ｇは、ゲート電位電極ＧＥと電気的に接続し、パワートランジスタの動作時にゲート電位が印加される。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極Ｇは、例えばｎ型の不純物が導入された多結晶シリコン膜である。また、ゲート絶縁膜ＧＩとしては、酸化シリコン膜に代えて、酸化アルミニウム膜または酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。 A gate electrode G is embedded in the trench TR via a gate insulating film GI. The gate electrode G is electrically connected to the gate potential electrode GE, and is applied with a gate potential during operation of the power transistor. The gate insulating film GI is, for example, a silicon oxide film, and the gate electrode G is, for example, a polycrystalline silicon film into which an n-type impurity is introduced. As the gate insulating film GI, instead of the silicon oxide film, a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film, such as an aluminum oxide film or a hafnium oxide film, may be used.
ここで、ｐ型不純物領域ＰＴと、溝ＴＲ内のゲート電極Ｇとの関係について説明する。溝ＴＲ内のゲート電極Ｇの底部（溝ＴＲの底部）付近、特に溝ＴＲの角部付近は、パワートランジスタの動作時に、強い電界が発生する領域であり、ゲート絶縁膜ＧＩの破壊が起こり易い領域である。ｐ型不純物領域ＰＴは、主に、この電界を緩和するために設けられている。溝ＴＲの下部のドリフト層ＤＲ内にｐ型不純物領域ＰＴを設けることで、電界が緩和されるので、ゲート絶縁膜ＧＩの破壊を抑制でき、ドリフト層ＤＲ全体の耐圧を向上させることができる。 Here, the relationship between the p-type impurity region PT and the gate electrode G in the trench TR will be described. The vicinity of the bottom of the gate electrode G in the trench TR (the bottom of the trench TR), particularly the vicinity of the corners of the trench TR, is a region where a strong electric field is generated during operation of the power transistor, and breakdown of the gate insulating film GI is likely to occur. area. The p-type impurity region PT is provided mainly to relax this electric field. By providing the p-type impurity region PT in the drift layer DR under the trench TR, the electric field is relaxed, so that the breakdown of the gate insulating film GI can be suppressed and the withstand voltage of the entire drift layer DR can be improved.
また、本実施の形態では、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、Ｘ方向で互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されている。 Further, in the present embodiment, when a center line is drawn in the thickness direction from the center of the gate electrode G in a cross section perpendicular to the Y direction, two p-type impurity regions PT adjacent to each other in the X direction are located at the center They are arranged symmetrically with respect to the line.
また、上述のように、平面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部は、ｎ型半導体層ＮＥ２と重なる位置に配置されている。言い換えれば、断面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されている。本実施の形態においては、溝ＴＲ内に形成されたゲート電極Ｇの２つの角部を結ぶ底部全体の直下に、ｎ型半導体層ＮＥ２が形成されている。 Further, as described above, in plan view, at least part of the gate electrode G formed in the trench TR is arranged at a position overlapping with the n-type semiconductor layer NE2. In other words, in a cross-sectional view, the n-type semiconductor layer NE2 is formed directly under at least part of the gate electrode G formed in the trench TR. In the present embodiment, the n-type semiconductor layer NE2 is formed immediately below the entire bottom connecting two corners of the gate electrode G formed in the trench TR.
なお、本実施の形態で表現する「直下」とは、一方の対象物の下方を意味し、一方の対象物と、他方の対象物とが物理的に直接接していない状態も含まれる。言い換えれば、「直下」とは、平面視において、一方の対象物と、他方の対象物とが重なっている状態を意味する。例えば、図３において、ｎ型半導体層ＮＥ２は、溝ＴＲおよびゲート電極Ｇの下方に形成されており、溝ＴＲおよびゲート電極Ｇと物理的に接していない。 It should be noted that "directly below" expressed in the present embodiment means below one target, and includes a state in which one target is not in direct physical contact with the other target. In other words, “directly below” means a state in which one object overlaps the other object in plan view. For example, in FIG. 3, the n-type semiconductor layer NE2 is formed below the trench TR and the gate electrode G and is not physically in contact with the trench TR and the gate electrode G.
ソース領域ＮＳ上には、ゲート絶縁膜ＧＩの一部が形成され、このゲート絶縁膜ＧＩの一部およびゲート電極Ｇの各々の上面には、例えば酸化シリコンからなる層間絶縁膜ＩＬが形成されている。そして、層間絶縁膜ＩＬ内には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＩを貫通し、ソース領域ＮＳおよびボディ領域ＰＢに達するように形成されている。 A part of the gate insulating film GI is formed on the source region NS, and an interlayer insulating film IL made of, for example, silicon oxide is formed on the upper surfaces of the part of the gate insulating film GI and the gate electrode G. there is A contact hole CH is formed in the interlayer insulating film IL. Contact hole CH is formed to penetrate interlayer insulating film IL and gate insulating film GI and reach source region NS and body region PB.
層間絶縁膜ＩＬ上には、ソース電位電極ＳＥが形成され、コンタクトホールＣＨ内にはソース電位電極ＳＥが埋め込まれている。すなわち、ソース電位電極ＳＥは、ソース領域ＮＳおよびボディ領域ＰＢと電気的に接続されている。ソース電位電極ＳＥは、例えばアルミニウムを主体とする導電性膜からなる。また、ソース電位電極ＳＥは、例えば窒化チタンからなるバリアメタル膜と、アルミニウムを主体とする導電性膜との積層膜としてもよい。なお、図３では図示していないが、図１で示したゲート電位電極ＧＥも、ソース電位電極ＳＥと同じように形成されており、ゲート電位電極ＧＥは、ゲート電極Ｇと電気的に接続されている。 A source potential electrode SE is formed on the interlayer insulating film IL, and the source potential electrode SE is embedded in the contact hole CH. That is, the source potential electrode SE is electrically connected to the source region NS and body region PB. The source potential electrode SE is made of a conductive film mainly made of aluminum, for example. Also, the source potential electrode SE may be a laminated film of, for example, a barrier metal film made of titanium nitride and a conductive film mainly made of aluminum. Although not shown in FIG. 3, the gate potential electrode GE shown in FIG. 1 is also formed in the same manner as the source potential electrode SE, and the gate potential electrode GE is electrically connected to the gate electrode G. ing.
ソース電位電極ＳＥ上には、例えばポリイミドなどの樹脂からなる絶縁膜ＩＦ５が形成されている。図３では図示していないが、図１で示したパッド領域ＰＡにおいて、絶縁膜ＩＦ５には、ソース電位電極ＳＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。 An insulating film IF5 made of resin such as polyimide is formed on the source potential electrode SE. Although not shown in FIG. 3, in the pad region PA shown in FIG. 1, openings are formed in the insulating film IF5 so as to expose part of the source potential electrode SE and part of the gate potential electrode GE. is provided.
また、図３において、破線で囲まれた領域は、単位セルＵＣを示している。本実施の形態において、単位セルＵＣは、１つのゲート電極Ｇと、１つのゲート電極Ｇの両側に各々形成された、ソース領域ＮＳ、ボディ領域ＰＢおよびチャネル領域ＰＣと、ドリフト層ＤＲと、半導体基板ＳＢとを含む。本実施の形態では、単位セルＵＣを、ゲート電極Ｇの一方の側面側に形成されたボディ領域ＰＢの中心から、ゲート電極Ｇの他方の側面側に形成されたボディ領域ＰＢの中心までの領域として、定義している。半導体チップＣには、複数の単位セルＵＣが繰り返し配置されている。 Also, in FIG. 3, the area surrounded by the dashed line indicates the unit cell UC. In the present embodiment, the unit cell UC includes one gate electrode G, a source region NS, a body region PB and a channel region PC formed on both sides of the one gate electrode G, a drift layer DR, a semiconductor substrate SB. In the present embodiment, the unit cell UC is defined as a region extending from the center of the body region PB formed on one side surface of the gate electrode G to the center of the body region PB formed on the other side surface of the gate electrode G. is defined as In the semiconductor chip C, a plurality of unit cells UC are repeatedly arranged.
また、図３では、単位セルＵＣの幅を、距離Ｌ６として示している。距離Ｌ１～Ｌ５については、後で本実施の形態の主な特徴を説明する際に使用する。 Also, in FIG. 3, the width of the unit cell UC is shown as a distance L6. The distances L1 to L5 will be used later when describing the main features of this embodiment.
なお、本実施の形態では、単位セルＵＣの幅である距離Ｌ６は、上記の２つのボディ領域ＰＢの各々の中心を結ぶ距離として表しているが、例えば、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、Ｘ方向に隣接する２つのゲート電極の各々の中央線を結ぶ距離を、距離Ｌ６として表すこともできる。 In this embodiment, the distance L6, which is the width of the unit cell UC, is expressed as the distance connecting the centers of the two body regions PB. When a center line is drawn in the thickness direction from the center of the electrode G, the distance connecting the center lines of two gate electrodes adjacent in the X direction can also be expressed as a distance L6.
＜半導体装置の製造方法＞
以下に、図４～図１４を用いて、本実施の形態の半導体装置の製造方法を説明する。図４～図１４では、説明の簡略化のため、図３の単位セルＵＣに対応する領域のみを示している。
<Method for manufacturing a semiconductor device>
A method for manufacturing a semiconductor device according to this embodiment will be described below with reference to FIGS. 4 to 14 show only the area corresponding to the unit cell UC of FIG. 3 for simplification of explanation.
まず、図４に示されるように、エピタキシャル層が形成されたＳｉＣからなる半導体基板ＳＢを用意する。エピタキシャル層は、ＳｉＣからなる半導体層であり、ｎ型の不純物が導入されたｎ型半導体層ＮＥ１の単層構造、または、ｎ型半導体層ＮＥ１と、ｎ型の不純物が導入されたｎ型半導体層ＮＥ２との積層構造からなる。ここで、ｎ型半導体層ＮＥ２の不純物濃度は、ｎ型半導体層ＮＥ１の不純物濃度よりも高い。ｎ型半導体層ＮＥ１は、例えば、１×１０１６／ｃｍ３程度の不純物濃度を有し、８．６μｍ程度の厚さを有する。ｎ型半導体層ＮＥ２は、例えば、４×１０１６／ｃｍ３程度の不純物濃度を有し、０．４μｍ程度の厚さを有する。 First, as shown in FIG. 4, a semiconductor substrate SB made of SiC and having an epitaxial layer formed thereon is prepared. The epitaxial layer is a semiconductor layer made of SiC, and has a single layer structure of an n-type semiconductor layer NE1 into which an n-type impurity is introduced, or an n-type semiconductor layer NE1 and an n-type semiconductor into which an n-type impurity is introduced. It has a laminated structure with the layer NE2. Here, the impurity concentration of the n-type semiconductor layer NE2 is higher than the impurity concentration of the n-type semiconductor layer NE1. The n-type semiconductor layer NE1 has, for example, an impurity concentration of approximately 1×10 16 /cm 3 and a thickness of approximately 8.6 μm. The n-type semiconductor layer NE2 has, for example, an impurity concentration of approximately 4×10 16 /cm 3 and a thickness of approximately 0.4 μm.
ｎ型半導体層ＮＥ１は、半導体基板ＳＢの上面上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせることで形成される。ｎ型半導体層ＮＥ２は、ｎ型半導体層ＮＥ１上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせる、または、ｎ型半導体層ＮＥ１の表面に、ｎ型の不純物をイオン注入することで形成される。 The n-type semiconductor layer NE1 is formed on the upper surface of the semiconductor substrate SB by epitaxial growth while introducing an n-type impurity. The n-type semiconductor layer NE2 is formed on the n-type semiconductor layer NE1 by epitaxial growth while introducing n-type impurities, or by ion-implanting n-type impurities into the surface of the n-type semiconductor layer NE1. be.
図５は、ｐ型不純物領域ＰＴの形成工程を示している。 FIG. 5 shows a step of forming the p-type impurity region PT.
まず、ｎ型半導体層ＮＥ２上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ１をパターニングする。次に、パターニングされた絶縁膜ＩＦ１をマスクとしてイオン注入を行うことで、ｎ型半導体層ＮＥ２内に、ｐ型不純物領域ＰＴを形成する。このイオン注入は、アルミニウム（Ａｌ）イオンが用いられ、例えば、注入エネルギーを１５０ＫｅＶ程度とし、ドーズ量を５×１０１３／ｃｍ２程度とした条件で行われる。 First, an insulating film IF1 made of, eg, silicon oxide is formed over the n-type semiconductor layer NE2 by, eg, CVD (Chemical Vapor Deposition). Next, the insulating film IF1 is patterned by photolithography and etching. Next, by performing ion implantation using the patterned insulating film IF1 as a mask, the p-type impurity region PT is formed in the n-type semiconductor layer NE2. This ion implantation uses aluminum (Al) ions, for example, under the conditions of an implantation energy of about 150 KeV and a dose of about 5×10 13 /cm 2 .
また、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さと同じでもよいし、ｎ型半導体層ＮＥ２の厚さよりも厚くても薄くてもよい。本実施の形態では、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さよりも薄く、ｐ型不純物領域ＰＴが、ｎ型半導体層ＮＥ２内に形成されている場合を例示している。 Also, the thickness of the p-type impurity region PT may be the same as the thickness of the n-type semiconductor layer NE2, or may be thicker or thinner than the thickness of the n-type semiconductor layer NE2. In the present embodiment, the thickness of the p-type impurity region PT is thinner than the thickness of the n-type semiconductor layer NE2, and the case where the p-type impurity region PT is formed in the n-type semiconductor layer NE2 is exemplified. there is
その後、絶縁膜ＩＦ１を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。 After that, the insulating film IF1 is removed, for example, by wet etching using a solution containing hydrofluoric acid.
図６は、ｎ型半導体層ＮＥ３の形成工程を示している。 FIG. 6 shows the formation process of the n-type semiconductor layer NE3.
ｎ型半導体層ＮＥ３は、ｎ型半導体層ＮＥ２上およびｐ型不純物領域ＰＴ上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせることで形成される。ｎ型半導体層ＮＥ３の不純物濃度は、ｎ型半導体層ＮＥ２の不純物濃度よりも低く、ｎ型半導体層ＮＥ１の不純物濃度と同程度である。ｎ型半導体層ＮＥ３は、例えば、１×１０１６／ｃｍ３程度の不純物濃度を有し、３．０μｍ程度の厚さを有する。 The n-type semiconductor layer NE3 is formed by epitaxial growth on the n-type semiconductor layer NE2 and the p-type impurity region PT while introducing an n-type impurity. The impurity concentration of the n-type semiconductor layer NE3 is lower than the impurity concentration of the n-type semiconductor layer NE2 and approximately the same as the impurity concentration of the n-type semiconductor layer NE1. The n-type semiconductor layer NE3 has, for example, an impurity concentration of approximately 1×10 16 /cm 3 and a thickness of approximately 3.0 μm.
図７は、ｐ型のチャネル領域ＰＣの形成工程を示している。 FIG. 7 shows a step of forming a p-type channel region PC.
ｐ型のチャネル領域ＰＣは、例えば、アルミニウム（Ａｌ）イオンを用いたイオン注入によって、ｎ型半導体層ＮＥ３内に形成される。 The p-type channel region PC is formed in the n-type semiconductor layer NE3 by, for example, ion implantation using aluminum (Al) ions.
図８は、ｎ型のソース領域ＮＳの形成工程を示している。 FIG. 8 shows the process of forming the n-type source region NS.
まず、ｐ型不純物領域ＰＴ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ２をパターニングする。次に、パターニングされた絶縁膜ＩＦ２をマスクとして、窒素（Ｎ）イオンを用いたイオン注入を行うことで、ｐ型不純物領域ＰＴ内に、選択的にｎ型のソース領域ＮＳを形成する。 First, an insulating film IF2 made of, eg, silicon oxide is formed over the p-type impurity region PT by, eg, CVD. Next, the insulating film IF2 is patterned by photolithography and etching. Next, using the patterned insulating film IF2 as a mask, ion implantation using nitrogen (N) ions is performed to selectively form an n-type source region NS in the p-type impurity region PT.
その後、絶縁膜ＩＦ２を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。 After that, the insulating film IF2 is removed, for example, by wet etching using a solution containing hydrofluoric acid.
図９は、ｐ型のボディ領域ＰＢの形成工程を示している。 FIG. 9 shows a step of forming the p-type body region PB.
まず、ソース領域ＮＳ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ３をパターニングする。次に、パターニングされた絶縁膜ＩＦ３をマスクとして、アルミニウム（Ａｌ）イオンを用いたイオン注入を行うことで、ソース領域ＮＳに隣接し、チャネル領域ＰＣに達するｐ型のボディ領域ＰＢを形成する。 First, an insulating film IF3 made of, eg, silicon oxide is formed over the source region NS by, eg, CVD. Next, the insulating film IF3 is patterned by photolithography and etching. Next, using the patterned insulating film IF3 as a mask, ion implantation using aluminum (Al) ions is performed to form a p-type body region PB adjacent to the source region NS and reaching the channel region PC.
その後、絶縁膜ＩＦ３を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。 After that, the insulating film IF3 is removed, for example, by wet etching using a solution containing hydrofluoric acid.
図１０は、溝ＴＲの形成工程を示している。 FIG. 10 shows the process of forming the trench TR.
まず、ソース領域ＮＳ上およびボディ領域ＰＢ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ４をパターニングする。次に、パターニングされた絶縁膜ＩＦ４をマスクとして、ドライエッチング処理を行うことで、ソース領域ＮＳおよびチャネル領域ＰＣを貫通し、ｎ型半導体層ＮＥ３に達する溝ＴＲを形成する。溝ＴＲの幅は０．８μｍ程度であり、溝ＴＲの深さは１．２μｍ程度である。なお、このドライエッチング処理は、ＣＦ４またはＳＦ６などのフッ素を含む分子からなるガスを用いて行われる。 First, an insulating film IF4 made of, eg, silicon oxide is formed over the source region NS and the body region PB by, eg, CVD. Next, the insulating film IF4 is patterned by photolithography and etching. Next, dry etching is performed using the patterned insulating film IF4 as a mask to form a trench TR that penetrates the source region NS and the channel region PC and reaches the n-type semiconductor layer NE3. The width of the trench TR is approximately 0.8 μm, and the depth of the trench TR is approximately 1.2 μm. This dry etching process is performed using a gas composed of fluorine-containing molecules such as CF 4 or SF 6 .
その後、絶縁膜ＩＦ４を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。 After that, the insulating film IF4 is removed, for example, by wet etching using a solution containing hydrofluoric acid.
図１１は、ゲート絶縁膜ＧＩおよびゲート電極Ｇの形成工程を示している。 FIG. 11 shows the steps of forming the gate insulating film GI and the gate electrode G. As shown in FIG.
まず、溝ＴＲ内、ソース領域ＮＳ上およびボディ領域ＰＢ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとしては、酸化シリコン膜に代えて、酸化アルミニウムまたは酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。 First, a gate insulating film GI made of, eg, silicon oxide is formed in the trench TR, on the source region NS, and on the body region PB by, eg, CVD. As the gate insulating film GI, instead of the silicon oxide film, a high dielectric constant film having a higher dielectric constant than the silicon oxide film, such as aluminum oxide or hafnium oxide, may be used.
次に、溝ＴＲ内を埋め込むように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜上に、上記導電性膜の一部を覆うレジストパターンＲＰ１を形成する。次に、このレジストパターンＲＰ１をマスクとして、ドライエッチング処理を行うことで、レジストパターンＲＰ１から露出している上記導電性膜を除去する。これにより、残された上記導電性膜からなるゲート電極Ｇが形成される。 Next, a conductive film made of, for example, polycrystalline silicon is formed on the gate insulating film GI so as to fill the trench TR by, for example, the CVD method. Next, a resist pattern RP1 is formed on the conductive film so as to partially cover the conductive film. Next, using the resist pattern RP1 as a mask, a dry etching process is performed to remove the conductive film exposed from the resist pattern RP1. As a result, the gate electrode G made of the remaining conductive film is formed.
その後、レジストパターンＲＰ１をアッシング処理などによって除去する。 After that, the resist pattern RP1 is removed by an ashing process or the like.
図１２は、層間絶縁膜ＩＬの形成工程を示している。 FIG. 12 shows the step of forming the interlayer insulating film IL.
溝ＴＲの外部に形成されているゲート電極Ｇの側面および上面を覆うように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜に限られず、窒化シリコン膜または酸窒化シリコン膜などの他の絶縁膜で形成してもよい。 An interlayer insulating film IL made of, eg, silicon oxide is formed over the gate insulating film GI by, eg, CVD, so as to cover the side surfaces and the upper surface of the gate electrode G formed outside the trench TR. The interlayer insulating film IL is not limited to a silicon oxide film, and may be formed of another insulating film such as a silicon nitride film or a silicon oxynitride film.
図１３は、コンタクトホールＣＨの形成工程を示している。 FIG. 13 shows a step of forming contact holes CH.
まず、層間絶縁膜ＩＬ上に、層間絶縁膜ＩＬの一部を覆い、且つ、溝ＴＲの外部のゲート電極Ｇの幅よりも広い幅を有するレジストパターンＲＰ２を形成する。次に、このレジストパターンＲＰ２をマスクとして、ドライエッチング処理を行うことで、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＩが除去される。これにより、層間絶縁膜ＩＬ中およびゲート絶縁膜ＧＩ中に、ソース領域ＮＳの一部、および、ボディ領域ＰＢに達するコンタクトホールＣＨが形成される。 First, on the interlayer insulating film IL, a resist pattern RP2 is formed which covers part of the interlayer insulating film IL and has a width wider than the width of the gate electrode G outside the trench TR. Next, using this resist pattern RP2 as a mask, a dry etching process is performed to remove the interlayer insulating film IL and the gate insulating film GI. Thereby, a contact hole CH reaching a part of the source region NS and the body region PB is formed in the interlayer insulating film IL and the gate insulating film GI.
その後、レジストパターンＲＰ２をアッシング処理などによって除去する。 After that, the resist pattern RP2 is removed by an ashing process or the like.
また、本実施の形態では図示していないが、コンタクトホールＣＨの形成工程後に、ソース領域ＮＳの一部、および、ボディ領域ＰＢの各々の上面に、シリサイド層を形成してもよい。その場合、シリサイド層は、具体的には次のようにして形成することができる。まず、ソース領域ＮＳの一部、および、ボディ領域ＰＢの各々の上面に、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）からなるシリサイド層形成用の金属膜を形成する。次に、この金属膜に熱処理を施すことによって、ソース領域ＮＳの一部、および、ボディ領域ＰＢを構成する材料と、金属膜とを反応させることで、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層が形成される。その後、未反応の金属膜を除去する。 Moreover, although not shown in the present embodiment, a silicide layer may be formed on the top surfaces of part of the source region NS and the body region PB after the step of forming the contact hole CH. In that case, the silicide layer can be specifically formed as follows. First, a metal film for forming a silicide layer made of titanium (Ti), cobalt (Co), or nickel (Ni), for example, is formed on a portion of the source region NS and the top surface of each of the body regions PB. Next, by subjecting this metal film to a heat treatment, the metal film is reacted with a material forming a part of the source region NS and the body region PB, thereby forming titanium silicide (TiSi 2 ), cobalt silicide, for example. A silicide layer of (CoSi 2 ) or nickel silicide (NiSi) is formed. After that, the unreacted metal film is removed.
図１４は、ソース電位電極ＳＥ、絶縁膜ＩＦ５およびドレイン電位電極ＤＥの形成工程を示している。 FIG. 14 shows the steps of forming the source potential electrode SE, insulating film IF5, and drain potential electrode DE.
まず、コンタクトホールＣＨ内を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、例えばアルミニウムを主体とする導電性膜を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この導電性膜をパターニングすることで、ソース領域ＮＳおよびボディ領域ＰＢと電気的に接続するソース電位電極ＳＥが形成される。また、上記導電性膜の形成前に、例えば窒化チタンからなるバリアメタル膜を形成し、ソース電位電極ＳＥを、バリアメタル膜と、上記導電性膜との積層膜としてもよい。なお、ここでは図示していないが、図１で示したゲート電位電極ＧＥも、ソース電位電極ＳＥと同じように形成されており、ゲート電位電極ＧＥは、ゲート電極Ｇと電気的に接続されている。 First, a conductive film mainly made of, for example, aluminum is formed on the interlayer insulating film IL by, for example, a sputtering method so as to fill the inside of the contact hole CH. Next, by patterning this conductive film by photolithography and etching, a source potential electrode SE electrically connected to the source region NS and body region PB is formed. A barrier metal film made of, for example, titanium nitride may be formed before the conductive film is formed, and the source potential electrode SE may be a laminated film of the barrier metal film and the conductive film. Although not shown here, the gate potential electrode GE shown in FIG. 1 is also formed in the same manner as the source potential electrode SE, and the gate potential electrode GE is electrically connected to the gate electrode G. there is
次に、ソース電位電極ＳＥ上に、例えば塗布法を用いて、例えばポリイミドなどの樹脂からなる絶縁膜ＩＦ５を形成する。その後、ここでは図示していないが、図１で示したパッド領域ＰＡにおいて、絶縁膜ＩＦ５に、ソース電位電極ＳＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部を形成する。 Next, an insulating film IF5 made of a resin such as polyimide is formed over the source potential electrode SE by using a coating method, for example. Thereafter, although not shown here, openings are formed in the insulating film IF5 in the pad region PA shown in FIG. to form
次に、半導体基板ＳＢの裏面に対して研磨処理を実施し、半導体基板ＳＢを、所望の厚さまで薄くする。次に、半導体基板ＳＢの裏面に、例えばスパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜などの金属膜からなるドレイン電位電極ＤＥを形成する。 Next, the back surface of the semiconductor substrate SB is polished to thin the semiconductor substrate SB to a desired thickness. Next, a drain potential electrode DE made of a metal film such as a titanium nitride film is formed on the back surface of the semiconductor substrate SB by sputtering or CVD.
以上により、図３に示される半導体装置が製造される。 As described above, the semiconductor device shown in FIG. 3 is manufactured.
＜検討例の説明＞
図３６を用いて、本願発明者が検討した検討例の半導体装置を説明する。
<Description of study example>
A semiconductor device of an example studied by the inventors of the present application will be described with reference to FIG.
検討例の半導体装置は、本実施の形態と同様に、ＳｉＣからなる半導体基板ＳＢを用いたトレンチゲート構造のパワートランジスタである。図３６は、本実施の形態の単位セルＵＣに対応する断面図である。図３６に示されるように、検討例では、本実施の形態と同様に、ドリフト層ＤＲとなる領域には、ｎ型半導体層ＮＥ１、ｎ型半導体層ＮＥ３およびｐ型不純物領域ＰＴが形成されているが、本実施の形態と異なり、ｎ型半導体層ＮＥ２が形成されていない。 The semiconductor device of the study example is a trench gate structure power transistor using a semiconductor substrate SB made of SiC, as in the present embodiment. FIG. 36 is a cross-sectional view corresponding to the unit cell UC of this embodiment. As shown in FIG. 36, in the study example, as in the present embodiment, an n-type semiconductor layer NE1, an n-type semiconductor layer NE3 and a p-type impurity region PT are formed in the region to be the drift layer DR. However, unlike the present embodiment, the n-type semiconductor layer NE2 is not formed.
以下に、検討例の課題について説明する。 Problems of the study examples will be described below.
上述のように、ｐ型不純物領域ＰＴは、溝ＴＲ内のゲート電極Ｇの底部（溝ＴＲの底部）付近、特に溝ＴＲの角部付近で発生する電界を緩和するために設けられている。ｐ型不純物領域ＰＴの幅を広げると、電界緩和効果が更に強くなり、ドリフト層ＤＲ全体の耐圧を向上させることができる。しかし、互いに隣接するｐ型不純物領域ＰＴの間の距離が狭くなると、電流経路が狭まることになるので、結果的に、オン抵抗が増加するという課題がある。 As described above, the p-type impurity region PT is provided to alleviate the electric field generated near the bottom of the gate electrode G in the trench TR (bottom of the trench TR), particularly around the corners of the trench TR. When the width of the p-type impurity region PT is widened, the electric field relaxation effect is further strengthened, and the breakdown voltage of the entire drift layer DR can be improved. However, when the distance between the p-type impurity regions PT adjacent to each other is narrowed, the current path is narrowed, resulting in an increase in on-resistance.
オン抵抗の増加を抑制するためには、例えば、ｎ型半導体層ＮＥ３の不純物濃度を増加させればよいが、これは、電界の集中が最も強くなる溝ＴＲの角部において、耐圧が劣化する原因となる。同様に、ｎ型半導体層ＮＥ１の不純物濃度を増加させることでも、オン抵抗を低くできるが、ドリフト層ＤＲ全体の耐圧が低下する。特に、ドリフト層ＤＲ内での厚さが最も厚い層であるｎ型半導体層ＮＥ１を高濃度にすると、耐圧低下の影響が大きくなる。このように、パワートランジスタの耐圧向上と、オン抵抗の低減とは、トレードオフの関係にあり、これら両方の性能を同時に向上させることが難しいという問題がある。 In order to suppress the increase in on-resistance, for example, the impurity concentration of the n-type semiconductor layer NE3 may be increased. cause. Similarly, the on-resistance can be lowered by increasing the impurity concentration of the n-type semiconductor layer NE1, but the breakdown voltage of the entire drift layer DR is lowered. In particular, if the concentration of the n-type semiconductor layer NE1, which is the thickest layer in the drift layer DR, is increased, the influence of the decrease in breakdown voltage becomes greater. As described above, there is a trade-off relationship between the improvement of the withstand voltage of the power transistor and the reduction of the on-resistance, and there is a problem that it is difficult to simultaneously improve both performances.
＜本実施の形態の半導体装置の主な特徴について＞
以下に、図１５～図２１を用いて、本実施の形態の半導体装置の主な特徴および効果を説明する。図１５～図２１は、本願発明者が実施したシミュレーションの結果を示す図である。図１５には、本実施の形態の結果だけでなく、比較対象として、上述の検討例の結果、および、後述の実施の形態２の結果も示されている。
<Main features of the semiconductor device of the present embodiment>
Main features and effects of the semiconductor device of the present embodiment will be described below with reference to FIGS. 15 to 21. FIG. 15 to 21 are diagrams showing the results of simulations conducted by the inventors of the present application. FIG. 15 shows not only the results of this embodiment, but also the results of the above study example and the results of a second embodiment, which will be described later, for comparison.
図１５に示される距離Ｌ１は、図３に示される距離Ｌ１に対応しており、互いに隣接するｐ型不純物領域ＰＴの間の距離である。すなわち、距離Ｌ１は、平面視において、Ｘ方向における各ｐ型不純物領域ＰＴの間の距離である。 Distance L1 shown in FIG. 15 corresponds to distance L1 shown in FIG. 3, and is the distance between p-type impurity regions PT adjacent to each other. That is, the distance L1 is the distance between the p-type impurity regions PT in the X direction in plan view.
図１５の縦軸は、パワートランジスタのオン抵抗を相対値で示し、距離Ｌ１が広くなる程に、オン抵抗が低くなり、オン抵抗が改善されることを表している。図１５の横軸は、パワートランジスタの耐圧を相対値で示し、距離Ｌ１が狭くなる程に、耐圧が高くなり、耐圧が改善させることを表している。 The vertical axis of FIG. 15 indicates the on-resistance of the power transistor as a relative value. The horizontal axis of FIG. 15 indicates the breakdown voltage of the power transistor as a relative value.
図１５に示されるように、本実施の形態の半導体装置は、パワートランジスタのオン抵抗および耐圧の両方において、検討例の半導体装置と比較して、優れていることが判る。 As shown in FIG. 15, it can be seen that the semiconductor device of this embodiment is superior to the semiconductor device of the study example in both the on-resistance and breakdown voltage of the power transistor.
ここで、距離Ｌ１が広くなるということは、ｐ型不純物領域ＰＴ自体の幅を狭くする、または、互いに隣接するｐ型不純物領域ＰＴの間に形成されているｎ型半導体層ＮＥ２の幅を広くすることを意味する。逆に、距離Ｌ１が狭くなるということは、ｐ型不純物領域ＰＴ自体の幅を広くする、または、ｎ型半導体層ＮＥ２の幅を狭くすることを意味する。 Here, increasing the distance L1 means narrowing the width of the p-type impurity region PT itself, or widening the width of the n-type semiconductor layer NE2 formed between the p-type impurity regions PT adjacent to each other. means to Conversely, narrowing the distance L1 means widening the width of the p-type impurity region PT itself or narrowing the width of the n-type semiconductor layer NE2.
本実施の形態では、検討例と異なり、互いに隣接するｐ型不純物領域ＰＴの間に、高濃度の不純物領域であるｎ型半導体層ＮＥ２が形成されている。すなわち、電流経路となる領域に、低抵抗となるｎ型半導体層ＮＥ２が形成されているので、パワートランジスタのオン抵抗を低減することができる。また、溝ＴＲの底部は、ｎ型半導体層ＮＥ２よりも低濃度のｎ型半導体層ＮＥ３内に位置している。このため、溝ＴＲの底部付近における耐圧を向上させることができている。 In the present embodiment, unlike the study example, the n-type semiconductor layer NE2, which is a high-concentration impurity region, is formed between the p-type impurity regions PT adjacent to each other. That is, since the n-type semiconductor layer NE2 having a low resistance is formed in the region serving as the current path, the on-resistance of the power transistor can be reduced. Also, the bottom of the trench TR is located in the n-type semiconductor layer NE3 having a lower concentration than the n-type semiconductor layer NE2. Therefore, the breakdown voltage in the vicinity of the bottom of the trench TR can be improved.
更に、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されている。このため、ドレイン電位電極ＤＥ、溝ＴＲの側面（ゲート電極Ｇの側面）のチャネル領域ＰＣ、および、ソース電位電極ＳＥを経由する電流経路の最短経路に、低抵抗のｎ型半導体層ＮＥ２が形成されていることになる。言い換えれば、電流密度の高い領域に、低抵抗のｎ型半導体層ＮＥ２が形成されている。このため、効率的にパワートランジスタのオン抵抗を低下させることができる。 Furthermore, an n-type semiconductor layer NE2 is formed directly below at least a portion of the gate electrode G formed in the trench TR. Therefore, the low-resistance n-type semiconductor layer NE2 is formed in the shortest path of the current path passing through the drain potential electrode DE, the channel region PC on the side surface of the trench TR (the side surface of the gate electrode G), and the source potential electrode SE. It is supposed to be In other words, the low-resistance n-type semiconductor layer NE2 is formed in the high current density region. Therefore, it is possible to efficiently reduce the on-resistance of the power transistor.
図１５に示されるように、ｎ型半導体層ＮＥ２の幅は、距離Ｌ１の値によって変化するが、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されていることが重要である。言い換えれば、平面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部は、ｎ型半導体層ＮＥ２と重なっている。特に、溝ＴＲ内に形成されたゲート電極Ｇの２つの角部のうち、少なくとも一方の直下に、ｎ型半導体層ＮＥ２が形成されていることが好ましい。 As shown in FIG. 15, the width of the n-type semiconductor layer NE2 varies depending on the value of the distance L1. is formed. In other words, at least part of the gate electrode G formed in the trench TR overlaps the n-type semiconductor layer NE2 in plan view. In particular, it is preferable that the n-type semiconductor layer NE2 is formed right under at least one of the two corners of the gate electrode G formed in the trench TR.
以上のように、本実施の形態では、パワートランジスタのオン抵抗を低減させることができ、耐圧も向上させることができる。従って、半導体装置の性能を向上させることができ、半導体装置の信頼性を向上させることができる。 As described above, in the present embodiment, the on-resistance of the power transistor can be reduced, and the breakdown voltage can be improved. Therefore, the performance of the semiconductor device can be improved, and the reliability of the semiconductor device can be improved.
図１６～図２１は、本実施の形態の半導体装置における各構成の関係について、本願発明者が検討を重ねた結果である。 16 to 21 are the results of repeated studies by the inventors of the present invention regarding the relationship of each configuration in the semiconductor device of the present embodiment.
図１６は、ｎ型半導体層ＮＥ１の不純物濃度に対するｎ型半導体層ＮＥ２の不純物濃度の比と、オン抵抗との関係を示している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。また、最左点（横軸の値が１の点）は、検討例に相当する点である。 FIG. 16 shows the relationship between the ratio of the impurity concentration of the n-type semiconductor layer NE2 to the impurity concentration of the n-type semiconductor layer NE1 and the on-resistance. Here, the distance L1 is adjusted so that the withstand voltage is constant at 1500 V at each measurement point. Further, the leftmost point (the point where the value of the horizontal axis is 1) corresponds to the study example.
図１６に示されるように、ｎ型半導体層ＮＥ２の濃度を高くすると、オン抵抗は低下するが、ｎ型半導体層ＮＥ２の濃度を高めすぎると、逆にオン抵抗が増加する結果となる。すなわち、ｎ型半導体層ＮＥ２の濃度を高めすぎると、耐圧が低下するので、上述のように耐圧を１５００Ｖに保持するためには、距離Ｌ１を狭くする必要がある。従って、互いに隣接するｐ型不純物領域ＰＴの間の領域である電流経路が狭くなりすぎることになるので、結果的にオン抵抗が増加してしまう。 As shown in FIG. 16, if the concentration of the n-type semiconductor layer NE2 is increased, the on-resistance is lowered, but if the concentration of the n-type semiconductor layer NE2 is too high, the on-resistance is increased. That is, if the concentration of the n-type semiconductor layer NE2 is too high, the breakdown voltage is lowered. Therefore, in order to maintain the breakdown voltage at 1500V as described above, the distance L1 needs to be narrowed. Therefore, the current path, which is the region between the p-type impurity regions PT adjacent to each other, becomes too narrow, resulting in an increase in on-resistance.
本実施の形態では、横軸の値が、２～１０である範囲を適切な範囲として使用できる。また、横軸の値は、３～７である範囲がより好ましい。例えば、ｎ型半導体層ＮＥ１の不純物濃度が、１×１０１６／ｃｍ３程度である場合、ｎ型半導体層ＮＥ２の不純物濃度は、２×１０１６／ｃｍ３～１×１０１６／ｃｍ３の範囲とすることが好ましく、３×１０１６／ｃｍ３～７×１０１６／ｃｍ３の範囲とすることが最も好ましい。 In this embodiment, a range of 2 to 10 on the horizontal axis can be used as an appropriate range. Further, the value of the horizontal axis is more preferably in the range of 3-7. For example, when the impurity concentration of the n-type semiconductor layer NE1 is approximately 1×10 16 /cm 3 , the impurity concentration of the n-type semiconductor layer NE2 is 2×10 16 /cm 3 to 1×10 16 /cm 3 . A range of 3×10 16 /cm 3 to 7×10 16 /cm 3 is most preferred.
図１７は、ｎ型半導体層ＮＥ３の不純物濃度に対するｎ型半導体層ＮＥ２の不純物濃度の比と、耐圧との関係を示している。なお、ここでは各測定点において、オン抵抗が一定となるように、距離Ｌ１を調整しており、ｎ型半導体層ＮＥ１の不純物濃度と、ｎ型半導体層ＮＥ３の不純物濃度とが同程度となる条件で測定している。 FIG. 17 shows the relationship between the breakdown voltage and the impurity concentration ratio of the n-type semiconductor layer NE2 to the impurity concentration of the n-type semiconductor layer NE3. Here, the distance L1 is adjusted so that the on-resistance is constant at each measurement point, and the impurity concentration of the n-type semiconductor layer NE1 and the impurity concentration of the n-type semiconductor layer NE3 are approximately the same. Measured under conditions.
図１７に示されるように、横軸の値が２．０～５．０である範囲において、１５００Ｖ前後の十分な耐圧を確保できることが判る。 As shown in FIG. 17, it can be seen that a sufficient withstand voltage of around 1500 V can be ensured within the range of 2.0 to 5.0 on the horizontal axis.
図１８は、ｎ型半導体層ＮＥ１の不純物濃度に対するｎ型半導体層ＮＥ３の不純物濃度の比と、耐圧との関係を示している。なお、ここでは各測定点において、オン抵抗が一定となるように、距離Ｌ１を調整しており、ｎ型半導体層ＮＥ１の不純物濃度に対するｎ型半導体層ＮＥ２の不純物濃度の比が、４となる条件で測定している。 FIG. 18 shows the relationship between the breakdown voltage and the impurity concentration ratio of the n-type semiconductor layer NE3 to the impurity concentration of the n-type semiconductor layer NE1. Here, the distance L1 is adjusted so that the on-resistance is constant at each measurement point, and the ratio of the impurity concentration of the n-type semiconductor layer NE2 to the impurity concentration of the n-type semiconductor layer NE1 is 4. Measured under conditions.
図１８に示されるように、横軸の値が０．８～２．０である範囲において、１５００Ｖ前後の十分な耐圧を確保できることが判る。 As shown in FIG. 18, it can be seen that a sufficient withstand voltage of around 1500 V can be ensured within the range of 0.8 to 2.0 on the horizontal axis.
図１９は、溝ＴＲの底部から、ｎ型半導体層ＮＥ２の上面までの距離Ｌ２と、オン抵抗との関係を示している。また、図１９に示される距離Ｌ２は、図３に示される距離Ｌ２に対応している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。 FIG. 19 shows the relationship between the distance L2 from the bottom of the trench TR to the upper surface of the n-type semiconductor layer NE2 and the on-resistance. Also, the distance L2 shown in FIG. 19 corresponds to the distance L2 shown in FIG. Here, the distance L1 is adjusted so that the withstand voltage is constant at 1500 V at each measurement point.
図１９に示されるように、距離Ｌ２が４μｍ以上では、オン抵抗はほぼ一定であるが、距離Ｌ２が４μｍ以下では、オン抵抗が低下する。距離Ｌ２が０．５μｍ以下になると、溝ＴＲと、ｐ型不純物領域ＰＴとが接近しすぎることになり、電流経路が狭くなりすぎることになるため、結果的にオン抵抗が増加してしまう。 As shown in FIG. 19, when the distance L2 is 4 μm or more, the on-resistance is almost constant, but when the distance L2 is 4 μm or less, the on-resistance decreases. If the distance L2 is 0.5 μm or less, the trench TR and the p-type impurity region PT will be too close to each other, and the current path will be too narrow, resulting in an increase in on-resistance.
本実施の形態では、距離Ｌ２が０．３μｍ～４．０μｍの範囲を、適切な範囲として使用できる。特に、距離Ｌ２は、０．３μｍ～２．０μｍの範囲が好ましく、０．５μｍ～１．０μｍの範囲が最も好ましい。 In this embodiment, the range of 0.3 μm to 4.0 μm for the distance L2 can be used as an appropriate range. In particular, the distance L2 is preferably in the range of 0.3 μm to 2.0 μm, most preferably in the range of 0.5 μm to 1.0 μm.
図２０は、ドリフト層ＤＲの厚さ（距離Ｌ３）に対するｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）の比と、オン抵抗との関係を示している。ここで、ドリフト層ＤＲの厚さ（距離Ｌ３）は、ｎ型半導体層ＮＥ１～ＮＥ３の各厚さの和である。また、図２０に示される距離Ｌ３および距離Ｌ４は、図３に示される距離Ｌ３および距離Ｌ４に対応している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。また、最左点（横軸の値が０．００の点）は、検討例に相当する点である。 FIG. 20 shows the relationship between the ratio of the thickness (distance L4) of the n-type semiconductor layer NE2 to the thickness (distance L3) of the drift layer DR and the on-resistance. Here, the thickness (distance L3) of the drift layer DR is the sum of the thicknesses of the n-type semiconductor layers NE1 to NE3. Also, the distance L3 and the distance L4 shown in FIG. 20 correspond to the distance L3 and the distance L4 shown in FIG. Here, the distance L1 is adjusted so that the withstand voltage is constant at 1500 V at each measurement point. Also, the leftmost point (the point where the value of the horizontal axis is 0.00) corresponds to the example of consideration.
図２０に示されるように、距離Ｌ４／距離Ｌ３の値が、０．０２～０．１３の範囲で、オン抵抗が低減している。従って、例えば、ドリフト層ＤＲの厚さ（距離Ｌ３）が１２μｍである場合、ｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）は、０．２４μｍ～１．５６μｍとすることが好ましい。 As shown in FIG. 20, the on-resistance is reduced when the value of distance L4/distance L3 is in the range of 0.02 to 0.13. Therefore, for example, when the thickness (distance L3) of the drift layer DR is 12 μm, the thickness (distance L4) of the n-type semiconductor layer NE2 is preferably 0.24 μm to 1.56 μm.
図２１は、ｐ型不純物領域ＰＴの厚さ（距離Ｌ５）に対するｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）の比と、オン抵抗との関係を示している。また、図２１に示される距離Ｌ４および距離Ｌ５は、図３に示される距離Ｌ４および距離Ｌ５に対応している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。また、最左点（横軸の値が０．０の点）は、検討例に相当する点である。 FIG. 21 shows the relationship between the ratio of the thickness (distance L4) of the n-type semiconductor layer NE2 to the thickness (distance L5) of the p-type impurity region PT and the on-resistance. Also, the distance L4 and the distance L5 shown in FIG. 21 correspond to the distance L4 and the distance L5 shown in FIG. Here, the distance L1 is adjusted so that the withstand voltage is constant at 1500 V at each measurement point. Further, the leftmost point (the point where the value of the horizontal axis is 0.0) corresponds to the study example.
図２１に示されるように、距離Ｌ４／距離Ｌ５の値が、０．５～２．２の範囲で、オン抵抗が低減している。そして、距離Ｌ４／距離Ｌ５の値が、１．０～２．０の範囲で、高い効果が得られ、１．４～１．９の範囲で、更に高い効果が得られる。例えば、ｐ型不純物領域ＰＴの厚さ（距離Ｌ５）が、０．４μｍである場合、ｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）は、０．２μｍ～０．８８μｍであることが好ましく、０．４μｍ～０．８μｍであることが更に好ましく、０．５６μｍ～０．７６μｍであることが更に好ましい。 As shown in FIG. 21, the on-resistance is reduced when the value of distance L4/distance L5 is in the range of 0.5 to 2.2. A high effect is obtained when the value of distance L4/distance L5 is in the range of 1.0 to 2.0, and an even higher effect is obtained in the range of 1.4 to 1.9. For example, when the thickness (distance L5) of the p-type impurity region PT is 0.4 μm, the thickness (distance L4) of the n-type semiconductor layer NE2 is preferably 0.2 μm to 0.88 μm. It is more preferably 0.4 μm to 0.8 μm, even more preferably 0.56 μm to 0.76 μm.
以上のように、本実施の形態では、溝ＴＲの直下に、ｎ型半導体層ＮＥ２を形成するだけでなく、上記の各構成の関係を適切な範囲とすることで、半導体装置の性能を更に向上させることができ、半導体装置の信頼性を更に向上させることができる。 As described above, in the present embodiment, not only the n-type semiconductor layer NE2 is formed directly under the trench TR, but also the relationship between the above configurations is set within an appropriate range, thereby further improving the performance of the semiconductor device. can be improved, and the reliability of the semiconductor device can be further improved.
（実施の形態１の変形例）
図２２は、実施の形態１の変形例の半導体装置を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。
(Modification of Embodiment 1)
FIG. 22 shows a semiconductor device of a modification of the first embodiment. In the following description, differences from the first embodiment are mainly described.
実施の形態１では、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されていた。 In the first embodiment, when a center line is drawn in the thickness direction from the center of the gate electrode G in a cross section perpendicular to the Y direction, the two p-type impurity regions PT adjacent to each other are arranged in the following manner with respect to the center line: They were arranged symmetrically.
これに対して、本変形例では、互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、非対称となるように配置されている。 In contrast, in this modification, two p-type impurity regions PT adjacent to each other are arranged asymmetrically with respect to the center line.
図２２では、上記中央線と、互いに隣接する２つｐ型不純物領域ＰＴ間の中点とがずれた距離を、距離Ｌ７として示している。言い換えれば、上記中央線と、ｎ型半導体層ＮＥ２の中心とは、距離Ｌ７の範囲で離れている。 In FIG. 22, the distance between the center line and the middle point between two p-type impurity regions PT adjacent to each other is shown as a distance L7. In other words, the center line and the center of the n-type semiconductor layer NE2 are separated by a distance L7.
また、本変形例における単位セルＵＣの幅は、実施の形態１における単位セルＵＣの幅と同じである。このため、単位セルＵＣ内において、ｐ型不純物領域ＰＴの平面積および体積、並びに、ｎ型半導体層ＮＥ２の平面積および体積は、実施の形態１と本変形例とで同じである。 Also, the width of the unit cell UC in this modification is the same as the width of the unit cell UC in the first embodiment. Therefore, in the unit cell UC, the plane area and volume of the p-type impurity region PT and the plane area and volume of the n-type semiconductor layer NE2 are the same between the first embodiment and this modification.
図２３は、本願発明者が実施したシミュレーションの結果を示す図であり、比較対象として、本変形例だけでなく、後述の実施の形態２の変形例の結果も記載している。 FIG. 23 is a diagram showing the results of a simulation performed by the inventors of the present application, and shows not only the results of this modification but also the results of a modification of the second embodiment described later for comparison.
図２３は、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、オン抵抗との関係を、実線で示している。また、横軸の値が０．０の点は、実施の形態１に相当する点であり、上記中央線と、互いに隣接する２つｐ型不純物領域ＰＴ間の中点とが一致している点である。 In FIG. 23, the solid line shows the relationship between the ratio of the distance L7 to the width (distance L6) of the unit cell UC and the on-resistance. A point with a value of 0.0 on the horizontal axis corresponds to the first embodiment, and the center line coincides with the middle point between two p-type impurity regions PT adjacent to each other. It is a point.
図２３に示されるように、距離Ｌ７／距離Ｌ６の絶対値が大きくなる程に、オン抵抗が増加している。本願発明者の検討では、距離Ｌ７／距離Ｌ６の絶対値が１／８（０．１２５）以内であれば、市場で要求されるオン抵抗の値を保持できる。すなわち、理想的には、上述の実施の形態１のように、互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されていることが最も好ましいが、本変形例のように、距離Ｌ７／距離Ｌ６の絶対値が１／８（０．１２５）以内であっても、半導体装置の性能を維持できる。 As shown in FIG. 23, the on-resistance increases as the absolute value of distance L7/distance L6 increases. According to the studies of the inventors of the present application, if the absolute value of distance L7/distance L6 is within 1/8 (0.125), the on-resistance value required in the market can be maintained. That is, ideally, it is most preferable that the two p-type impurity regions PT adjacent to each other are arranged symmetrically with respect to the center line as in the first embodiment described above. , even if the absolute value of distance L7/distance L6 is within 1/8 (0.125) as in this modification, the performance of the semiconductor device can be maintained.
なお、図２３では各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。図２３の破線は、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、単位セルＵＣの幅（距離Ｌ６）に対するｐ型不純物領域ＰＴの間の距離（距離Ｌ１）の比との関係を示している。図２３に示されるように、距離Ｌ７／距離Ｌ６の絶対値を大きくする時には、距離Ｌ１／距離Ｌ６の値を、若干小さくする。すなわち、ｐ型不純物領域ＰＴ自体の幅を、若干大きくする。これにより、上記中心線と、互いに隣接する２つｐ型不純物領域ＰＴ間の中点とがずれている場合でも、耐圧を一定に保つことができる。 In addition, in FIG. 23, the distance L1 is adjusted so that the withstand voltage is constant at 1500 V at each measurement point. The dashed line in FIG. 23 indicates the ratio of the distance L7 to the width (distance L6) of the unit cell UC and the ratio of the distance (distance L1) between the p-type impurity regions PT to the width (distance L6) of the unit cell UC. showing relationships. As shown in FIG. 23, when increasing the absolute value of distance L7/distance L6, the value of distance L1/distance L6 is slightly decreased. That is, the width of the p-type impurity region PT itself is slightly increased. As a result, even when the center line is deviated from the midpoint between the two p-type impurity regions PT adjacent to each other, the breakdown voltage can be kept constant.
（実施の形態２）
以下に、実施の形態２の半導体装置を、図２４および図２５を用いて説明する。図２４は、実施の形態１の図２と同様の箇所を示す要部平面図であり、図２５は、図２４のＡ－Ａ線に沿った断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
(Embodiment 2)
A semiconductor device according to the second embodiment will be described below with reference to FIGS. 24 and 25. FIG. FIG. 24 is a plan view showing the same parts as those in FIG. 2 of
実施の形態１では、ｐ型不純物領域ＰＴの配置の周期は、単位セルＵＣの幅（距離Ｌ６）と同じであった。
In
これに対して、実施の形態２では、ｐ型不純物領域ＰＴの配置の周期が、単位セルＵＣの幅（距離Ｌ６）の整数分の１である。図２４および図２５では、上記周期の一例として、上記周期が、距離Ｌ６の２分の１である場合を例示している。従って、単位セルＵＣ内には、２つ分のｐ型不純物領域ＰＴが配置されている。 In contrast, in the second embodiment, the period of arrangement of the p-type impurity regions PT is 1/integer of the width (distance L6) of the unit cell UC. 24 and 25 illustrate a case where the period is half the distance L6 as an example of the period. Therefore, two p-type impurity regions PT are arranged in the unit cell UC.
図２４では、溝ＴＲ内に形成されたゲート電極Ｇと平面視で重なる位置に、ｐ型不純物領域ＰＴが配置されている半導体装置を例示している。言い換えれば、図２５に示されるように、溝ＴＲ内に形成されたゲート電極Ｇの一部の直下に、ｐ型不純物領域ＰＴが形成されている。また、複数のｐ型不純物領域ＰＴは、それぞれ、互いに離間するように配置されている。従って、実施の形態２では、実施の形態１よりも更にパワートランジスタの耐圧を向上させることができる。 FIG. 24 illustrates a semiconductor device in which the p-type impurity region PT is arranged at a position overlapping the gate electrode G formed in the trench TR in plan view. In other words, as shown in FIG. 25, the p-type impurity region PT is formed directly under part of the gate electrode G formed in the trench TR. Also, the plurality of p-type impurity regions PT are arranged so as to be separated from each other. Therefore, in the second embodiment, the withstand voltage of the power transistor can be improved more than in the first embodiment.
また、実施の形態２でも、実施の形態１と同様に、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されていてもよい。特に、溝ＴＲ内に形成されたゲート電極Ｇの２つの角部のうち、少なくとも一方の直下に、ｎ型半導体層ＮＥ２が形成されていてもよい。しかしながら、実施の形態２では、これらの特徴は必須ではなく、例えば、溝ＴＲ内に形成されたゲート電極Ｇ全体の直下に、ｐ型不純物領域ＰＴが形成されていてもよい。 Also in the second embodiment, as in the first embodiment, the n-type semiconductor layer NE2 may be formed immediately below at least part of the gate electrode G formed in the trench TR. In particular, the n-type semiconductor layer NE2 may be formed directly under at least one of the two corners of the gate electrode G formed in the trench TR. However, in the second embodiment, these features are not essential, and for example, the p-type impurity region PT may be formed directly below the entire gate electrode G formed in the trench TR.
また、上述のように、溝ＴＲ内に形成されたゲート電極Ｇの直下に、ｐ型不純物領域ＰＴを形成するだけでは、パワートランジスタの耐圧は向上するが、オン抵抗が増加してしまう。そこで、実施の形態２では、実施の形態１と比較して、各ｐ型不純物領域ＰＴ自体の幅を小さくし、単位セルＵＣに占めるｎ型半導体層ＮＥ２の面積および体積を増やしている。 Further, as described above, only by forming the p-type impurity region PT immediately below the gate electrode G formed in the trench TR, the breakdown voltage of the power transistor is improved, but the on-resistance is increased. Therefore, in the second embodiment, compared with the first embodiment, the width of each p-type impurity region PT itself is reduced, and the area and volume of the n-type semiconductor layer NE2 occupying the unit cell UC are increased.
また、実施の形態１と同様に、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、これらのｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されていることが、最も好ましい。 Further, as in the first embodiment, when a central line is drawn in the thickness direction from the center of the gate electrode G in a cross section perpendicular to the Y direction, these p-type impurity regions PT are located with respect to the central line. , are arranged symmetrically.
図１５は、互いに隣接するｐ型不純物領域ＰＴの間の距離Ｌ１を変化させた時の、パワートランジスタのオン抵抗と耐圧の関係を示すグラフである。図１５に示されるように、実施の形態２の半導体装置は、検討例の半導体装置だけでなく、実施の形態１の半導体装置と比較しても、パワートランジスタのオン抵抗および耐圧の両方において、優れていることが判る。 FIG. 15 is a graph showing the relationship between on-resistance and breakdown voltage of the power transistor when the distance L1 between the p-type impurity regions PT adjacent to each other is changed. As shown in FIG. 15, the semiconductor device of the second embodiment has the following advantages in both the on-resistance and breakdown voltage of the power transistor, not only as compared with the semiconductor device of the study example, but also with the semiconductor device of the first embodiment. It turns out to be excellent.
なお、実施の形態２の製造方法は、図５で説明したｐ型不純物領域ＰＴ形成用のマスクである、絶縁膜ＩＦ１のパターンが異なるが、それ以外は、実施の形態１と同様である。 The manufacturing method of the second embodiment is the same as that of the first embodiment except for the pattern of the insulating film IF1, which is the mask for forming the p-type impurity region PT described with reference to FIG.
また、実施の形態２では、ｐ型不純物領域ＰＴの配置の周期が、単位セルＵＣの幅（距離Ｌ６）の２分の１である場合を例示したが、ｐ型不純物領域ＰＴの配置の周期は、距離Ｌ６の３分の１など、他の値としてもよい。 Further, in the second embodiment, the case where the pitch of the arrangement of the p-type impurity regions PT is half the width (distance L6) of the unit cell UC was illustrated, but the pitch of the arrangement of the p-type impurity regions PT may be other values, such as one third of the distance L6.
（実施の形態２の変形例）
図２６は、実施の形態２の変形例の半導体装置を示している。なお、以下の説明では、実施の形態２との相違点を主に説明する。
(Modification of Embodiment 2)
FIG. 26 shows a semiconductor device of a modification of the second embodiment. In addition, in the following description, differences from the second embodiment will be mainly described.
本変形例では、実施の形態１の変形例と同様に、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、各ｐ型不純物領域ＰＴは、上記中央線に対して、非対称となるように配置されている。また、本変形例では、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とがずれた距離を、距離Ｌ７として示している。言い換えれば、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とは、距離Ｌ７の範囲で離れている。 In this modification, as in the modification of the first embodiment, when a central line is drawn in the thickness direction from the center of the gate electrode G in a cross section perpendicular to the Y direction, each p-type impurity region PT is the above-described They are arranged asymmetrically with respect to the center line. Further, in this modification, the distance between the center line and the center of the p-type impurity region PT located directly below the trench TR is indicated as a distance L7. In other words, the center line and the center of p-type impurity region PT located directly under trench TR are separated by distance L7.
図２３では、本変形例における、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、オン抵抗との関係を、実線で示している。また、横軸の値が０．０の点は、実施の形態２に相当する点であり、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とが一致している点である。 In FIG. 23, the solid line indicates the relationship between the ratio of the distance L7 to the width (distance L6) of the unit cell UC and the on-resistance in this modification. A point where the value of the horizontal axis is 0.0 corresponds to the second embodiment, and the center line coincides with the center of the p-type impurity region PT located directly below the trench TR. It is a point.
図２３に実線で示されるように、距離Ｌ７／距離Ｌ６の絶対値が大きくなる程に、オン抵抗が増加しているが、実施の形態１と比較すると、実施の形態２では、オン抵抗の増加が抑制されている。 As shown by the solid line in FIG. 23, as the absolute value of distance L7/distance L6 increases, the on-resistance increases. growth has been restrained.
また、実施の形態２および本変形例では、ｐ型不純物領域ＰＴの配置の周期は、単位セルＵＣの幅（距離Ｌ６）の２分の１である場合を例示している。このため、図２３の破線は、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、単位セルＵＣの幅（距離Ｌ６）に対するｐ型不純物領域ＰＴの間の距離（距離Ｌ１）の２倍の値の比との関係を示している。距離Ｌ７／距離Ｌ６の絶対値を大きくする時には、ｐ型不純物領域ＰＴ自体の幅を、実施の形態１よりも、小さくする必要がある。これにより、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とがずれている場合でも、耐圧を一定に保つことができる。 Moreover, in the second embodiment and this modification, the case where the period of arrangement of the p-type impurity regions PT is half the width (distance L6) of the unit cell UC is illustrated. Therefore, the dashed line in FIG. 23 indicates the ratio of the distance L7 to the width (distance L6) of the unit cell UC and the distance (distance L1) between the p-type impurity regions PT to the width (distance L6) of the unit cell UC. It shows the relationship with the ratio of two times the value. When increasing the absolute value of distance L7/distance L6, it is necessary to make the width of p-type impurity region PT itself smaller than in the first embodiment. As a result, even when the center line is deviated from the center of the p-type impurity region PT located directly under the trench TR, the breakdown voltage can be kept constant.
（実施の形態３）
以下に、実施の形態３の半導体装置を、図２７～図３０を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２７～図３０では、単位セルＵＣのみを示している。
(Embodiment 3)
A semiconductor device according to the third embodiment will be described below with reference to FIGS. 27 to 30. FIG. In the following description, differences from the first embodiment are mainly described. 27 to 30 show only the unit cell UC.
実施の形態１では、エピタキシャル成長法によって、ｎ型半導体層ＮＥ１の上面全体にｎ型半導体層ＮＥ２を形成し、イオン注入法によって、ｐ型不純物領域ＰＴをｎ型半導体層ＮＥ２中に選択的に形成していた。このため、ｎ型半導体層ＮＥ２は、ｐ型不純物領域ＰＴと接していた。
In
実施の形態３では、図２７に示されるように、ｎ型半導体層ＮＥ２ａは、ｐ型不純物領域ＰＴと必ず接している必要はなく、ｐ型不純物領域ＰＴと分離して配置されていてもよい。両者を分離する場合、ｐ型不純物領域ＰＴとｎ型半導体層ＮＥ２ａとの間には、ｎ型半導体層ＮＥ１の一部が存在することになる。すなわち、ｎ型半導体層ＮＥ２ａは、互いに隣接するｐ型不純物領域ＰＴの間の領域の一部に、選択的に形成されている。 In the third embodiment, as shown in FIG. 27, the n-type semiconductor layer NE2a need not necessarily be in contact with the p-type impurity region PT, and may be arranged separately from the p-type impurity region PT. . When the two are separated, part of the n-type semiconductor layer NE1 exists between the p-type impurity region PT and the n-type semiconductor layer NE2a. That is, the n-type semiconductor layer NE2a is selectively formed in part of the region between the p-type impurity regions PT adjacent to each other.
実施の形態３においても、実施の形態１と同様に、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、高濃度のｎ型の不純物領域として、ｎ型半導体層ＮＥ２ａが形成されている。特に、溝ＴＲの２つの角部のうち少なくとも１つの直下には、ｎ型半導体層ＮＥ２ａが形成されている。このため、パワートランジスタのオン抵抗を低下させることができる。しかし、ゲート電極Ｇの直下から離れた領域には、ｎ型半導体層ＮＥ２ａよりも不純物濃度の低いｎ型半導体層ＮＥ１が存在する。すなわち、電流密度が高く、電流経路の主経路となる領域のみに、選択的にｎ型半導体層ＮＥ２ａが形成され、電流密度の低い領域には、ｎ型半導体層ＮＥ１が存在している。このため、オン抵抗を効果的に低下させながら、耐圧の向上を図ることができる。 Also in the third embodiment, as in the first embodiment, an n-type semiconductor layer NE2a is formed as a high-concentration n-type impurity region immediately below at least a portion of the gate electrode G formed in the trench TR. formed. In particular, the n-type semiconductor layer NE2a is formed directly under at least one of the two corners of the trench TR. Therefore, the on-resistance of the power transistor can be reduced. However, an n-type semiconductor layer NE1 having a lower impurity concentration than the n-type semiconductor layer NE2a exists in a region away from directly below the gate electrode G. As shown in FIG. That is, the n-type semiconductor layer NE2a is selectively formed only in the region where the current density is high and becomes the main path of the current path, and the n-type semiconductor layer NE1 exists in the region where the current density is low. Therefore, it is possible to improve the breakdown voltage while effectively lowering the on-resistance.
図２８～図３０は、実施の形態３の半導体装置の製造方法を示している。 28 to 30 show the method of manufacturing the semiconductor device of the third embodiment.
まず、図２８に示されるように、ｎ型半導体層ＮＥ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ６を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この絶縁膜ＩＦ６をパターニングする。次に、パターニングされた絶縁膜ＩＦ６をマスクとしてイオン注入を行うことで、ｎ型半導体層ＮＥ１内に、高濃度のｎ型の不純物領域として、ｎ型半導体層ＮＥ２ａを形成する。このイオン注入は、１回だけでなく、複数回に分けて行ってもよい。また、複数回のイオン注入の場合、各注入エネルギーを変更し、各不純物濃度のピーク位置を調整してもよい。その後、フッ酸を含む溶液を用いたウェットエッチング処理などによって、絶縁膜ＩＦ６を除去する。 First, as shown in FIG. 28, an insulating film IF6 made of, eg, silicon oxide is formed over the n-type semiconductor layer NE1 by, eg, CVD. Next, the insulating film IF6 is patterned by photolithography and etching. Next, ion implantation is performed using the patterned insulating film IF6 as a mask to form an n-type semiconductor layer NE2a as a high-concentration n-type impurity region in the n-type semiconductor layer NE1. This ion implantation may be performed not only once but also in multiple times. In the case of multiple ion implantations, each implantation energy may be changed to adjust the peak position of each impurity concentration. After that, the insulating film IF6 is removed by a wet etching process using a solution containing hydrofluoric acid or the like.
次に、図２９に示されるように、ｎ型半導体層ＮＥ１上およびｎ型半導体層ＮＥ２ａ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ７を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この絶縁膜ＩＦ７をパターニングする。次に、パターニングされた絶縁膜ＩＦ７をマスクとしてイオン注入を行うことで、ｎ型半導体層ＮＥ１内に、ｐ型不純物領域ＰＴを形成する。その後、フッ酸を含む溶液を用いたウェットエッチング処理などによって、絶縁膜ＩＦ７を除去する。 Next, as shown in FIG. 29, an insulating film IF7 made of, eg, silicon oxide is formed over the n-type semiconductor layer NE1 and the n-type semiconductor layer NE2a by, eg, CVD. Next, the insulating film IF7 is patterned by photolithography and etching. Next, by performing ion implantation using the patterned insulating film IF7 as a mask, the p-type impurity region PT is formed in the n-type semiconductor layer NE1. After that, the insulating film IF7 is removed by a wet etching process using a solution containing hydrofluoric acid or the like.
なお、実施の形態３では、ｎ型半導体層ＮＥ２ａを先に形成し、ｐ型不純物領域ＰＴを後から形成する例を示したが、これらの順番は逆であってもよい。 Although the third embodiment shows an example in which the n-type semiconductor layer NE2a is formed first and the p-type impurity region PT is formed later, the order may be reversed.
次に、図３０に示されるように、エピタキシャル成長法によって、ｎ型半導体層ＮＥ１上、ｎ型半導体層ＮＥ２ａ上およびｐ型不純物領域ＰＴ上に、ｎ型半導体層ＮＥ３を形成する。これにより、ｎ型半導体層ＮＥ１、ｎ型半導体層ＮＥ２ａ、ｎ型半導体層ＮＥ３およびｐ型不純物領域ＰＴを有するドリフト層ＤＲが形成される。 Next, as shown in FIG. 30, an n-type semiconductor layer NE3 is formed on the n-type semiconductor layer NE1, the n-type semiconductor layer NE2a and the p-type impurity region PT by epitaxial growth. Thereby, the drift layer DR having the n-type semiconductor layer NE1, the n-type semiconductor layer NE2a, the n-type semiconductor layer NE3 and the p-type impurity region PT is formed.
その後、実施の形態１と同様の製造工程を経ることで、図２７の半導体装置が製造される。 After that, the semiconductor device of FIG. 27 is manufactured through the same manufacturing steps as in the first embodiment.
以上のように、実施の形態３では、イオン注入を行うことで、ｎ型半導体層ＮＥ２ａおよびｐ型不純物領域ＰＴを形成しているが、ｎ型半導体層ＮＥ２ａの不純物濃度、および、ｐ型不純物領域ＰＴの不純物濃度は、それぞれ、実施の形態１のｎ型半導体層ＮＥ２の不純物濃度、および、ｐ型不純物領域ＰＴの不純物濃度と同様である。 As described above, in the third embodiment, the n-type semiconductor layer NE2a and the p-type impurity region PT are formed by ion implantation. The impurity concentration of the region PT is the same as the impurity concentration of the n-type semiconductor layer NE2 and the impurity concentration of the p-type impurity region PT in the first embodiment, respectively.
また、実施の形態３では、エピタキシャル成長法ではなく、イオン注入を用いることで、ｎ型半導体層ＮＥ２ａの厚さ（距離Ｌ４）を調整しやすくなるという効果、および、ｎ型半導体層ＮＥ２ａ内の不純物プロファイルを調整しやすくなるという効果を有する。すなわち、ｎ型半導体層ＮＥ２ａは、ｎ型半導体層ＮＥ１およびｎ型半導体層ＮＥ３よりも高い不純物濃度を有する層であるが、例えば、エピタキシャル成長法を用いた場合には、ｎ型半導体層ＮＥ２ａとｎ型半導体層ＮＥ３との界面において、不純物濃度の勾配が急峻になる。このため、この界面付近における電界が急激に変化し、耐圧の低下を引き起こす恐れがある。ｎ型半導体層ＮＥ２ａとｎ型半導体層ＮＥ１との界面でも、同様の問題がある。実施の形態３では、これらの界面付近の不純物濃度の勾配が緩やかになるように、上記のイオン注入を用いて調整することができる。従って、半導体装置の信頼性を更に高めることができる。 Further, in the third embodiment, the use of ion implantation instead of epitaxial growth has the effect of facilitating adjustment of the thickness (distance L4) of the n-type semiconductor layer NE2a, and reducing impurities in the n-type semiconductor layer NE2a. This has the effect of facilitating profile adjustment. That is, the n-type semiconductor layer NE2a is a layer having a higher impurity concentration than the n-type semiconductor layer NE1 and the n-type semiconductor layer NE3. At the interface with the type semiconductor layer NE3, the impurity concentration gradient becomes steep. As a result, the electric field in the vicinity of this interface changes abruptly, possibly causing a decrease in breakdown voltage. A similar problem occurs at the interface between the n-type semiconductor layer NE2a and the n-type semiconductor layer NE1. In the third embodiment, the above-described ion implantation can be used to adjust the gradient of the impurity concentration near these interfaces so as to be gentle. Therefore, the reliability of the semiconductor device can be further improved.
また、上述の実施の形態１の変形例、実施の形態２、および、実施の形態２の変形例に、実施の形態３で説明した技術を適用してもよい。 Also, the technique described in the third embodiment may be applied to the above-described modifications of the first embodiment, the second embodiment, and the second embodiment.
（実施の形態３の変形例）
図３１は、実施の形態３の変形例の半導体装置を示している。なお、以下の説明では、実施の形態３との相違点を主に説明する。
(Modification of Embodiment 3)
FIG. 31 shows a semiconductor device of a modification of the third embodiment. In addition, in the following description, differences from the third embodiment will be mainly described.
本変形例でも、実施の形態３と同様に、イオン注入によって、ｎ型半導体層ＮＥ２ｂを形成している。 Also in this modified example, as in the third embodiment, the n-type semiconductor layer NE2b is formed by ion implantation.
実施の形態３において、互いに隣接するｐ型不純物領域ＰＴの間に形成されていたｎ型半導体層ＮＥ２ａは、２つの箇所に分離されている。従って、本変形例では、図３１に示されるように、分離された２つの箇所として、２つのｎ型半導体層ＮＥ２ｂが形成されている。このため、２つのｎ型半導体層ＮＥ２ｂの間の領域には、低濃度のｎ型半導体層ＮＥ１が存在している。 In the third embodiment, the n-type semiconductor layer NE2a formed between the p-type impurity regions PT adjacent to each other is separated into two parts. Therefore, in this modification, as shown in FIG. 31, two n-type semiconductor layers NE2b are formed as two separated portions. Therefore, the low-concentration n-type semiconductor layer NE1 exists in the region between the two n-type semiconductor layers NE2b.
また、２つのｎ型半導体層ＮＥ２ｂは、それぞれ、溝ＴＲ内に形成されたゲート電極Ｇの２つ角部の直下に形成されている。すなわち、電流密度が最も高い領域に、２つのｎ型半導体層ＮＥ２ｂが配置されている。これにより、実施の形態３と比較して、オン抵抗は若干高いものの、耐圧を更に向上させることができる。 Also, the two n-type semiconductor layers NE2b are formed directly under the two corners of the gate electrode G formed in the trench TR. That is, the two n-type semiconductor layers NE2b are arranged in the region with the highest current density. As a result, although the on-resistance is slightly higher than that of the third embodiment, the breakdown voltage can be further improved.
また、本変形例では、２つのｎ型半導体層ＮＥ２ｂを例示したが、３つ以上のｎ型半導体層ＮＥ２ｂを配置してもよい。すなわち、互いに隣接するｐ型半導体層ＰＴの間の領域に、ｎ型半導体層ＮＥ２ａが複数の箇所に分離された構造として、複数のｎ型半導体層ＮＥ２ｂが形成されていてもよい。 Moreover, although two n-type semiconductor layers NE2b are illustrated in this modification, three or more n-type semiconductor layers NE2b may be arranged. That is, a plurality of n-type semiconductor layers NE2b may be formed as a structure in which the n-type semiconductor layer NE2a is separated at a plurality of locations in the region between the p-type semiconductor layers PT adjacent to each other.
なお、ｎ型半導体層ＮＥ２ｂの製造方法は、図２８で説明した絶縁膜ＩＦ６のパターンが異なるが、それ以外は、実施の形態３と同様である。 The method of manufacturing the n-type semiconductor layer NE2b is the same as that of the third embodiment except for the pattern of the insulating film IF6 described with reference to FIG.
（実施の形態４）
以下に、実施の形態４の半導体装置を、図３２および図３３を用いて説明する。図３２は、実施の形態１の図２と同様の箇所を示す要部平面図であり、図３３は、図３２のＢ－Ｂ線に沿った断面図である。なお、図３２のＡ－Ａ線に沿った断面図は、図３と同様である。以下の説明では、実施の形態１との相違点を主に説明する。
(Embodiment 4)
The semiconductor device of the fourth embodiment will be described below with reference to FIGS. 32 and 33. FIG. FIG. 32 is a plan view showing the same parts as those in FIG. 2 of
実施の形態１では、平面視において、ｐ型不純物領域ＰＴは、溝ＴＲおよびゲート電極Ｇと同様に、Ｙ方向に延在するように連続的に形成されていた。すなわち、平面視において、ｐ型不純物領域ＰＴは、ストライプ状に形成されていた。
In
実施の形態４では、図３２に示されるように、平面視において、ｐ型不純物領域ＰＴは、Ｙ方向で分断されており、複数のｐ型不純物領域ＰＴが、互いに離間するように形成されている。すなわち、平面視において、複数のｐ型不純物領域ＰＴが、Ｙ方向およびＸ方向において、それぞれ分離されており、複数の島状として形成されている。 In the fourth embodiment, as shown in FIG. 32, in plan view, the p-type impurity region PT is divided in the Y direction, and a plurality of p-type impurity regions PT are formed apart from each other. there is That is, in plan view, the plurality of p-type impurity regions PT are separated from each other in the Y direction and the X direction, and are formed in a plurality of island shapes.
また、図３３に示されるように、Ｂ－Ｂ断面においては、ｎ型半導体層ＮＥ２内に、ｐ型不純物領域ＰＴが形成されていない。言い換えれば、Ｙ方向において互いに隣接するｐ型不純物領域ＰＴの間には、ｎ型半導体層ＮＥ２が形成されている。 Further, as shown in FIG. 33, no p-type impurity region PT is formed in the n-type semiconductor layer NE2 in the BB cross section. In other words, the n-type semiconductor layer NE2 is formed between the p-type impurity regions PT adjacent to each other in the Y direction.
以上のように、ｐ型不純物領域ＰＴは、Ｙ方向において不連続に形成されていてもよいが、実施の形態１と比較して、耐圧が若干低下し易い構造になる。 As described above, the p-type impurity regions PT may be formed discontinuously in the Y direction, but compared to the first embodiment, the structure is such that the breakdown voltage tends to be slightly lowered.
しかし、上述の実施の形態１および２において、図１５を用いて説明したように、パワートランジスタのオン抵抗および耐圧は、Ｘ方向における各ｐ型不純物領域ＰＴの間の距離Ｌ１によって調整することができる。このため、例えば、Ｘ方向における各ｐ型不純物領域ＰＴの間の距離Ｌ１を狭くして、耐圧を向上させた状態で、Ｙ方向において、ｐ型不純物領域ＰＴを不連続に形成することで、所望の耐圧に調整することも可能となる。このように、実施の形態４に開示した技術を用いることで、耐圧調整のための設計の自由度を高めることができる。 However, as described with reference to FIG. 15 in the above first and second embodiments, the on-resistance and breakdown voltage of the power transistor can be adjusted by adjusting the distance L1 between the p-type impurity regions PT in the X direction. can. For this reason, for example, by narrowing the distance L1 between the p-type impurity regions PT in the X direction and improving the withstand voltage, the p-type impurity regions PT are formed discontinuously in the Y direction. It is also possible to adjust to a desired breakdown voltage. As described above, by using the technique disclosed in the fourth embodiment, it is possible to increase the degree of freedom in design for adjusting the breakdown voltage.
なお、実施の形態４の製造方法は、図５で説明したｐ型不純物領域ＰＴ形成用のマスクである、絶縁膜ＩＦ１のパターンが異なるが、それ以外は、実施の形態１と同様である。 The manufacturing method of the fourth embodiment is the same as that of the first embodiment except for the pattern of the insulating film IF1, which is the mask for forming the p-type impurity region PT described with reference to FIG.
（実施の形態４の変形例）
以下に、実施の形態４の半導体装置を、図３４および図３５を用いて説明する。図３４は、実施の形態４の図３２と同様の箇所を示す要部平面図であり、図３５は、図３４のＢ－Ｂ線に沿った断面図である。なお、図３４のＡ－Ａ線に沿った断面図は、図３と同様である。以下の説明では、実施の形態４との相違点を主に説明する。
(Modification of Embodiment 4)
The semiconductor device of Embodiment 4 will be described below with reference to FIGS. 34 and 35. FIG. FIG. 34 is a plan view showing the same part as in FIG. 32 of Embodiment 4, and FIG. 35 is a cross-sectional view taken along line BB in FIG. A cross-sectional view taken along line AA in FIG. 34 is the same as in FIG. In the following description, differences from the fourth embodiment are mainly described.
図３４に示されるように、本変形例でも、実施の形態４と同様に、ｐ型不純物領域ＰＴは、Ｙ方向において不連続に形成されている。 As shown in FIG. 34, also in this modification, similarly to the fourth embodiment, the p-type impurity regions PT are formed discontinuously in the Y direction.
しかし、図３３に示されるように、Ｂ－Ｂ断面においては、溝ＴＲ内に形成されたゲート電極Ｇの一部の直下にも、ｐ型不純物領域ＰＴが形成されている。従って、本変形例では、Ｙ方向において、図３のＡ－Ａ断面の構造と、図３５のＢ－Ｂ断面の構造とが、交互に形成される。このため、図３４に示されるように、平面視において、複数のｐ型不純物領域ＰＴは、千鳥状に配置される。言い換えれば、溝ＴＲの一部の直下に位置する複数のｐ型不純物領域ＰＴは、Ｘ方向において他のｐ型不純物領域ＰＴと隣接しない領域に、互いに離間するように形成されている。 However, as shown in FIG. 33, in the BB cross section, the p-type impurity region PT is also formed directly under part of the gate electrode G formed in the trench TR. Therefore, in this modified example, the structure of the AA cross section in FIG. 3 and the structure of the BB cross section of FIG. 35 are alternately formed in the Y direction. Therefore, as shown in FIG. 34, the plurality of p-type impurity regions PT are arranged in a staggered manner in plan view. In other words, the plurality of p-type impurity regions PT located directly under a portion of the trench TR are formed apart from each other in regions not adjacent to other p-type impurity regions PT in the X direction.
このように、溝ＴＲ内に形成されたゲート電極Ｇの一部の直下にも、ｐ型不純物領域ＰＴが配置されている構造とすることで、実施の形態４と比較して、耐圧を向上させ易い構造とすることができる。 In this way, by adopting a structure in which the p-type impurity region PT is also arranged immediately below a part of the gate electrode G formed in the trench TR, the withstand voltage is improved as compared with the fourth embodiment. It is possible to make the structure easy to make.
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 The invention made by the inventors of the present application has been specifically described above based on the embodiment, but the invention is not limited to the above embodiment, and can be variously modified without departing from the gist of the invention. .
例えば、上記実施の形態１～４においては、トレンチゲート型のパワートランジスタをｎ型のＭＯＳＦＥＴとして説明したが、上記実施の形態１～４の技術を、ｐ型のＭＯＳＦＥＴに適用することもできる。具体的には、上記実施の形態１～４において記載した各構成の導電型を逆にすることで、ｐ型のＭＯＳＦＥＴを製造できる。 For example, in the first to fourth embodiments, the trench gate type power transistor is described as an n-type MOSFET, but the techniques of the first to fourth embodiments can also be applied to a p-type MOSFET. Specifically, by reversing the conductivity type of each configuration described in the first to fourth embodiments, a p-type MOSFET can be manufactured.
また、上記実施の形態１～４においては、トレンチゲート型のパワートランジスタをＭＯＳＦＥＴとして説明したが、このトレンチゲート型のパワートランジスタをＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用することもできる。 Further, in the first to fourth embodiments, the trench gate type power transistor is described as a MOSFET, but this trench gate type power transistor can also be applied to an IGBT (Insulated Gate Bipolar Transistor).
その他、上記実施の形態に記載された内容の一部を以下に記載する。 In addition, part of the content described in the above embodiment will be described below.
[付記１]
シリコンおよび炭素を含んで構成される半導体基板と、
前記半導体基板の上面上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された前記第１導電型の第３半導体層と、
前記第１半導体層と前記第３半導体層との間に形成された前記第１導電型の第２半導体層と、
前記第１半導体層と前記第３半導体層との間に形成され、前記第１導電型とは反対の導電型である第２導電型であり、且つ、平面視において、前記第２半導体層を挟むように形成された複数の第１不純物領域と、
前記第３半導体層内に形成された前記第２導電型の第２不純物領域と、
前記第１不純物領域内に形成された前記第１導電型の第３不純物領域と、
前記第２不純物領域および前記第３不純物領域を貫通して、前記第３半導体層に達する溝と、
前記溝内に形成されたゲート絶縁膜と、
前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有し、
前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度、および、前記第３半導体層の不純物濃度よりも高く、
平面視において、前記溝および前記ゲート電極は、第１方向に延在し、
複数の前記ゲート電極が、前記第２方向で互いに隣接するように形成され、
前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第２方向で隣接する２つの前記ゲート電極の各々の前記中央線を結ぶ距離をＬ６とした時、前記複数の第１不純物領域は、Ｌ６の整数分の１の周期で形成されている、半導体装置。
[Appendix 1]
a semiconductor substrate comprising silicon and carbon;
a first conductivity type first semiconductor layer formed on the upper surface of the semiconductor substrate;
a third semiconductor layer of the first conductivity type formed on the first semiconductor layer;
a second semiconductor layer of the first conductivity type formed between the first semiconductor layer and the third semiconductor layer;
is formed between the first semiconductor layer and the third semiconductor layer, has a second conductivity type opposite to the first conductivity type, and has the second semiconductor layer in plan view; a plurality of first impurity regions formed to sandwich;
a second impurity region of the second conductivity type formed in the third semiconductor layer;
a third impurity region of the first conductivity type formed in the first impurity region;
a trench penetrating through the second impurity region and the third impurity region and reaching the third semiconductor layer;
a gate insulating film formed in the trench;
a gate electrode embedded in the groove via the gate insulating film;
has
the impurity concentration of the second semiconductor layer is higher than the impurity concentration of the first semiconductor layer and the impurity concentration of the third semiconductor layer;
In plan view, the trench and the gate electrode extend in a first direction,
a plurality of the gate electrodes are formed adjacent to each other in the second direction;
In the cross section perpendicular to the first direction, a center line is drawn from the center of the gate electrode in the thickness direction, and the distance connecting the center lines of the two gate electrodes adjacent in the second direction is L6. The semiconductor device, wherein the plurality of first impurity regions are formed with a period of 1/integer of L6.
［付記２］
付記１に記載の半導体装置において、
前記周期は、Ｌ６の２分の１である、半導体装置。
[Appendix 2]
In the semiconductor device according to
The semiconductor device, wherein the period is half of L6.
［付記３］
付記１に記載の半導体装置において、
平面視において、互いに隣接する前記第１不純物領域の間に位置している前記第２半導体層は、前記溝に埋め込まれた前記ゲート電極の少なくとも一部と重なる、半導体装置。
[Appendix 3]
In the semiconductor device according to
The semiconductor device, wherein the second semiconductor layer positioned between the first impurity regions adjacent to each other overlaps at least a portion of the gate electrode embedded in the trench when viewed in a plan view.
［付記４］
付記１に記載の半導体装置において、
前記溝に埋め込まれた前記ゲート電極全体の直下には、前記複数の第１不純物領域のうち１つが形成されている、半導体装置。
[Appendix 4]
In the semiconductor device according to
A semiconductor device, wherein one of the plurality of first impurity regions is formed directly under the entire gate electrode buried in the trench.
Ｃ 半導体チップ
ＣＨ コンタクトホール
ＤＥ ドレイン電位電極
ＤＲ ドリフト層
Ｇ ゲート電極
ＧＥ ゲート電位電極
ＧＩ ゲート絶縁膜
ＩＦ１～ＩＦ７ 絶縁膜
ＩＬ 層間絶縁膜
Ｌ１～Ｌ７ 距離
ＮＥ１、ＮＥ２、ＮＥ２ａ、ＮＥ２ｂ、ＮＥ３ ｎ型半導体層
ＮＳ ソース領域（不純物領域）
ＰＢ ボディ領域（不純物領域）
ＰＣ チャネル領域（不純物領域）
ＰＴ ｐ型不純物領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＢ 半導体基板
ＳＥ ソース電位電極
ＴＲ 溝
ＵＣ 単位セル
C semiconductor chip CH contact hole DE drain potential electrode DR drift layer G gate electrode GE gate potential electrode GI gate insulating films IF1 to IF7 insulating films IL interlayer insulating films L1 to L7 distances NE1, NE2, NE2a, NE2b, NE3 n-type semiconductor layers NS source region (impurity region)
PB body region (impurity region)
PC channel region (impurity region)
PT p-type impurity regions RP1, RP2 resist pattern SB semiconductor substrate SE source potential electrode TR trench UC unit cell
Claims (3)
前記半導体基板の上面上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された前記第１導電型の第３半導体層と、
前記第１半導体層と前記第３半導体層との間に形成された前記第１導電型の第２半導体層と、
前記第１半導体層と前記第３半導体層との間に形成され、前記第１導電型とは反対の導電型である第２導電型であり、且つ、平面視において、前記第２半導体層を挟むように形成された複数の第１不純物領域と、
前記第３半導体層内に形成された前記第２導電型の第２不純物領域と、
前記第２不純物領域内に形成された前記第１導電型の第３不純物領域と、
前記第２不純物領域および前記第３不純物領域を貫通して、前記第３半導体層に達する溝と、
前記溝内に形成されたゲート絶縁膜と、
前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有し、
前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度、および、前記第３半導体層の不純物濃度よりも高く、
平面視において、前記溝および前記ゲート電極は、平面視における第１方向に延在し、
複数の前記ゲート電極が、平面視において前記第１方向と直交する第２方向で互いに隣接するように形成され、
前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第２方向で隣接する２つの前記ゲート電極の各々の前記中央線を結ぶ距離をＬ６とした時、前記複数の第１不純物領域は、Ｌ６の整数分の１の周期で形成され、
前記第２半導体層と、前記複数の第１不純物領域の各々との間には、前記第１半導体層の一部が形成され、
前記第２半導体層は、複数の箇所に分離され、
前記複数の箇所の各々の間の領域には、前記第１半導体層の一部が形成されている、半導体装置。 a semiconductor substrate comprising silicon and carbon;
a first conductivity type first semiconductor layer formed on the upper surface of the semiconductor substrate;
a third semiconductor layer of the first conductivity type formed on the first semiconductor layer;
a second semiconductor layer of the first conductivity type formed between the first semiconductor layer and the third semiconductor layer;
The second semiconductor layer is formed between the first semiconductor layer and the third semiconductor layer, has a second conductivity type opposite to the first conductivity type, and has the second semiconductor layer in plan view. a plurality of first impurity regions formed to sandwich;
a second impurity region of the second conductivity type formed in the third semiconductor layer;
a third impurity region of the first conductivity type formed in the second impurity region;
a trench penetrating through the second impurity region and the third impurity region and reaching the third semiconductor layer;
a gate insulating film formed in the trench;
a gate electrode embedded in the groove via the gate insulating film;
has
the impurity concentration of the second semiconductor layer is higher than the impurity concentration of the first semiconductor layer and the impurity concentration of the third semiconductor layer;
In plan view, the trench and the gate electrode extend in a first direction in plan view,
a plurality of the gate electrodes are formed adjacent to each other in a second direction orthogonal to the first direction in plan view;
In the cross section perpendicular to the first direction, a center line is drawn from the center of the gate electrode in the thickness direction, and the distance connecting the center lines of the two gate electrodes adjacent in the second direction is L6. when the plurality of first impurity regions are formed with a period of 1/integer of L6 ,
a portion of the first semiconductor layer is formed between the second semiconductor layer and each of the plurality of first impurity regions;
The second semiconductor layer is separated into a plurality of locations,
A semiconductor device , wherein a portion of the first semiconductor layer is formed in a region between each of the plurality of locations .
前記周期は、Ｌ６の２分の１である、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the period is half of L6.
平面視において、互いに隣接する前記第１不純物領域の間に位置している前記第２半導体層は、前記溝に埋め込まれた前記ゲート電極の少なくとも一部と重なる、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the second semiconductor layer positioned between the first impurity regions adjacent to each other overlaps at least a portion of the gate electrode embedded in the trench when viewed in a plan view.
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