JP7272527B2 - printed circuit board - Google Patents

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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Description

本発明は、プリント回路基板（Ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）に関する。 The present invention relates to printed circuit boards.

近年コンピューター産業の発達により、高い性能を有しながらもより低いコストで生産できる集積回路（ダイ、ｄｉｅ）に関する技術が発達されている。これにより、ダイが実装される様々なプリント回路基板に関する技術も開発されている。 In recent years, with the development of the computer industry, technology has been developed for integrated circuits (dies) that can be produced at a lower cost while having high performance. This has also led to the development of technology relating to various printed circuit boards on which the dies are mounted.

さらに、プリント回路基板に直接回路を実装するために、様々なインターポーザ基板が開発されて使用されている。しかし、主にシリコン基板を基盤にして形成されるインターポーザ基板は、価格が高くて、インターポーザを再びプリント回路基板に実装しなければならないという困難があった。 Additionally, various interposer substrates have been developed and used for mounting circuitry directly to printed circuit boards. However, the interposer substrate, which is mainly based on a silicon substrate, is expensive, and it is difficult to mount the interposer on the printed circuit board again.

米国特許第８７５４５１４号明細書U.S. Pat. No. 8,754,514

本発明の一側面によれば、中心回路層及び中心回路層から両側方向にそれぞれ積層された一対の対向回路層を備えた第１回路層と、第１回路層の一面に積層された第２回路層と、を含み、第２回路層は、第１回路層よりも微細な回路パターンを備えたプリント回路基板が提供される。 According to one aspect of the present invention, a first circuit layer includes a central circuit layer and a pair of opposing circuit layers laminated in both directions from the central circuit layer, and a second circuit layer laminated on one surface of the first circuit layer. and a circuit layer, wherein the second circuit layer is provided with a printed circuit board having a finer circuit pattern than the first circuit layer.

本発明の一実施例に係るプリント回路基板を示す図である。1 illustrates a printed circuit board according to one embodiment of the present invention; FIG. 本発明の一実施例に係るプリント回路基板においての電子素子の配置を例示する図である。FIG. 2 is a diagram illustrating the arrangement of electronic elements on a printed circuit board according to one embodiment of the present invention; 図１のＡ領域を拡大して接続パッドのピッチを説明するための図である。FIG. 2 is a diagram for explaining the pitch of connection pads by enlarging the A area in FIG. 1 ; 本発明の一実施例に係るプリント回路基板においてのスタックビアの構造を説明するための図である。FIG. 4 is a diagram for explaining the structure of stacked vias in a printed circuit board according to an embodiment of the present invention; 本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。FIG. 3 illustrates a step of a method of manufacturing a printed circuit board according to one embodiment of the present invention; 本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。FIG. 3 illustrates a step of a method of manufacturing a printed circuit board according to one embodiment of the present invention; 本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。FIG. 3 illustrates a step of a method of manufacturing a printed circuit board according to one embodiment of the present invention; 本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。FIG. 3 illustrates a step of a method of manufacturing a printed circuit board according to one embodiment of the present invention;

本発明に係るプリント回路基板の実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。 Exemplary embodiments of printed circuit boards in accordance with the present invention will now be described in detail with reference to the accompanying drawings, wherein like or corresponding components are identified by like reference numerals, Duplicate explanation is omitted.

また、以下に使用する「第１」、「第２」等のような用語は、同一または対応する構成要素を区別するための識別記号に過ぎず、同一または対応する構成要素が、第１、第２等の用語により限定されることはない。 In addition, terms such as "first", "second", etc. used below are merely identification symbols for distinguishing the same or corresponding components, and the same or corresponding components are the first, the It is not limited by terms such as second.

また、「結合」とは、各構成要素の間の関係において、各構成要素の間に物理的に直接接触して一体化されている場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、該他の構成を介して構成要素が一体化されている場合まで包括する概念として使用する。 In addition, the term "coupled" does not mean only the case where each component is integrated by direct physical contact between each component in relation to each component, and other components are connected to each component It is interposed between elements and used as a concept encompassing the case where the constituent elements are integrated through the other configuration.

図１は、本発明の一実施例に係るプリント回路基板を示す断面図である。図２は、本発明の一実施例に係るプリント回路基板においての電子素子の配置を例示する図である。 FIG. 1 is a cross-sectional view showing a printed circuit board according to one embodiment of the present invention. FIG. 2 is a diagram illustrating the arrangement of electronic elements on a printed circuit board according to one embodiment of the present invention.

図１を参照すると、本発明の一実施例に係るプリント回路基板は、中心回路層２０及び一対の対向回路層３０、４０を備えた第１回路層１０と、第２回路層５０とを含み、第２回路層５０は、第１回路層１０よりも微細な回路パターンを備える。 Referring to FIG. 1, a printed circuit board according to one embodiment of the present invention includes a first circuit layer 10 with a central circuit layer 20 and a pair of opposing circuit layers 30, 40, and a second circuit layer 50. , the second circuit layer 50 has a finer circuit pattern than the first circuit layer 10 .

第１回路層１０は、プリント回路基板全体でのベース基板の役割をすることができる。第１回路層１０は、プリント回路基板に搭載される電子素子５、６、６'の機能に必要とされる様々な回路を含み、一面に積層される第２回路層５０を支持することができる。 The first circuit layer 10 may serve as a base substrate for the entire printed circuit board. The first circuit layer 10 contains various circuits required for the function of the electronic elements 5, 6, 6' mounted on the printed circuit board and can support the second circuit layer 50 laminated on one side. can.

第１回路層１０は、コアレス構造、すなわち別途の補強層を中心に配置しない構造を有することができる。本実施例の第１回路層１０は、コアレス構造を有しながらも反りを効果的に防止するために、中心部に対して対称構造を有することができる。具体的に、第１回路層１０は、中心回路層２０及び中心回路層２０から両側方向にそれぞれ積層された一対の対向回路層３０、４０を有することができる。 The first circuit layer 10 may have a coreless structure, i.e., a structure without a separate stiffening layer at its center. Although the first circuit layer 10 of this embodiment has a coreless structure, it may have a symmetrical structure with respect to the central portion in order to effectively prevent warping. Specifically, the first circuit layer 10 may have a central circuit layer 20 and a pair of opposing circuit layers 30 and 40 laminated on both sides of the central circuit layer 20, respectively.

図１を参照すると、中心回路層２０は、下から上へ積層された構造を有することができる。ここで、中心回路層２０の上に積層された対向回路層３０は、また下から上へ積層された構造を有する一方、中心回路層２０の下に積層された対向回路層４０は、逆に上から下へ積層された構造を有することができる。すなわち、一対の対向回路層３０、４０は、中心回路層２０を中にして互いに対向する構造である。一対の対向回路層３０、４０は、互いに反対の積層方向を有するので、積層により発生する反りが互いに反対方向に作用して相殺することができる。 Referring to FIG. 1, the central circuit layer 20 may have a bottom-to-top stacked structure. Here, the counter circuit layer 30 laminated on the central circuit layer 20 also has a structure laminated from bottom to top, while the counter circuit layer 40 laminated under the central circuit layer 20 is reversed. It can have a structure that is stacked from top to bottom. That is, the pair of opposing circuit layers 30 and 40 are structured to face each other with the central circuit layer 20 therebetween. Since the pair of opposing circuit layers 30 and 40 have mutually opposite stacking directions, the warpage caused by stacking acts in mutually opposite directions and can be offset.

一対の対向回路層３０、４０は、中心回路層２０を基準にして略対称する構造的特徴を有することができる。例えば、一対の対向回路層３０、４０は、同数の層を有したり、略同一の厚さや材質で形成されることができる。また、一対の対向回路層３０、４０は、中心回路層２０を基準にして略対称形態の回路パターン３５、４５を内部に含むこともでき、一対の対向回路層３０、４０は、互いに類似の回路密度を有することができる。 The pair of opposing circuit layers 30 , 40 may have structural features that are substantially symmetrical with respect to the central circuit layer 20 . For example, the pair of opposing circuit layers 30 and 40 can have the same number of layers, or can be made of substantially the same thickness and material. In addition, the pair of counter circuit layers 30 and 40 may include circuit patterns 35 and 45 that are substantially symmetrical with respect to the central circuit layer 20, and the pair of counter circuit layers 30 and 40 are similar to each other. circuit density.

第２回路層５０は、第１回路層１０の一面に積層され、第１回路層１０よりも微細な回路パターン５５を有する。 The second circuit layer 50 is laminated on one surface of the first circuit layer 10 and has a finer circuit pattern 55 than the first circuit layer 10 .

第２回路層５０は、微細な回路パターン５５を備え、プリント回路基板に実装される複数の電子素子５、６、６'を互いに電気的に接続させる電子素子間のインターコネクション（ｄｉｅ ｔｏ ｄｉｅ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を行うことができる。 The second circuit layer 50 has a fine circuit pattern 55 and serves as a die to die interconnection for electrically connecting a plurality of electronic elements 5, 6, 6' mounted on the printed circuit board. )It can be performed.

電子素子５、６、６'は、集積回路として複数の電子素子５、６、６'を互いに接続させるために小さな空間に非常に密集した接続回路を必要とする。 The electronic elements 5, 6, 6' require very dense connection circuits in a small space to connect a plurality of electronic elements 5, 6, 6' together as an integrated circuit.

第２回路層５０は、高密度の微細な回路パターン５５を備え、プリント回路基板に実装される複数の電子素子５、６、６'を互いに接続させることができる。 The second circuit layer 50 has a high-density fine circuit pattern 55 and can connect a plurality of electronic elements 5, 6, 6' mounted on the printed circuit board to each other.

また、第２回路層５０は、複数の電子素子５、６、６'の接続を広く分散する再配線回路パターンを含むことができる。例えば、電子素子５、６、６'に接続される接続パッド５５ａ、５５ｂ（図３参照）をファンアウト（ｆａｎ－ｏｕｔ）させるファンアウト回路パターンを含むことができる。すなわち、第２回路層５０の一面に稠密に形成された接続パッド５５ａ、５５ｂを高密度の微細な回路パターン５５を介して第１回路層１０に広く分散させることができる。ここで、接続パッド５５ａ、５５ｂは、各電子素子５、６、６'の規格に合わせて第２回路層５０の外層に形成可能である。 Also, the second circuit layer 50 may include a redistribution circuit pattern that widely distributes the connections of the plurality of electronic elements 5, 6, 6'. For example, it may include a fan-out circuit pattern that fan-outs the connection pads 55a, 55b (see FIG. 3) connected to the electronic devices 5, 6, 6'. That is, the connection pads 55a and 55b densely formed on one surface of the second circuit layer 50 can be widely dispersed in the first circuit layer 10 through the high-density fine circuit pattern 55. FIG. Here, the connection pads 55a, 55b can be formed on the outer layer of the second circuit layer 50 according to the standards of the electronic devices 5, 6, 6'.

第２回路層５０においての回路パターンの幅と回路間の間隔は、第１回路層１０に形成される回路パターンの幅と回路間の間隔に比べて微細に形成される。例えば、第２回路層５０は、半導体工程等により形成可能であり、第１回路層１０は、ＳＡＰ工程（Ｓｅｍｉ－Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、Ｍ－ＳＡＰ工程（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ－Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）またはテンティング（ｔｅｎｔｉｎｇ）工程等の基板工程により形成可能である。または、第２回路層５０を、基板工程中、相対的に精密なＳＡＰ工程により形成し、第１回路層１０は、相対的に精密性の劣るＭ－ＳＡＰ工程またはテンティング工程等により形成することが可能である。 The width of the circuit pattern and the spacing between the circuits on the second circuit layer 50 are formed finer than the width of the circuit pattern and the spacing between the circuits formed on the first circuit layer 10 . For example, the second circuit layer 50 can be formed by a semiconductor process or the like, and the first circuit layer 10 can be formed by a SAP process (Semi-Additive Process), an M-SAP process (Modified Semi-Additive Process), or a tenting process. ) can be formed by a substrate process such as a process. Alternatively, the second circuit layer 50 may be formed by a relatively precise SAP process during the substrate process, and the first circuit layer 10 may be formed by a relatively less precise M-SAP process or tenting process. Is possible.

第２回路層５０の絶縁材５２は、感光性樹脂で構成されることができる。 The insulating material 52 of the second circuit layer 50 can be composed of a photosensitive resin.

感光性樹脂は、光を用いたパターニング工程により高解像度のパターンを形成することが可能である。よって、感光性樹脂を用いて第２回路層５０に高密度の微細な回路パターン５５を容易に形成することができる。ここで、第１回路層１０の絶縁材２２、３２、４２は、熱硬化性樹脂で構成されることが可能である。本実施例において第１回路層１０には高密度の回路を形成しないため、強度が高くてコストが安価である熱硬化性樹脂を使用することができる。 A photosensitive resin can form a high-resolution pattern by a patterning process using light. Therefore, it is possible to easily form a high-density fine circuit pattern 55 on the second circuit layer 50 using a photosensitive resin. Here, the insulating materials 22, 32, 42 of the first circuit layer 10 can be made of thermosetting resin. Since high-density circuits are not formed in the first circuit layer 10 in this embodiment, thermosetting resin, which has high strength and is inexpensive, can be used.

上述したように、本発明の第２回路層５０は、ウェハのような無機物支持層を含まない。 As noted above, the second circuit layer 50 of the present invention does not include an inorganic support layer such as a wafer.

第１回路層１０と第２回路層５０との有機絶縁層で一体化された有機プリント回路基板である。これにより、第２回路層５０は、一般のビアを用いて第１回路層１０と容易に電気的に接続されることができる。また、シリコンウェハのような支持層を含まない構造を有するため、第２回路層５０の厚さを低減するとともに第１回路層１０により短い電気的経路を実現することができる。 It is an organic printed circuit board in which the first circuit layer 10 and the second circuit layer 50 are integrated with an organic insulating layer. Accordingly, the second circuit layer 50 can be easily electrically connected to the first circuit layer 10 using common vias. In addition, since it has a structure that does not include a support layer like a silicon wafer, the thickness of the second circuit layer 50 can be reduced and a shorter electrical path can be realized by the first circuit layer 10 .

第２回路層５０の他面を介して第１回路層１０と上下に直接的に電気的接続が可能であり、電気的特性が向上され、第２回路層５０の設計自由度を高めることができる。 Direct electrical connection to the first circuit layer 10 is possible through the other surface of the second circuit layer 50, thereby improving electrical characteristics and increasing the degree of freedom in designing the second circuit layer 50. can.

一方、複数の電子素子５、６、６'の接続のために、第２回路層５０においての一部接続パッド５５ｂの間隔をより微細に設定することができる。 On the other hand, the intervals between the partial connection pads 55b in the second circuit layer 50 can be set finer for connection of the plurality of electronic elements 5, 6, 6'.

図２を参照すると、プリント回路基板の外層である第２回路層５０の一面に複数の電子素子５、６、６'が搭載され、複数の電子素子５、６、６'が隣接する部分には電子素子５、６、６'を接続させるインターコネクション領域Ｂを設定することができる。インターコネクション領域Ｂにおいては接続パッド５５ｂの間隔をより微細に設定することができる。 Referring to FIG. 2, a plurality of electronic elements 5, 6, 6' are mounted on one surface of a second circuit layer 50, which is an outer layer of the printed circuit board, and adjacent portions of the electronic elements 5, 6, 6' are mounted. can set an interconnection region B for connecting the electronic elements 5, 6, 6'. In the interconnection region B, the interval between the connection pads 55b can be set finer.

図３は、図１のＡ領域を拡大して、接続パッドピッチを説明するための図である。 FIG. 3 is an enlarged view of area A in FIG. 1 for explaining the connection pad pitch.

図１及び図３を参照すると、電子素子５、６、６'に接続する接続パッド５５ａ、５５ｂのうち、インターコネクション領域Ｂに配置された接続パッド５５ｂ、すなわち電子素子５、６、６'の端領域に配置された接続パッド５５ｂの一部は、電子素子の中心領域に配置された接続パッド５５ａよりも微細に形成されることができる。例えば、ＣＰＵと ＨＢＭ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）との間のインターコネクションのためには、非常に多数の入力／出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子が必要となり、入力／出力端子は、各電子素子の周辺部である端領域に稠密に集中して配置される。第２回路層５０は、異なる密集度を有する入力／出力端子６ａ、６ｂに対応するために、端領域の接続パッド５５ｂのピッチＰ２を他の領域のピッチＰ１よりも小さく形成することができる。具体的に、端領域においての接続パッド５５ｂのピッチＰ２は、約５５μｍまたはそれ以下であり、接続パッド５５ｂに接続している回路の線幅及び線間隔はそれぞれ ３μｍ以下であることができる。このとき、中心領域の接続パッド５５ａのピッチＰ１は、約１３０μｍであることができる。 1 and 3, among the connection pads 55a and 55b connected to the electronic elements 5, 6 and 6', the connection pads 55b arranged in the interconnection region B, that is, the electronic elements 5, 6 and 6' Some of the connection pads 55b arranged in the end regions may be formed finer than the connection pads 55a arranged in the central region of the electronic device. For example, interconnection between CPU and HBM (high bandwidth memory) requires a large number of input/output (Input/Output) terminals. are densely concentrated in the edge region where . The second circuit layer 50 can form the pitch P2 of the connection pads 55b in the end regions smaller than the pitch P1 in other regions to accommodate the input/output terminals 6a, 6b having different densities. Specifically, the pitch P2 of the connection pads 55b in the edge region may be about 55 μm or less, and the line width and line spacing of the circuits connected to the connection pads 55b may each be 3 μm or less. At this time, the pitch P1 of the connection pads 55a in the central region may be about 130 μm.

また、接続パッド５５ａ、５５ｂは、多数の入力／出力端子に合わせてフィン形状の金属ポスト形態に形成されることができる。フィン形状の金属ポストは、ソルダーの広がりによるショートの問題を防止するに有利である。 Also, the connection pads 55a and 55b may be formed in the form of fin-shaped metal posts corresponding to a number of input/output terminals. Fin-shaped metal posts are advantageous in preventing short-circuit problems due to solder spreading.

第２回路層５０は、微細な回路パターン５５においての層間接続のためにスタックビア構造を有することができる。 The second circuit layer 50 may have a stacked via structure for interlayer connection in fine circuit patterns 55 .

図４は、本発明の一実施例に係るプリント回路基板においてのスタック（ｓｔａｃｋ） ビア構造を説明するための図である。 FIG. 4 is a diagram illustrating a stack via structure in a printed circuit board according to one embodiment of the present invention.

図４を参照すると、スタックビア５５ｃは、小さいビアを一列に連続に形成して構成されるので、微細な接続パッド５５ａ、５５ｂの形成に対応可能である。小さいビアが形成されている空間であれば、多くの層を貫通するスタックビアも容易に形成することができる。 Referring to FIG. 4, the stack via 55c is formed by continuously forming small vias in a row, so that it is possible to form minute connection pads 55a and 55b. A stacked via that penetrates many layers can be easily formed in a space where a small via is formed.

一方、第１回路層１０の他面には、ソルダーレジスト層６０を積層することができる。 Meanwhile, a solder resist layer 60 may be laminated on the other surface of the first circuit layer 10 .

第１回路層１０において一面にのみ第２回路層５０が形成される場合、非対称構造となり、反りが発生するおそれがある。ここで、第１回路層１０の他面に、すなわち第２回路層５０の反対側に第２回路層５０に対応するソルダーレジスト層６０を形成して反りを低減することができる。例えば、ソルダーレジスト層６０は、第２回路層５０に対応する熱膨脹係数または強度を有することができる。ソルダーレジスト層６０の材質または厚さを調整して第２回路層５０と類似の熱膨脹係数または強度を有するようにすることができる。しかし、第１回路層１０の両面に第２回路層５０が形成される場合は、ソルダーレジスト層６０は、両面にすべて形成されるか、省略することが可能である。 If the second circuit layer 50 is formed only on one surface of the first circuit layer 10, the structure will be asymmetrical and warping may occur. Here, a solder resist layer 60 corresponding to the second circuit layer 50 can be formed on the other surface of the first circuit layer 10, that is, on the opposite side of the second circuit layer 50 to reduce warpage. For example, the solder resist layer 60 may have a thermal expansion coefficient or strength corresponding to that of the second circuit layer 50 . The material or thickness of the solder resist layer 60 may be adjusted so that it has a thermal expansion coefficient or strength similar to that of the second circuit layer 50 . However, when the second circuit layer 50 is formed on both sides of the first circuit layer 10, the solder resist layer 60 may be formed on both sides or may be omitted.

図５から図８は、本発明の一実施例に係るプリント回路基板の製造方法を例示する図である。 5 to 8 are diagrams illustrating a method of manufacturing a printed circuit board according to one embodiment of the present invention.

図５を参照すると、キャリア上に第１回路層１０の中心回路層２０を形成することができる。 Referring to FIG. 5, the central circuit layer 20 of the first circuit layer 10 can be formed on the carrier.

キャリアとしてデタッチ（Ｄｅｔａｃｈ）コア基板を使用することができる。 A detach core substrate can be used as the carrier.

デタッチコア基板は、ガラスコア層１及び金属層２を含むことができる。また、シード層と分離（ｄｅｔａｃｈｍｅｎｔ）用接着層を含むこともできる。 A detached core substrate can include a glass core layer 1 and a metal layer 2 . It can also include a seed layer and a detachment adhesion layer.

ガラスコア層１は、ガラス材質が含まれた複合シート、ガラスシート等で形成されることができ、ガラスコア層１の表面に粗度を形成することができる。 The glass core layer 1 may be formed of a composite sheet containing a glass material, a glass sheet, or the like, and the surface of the glass core layer 1 may be roughened.

シード層は、ガラスコア層１に形成され、分離用接着層を媒介にした金属層２の接着力を高める役割をすることができる。分離用接着層は、金属層２をシード層上に接着させるためのものであって、コアが分離される分離境界層の役割をすることができる。金属層２は、分離用接着層を媒介にしてシード層上に付着されることができる。例えば、本発明の一つの例としてデタッチコア基板を用いて回路基板を製造する場合、工程中にガラスコア層１及びシード層を除去すると残る積層体に金属層２が残存することになる。このとき、積層体に残存する金属層２は、パターン加工されて回路パターンを形成するか、エッチングされて除去することができる。 The seed layer is formed on the glass core layer 1 and can serve to enhance the adhesion of the metal layer 2 through the separation adhesive layer. The separating adhesion layer is for adhering the metal layer 2 onto the seed layer, and can serve as a separating boundary layer where the cores are separated. A metal layer 2 can be deposited on the seed layer via a separating adhesive layer. For example, when manufacturing a circuit board using a detached core substrate as an example of the present invention, if the glass core layer 1 and the seed layer are removed during the process, the metal layer 2 will remain in the remaining laminate. At this time, the metal layer 2 remaining in the laminate can be patterned to form a circuit pattern or etched to be removed.

図６を参照すると、デタッチコア基板から中心回路層２０を分離する。そして、中心回路層２０を中にして一対の対向回路層３０、４０を互いに対向する構造となるように積層することができる。中心回路層２０の上には、また下から上へ一つの対向回路層３０を積層し、中心回路層２０の下には、上から下へ他の一つの対向回路層４０を積層することができる。 Referring to FIG. 6, the central circuit layer 20 is separated from the detached core substrate. Then, a pair of counter circuit layers 30 and 40 can be laminated so as to form a structure facing each other with the central circuit layer 20 in between. On top of the central circuit layer 20, one counter circuit layer 30 can be laminated from bottom to top, and under the central circuit layer 20, another counter circuit layer 40 can be laminated from top to bottom. can.

このとき、半硬化状態の熱硬化性樹脂で構成されたプリプレグ（ｐｒｅｐｒｅｇ）を順次積層し、プリプレグの間に回路パターン２５、３５、４５を形成して中心回路層２０と対向回路層３０、４０とを形成することができる。 At this time, prepregs made of a thermosetting resin in a semi-cured state are sequentially laminated, and circuit patterns 25, 35, 45 are formed between the prepregs to form the central circuit layer 20 and the opposing circuit layers 30, 40. and can be formed.

図７を参照すると、第１回路層１０の一面、すなわち、対向回路層３０、４０のうちの一つに第２回路層５０を積層することができる。このとき、感光性樹脂を順次積層し、パターニング工程により感光性樹脂の間に微細な回路パターン５５を形成することで、第２回路層５０を形成することができる。 Referring to FIG. 7, a second circuit layer 50 may be laminated on one side of the first circuit layer 10, ie, one of the opposing circuit layers 30 and 40. Referring to FIG. At this time, the second circuit layer 50 can be formed by sequentially laminating the photosensitive resin and forming a fine circuit pattern 55 between the photosensitive resins by a patterning process.

図８を参照すると、高密度の微細な回路パターン５５を備えた第２回路層５０の一面に電子素子５、６を実装することができる。 Referring to FIG. 8, the electronic elements 5 and 6 can be mounted on one surface of the second circuit layer 50 having a high-density fine circuit pattern 55 .

一方、図５から図８のプリント回路基板の製造方法は一つの例示に過ぎず、本発明のプリント回路基板の製造方法がこれに限定されることはない。 On the other hand, the printed circuit board manufacturing method of FIGS. 5 to 8 is merely an example, and the printed circuit board manufacturing method of the present invention is not limited thereto.

以上、本発明の一実施例について説明したが、当該技術分野で通常の知識を有する者であれば特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加等により本発明を様々に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。 An embodiment of the present invention has been described above. , deletions, additions, etc., can be modified and changed in various ways, and these are also included in the scope of rights of the present invention.

５、６、６' 電子素子
１０ 第１回路層
２０ 中心回路層
３０、４０ 対向回路層
５０ 第２回路層
５５ａ、５５ｂ 接続パッド
６０ ソルダーレジスト層 5, 6, 6' electronic element 10 first circuit layer 20 central circuit layer 30, 40 counter circuit layer 50 second circuit layer 55a, 55b connection pad 60 solder resist layer

Claims (10)

絶縁材、前記絶縁材に埋め込まれた回路層を含む中心回路層及び前記中心回路層の一面及び他面のそれぞれに積層されて前記絶縁材に埋め込まれた前記回路層のうち最外層の回路層と接する一対の対向回路層を備えた第１回路層と、
前記第１回路層の一面に積層された第２回路層と、を含み、
前記中心回路層の一面及び他面のそれぞれに配置された最外層の回路層は一面が前記絶縁材の一面または他面に露出し、側面及び他面が前記絶縁材によって覆われ、
前記第１回路層はコアレス構造を有し、
前記一対の対向回路層のそれぞれは、前記中心回路層に向かって狭まるテーパ状の回路パターンを有し、
前記第２回路層は、前記第１回路層よりも微細な回路パターンを備えたプリント回路基板。 an insulating material, a central circuit layer including a circuit layer embedded in the insulating material, and an outermost circuit layer among the circuit layers laminated on one surface and the other surface of the central circuit layer and embedded in the insulating material, respectively a first circuit layer comprising a pair of opposing circuit layers in contact with;
a second circuit layer laminated on one surface of the first circuit layer;
outermost circuit layers disposed on one surface and the other surface of the central circuit layer are exposed on one surface or the other surface of the insulating material and covered with the insulating material on the side surface and the other surface;
the first circuit layer has a coreless structure;
each of the pair of opposing circuit layers has a tapered circuit pattern that narrows toward the central circuit layer;
The second circuit layer is a printed circuit board having a finer circuit pattern than the first circuit layer. 前記一対の対向回路層は、同数の回路層を有する請求項１に記載のプリント回路基板。 2. The printed circuit board of claim 1, wherein said pair of opposing circuit layers have the same number of circuit layers. 前記第１回路層の他面に積層されたソルダーレジスト層をさらに含む請求項１または請求項２に記載のプリント回路基板。 3. The printed circuit board of claim 1, further comprising a solder resist layer laminated on the other surface of the first circuit layer. 前記ソルダーレジスト層は、
前記第２回路層に対応する熱膨脹係数または強度を有する請求項３に記載のプリント回路基板。 The solder resist layer is
4. The printed circuit board of claim 3, having a coefficient of thermal expansion or strength corresponding to the second circuit layer. 前記第１回路層の絶縁材は、熱硬化性樹脂で構成され、
前記第２回路層の絶縁材は、感光性樹脂で構成される請求項１から請求項４のいずれか１項に記載のプリント回路基板。 The insulating material of the first circuit layer is made of a thermosetting resin,
The printed circuit board according to any one of claims 1 to 4, wherein the insulating material of the second circuit layer is composed of a photosensitive resin. 前記第２回路層に複数の電子素子が搭載され、
前記第２回路層は、前記複数の電子素子に接続する複数の接続パッドをさらに含み、
前記電子素子の端領域に配置された前記接続パッドの少なくとも一部は、前記電子素子の中心領域の前記接続パッドよりも微細なピッチに形成される請求項１から請求項５のいずれか１項に記載のプリント回路基板。 A plurality of electronic elements are mounted on the second circuit layer,
the second circuit layer further comprising a plurality of connection pads that connect to the plurality of electronic elements;
6. The connection pads arranged in the end regions of the electronic element are formed at a finer pitch than the connection pads in the central region of the electronic element. A printed circuit board as described in . 前記端領域においての前記接続パッドのピッチは、５５μｍ以下である請求項６に記載のプリント回路基板。 7. The printed circuit board according to claim 6, wherein the pitch of said connection pads in said edge region is less than or equal to 55 [mu]m. 前記第２回路層に電子素子が搭載され、
前記第２回路層は、前記電子素子と前記第１回路層とを接続させる再配線回路パターンを備えた請求項１から請求項７のいずれか１項に記載のプリント回路基板。 An electronic element is mounted on the second circuit layer,
8. The printed circuit board according to claim 1, wherein the second circuit layer comprises a rewiring circuit pattern for connecting the electronic element and the first circuit layer. 前記第２回路層は、スタックビアを含む請求項１から請求項８のいずれか１項に記載のプリント回路基板。 9. The printed circuit board of any one of claims 1-8, wherein the second circuit layer comprises stacked vias. 前記第２回路層は、接続パッドをさらに含み、
前記接続パッドは、フィン形状の金属ポストを含む請求項１から請求項９のいずれか１項に記載のプリント回路基板。 the second circuit layer further includes connection pads;
10. The printed circuit board of any one of claims 1 to 9, wherein the connection pads comprise fin-shaped metal posts.
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* Cited by examiner, † Cited by third party
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JP2004134649A (en) 2002-10-11 2004-04-30 Seiko Epson Corp Circuit board, mounting structure of semiconductor device with bumps, electro-optical device, and electronic apparatus
JP2014204005A (en) 2013-04-05 2014-10-27 新光電気工業株式会社 Wiring board, semiconductor device, manufacturing method of wiring board
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