JP7272423B2 - 撮像素子および撮像装置 - Google Patents
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Description
本発明の第2の態様による撮像装置は、第1の態様による撮像素子と、前記第1出力部および前記第2出力部の少なくとも一方から出力される信号に基づいて画像データを生成する生成部と、を備える。
図1は、一実施の形態による撮像素子101を備えるデジタルカメラの構成例を模式的に示す図である。デジタルカメラは、交換レンズ110とカメラボディ100とから構成され、交換レンズ110がレンズ取り付け部105を介してカメラボディ100に装着される。
なお、デジタルカメラをレンズ交換式ではなく、レンズ一体式のカメラとして構成してもよい。
ボディ制御部102によって検出されたデフォーカス量は、レンズ制御部111へ送出される。レンズ制御部111は、受信したデフォーカス量に基づいてフォーカスレンズ113の駆動量を算出する。そして、算出した駆動量に基づいて不図示のモーター等を駆動することにより、フォーカスレンズ113を合焦位置へ移動させる。
図2は、撮像素子101の概要を説明する模式図である。撮像素子101は、CMOSイメージセンサによって構成される。撮像素子101は、画素エリア201と、垂直制御部202と、水平制御部203と、センサ出力部204と、センサ制御部205とを有する。なお、図2では、電源部や詳細回路は省略している。
なお、1つのブロックに複数の信号線210を設けてもよい。
なお、本実施の形態では、フォトダイオードと、フォトダイオードで生成された電荷に基づく信号を出力する出力部とを含めて「画素」と呼ぶ。出力部は、後述する各転送トランジスタ、フローティングディフュージョン(FD)領域、増幅トランジスタ、および選択トランジスタ、および信号を出力する信号線を含む例を説明するが、出力部の範囲は、必ずしも本例の通りでなくてもよい。
図3には4層の配線を例示したが、層数は適宜変更して構わない。配線層72の層間は、例えば不図示のビア(via)によって接続することができる。第2半導体基板80には、例えば、上記センサ出力部204等の各種回路が配置される。第2半導体基板80についても、多層に構成して構わない。
なお、本実施の形態ではベイヤー配列を例に説明するが、カラーフィルタ73をベイヤー配列以外の配列にしてもよい。
接合パッド75および複数の接合パッド76の数は、それぞれ上述したブロックの数と等しくすることができる。すなわち、1つのブロックに対応して一組の接合パッド75、接合パッド76が設けられる。
図5は、撮像素子101のブロックの構成を説明する回路図である。図5に示す例では、ブロック1つ当たり4つの領域A~領域Dを有する。領域Aに、4つの第1画素部30x-1~30x-4が配置される。領域Bに、4つの第1画素部30x-5~30x-8が配置される。領域Cに、4つの第1画素部30x-9~30x-12が配置される。領域Dに、4つの第1画素部30x-13~30x-16が配置される。
第1画素部30xの各部は、図5に示すように接続されている。図5において符号VDDは、電源電圧を示す。
転送トランジスタTxは、フォトダイオードPDで生成された電荷をFD領域へ転送する。転送トランジスタTxは、対応する制御信号φTxがHighレベルになるとオンして電荷を転送し、対応する制御信号φTxがLowレベルになるとオフする。
ブロックにおける信号線をこのように接続したので、ブロック内のいずれかの領域のフォトダイオードPDで生成された信号は、領域内の信号線60、領域間の信号線90、および、信号線210を介して出力される。
本実施の形態では、複数の領域に、それぞれ4つの画素が配置されている。図6の例では、構成301に含まれる64画素が16個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。
すなわち、赤(R)に対応する波長領域の光を透過するカラーフィルタ73を有する画素(R画素と称する)と、青(B)に対応する波長領域の光を透過するカラーフィルタ73を有する画素(B画素と称する)と、GR列上に位置して緑(G)に対応する波長領域の光を透過するカラーフィルタ73を有する画素(G画素と称する)と、GB列上に位置して緑(G)に対応する波長領域の光を透過するカラーフィルタ73を有する画素(G画素と称する)とによって、1つの領域が構成される。
そして、1つのブロックは、互いに離間して配置されている4つの領域により構成される。これにより、構成301は4つのブロックを有する。
なお、例えば、第2ブロックの領域24の画素を注目画素とする場合、構成301のx軸プラス方向側に位置する他の構成(不図示)に含まれる画素からの信号を用いればよい。
図9(a)~図9(b)は、構成301の出力信号線のうち領域間の信号線90の配線と領域内の信号線60の配線の一例を説明する模式図である。図9(a)は、第1ブロックの領域間の信号線90-1、第2ブロックの領域間の信号線90-2、第3および第4ブロックの領域内の信号線60の配線を例示する図である。第1ブロックの領域間の信号線90-1は、網掛けで示される。第2ブロックの領域間の信号線90-2は、ドットで示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)出力部とが接続されることを示す。
また、領域間の信号線90の配線は、各ブロックが有する4つの領域の領域内の信号線60を互いに接続する。
図9(a)、図9(b)の配線例によれば、上記配線を配線層72のうちの2層に納めることができる。換言すれば、領域内の信号線60と領域間の信号線90とが、配線層72で占有する層の数を少なくすることができる。配線の層数を少なくすることで、コスト抑制の効果を得ることができる。
図10(a)~図10(b)は、構成301における出力信号線の他の配線例を説明する模式図である。図10(a)は、第1ブロックの領域間の信号線90-1、第4ブロックの領域間の信号線、第3および第4ブロックの領域内の信号線60の配線を例示する図である。第1ブロックの領域間の信号線90-1は、網掛けで示される。第4ブロックの領域間の信号線は、横縞で示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)とが接続されることを示す。
図11(a)~図11(b)は、構成301における出力信号線の別の配線例を説明する模式図である。図11(a)は、第1ブロックの領域間の信号線90-1、第2ブロックの領域間の信号線90-2、第3ブロックの領域間の信号線90-3、および、第4ブロックの領域間の信号線90-4の配線のうちx軸方向の第1配線、第3配線と、第1ブロックから第4ブロックの領域内の信号線60の配線の一部とを例示する図である。第1ブロックの領域間の信号線90-1は、網掛けで示される。第2ブロックの領域間の信号線90-2は、ドットで示される。第3ブロックの領域間の信号線90-3は、縦縞で示される。第4ブロックの領域間の信号線90-4は、横縞で示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)とが接続されることを示す。
(1)撮像素子101は、第1領域としての領域11、第2領域としての領域12、および領域11と領域12との間にある第3領域としての領域21にそれぞれ設けられ、光を光電変換して電荷を生成する複数の第1画素部30xと、領域11に設けられる複数の第1画素部30xで生成された電荷に基づく信号と、領域12に設けられる複数の第1画素部30xで生成された電荷に基づく信号との少なくとも一方を出力する第1出力部(第1ブロックの領域内の信号線60、領域間の信号線90-1、信号線210)と、領域21に設けられる複数の第1画素部30xで生成された電荷に基づく信号を出力する第2出力部(第2ブロックの領域内の信号線60、領域間の信号線90-2、信号線210)とを備える。このように、領域11と領域12との間に領域21を配置したため、仮に、領域11または領域12が欠陥になった場合に、領域11、領域12における第1画素部30xから得られるべき信号を、領域11、領域12の間に位置する領域21における第1画素部30xから得られた信号を用いて生成する補間処理、補正処理を精度よく行うことができる。
(変形例1)
上述した実施の形態では、1つのブロックが4つの領域(16画素)を有する例を説明した。この代わりに、1つのブロックが9つの領域(36画素)を有する構成にしてもよい。
図12(a)、図12(b)は、変形例1によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア201(図2)の一部の構成302を示す。画素エリア201には、構成302が、例えばx軸方向(第1方向)およびy軸方向(第2方向)に繰り返し配置されている。
変形例1の場合も、画素エリア201を4画素ごとに区分けすることにより複数の領域に分ける。図12(a)、図12(b)の例では、構成302に含まれる144画素が36個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。そして、互いに離間して配置されている9つの領域により、1つのブロックを構成する。これにより、構成302は4つのブロックを有する。
図12(a)には、第1ブロックの領域間の信号線、第2ブロックの領域間の信号線、第3および第4ブロックの領域内の信号線の配線を例示する。第1ブロックの領域間の信号線は、網掛けで示される。第2ブロックの領域間の信号線は、ドットで示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)とが接続されることを示す。
また、領域間の信号線の配線は、各ブロックが有する9つの領域の領域内の信号線を互いに接続する。
図12(a)、図12(b)に例示するように、変形例1の場合にも上記配線を2層に納めることができる。そのため、第1ブロック~第4ブロックの配線を配線層72の異なる4つの層にそれぞれ形成する場合と比べて、配線層72における配線の層数を4から2へ減らしてコストを抑えることができる。
1つのブロックが64画素を有する構成にしてもよい。図13は、変形例2によるカラーフィルタの配置とブロックの関係性を例示する模式図であり、画素エリア201(図2)の一部の構成303を示す。画素エリア201には、構成303が、例えばx軸方向(第1方向)およびy軸方向(第2方向)に繰り返し配置されている。
変形例2の場合も、画素エリア201を4画素ごとに区分けすることにより複数の領域に分ける。図13の例では、構成303に含まれる256画素が64個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。そして、1つのブロックは、互いに離間して配置されている16個の領域により構成される。これにより、構成303は4つのブロックを有する。
図示を省略するが、変形例2における信号線の配線は、上記実施の形態の説明で参照した図9(a)、図9(b)、変形例1の説明で参照した図12(a)、図12(b)にならって配線することができる。すなわち、配線層72の1つの層において、第1ブロックの領域間の信号線、第2ブロックの領域間の信号線、第3および第4ブロックの領域内の信号線は、配線層72の1つの層に配線され、配線層72の他の層において、第3ブロックの領域間の信号線、第4ブロックの領域間の信号線、第1および第2ブロックの領域内の信号線は、配線層72の他の層に配線される。
ブロックが有する複数の領域の領域内の信号線を互いに接続する領域間の信号線を、x軸およびy軸に挟まれる方向に配線してもよい。図14は、変形例3によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア201(図2)の一部の構成304を示す。画素エリア201には、構成304が、例えばx軸方向およびy軸方向に繰り返し配置されている。
変形例3の場合も、画素エリア201を4画素ごとに区分けすることにより複数の領域に分ける。図14の例では、構成304に含まれる32画素が8個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。そして、1つのブロックは、互いに離間して配置されている4個の領域により構成される。これにより、構成304は2つのブロックを有する。
図14において、第1ブロックが有する16個の画素を網掛けで示す。また、第2ブロックが有する16個の画素をドットで示す。
図14には、第1ブロックの領域間の信号線、第2ブロックの領域間の信号線、第1および第2ブロックの領域内の信号線の配線を例示する。配線方向は、x軸とy軸に挟まれる方向である。例えば、x軸プラス方向およびy軸プラス方向に挟まれる方向を第1方向とすると、x軸プラス方向およびy軸マイナス方向に挟まれる方向は第2方向である。第1ブロックの領域間の信号線および領域内の信号線の配線は、網掛けで示される。第2ブロックの領域間の信号線および領域内の信号線の配線は、ドットで示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)とが接続されることを示す。
領域内の信号線の配線は、各領域を構成する4つの第1画素部30xの選択トランジスタSELの出力部(ドレイン)を互いに接続する。
また、領域間の信号線の配線は、各ブロックを構成する4つの領域の領域内の信号線を互いに接続する。
上述した変形例3では、1つのブロックが16画素を有する例を説明した。この代わりに、1つのブロックが36画素を有する構成にしてもよい。図15は、変形例4によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア201(図2)の一部の構成305を示す。画素エリア201には、構成305が、例えばx軸方向およびy軸方向に繰り返し配置されている。
変形例4の場合も、画素エリア201を4画素ごとに区分けすることにより複数の領域に分ける。図15の例では、構成305に含まれる72画素が18個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。そして、1つのブロックは、互いに離間して配置されている9個の領域により構成される。これにより、構成305は2つのブロックを有する。
図15において、第1ブロックが有する36個の画素を網掛けで示す。また、第2ブロックが有する36個の画素をドットで示す。
図15には、第1ブロックの領域間の信号線、第2ブロックの領域間の信号線、第1および第2ブロックの領域内の信号線の配線を例示する。配線方向は、x軸とy軸に挟まれる方向である。例えば、x軸プラス方向およびy軸プラス方向に挟まれる方向を第1方向とすると、x軸プラス方向およびy軸マイナス方向に挟まれる方向は第2方向である。第1ブロックの領域間の信号線および領域内の信号線の配線は、網掛けで示される。第2ブロックの領域間の信号線および領域内の信号線の配線は、ドットで示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)とが接続されることを示す。
領域配線は、各領域を構成する4つの第1画素部30xの選択トランジスタSELの出力部(ドレイン)を互いに接続する。
また、領域間の信号線の配線は、各ブロックを構成する9つの領域の領域内の信号線を互いに接続する。
出力信号線の配線を、配線層72の1つの層に納める他の例を説明する。図16は、変形例5によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア201(図2)の一部の構成306を示す。画素エリア201には、構成306が、例えばx軸方向(第1方向)およびy軸方向(第2方向)に繰り返し配置されている。
変形例5の場合も、画素エリア201を4画素ごとに区分けすることにより複数の領域に分ける。図16の例では、構成306に含まれる256画素が64個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。そして、互いに離間して配置されている9つの領域により、1つのブロックを構成する。
変形例5では、第1ブロックと第2ブロックとが互いにブロックのx軸方向に一部が重なり合う。また、第1ブロックと第3ブロックとが互いにブロックのy軸方向に一部で重なり合う。さらに、第2ブロックと第4ブロックとが互いにブロックのy軸方向に一部が重なり合う。さらにまた、第3ブロックと第4ブロックとが互いにブロックのx軸方向に一部が重なり合う。
このように、変形例5の場合は構成306に4つのブロックが収まるわけではなく、4つのブロックがx軸またはy軸方向に部分的に重なるように配置される。
図16には、第1ブロックの領域間の信号線、第2ブロックの領域間の信号線、第3ブロックの領域間の信号線、第4ブロックの領域間の信号線、第1~第4ブロックの領域内の信号線の配線を例示する。第1ブロックの領域間の信号線は、網掛けで示される。第2ブロックの領域間の信号線は、ドットで示される。第3ブロックの領域間の信号線は、縦縞で示される。第4ブロックの領域間の信号線は、横縞で示される。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)とが接続されることを示す。
また、領域間の信号線の配線は、各ブロックを構成する9つの領域の領域内の信号線を互いに接続する。
上述した実施の形態および変形例では、ブロックが有する領域が、1領域離間して配置される場合を例示した。この代わりに、ブロックが有する領域を、2領域以上離間して配置してもよい。
図17(a)は変形例6における第1ブロックを説明する図であり、第1ブロックは互いに2領域離して配置されている4つの領域11、14、29、32を有する。符号307で示す枠は、画素エリア201(図2)の一部として、例えば144画素(x軸方向12×y軸方向12)を含む構成307である。
図17(b)は変形例6における第2ブロックを説明する図であり、第2ブロックは互いに2領域離して配置されている4つの領域12、15、30、33を有する。
図17(a)~図17(i)に示すように、各ブロックを構成する領域は、2領域離して配置される。変形例6の場合も、画素エリア201を4画素ごとに区分けすることにより複数の領域に分ける。図17の例では、構成307に含まれる144画素が36個の領域に分けられている。1つの領域は、ベイヤー配列の4画素によって構成される。そして、互いに2領域おきに離間して配置されている4つの領域により、1つのブロックを構成する。これにより、構成307は図17(a)~図17(i)に示す9つのブロックを有する。
図18は、構成307における出力信号線の配線の一例を説明する模式図である。網掛けで示す配線は、第1ブロックから第9ブロックまでの領域間の信号線の配線のうちx軸方向(第1方向)の配線と、第1-7、9領域の領域内の信号線の配線の一部とを例示する図である。
ドットで示す配線は、第1ブロックから第9ブロックまでの領域間の信号線のうちy軸方向(第2方向)の配線と、上記以外の領域内の信号線の配線とを例示する図である。 例えば、配線層72の1つの層において網掛けで示す配線を行い、配線層72の他の層においてドットで示す配線を行う。二重丸は、上記配線と第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)との間、異なる層間の配線が接続されることを示す。
また、領域間の信号線の配線は、各ブロックを構成する4つの領域の領域内の信号線を、第1画素部30xにおける選択トランジスタSELの出力部(ドレイン)または二重丸で示す接続点を介して互いに接続する。
上述した実施の形態および変形例では、ブロックを構成する領域の数が、x軸方向にN個、y軸方向にN個配置される場合を例示した。この代わりに、ブロックを構成する領域の数が、x軸方向にN個、y軸方向にM個配置されるようにしてもよい。MとNの大小関係は、N<Mでも、N>Mでもよい。
上記の実施の形態および変形例では、出力信号線の配線を中心に説明したが、各ブロックを構成する複数の第1画素部30xの選択トランジスタSELのそれぞれに対し、制御信号φSEL-1~φSEL-Nを供給するための制御線も、上記配線層72に配線してよい。制御線を配線する層は、出力信号線を配線する層と分けてもよいし、制御線の一部を出力信号線と同じ層に配線してもよい。
図19の場合、構成301の第1および第2ブロックに対する制御線の配線として配線1-1~1-16を設け、構成301の第3および第4ブロックに対する制御線の配線として配線2-1~2-16を設ける。二重丸は、上記配線と第1画素部30x-1~30x-16の選択トランジスタSELの制御部(ゲート)とが接続されることを示す。
センサ制御部205はまた、領域11に含まれるR画素と、領域21に含まれるR画素とに、配線1-2を介して同じタイミングで制御信号φSEL-2(第1ブロック)、φSEL-2(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-2の制御線を共通にする。
センサ制御部205はまた、領域12に含まれるR画素と、領域22に含まれるR画素とに、配線1-4を介して同じタイミングで制御信号φSEL-4(第1ブロック)、φSEL-4(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-4の制御線を共通にする。
センサ制御部205はまた、領域11に含まれるRG列上のG画素と、領域21に含まれるRG列上のG画素とに、配線1-6を介して同じタイミングで制御信号φSEL-6(第1ブロック)、φSEL-6(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-6の制御線を共通にする。
センサ制御部205はまた、領域12に含まれるRG列上のG画素と、領域22に含まれるRG列上のG画素とに、配線1-8を介して同じタイミングで制御信号φSEL-8(第1ブロック)、φSEL-8(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-8の制御線を共通にする。
センサ制御部205はまた、領域13に含まれるR画素と、領域23に含まれるR画素とに、配線1-10を介して同じタイミングで制御信号φSEL-10(第1ブロック)、φSEL-10(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-10の制御線を共通にする。
センサ制御部205はまた、領域14に含まれるR画素と、領域24に含まれるR画素とに、配線1-12を介して同じタイミングで制御信号φSEL-12(第1ブロック)、φSEL-12(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-12の制御線を共通にする。
センサ制御部205はまた、領域13に含まれるRG列上のG画素と、領域23に含まれるRG列上のG画素とに、配線1-14を介して同じタイミングで制御信号φSEL-14(第1ブロック)、φSEL-14(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-14の制御線を共通にする。
センサ制御部205はまた、領域14に含まれるRG列上のG画素と、領域24に含まれるRG列上のG画素とに、配線1-16を介して同じタイミングで制御信号φSEL-16(第1ブロック)、φSEL-16(第2ブロック)を供給する。すなわち、第1および第2ブロックの制御信号φSEL-16の制御線を共通にする。
なお、ブロックが有する領域の数、すなわち画素の数を増やす場合は、画素の数に応じて制御線の数を増やせばよい。
各ブロックを構成する複数の第1画素部30xの転送トランジスタTxのそれぞれに対し、制御信号φTx-1~φTx-Nを供給するための制御線も、図19を参照して説明した制御信号φSEL-1~φSEL-Nを供給するための制御線と同様に、上記配線層72に配線してもよい。
また、制御信号φTx-1~φTx-Nを供給するための制御線も、ブロック間で共通にしてもよい。ブロック間の制御線を共通にすることにより、制御線を共通にしない場合と比べて、制御線の配線をシンプルにすることができる。
図6、図7を参照して説明した構成301の場合、図20に例示するようなマトリクス状に制御線を配線してもよい。図20の場合、構成301の第1-第4ブロックに対する制御信号φSEL-1~φSEL-Nの配線として、x軸方向の配線a1~a8およびy軸方向の配線b1~b8を設ける。各第1画素部30xには、2つの選択トランジスタSELが設けられているものとする。各第1画素部30xにおいて、一方の選択トランジスタSELの制御部(ゲート)に配線a1~a8のいずれかが接続され、他方の選択トランジスタSELの制御部(ゲート)に配線b1~b8のいずれかが接続される。
日本国特願2019-069144号(2019年3月29日出願)
Claims (14)
- 第1領域、第2領域、および前記第1領域と前記第2領域との間にある第3領域にそれぞれ設けられ、光を光電変換して電荷を生成する複数の光電変換部と、
前記第1領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号と、前記第2領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号との少なくとも一方を出力する第1出力部と、
前記第3領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号を出力する第2出力部と、
前記第1出力部から信号が出力され、第1方向に配線される第1配線と、前記第1方向と交差する第2方向に配線され、前記第1配線と異なる配線層に設けられる第2配線とを有する第1信号線と、
を備える撮像素子。 - 請求項1に記載の撮像素子において、
複数の前記光電変換部は、前記第1方向および前記第2方向に、前記第1領域、前記第2領域、および前記第3領域にそれぞれ設けられる撮像素子。 - 請求項2に記載の撮像素子において、
前記第2出力部から信号が出力され、前記第1方向および前記第2方向の少なくとも一方に配線される第2信号線を備える撮像素子。 - 請求項3に記載の撮像素子において、
前記第1信号線と前記第2信号線とは、異なる配線層に設けられる撮像素子。 - 請求項3に記載の撮像素子において、
前記第1信号線と前記第2信号線とは、同じ配線層に設けられ、交差しないよう配線される撮像素子。 - 請求項3から5のいずれか一項に記載の撮像素子において、
前記第2信号線は、前記第1方向に配線される第3配線と、前記第2方向に配線される第4配線と、を有し、
前記第1配線と前記第3配線とは、同じ配線層に設けられ、
前記第2配線と前記第4配線とは、同じ配線層に設けられる撮像素子。 - 請求項3から6のいずれか一項に記載の撮像素子において、
前記第1領域または前記第2領域に設けられる複数の前記光電変換部は、前記第1方向または前記第2方向に設けられる第1光電変換部と第2光電変換部とを有し、
前記第3領域に設けられる複数の前記光電変換部は、前記第1方向または前記第2方向に設けられる第3光電変換部と第4光電変換部とを有し、
前記第1出力部は、前記第1光電変換部で生成された電荷を第1蓄積部に転送する第1転送部と、前記第2光電変換部で生成された電荷を第2蓄積部に転送する第2転送部と、を有し、
前記第2出力部は、前記第3光電変換部で生成された電荷を第3蓄積部に転送する第3転送部と、前記第4光電変換部で生成された電荷を第4蓄積部に転送する第4転送部と、を有し、
前記第1方向または前記第2方向に配線され、前記第1転送部と前記第3転送部とを制御するための第1制御線と、
前記第1方向または前記第2方向に配線され、前記第2転送部と前記第4転送部とを制御するための第2制御線と、
を備える撮像素子。 - 請求項3から6のいずれか一項に記載の撮像素子において、
前記第1領域または前記第2領域に設けられる複数の前記光電変換部は、前記第1方向または前記第2方向に設けられる第1光電変換部と第2光電変換部とを有し、
前記第3領域に設けられる複数の前記光電変換部は、前記第1方向または前記第2方向に設けられる第3光電変換部と第4光電変換部とを有し、
前記第1出力部は、前記第1光電変換部で生成された電荷に基づく信号を前記第1信号線に出力するための第1スイッチと、前記第2光電変換部で生成された電荷に基づく信号を前記第1信号線に出力するための第2スイッチとを有し、
前記第2出力部は、前記第3光電変換部で生成された電荷に基づく信号を前記第2信号線に出力するための第3スイッチと、前記第4光電変換部で生成された電荷に基づく信号を前記第2信号線に出力するための第4スイッチと、を有し、
前記第1方向または前記第2方向に配線され、前記第1スイッチと前記第3スイッチとを制御するための第1制御線と、
前記第1方向または前記第2方向に配線され、前記第2スイッチと前記第4スイッチとを制御するための第2制御線と、
を備える撮像素子。 - 請求項1から8のいずれか一項に記載の撮像素子において、
前記第1領域、前記第2領域および前記第3領域と異なる、第4領域に設けられる複数の前記光電変換部を備え、
前記第2出力部は、前記第3領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号と、前記第4領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号との少なくとも一方を出力する撮像素子。 - 請求項1から9のいずれか一項に記載の撮像素子において、
複数の前記光電変換部は、第1波長の光を光電変換する光電変換部と、前記第1波長と異なる第2波長の光を光電変換する光電変換部とを有する撮像素子。 - 請求項1から10のいずれか一項に記載の撮像素子と、
前記第1出力部および前記第2出力部の少なくとも一方から出力される信号に基づいて画像データを生成する生成部と、を備える撮像装置。 - 請求項11に記載の撮像装置において、
前記生成部は、前記第2出力部から出力される信号に基づいて、前記第1出力部から出力される信号を補正して、前記画像データを生成する撮像装置。 - 請求項11または12に記載の撮像装置において、
前記生成部は、前記第1出力部から信号が出力されない場合、前記第2出力部から出力される信号に基づいて前記画像データを補正して、前記画像データを生成する撮像装置。 - 請求項13に記載の撮像装置において、
前記生成部は、前記第1出力部から信号が出力されない場合、前記画像データにおいて前記第1出力部から出力される信号に対応するデータを、前記第2出力部から出力される信号に基づいて生成する撮像装置。
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