JP7269942B2 - 複数ガード・タグ設定命令 - Google Patents
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Description
・ コードによって供給される配列の添え字が配列の正当な境界の外側にある、境界違反、
・ メモリ位置へのアクセスが、そのメモリ位置がすでに割当てを解除され又は解放されてしまった後に行われる、解放済みメモリ使用エラー、
・ 関数内で使用された変数(スタック上の値などの)に関連付けられたアドレスへのメモリ・アクセスがすでに関数から復帰した後に行われる、復帰後の使用、
・ 変数がそれらの宣言された範囲外でアクセスされる、範囲外使用エラー、及び
・ 変数に関連付けられたメモリ・アドレスが、変数が初期化されてしまう前にアクセスされる、初期化前使用エラー
を含み得る。
宛先アドレスに応答して、タグ保護されたメモリ・アクセス動作を実施するメモリ・アクセス回路であって、
宛先アドレスに関連付けられたアドレス・タグを、宛先アドレスによって識別された、アドレス指定された位置を含む1つ又は複数のメモリ位置のブロックに関連してメモリ・システムに記憶されたガード・タグと比較すること、及び
ガード・タグとアドレス・タグとの一致が検出されたかどうかの指示を生成することを含む、タグ保護されたメモリ・アクセス動作と、
少なくとも1つのメモリ・アクセスをトリガして、1つ又は複数のメモリ位置の少なくとも2つの連続したブロックに関連付けられたガード・タグを更新するようにメモリ・アクセス回路を制御するために複数ガード・タグ設定命令を復号する命令デコーダとを備える装置を提供する。
宛先アドレスに応答して、タグ保護されたメモリ・アクセス動作を実施するステップであって、タグ保護されたメモリ・アクセス動作が、
宛先アドレスに関連付けられたアドレス・タグを、宛先アドレスによって識別された、アドレス指定された位置を含む1つ又は複数のメモリ位置のブロックに関連してメモリ・システムに記憶されたガード・タグと比較するステップ、及び
ガード・タグとアドレス・タグとの一致が検出されたかどうかの指示を生成するステップとを含む、実施するステップと、
複数ガード・タグ設定命令の復号に応答して、1つ又は複数のメモリ位置の少なくとも2つの連続したブロックに関連付けられたガード・タグを更新するために少なくとも1つのメモリ・アクセスをトリガするステップとを含む、方法を提供する。
宛先アドレスに応答して、タグ保護されたメモリ・アクセス動作を実施するメモリ・アクセス・プログラム論理であって、タグ保護されたメモリ・アクセス動作が、
宛先アドレスに関連付けられたアドレス・タグを、宛先アドレスによって識別された、アドレス指定された位置を含む1つ又は複数のメモリ位置のブロックに関連してメモリ・システムに記憶されたガード・タグと比較するステップ、及び
ガード・タグとアドレス・タグとの一致が検出されたかどうかの指示を生成するステップを含む、メモリ・アクセス・プログラム論理と、
少なくとも1つのメモリ・アクセスをトリガして、1つ又は複数のメモリ位置の少なくとも2つの連続したブロックに関連付けられたガード・タグを更新するために目的プログラム・コードの複数ガード・タグ設定命令に応答するタグ設定プログラム論理とを含む、コンピュータ・プログラムを提供する。
X0=ベース・アドレス
X1=長さ
ループ:
SetTags[X0]!,X1
CBNZ X1,ループ;X1をゼロと比較し、そうでない場合は‘ループ’に分岐する
Claims (18)
- 装置であって、
宛先アドレスに応答して、タグ保護されたメモリ・アクセス動作を実施するメモリ・アクセス回路であって、前記タグ保護されたメモリ・アクセス動作が、
前記宛先アドレスに関連付けられたアドレス・タグを、前記宛先アドレスによって識別された、アドレス指定された位置を含む1つ又は複数のメモリ位置のブロックに関連してメモリ・システムに記憶されたガード・タグと比較すること、及び
前記ガード・タグと前記アドレス・タグとの一致が検出されたかどうかの指示を生成することを含む、メモリ・アクセス回路と、
少なくとも1つのメモリ・アクセスをトリガして、1つ又は複数のメモリ位置の少なくとも2つの連続したブロックに関連付けられた前記ガード・タグを更新するように前記メモリ・アクセス回路を制御するために複数ガード・タグ設定命令を復号する命令デコーダとを備える、装置。 - 前記タグ保護されたメモリ・アクセス動作が、前記ガード・タグと前記アドレス・タグとの一致が検出されたかどうかに応じて前記アドレス指定された位置へのメモリ・アクセスが許可されるかどうかを制御するステップを含む、請求項1に記載の装置。
- 前記タグ保護されたメモリ・アクセス動作が、前記ガード・タグと前記アドレス・タグとの一致が検出されたかどうかにかかわらず前記アドレス指定された位置へのメモリ・アクセスを実施するステップを含む、請求項1に記載の装置。
- 前記タグ保護されたメモリ・アクセス動作が、前記ガード・タグと前記アドレス・タグとの不一致が検出されたときに障害状態をシグナリングするステップを含む、請求項1から3までのいずれか一項に記載の装置。
- 前記タグ保護されたメモリ動作において、前記メモリ・アクセス回路が、前記宛先アドレスの1つ又は複数の選択されたビットの関数として前記アドレス・タグを決定するように構成される、請求項1から4までのいずれか一項に記載の装置。
- 前記タグ保護されたメモリ・アクセス動作において、前記メモリ・アクセス回路が、前記アドレス・タグから独立した前記アドレス指定された位置を選択するように構成される、請求項1から5までのいずれか一項に記載の装置。
- 長さレジスタを識別する前記複数ガード・タグ設定命令のレジスタ長指定バリアントに応答して、前記命令デコーダが、
前記長さレジスタに記憶された長さパラメータによって識別されるブロックの最大数以下の所与の数の連続したブロックに関連付けられた前記ガード・タグを更新するべく、前記メモリ・アクセス回路を、及び
前記長さレジスタに記憶された前記長さパラメータを前記所与の数に比例した量だけデクリメントするべく、処理回路を
制御するように構成される、請求項1から6までのいずれか一項に記載の装置。 - 即値パラメータを識別する前記複数ガード・タグ設定命令の即値長指定バリアントに応答して、前記命令デコーダが、前記即値パラメータによって指定された、いくつかの連続したブロックに関連付けられた前記ガード・タグを更新するべく前記メモリ・アクセス回路を制御するように構成される、請求項1から7までのいずれか一項に記載の装置。
- 前記複数ガード・タグ設定命令が、前記少なくとも2つの連続したブロックを識別するタグ更新宛先アドレスを指定する、請求項1から8のいずれか一項に記載の装置。
- 前記少なくとも2つの連続したブロックが、前記タグ更新宛先アドレスによって識別されたメモリ位置を含んだ前記ブロックと、1つ又は複数のメモリ位置の少なくとも1つの後続のブロックとを含む、請求項9に記載の装置。
- 前記複数ガード・タグ設定命令が、前記少なくとも2つの連続したブロックを識別するタグ更新宛先アドレスを決定するアドレス決定値を記憶するためのアドレス・レジスタを指定し、
前記複数ガード・タグ設定命令に応答して、前記命令デコーダが、前記ガード・タグが前記複数ガード・タグ設定命令に応答して更新されるメモリ位置のブロックの数に対応するオフセットだけ前記アドレス・レジスタに記憶された前記アドレス決定値をインクリメント又はデクリメントするべく処理回路を制御するように構成される、請求項9又は10に記載の装置。 - 前記複数ガード・タグ設定命令に応答して、前記命令デコーダが、メモリ・アクセスをトリガして、前記少なくとも2つの連続したブロックに関連付けられた前記ガード・タグを、前記タグ更新宛先アドレスの1つ又は複数の選択されたビットの関数として決定される、更新されたタグ値に更新するべく前記メモリ・アクセス回路を制御するように構成される、請求項9から11までのいずれか一項に記載の装置。
- 前記複数ガード・タグ設定命令に応答して、前記命令デコーダが、メモリ・アクセスをトリガして、前記少なくとも2つの連続したブロックに関連付けられた前記ガード・タグを、前記タグ更新宛先アドレスから独立した前記複数ガード・タグ設定命令によって指定されたタグ値レジスタに記憶された値の関数として決定される、更新されたタグ値に更新するべく前記メモリ・アクセス回路を制御するように構成される、請求項9に記載の装置。
- 前記複数ガード・タグ設定命令のデータ・クリアリング・バリアントに応答して、前記命令デコーダが、1つ又は複数のメモリ位置の前記少なくとも2つの連続したブロックに記憶されたデータ値を、前記少なくとも2つの連続したブロックの前の内容に無相関のクリアされた値に設定するためにメモリ・アクセスをトリガするべく前記メモリ・アクセス回路を制御するように構成される、請求項1から13のいずれか一項に記載の装置。
- 各クリアされた値が、
所定の値と、
ゼロと、
ランダム値と
のうちの1つを含む、請求項14に記載の装置。 - 方法であって、
宛先アドレスに応答して、タグ保護されたメモリ・アクセス動作を実施するステップであって、前記タグ保護されたメモリ・アクセス動作が、
前記宛先アドレスに関連付けられたアドレス・タグを、前記宛先アドレスによって識別された、アドレス指定された位置を含む1つ又は複数のメモリ位置のブロックに関連してメモリ・システムに記憶されたガード・タグと比較するステップ、及び
前記ガード・タグと前記アドレス・タグとの一致が検出されたかどうかの指示を生成するステップ、を含む、実施するステップと、
複数ガード・タグ設定命令の復号に応答して、1つ又は複数のメモリ位置の少なくとも2つの連続したブロックに関連付けられた前記ガード・タグを更新するために少なくとも1つのメモリ・アクセスをトリガするステップとを含む、方法。 - 目的プログラム・コードの命令を実行するための命令実行環境を提供するようにホスト・データ処理装置を制御するコンピュータ・プログラムであって、
宛先アドレスに応答して、タグ保護されたメモリ・アクセス動作を実施するメモリ・アクセス・プログラム論理であって、前記タグ保護されたメモリ・アクセス動作が、
前記宛先アドレスに関連付けられたアドレス・タグを、前記宛先アドレスによって識別された、アドレス指定された位置を含む1つ又は複数のメモリ位置のブロックに関連してメモリ・システムに記憶されたガード・タグと比較するステップ、及び
前記ガード・タグと前記アドレス・タグとの一致が検出されたかどうかの指示を生成するステップを含む、メモリ・アクセス・プログラム論理と、
少なくとも1つのメモリ・アクセスをトリガして、1つ又は複数のメモリ位置の少なくとも2つの連続したブロックに関連付けられた前記ガード・タグを更新するために前記目的プログラム・コードの複数ガード・タグ設定命令に応答するタグ設定プログラム論理とを含む、コンピュータ・プログラム。 - 請求項17に記載のコンピュータ・プログラムを記憶する記憶媒体。
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