JP7260807B2 - Nitride semiconductor light emitting device and manufacturing method thereof - Google Patents

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Description

本開示は、窒化物半導体発光素子およびその製造方法に関する。 TECHNICAL FIELD The present disclosure relates to nitride semiconductor light emitting devices and manufacturing methods thereof.

特許文献１には、ｎ型半導体層と、活性層を有する中間層と、ｐ型半導体層とを含み、複数の井戸層の間に障壁層が設けられた半導体発光素子が記載されている。 Patent Literature 1 describes a semiconductor light emitting device including an n-type semiconductor layer, an intermediate layer having an active layer, and a p-type semiconductor layer, with barrier layers provided between a plurality of well layers.

国際公開第２０１９／１０６９３１号WO2019/106931

上述の窒化物発光素子の発光効率において、発光効率の改善の余地がある。そこで、本開示は、発光効率の向上を図った窒化物半導体発光素子およびその製造方法を提供することを目的とする。 There is room for improvement in the luminous efficiency of the nitride light emitting device described above. Accordingly, an object of the present disclosure is to provide a nitride semiconductor light emitting device with improved luminous efficiency and a method for manufacturing the same.

以上の目的を達成するために、本開示に係る窒化物半導体発光素子は、
ｎ側窒化物半導体層と、ｐ側窒化物半導体層と、前記ｎ側窒化物半導体層と前記ｐ側窒化物半導体層との間に設けられた活性層と、を含む窒化物半導体発光素子であって、
前記活性層は、井戸層と障壁層とを含む複数の積層部を有し、
前記井戸層は、複数の第１井戸層と、複数の前記第１井戸層より前記ｐ側窒化物半導体層側に位置する複数の第２井戸層と、を含んでおり、
複数の前記障壁層のうち前記第１井戸層の間に位置する少なくとも１つの前記障壁層と、複数の前記障壁層のうち前記第２井戸層の間に位置する少なくとも１つの前記障壁層とは、ｎ型不純物を含む第１障壁層と、前記第１障壁層よりも低いｎ型不純物濃度のｎ型不純物を含み、前記第１障壁層より前記ｐ側窒化物半導体層側に位置する第２障壁層と、を含み、
前記第１井戸層の間に位置する前記第１障壁層のｎ型不純物濃度は、前記第２井戸層の間に位置する前記第１障壁層のｎ型不純物濃度よりも高く、
複数の前記障壁層のうち前記第１井戸層の間に位置する前記障壁層における前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度の差は、複数の前記障壁層のうち前記第２井戸層の間に位置する前記障壁層における前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度の差より大きくなっている。 In order to achieve the above objects, the nitride semiconductor light emitting device according to the present disclosure includes
A nitride semiconductor light emitting device including an n-side nitride semiconductor layer, a p-side nitride semiconductor layer, and an active layer provided between the n-side nitride semiconductor layer and the p-side nitride semiconductor layer There is
the active layer has a plurality of laminated portions including well layers and barrier layers;
the well layers include a plurality of first well layers and a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers,
At least one of the plurality of barrier layers positioned between the first well layers and at least one of the plurality of barrier layers positioned between the second well layers , a first barrier layer containing an n-type impurity; and a second barrier layer containing an n-type impurity having an n-type impurity concentration lower than that of the first barrier layer and located closer to the p-side nitride semiconductor layer than the first barrier layer. a barrier layer;
the n-type impurity concentration of the first barrier layers positioned between the first well layers is higher than the n-type impurity concentration of the first barrier layers positioned between the second well layers;
The difference between the n-type impurity concentration of the first barrier layer and the n-type impurity concentration of the second barrier layer in the barrier layers positioned between the first well layers among the plurality of barrier layers is equal to the plurality of barrier layers. The difference between the n-type impurity concentration of the first barrier layer and the n-type impurity concentration of the second barrier layer in the barrier layers located between the second well layers is larger than that of the barrier layers.

また、本開示に係る窒化物半導体発光素子の製造方法は、
ｎ側窒化物半導体層を形成する工程と、
前記ｎ側窒化物半導体層を形成する工程の後、井戸層と障壁層とを含む複数の積層部を有する活性層を形成する工程と、
前記活性層を形成する工程の後、ｐ側窒化物半導体層を形成する工程と、を有し、
前記活性層を形成する工程は、複数の前記障壁層を形成する工程と、複数の前記井戸層を形成する工程と、を含み、
複数の前記障壁層を形成する工程は、それぞれ、ｎ型不純物を含む第１障壁層を形成する工程と、前記第１障壁層よりも低いｎ型不純物濃度のｎ型不純物を含み前記第１障壁層より前記ｐ側窒化物半導体層側に位置する第２障壁層を形成する工程と、を有しており、
複数の前記井戸層を形成する工程は、複数の第１井戸層を形成する工程と、複数の前記第１井戸層より前記ｐ側窒化物半導体層側に位置する複数の第２井戸層を形成する工程と、を有しており、
複数の前記障壁層を形成する工程において、
前記第１井戸層の間に位置する前記第１障壁層のｎ型不純物濃度が、前記第２井戸層の間に位置する前記第１障壁層のｎ型不純物濃度よりも高くなるように形成し、
前記第１井戸層の間に位置する前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度との差が、前記第２井戸層の間に位置する前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度との差より大きくなるように形成する。 Further, the method for manufacturing a nitride semiconductor light emitting device according to the present disclosure includes:
forming an n-side nitride semiconductor layer;
After the step of forming the n-side nitride semiconductor layer, the step of forming an active layer having a plurality of stacked portions including well layers and barrier layers;
forming a p-side nitride semiconductor layer after the step of forming the active layer;
forming the active layer includes forming a plurality of the barrier layers; and forming a plurality of the well layers;
The step of forming a plurality of barrier layers includes forming a first barrier layer containing an n-type impurity, and forming the first barrier layer containing an n-type impurity having an n-type impurity concentration lower than that of the first barrier layer. forming a second barrier layer located closer to the p-side nitride semiconductor layer than the layer;
The step of forming a plurality of well layers includes forming a plurality of first well layers and forming a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers. and
In the step of forming a plurality of barrier layers,
The n-type impurity concentration of the first barrier layers positioned between the first well layers is higher than the n-type impurity concentration of the first barrier layers positioned between the second well layers. ,
The difference between the n-type impurity concentration of the first barrier layer located between the first well layers and the n-type impurity concentration of the second barrier layer is equal to the first barrier located between the second well layers. It is formed so as to be larger than the difference between the n-type impurity concentration of the layer and the n-type impurity concentration of the second barrier layer.

また、本開示に係る窒化物半導体発光素子の製造方法は、
ｎ側窒化物半導体層を形成する工程と、
前記ｎ側窒化物半導体層を形成する工程の後、井戸層と障壁層とを含む複数の積層部を有する活性層を形成する工程と、
前記活性層を形成する工程の後、ｐ側窒化物半導体層を形成する工程と、を有し、
前記活性層を形成する工程は、複数の前記障壁層を形成する工程と、複数の前記井戸層を形成する工程と、を含み、
複数の前記障壁層を形成する工程は、それぞれ、ｎ型不純物ガスを供給しながら第１障壁層を形成する工程と、前記第１障壁層の形成よりも少ない流量でｎ型不純物ガスを供給しながら前記第１障壁層より前記ｐ側窒化物半導体層側に位置する第２障壁層を形成する工程と、を有しており、
複数の前記井戸層を形成する工程は、複数の第１井戸層を形成する工程と、複数の前記第１井戸層より前記ｐ側窒化物半導体層側に位置する複数の第２井戸層を形成する工程と、を有しており、
複数の前記障壁層を形成する工程において、前記第１井戸層の間に位置する前記第１障壁層を形成するときのｎ型不純物ガスの流量を、前記第２井戸層の間に位置する前記第１障壁層を形成するときのｎ型不純物ガスの流量よりも多くする。 Further, the method for manufacturing a nitride semiconductor light emitting device according to the present disclosure includes:
forming an n-side nitride semiconductor layer;
After the step of forming the n-side nitride semiconductor layer, the step of forming an active layer having a plurality of stacked portions including well layers and barrier layers;
forming a p-side nitride semiconductor layer after the step of forming the active layer;
forming the active layer includes forming a plurality of the barrier layers; and forming a plurality of the well layers;
The step of forming a plurality of barrier layers includes respectively forming a first barrier layer while supplying an n-type impurity gas and supplying an n-type impurity gas at a flow rate lower than that for forming the first barrier layer. and forming a second barrier layer positioned closer to the p-side nitride semiconductor layer than the first barrier layer,
The step of forming a plurality of well layers includes forming a plurality of first well layers and forming a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers. and
In the step of forming a plurality of barrier layers, the flow rate of the n-type impurity gas when forming the first barrier layers positioned between the first well layers is adjusted to the The flow rate of the n-type impurity gas is made larger than that for forming the first barrier layer.

以上のように構成された本開示に係る窒化物半導体発光素子によれば、発光効率の向上を図ることができる。
また、本開示に係る窒化物半導体発光素子の製造方法によれば、発光効率の高い窒化物半導体発光素子を製造することができる。 According to the nitride semiconductor light emitting device according to the present disclosure configured as described above, it is possible to improve the luminous efficiency.
Further, according to the method for manufacturing a nitride semiconductor light emitting device according to the present disclosure, it is possible to manufacture a nitride semiconductor light emitting device with high luminous efficiency.

図１は、本開示に係る窒化物半導体発光素子の構成を示す断面図である。FIG. 1 is a cross-sectional view showing the configuration of a nitride semiconductor light emitting device according to the present disclosure. 図２は、本開示に係る第１実施形態の窒化物半導体発光素子の活性層の構成を示す模式図である。FIG. 2 is a schematic diagram showing the configuration of the active layer of the nitride semiconductor light emitting device of the first embodiment according to the present disclosure. 図３は、本開示に係る第２実施形態の窒化物半導体発光素子の活性層の構成を示す模式図である。FIG. 3 is a schematic diagram showing the configuration of the active layer of the nitride semiconductor light emitting device of the second embodiment according to the present disclosure. 図４は、本開示に係る窒化物半導体発光素子の製造工程を示す工程フロー図である。FIG. 4 is a process flow chart showing the manufacturing process of the nitride semiconductor light emitting device according to the present disclosure.

井戸層と障壁層とが交互に積層された多重量子井戸構造の活性層を含む半導体発光素子は、障壁層にｎ型不純物をドープすることにより、発光素子の抵抗を減らして順方向電圧を下げることができると考えられる。しかしながら、障壁層のｎ型不純物濃度が高くなると、ｐ側の半導体層から供給されるホールが活性層におけるｐ側の半導体層に近い井戸層において多く消費されやすくなってしまう。その結果、ホールが活性層における中央に近い井戸層に供給されにくくなるため、発光効率を高くしにくいという課題がある。 In a semiconductor light emitting device including an active layer having a multiple quantum well structure in which well layers and barrier layers are alternately stacked, the resistance of the light emitting device is reduced and the forward voltage is lowered by doping the barrier layers with n-type impurities. It is considered possible. However, when the n-type impurity concentration of the barrier layer increases, many holes supplied from the p-side semiconductor layer tend to be consumed in the well layer near the p-side semiconductor layer in the active layer. As a result, it becomes difficult for holes to be supplied to the well layer near the center of the active layer, which makes it difficult to increase the luminous efficiency.

本開示に係る発明は、上記知見に基づき鋭意検討した結果なされたものであり、障壁層のｎ型不純物濃度を調整して全体として発光効率を高めようとする発明である。 The invention according to the present disclosure has been made as a result of intensive studies based on the above findings, and is an invention that attempts to increase the overall luminous efficiency by adjusting the n-type impurity concentration of the barrier layer.

この機能を効果的に発揮させる具体的な活性層の構成として、井戸層と障壁等とを含む複数の積層部を有しており、井戸層は、ｎ側窒化物半導体層側に位置する複数の第１井戸層と、ｐ側窒化物半導体層側に位置する複数の第２井戸層と、を含み、複数の障壁層それぞれは、第１の障壁層と、第１の障壁層よりｐ側窒化物半導体層側に位置する第２障壁層とを含む構成としている。 As a specific configuration of the active layer for effectively exhibiting this function, it has a plurality of laminated portions including well layers and barriers. and a plurality of second well layers located on the p-side nitride semiconductor layer side, wherein each of the plurality of barrier layers is the first barrier layer and the p-side of the first barrier layer and a second barrier layer positioned on the nitride semiconductor layer side.

第１障壁層は、ｎ型不純物を含んでいる。この第１障壁層のｎ型不純物濃度について、第１井戸層の間に位置する第１障壁層のｎ型不純物濃度は、第２井戸層の間に位置する第１障壁層のｎ型不純物濃度よりも高くしている。また、第２障壁層は、第１障壁層よりも低いｎ型不純物を含んでいる。 The first barrier layer contains n-type impurities. Regarding the n-type impurity concentration of the first barrier layers, the n-type impurity concentration of the first barrier layers located between the first well layers is equal to the n-type impurity concentration of the first barrier layers located between the second well layers. higher than Also, the second barrier layer contains a lower n-type impurity than the first barrier layer.

これら第１障壁層と第２障壁層とのｎ型不純物濃度の関係について、第１井戸層の間に位置する第１障壁層のｎ型不純物濃度と第２障壁層のｎ型不純物濃度の差を、第２井戸層の間に位置する第１障壁層のｎ型不純物濃度と第２障壁層のｎ型不純物濃度の差より大きくなるように設定している。このようにｎ型不純物濃度を設定することにより、活性層の中央に近い井戸層にまでホールが供給されやすくすることができる。その結果、活性層の中央に近い井戸層においても効率よく電子とホールを再結合させることができるので、発光に寄与しやすい井戸層を増やすことができるため発光効率を改善することができる。また、半導体層の結晶性の悪化を抑制することができるため、発光効率を改善することができる。 Regarding the relationship between the n-type impurity concentrations of the first barrier layer and the second barrier layer, the difference between the n-type impurity concentration of the first barrier layer and the n-type impurity concentration of the second barrier layer located between the first well layers is is set to be larger than the difference between the n-type impurity concentration of the first barrier layer and the n-type impurity concentration of the second barrier layer located between the second well layers. By setting the n-type impurity concentration in this manner, holes can be easily supplied to the well layer near the center of the active layer. As a result, electrons and holes can be efficiently recombined even in the well layers near the center of the active layer, so that the number of well layers that are likely to contribute to light emission can be increased, so that the light emission efficiency can be improved. In addition, deterioration of the crystallinity of the semiconductor layer can be suppressed, so that luminous efficiency can be improved.

以下、より具体的な形態について詳細に説明する。なお、後述する本実施形態の窒化物半導体発光素子において、窒化物半導体としては、III－V族窒化物半導体（ＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１））が挙げられ、III族元素の一部にＢを用いてよく、V族元素のＮの一部をＰ、Ａｓ、Ｓｂで置換した混晶であってもよい。これらの窒化物半導体層は、例えば、有機金属気相成長法（ＭＯＣＶＤ）、ハイドライド気相成長法（ＨＶＰＥ）、分子線エピタキシャル成長法（ＭＢＥ）等により形成することができる。 More specific embodiments will be described in detail below. In the nitride semiconductor light-emitting device of this embodiment, which will be described later, the nitride semiconductor may be a group III-V nitride semiconductor (In X Al Y Ga 1-XY N (0≦X, 0≦Y, X+Y≦1 )), and B may be used as part of the group III elements, and a mixed crystal in which part of the N of the group V elements is substituted with P, As, or Sb may be used. These nitride semiconductor layers can be formed by, for example, metal organic chemical vapor deposition (MOCVD), hydride vapor phase epitaxy (HVPE), molecular beam epitaxy (MBE), and the like.

また、本実施形態の窒化物半導体発光素子として、活性層にＩｎを比較的多く含む井戸層を備えた発光ピーク波長が５００ｎｍ以上の窒化物半導体発光素子（例えば、ＩｎＧａＮで構成された井戸層のうち、Ｉｎの比率が２０．０～２８．０％程度である緑色に発光する発光素子）を例示して説明する。なお、発光ピーク波長は、上記波長に限定されるものではない。また、本明細書において、数字を用いてＡ～Ｂと記載するときは、数がＡである場合と数がＢである場合とを含むものとする。 Further, as the nitride semiconductor light-emitting device of the present embodiment, a nitride semiconductor light-emitting device having an emission peak wavelength of 500 nm or more, which includes a well layer containing a relatively large amount of In in the active layer (for example, a well layer made of InGaN). Among them, a light-emitting element emitting green light having an In ratio of about 20.0 to 28.0% will be described as an example. Note that the emission peak wavelength is not limited to the above wavelengths. In addition, in this specification, when A to B are described using numbers, the case where the number is A and the case where the number is B are included.

－窒化物半導体発光素子について－
＜＜第１実施形態＞＞
以下、図１および図２を参照しながら本開示に係る第１実施形態の窒化物半導体発光素子について説明する。本実施形態に係る窒化物半導体発光素子１００は、基板１と、基板１上に設けられたｎ側窒化物半導体層１０と、ｐ側窒化物半導体層２０と、ｎ側窒化物半導体層１０とｐ側窒化物半導体層２０との間に位置する活性層５と、を含む。ｎ側窒化物半導体層１０は、下地層２と、ｎ側コンタクト層３と、ｎ側超格子層４と、を含む。ｐ側窒化物半導体層２０は、ｐ型障壁層６と、ｐ側コンタクト層と、を含む。最初に本開示の窒化物半導体発光素子における活性層５について説明し、その後、基板１、ｎ側窒化物半導体層１０、およびｐ側窒化物半導体層２０の順に詳述する。 - Nitride semiconductor light-emitting device -
<<First Embodiment>>
A nitride semiconductor light emitting device according to a first embodiment of the present disclosure will be described below with reference to FIGS. 1 and 2. FIG. A nitride semiconductor light emitting device 100 according to this embodiment includes a substrate 1, an n-side nitride semiconductor layer 10 provided on the substrate 1, a p-side nitride semiconductor layer 20, and an n-side nitride semiconductor layer 10. and an active layer 5 located between the p-side nitride semiconductor layer 20 and the active layer 5 . The n-side nitride semiconductor layer 10 includes an underlying layer 2 , an n-side contact layer 3 and an n-side superlattice layer 4 . The p-side nitride semiconductor layer 20 includes a p-type barrier layer 6 and a p-side contact layer. First, the active layer 5 in the nitride semiconductor light emitting device of the present disclosure will be described, and then the substrate 1, the n-side nitride semiconductor layer 10, and the p-side nitride semiconductor layer 20 will be described in detail in this order.

（活性層５）
活性層５は、井戸層と障壁層とを含む複数の積層部５ｂｗを含んでいる。図２の形態では、障壁層に井戸層が積層された積層部５ｂｗを４つ備えた積層構造を例示している。 (Active layer 5)
The active layer 5 includes a plurality of laminated portions 5bw including well layers and barrier layers. The embodiment of FIG. 2 illustrates a laminated structure including four laminated portions 5bw in which well layers are laminated on barrier layers.

井戸層は、一例として、Ｉｎを含む窒化物半導体を用いてよく、Ｉｎ組成比を適宜設定することにより、青～緑色の発光が可能である。例えば、ＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）を用いた場合、Ｉｎ組成比ｘを所望量とすることにより、窒化物半導体発光素子の発光ピーク波長が４３０ｎｍ～５７０ｎｍの範囲、例えば、緑色に発光させるため５００ｎｍ～５７０ｎｍの範囲とすることができる。 As an example, the well layer may use a nitride semiconductor containing In, and blue to green light emission is possible by appropriately setting the In composition ratio. For example, when In x Al Y Ga 1-XY N (0≦X, 0≦Y, X+Y≦1) is used, the emission peak wavelength of the nitride semiconductor light emitting device can be adjusted by setting the In composition ratio x to a desired amount. may range from 430 nm to 570 nm, eg, from 500 nm to 570 nm for green emission.

活性層５における井戸層（図２参照）は、ｎ側窒化物半導体層１０側に位置する複数の第１井戸層５ｗ１（図示例では２つ）と、複数の第１井戸層５ｗ１よりｐ側窒化物半導体層２０側に位置する複数の第２井戸層５ｗ２（図示例では２つ）と、を含んでいる。なお、第１井戸層５ｗ１および第２井戸層５ｗ２に対してＩｎＧａＮの分解を抑制するため、各井戸層の上に中間層５ｃを積層してよい。 The well layers in the active layer 5 (see FIG. 2) include a plurality of first well layers 5w1 (two in the illustrated example) located on the n-side nitride semiconductor layer 10 side, and a plurality of first well layers 5w1 located on the p-side of the first well layers 5w1. and a plurality of second well layers 5w2 (two in the illustrated example) located on the nitride semiconductor layer 20 side. In order to suppress decomposition of InGaN in the first well layer 5w1 and the second well layer 5w2, an intermediate layer 5c may be laminated on each well layer.

第１井戸層５ｗ１は、第１井戸層５ｗ１よりもｐ側窒化物半導体層２０側の井戸層と比較して発光への寄与が抑えられた層であってよい。第１井戸層５ｗ１の膜厚は、例えば、０．５～４．０ｎｍの範囲、好ましくは、１．０～２．５ｎｍの範囲、より好ましくは、１．２～１．９ｎｍの範囲で設定される。図２に示される形態では、１．６ｎｍとしている。 The first well layer 5w1 may be a layer that contributes less to light emission than the well layers closer to the p-side nitride semiconductor layer 20 than the first well layer 5w1. The film thickness of the first well layer 5w1 is set, for example, in the range of 0.5 to 4.0 nm, preferably in the range of 1.0 to 2.5 nm, more preferably in the range of 1.2 to 1.9 nm. be done. In the form shown in FIG. 2, it is 1.6 nm.

第２井戸層５ｗ２は、第１井戸層５ｗ１を介して供給される電子とｐ側窒化物半導体層２０から供給されるホールとを効率よく再結合させて高い出力で発光させる層である。第２井戸層５ｗ２は、第１井戸層５ｗ１よりも厚くしてよい。第２井戸層５ｗ２を第１井戸層５ｗ１よりも厚くすることで、発光に寄与しやすい第２井戸層において多くの電子とホールを再結合させることができる。第２井戸層５ｗ２の膜厚は、例えば、１．５～５．５ｎｍの範囲、好ましくは、２．０～４．０ｎｍの範囲、より好ましくは、２．５～３．２ｎｍの範囲で設定される。図２に示される形態では、３．０ｎｍとしている。 The second well layer 5w2 is a layer that efficiently recombines electrons supplied through the first well layer 5w1 and holes supplied from the p-side nitride semiconductor layer 20 to emit light with high output. The second well layer 5w2 may be thicker than the first well layer 5w1. By making the second well layer 5w2 thicker than the first well layer 5w1, many electrons and holes can be recombined in the second well layer, which tends to contribute to light emission. The film thickness of the second well layer 5w2 is set, for example, in the range of 1.5 to 5.5 nm, preferably in the range of 2.0 to 4.0 nm, more preferably in the range of 2.5 to 3.2 nm. be done. In the form shown in FIG. 2, it is 3.0 nm.

活性層５における障壁層は、井戸層にキャリアを閉じ込めるような材料によって構成され、例えば、井戸層よりもバンドギャップの広いＧａＮ、ＩｎＧａＮまたはＡｌＧａＮ等により構成されてよい。障壁層は、井戸層に挟まれるようにして位置し、ｎ側窒化物半導体層１０側に位置する第１障壁層５ｂ１と、第１障壁層５ｂ１よりｐ側窒化物半導体層２０側に位置する第２障壁層５ｂ２とを含む構成としている。 The barrier layer in the active layer 5 is made of a material that confines carriers in the well layer, and may be made of GaN, InGaN, AlGaN, or the like, which has a wider bandgap than the well layer. The barrier layers are sandwiched between the well layers, the first barrier layer 5b1 located on the n-side nitride semiconductor layer 10 side and the p-side nitride semiconductor layer 20 side of the first barrier layer 5b1. The structure includes the second barrier layer 5b2.

第１障壁層５ｂ１は、ｎ型不純物を含んでいる。第１障壁層５ｂ１が、ｎ型不純物を含んでいることにより、発光素子の順方向電圧を下げることができる。ｎ型不純物は、例えば、ＳｉまたはＧｅを含んでいてよく、本実施形態では、Ｓｉとしている。この第１障壁層５ｂ１のｎ型不純物濃度について、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度は、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度よりも高くしている。第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度は、例えば、１．０×１０１７～１．０×１０１９／ｃｍ３の範囲、好ましくは、３．０×１０１７～５．０×１０１８／ｃｍ３の範囲、より好ましくは、５．０×１０１７～２．０×１０１８／ｃｍ３の範囲に設定されてよく、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度は、例えば、１．０×１０１７～１．０×１０１９／ｃｍ３の範囲、好ましくは、３．０×１０１７～５．０×１０１８／ｃｍ３の範囲、より好ましくは、４．０×１０１７～１．０×１０１８／ｃｍ３の範囲に設定されてよい。一例として示す図２の形態では、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度は、１．３×１０１８／ｃｍ３であり、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度は、８．８×１０１７／ｃｍ３である。 The first barrier layer 5b1 contains n-type impurities. Since the first barrier layer 5b1 contains n-type impurities, the forward voltage of the light emitting element can be lowered. The n-type impurity may contain, for example, Si or Ge, and is Si in this embodiment. Regarding the n-type impurity concentration of the first barrier layers 5b1, the n-type impurity concentration of the first barrier layers 5b1 located between the first well layers 5w1 is equal to that of the first barrier layers 5b1 located between the second well layers 5w2. is higher than the n-type impurity concentration of The n-type impurity concentration of the first barrier layers 5b1 located between the first well layers 5w1 is, for example, in the range of 1.0×10 17 to 1.0×10 19 /cm 3 , preferably 3.0×10 17 to 1.0×10 19 /cm 3 . It may be set in the range of 10 17 to 5.0×10 18 /cm 3 , more preferably in the range of 5.0× 10 17 to 2.0×10 18 /cm 3 . The n-type impurity concentration of the first barrier layer 5b1 located at 1.0×10 17 to 1.0×10 19 /cm 3 , preferably 3.0×10 17 to 5.0×10 17 /cm 3 . It may be set in the range of 10 18 /cm 3 , more preferably in the range of 4.0×10 17 to 1.0×10 18 /cm 3 . In the form of FIG. 2 shown as an example, the n-type impurity concentration of the first barrier layers 5b1 located between the first well layers 5w1 is 1.3×10 18 /cm 3 , and between the second well layers 5w2. The n-type impurity concentration of the first barrier layer 5b1 located at 1 is 8.8×10 17 /cm 3 .

さらに、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１の膜厚は、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚よりも厚くしてよい。第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１の膜厚を第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚よりも厚くすることで、発光に寄与しやすい第２井戸層５ｗ２および活性層の中央に近い井戸層にホールが供給されやすくすることができる。第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１の膜厚は、例えば、５～３０ｎｍの範囲、好ましくは、１０～２５ｎｍの範囲、より好ましくは、１４～１８ｎｍの範囲に設定されてよく、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚は、例えば、５～３０ｎｍの範囲、好ましくは、６～１６ｎｍの範囲、より好ましくは、８～１１ｎｍの範囲に設定されてよい。一例として示す図２の形態では、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１の膜厚は、１５．８ｎｍであり、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚は、９．５ｎｍである。 Furthermore, the film thickness of the first barrier layers 5b1 located between the first well layers 5w1 may be made thicker than the film thickness of the first barrier layers 5b1 located between the second well layers 5w2. By making the film thickness of the first barrier layers 5b1 located between the first well layers 5w1 thicker than the film thickness of the first barrier layers 5b1 located between the second well layers 5w2, the first barrier layers 5b1 that are located between the first well layers 5w1 and are located between the second well layers 5w2 are more likely to contribute to light emission. Holes can be easily supplied to the second well layer 5w2 and the well layer near the center of the active layer. The film thickness of the first barrier layer 5b1 located between the first well layers 5w1 is set, for example, in the range of 5 to 30 nm, preferably in the range of 10 to 25 nm, more preferably in the range of 14 to 18 nm. The film thickness of the first barrier layer 5b1 positioned between the second well layers 5w2 is often set in the range of 5 to 30 nm, preferably in the range of 6 to 16 nm, and more preferably in the range of 8 to 11 nm. may be In the form of FIG. 2 shown as an example, the thickness of the first barrier layers 5b1 located between the first well layers 5w1 is 15.8 nm, and the thickness of the first barrier layers 5b1 located between the second well layers 5w2 is 15.8 nm. is 9.5 nm.

第２障壁層５ｂ２は、第１障壁層５ｂ１よりも低いｎ型不純物濃度のｎ型不純物を含んでいる。また、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２は、アンドープの半導体層とすることで、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２及びそれ以降に形成する半導体層の結晶性の悪化を抑制することができる。一方で、第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２のｎ型不純物濃度は、例えば、１．０×１０１７～１．０×１０１９／ｃｍ３の範囲、好ましくは、２．０×１０１７～１．０×１０１８／ｃｍ３の範囲、より好ましくは、３．０×１０１７～８．０×１０１７／ｃｍ３の範囲に設定されてよい。一例として示す図２の形態では、第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２のｎ型不純物濃度は、６．３×１０１７／ｃｍ３である。なお、アンドープの半導体層とは、半導体層を形成する際にｎ型不純物ガスを供給せずに形成された半導体層であることを意味する。従って、半導体層の形成する際にｎ型不純物ガスを供給せずとも反応炉内の雰囲気中に存在するｎ型不純物が混入した半導体層についてもアンドープの半導体層を意味する。例えば、アンドープの半導体層とはｎ型不純物の濃度が１．７×１０１７／ｃｍ３以下である。 The second barrier layer 5b2 contains n-type impurities with an n-type impurity concentration lower than that of the first barrier layer 5b1. Further, the second barrier layers 5b2 located between the first well layers 5w1 are made of undoped semiconductor layers, so that the second barrier layers 5b2 located between the first well layers 5w1 and the semiconductors formed thereafter are formed. Deterioration of the crystallinity of the layer can be suppressed. On the other hand, the n-type impurity concentration of the second barrier layers 5b2 located between the second well layers 5w2 is, for example, in the range of 1.0×10 17 to 1.0×10 19 /cm 3 , preferably 2 It may be set in the range of 0.0×10 17 to 1.0×10 18 /cm 3 , more preferably in the range of 3.0×10 17 to 8.0×10 17 /cm 3 . In the form of FIG. 2 shown as an example, the n-type impurity concentration of the second barrier layers 5b2 located between the second well layers 5w2 is 6.3×10 17 /cm 3 . Note that an undoped semiconductor layer means a semiconductor layer formed without supplying an n-type impurity gas when forming the semiconductor layer. Therefore, even if the n-type impurity gas is not supplied when the semiconductor layer is formed, the semiconductor layer mixed with the n-type impurity present in the atmosphere in the reaction furnace also means an undoped semiconductor layer. For example, an undoped semiconductor layer has an n-type impurity concentration of 1.7×10 17 /cm 3 or less.

さらに、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２の膜厚は、例えば、０．５～５．０ｎｍの範囲、好ましくは、０．５～１．５ｎｍの範囲、より好ましくは、０．５～０．８ｎｍの範囲に設定されてよく、第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２の膜厚は、例えば、０．５～５．０ｎｍの範囲、好ましくは、０．５～１．５ｎｍの範囲、より好ましくは、０．５～０．８ｎｍの範囲に設定されてよい。一例として示す図２の形態では、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２の膜厚および第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２の膜厚は、ともに、０．６ｎｍである。なお、膜厚についてこの例に限定されるものではなく、互いに異なる膜厚としてよい。 Furthermore, the film thickness of the second barrier layer 5b2 located between the first well layers 5w1 is, for example, in the range of 0.5 to 5.0 nm, preferably in the range of 0.5 to 1.5 nm, more preferably , 0.5 to 0.8 nm, and the film thickness of the second barrier layer 5b2 located between the second well layers 5w2 is, for example, in the range of 0.5 to 5.0 nm, preferably , in the range of 0.5 to 1.5 nm, more preferably in the range of 0.5 to 0.8 nm. In the embodiment shown in FIG. 2 as an example, the film thickness of the second barrier layers 5b2 located between the first well layers 5w1 and the film thickness of the second barrier layers 5b2 located between the second well layers 5w2 are both 0.6 nm. Note that the film thickness is not limited to this example, and different film thicknesses may be used.

このような、第１障壁層５ｂ１と第２障壁層５ｂ２とのｎ型不純物濃度の関係について、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差を、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差より大きくなるように設定している。一例として示す図２の形態では、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差は、１．３×１０１８／ｃｍ３（第１障壁層：１．３×１０１８／ｃｍ３、第２障壁層：アンドープ半導体層）であり、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差は、２．５×１０１７／ｃｍ３（第１障壁層：８．８×１０１７／ｃｍ３、第２障壁層：６．３×１０１７／ｃｍ３）である。 Regarding such a relationship between the n-type impurity concentration of the first barrier layer 5b1 and the second barrier layer 5b2, the n-type impurity concentration of the first barrier layer 5b1 located between the first well layers 5w1 and the second barrier layer The difference in n-type impurity concentration of 5b2 is set to be larger than the difference in n-type impurity concentration between the first barrier layer 5b1 and the second barrier layer 5b2 located between the second well layers 5w2. ing. In the embodiment shown in FIG. 2 as an example, the difference between the n-type impurity concentration of the first barrier layer 5b1 and the n-type impurity concentration of the second barrier layer 5b2 located between the first well layers 5w1 is 1.3×10 18 . /cm 3 (first barrier layer: 1.3×10 18 /cm 3 , second barrier layer: undoped semiconductor layer) and the n-type impurity of the first barrier layer 5b1 located between the second well layers 5w2. The difference between the concentration and the n-type impurity concentration of the second barrier layer 5b2 is 2.5×10 17 /cm 3 (first barrier layer: 8.8×10 17 /cm 3 , second barrier layer: 6.3×10 17 /cm 3 ). 10 17 /cm 3 ).

ここで、上述のｎ型不純物濃度に設定する理由について、活性層における価電子帯のバンドを考慮しながら説明する。障壁層として、アンドープの半導体層である障壁層を含む構成の価電子帯のバンドにおいて、井戸層のエネルギー準位と障壁層のエネルギー準位の差が大きいため、ホールが障壁層を越えることが難しい。その結果、活性層における中央に近い井戸層においてホールが供給されにくくなる。 Here, the reason for setting the above n-type impurity concentration will be described while considering the valence band in the active layer. In the valence band of the structure including the barrier layer which is an undoped semiconductor layer as the barrier layer, the difference between the energy level of the well layer and the energy level of the barrier layer is large, so that holes can cross the barrier layer. difficult. As a result, holes are less likely to be supplied to the well layer near the center of the active layer.

一方で、第２井戸層５ｗ２の間に位置する障壁層として、ｎ型不純物を含む第１障壁層５ｂ１および第１障壁層５ｂ１よりも低いｎ型不純物を含む第２障壁層５ｂ２を含む構成の価電子帯のバンドは、井戸層と障壁層との隣接位置でエネルギー準位が下がり、井戸層のエネルギー準位と障壁層のエネルギー準位の差を、障壁層がアンドープの半導体層である場合と比較して小さくすることができる。その結果、ホールが障壁層を越えやすくなるため、活性層における中央に近い井戸層においても電子が供給されやすくなり、発光効率を向上させることができる。さらに、第１井戸層５ｗ１の間に位置する障壁層においては、第２障壁層５ｂ２にドープするｎ型不純物の量を、アンドープにする、もしくは、第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２よりも少なくすることで、ｎ型不純物が半導体層にドープされることによる半導体層の結晶性の悪化を抑制している。その結果、第１井戸層の間に位置する第１障壁層のｎ型不純物濃度と第２障壁層のｎ型不純物濃度の差が、第２井戸層の間に位置する第１障壁層のｎ型不純物濃度と第２障壁層のｎ型不純物濃度の差より大きくなる。 On the other hand, the structure including first barrier layer 5b1 containing n-type impurities and second barrier layer 5b2 containing lower n-type impurities than first barrier layers 5b1 as barrier layers located between second well layers 5w2. In the valence band, the energy level is lowered at the position adjacent to the well layer and the barrier layer, and the difference between the energy level of the well layer and the barrier layer is can be reduced compared to As a result, holes are more likely to pass over the barrier layer, so that electrons are more likely to be supplied even to the well layer near the center of the active layer, and the luminous efficiency can be improved. Furthermore, in the barrier layers positioned between the first well layers 5w1, the amount of the n-type impurity with which the second barrier layers 5b2 are doped is undoped, or the second barrier layers 5w2 positioned between the second well layers 5w2 are undoped. By making it smaller than the barrier layer 5b2, deterioration of crystallinity of the semiconductor layer due to doping of the semiconductor layer with n-type impurities is suppressed. As a result, the difference between the n-type impurity concentration of the first barrier layer located between the first well layers and the n-type impurity concentration of the second barrier layer becomes the n-type impurity concentration of the first barrier layer located between the second well layers. It is larger than the difference between the type impurity concentration and the n-type impurity concentration of the second barrier layer.

次に、本開示の窒化物半導体発光素子における活性層５以外の構成について説明する。 Next, configurations other than the active layer 5 in the nitride semiconductor light emitting device of the present disclosure will be described.

（アンドープ半導体層５ｕ）
ｐ側窒化物半導体層２０と該ｐ側窒化物半導体層２０に最も近い第２井戸層５ｗ２との間には、アンドープ半導体層５ｕが設けられていてよい。アンドープ半導体層５ｕが設けられることにより、ｐ側窒化物半導体層２０からｐ型不純物が活性層５に拡散することを防止することができ、発光素子の信頼性の悪化を抑制することができる。アンドープ半導体層５ｕの材料は、適切にｐ型不純物の拡散が抑えられる材料であればよく、層形成の容易性の観点から、第１障壁層および第２障壁層と同じ材料（ＧａＮ、ＩｎＧａＮまたはＡｌＧａＮ等）を用いてよい。なお、異なる材料であってもよい。アンドープ半導体層５ｕの膜厚は、例えば、０．５～１５ｎｍの範囲、好ましくは、２～１０ｎｍの範囲、より好ましくは、４～６ｎｍの範囲に設定されてよい。 (Undoped semiconductor layer 5u)
An undoped semiconductor layer 5 u may be provided between the p-side nitride semiconductor layer 20 and the second well layer 5 w 2 closest to the p-side nitride semiconductor layer 20 . By providing the undoped semiconductor layer 5u, it is possible to prevent p-type impurities from diffusing from the p-side nitride semiconductor layer 20 into the active layer 5, thereby suppressing deterioration in reliability of the light emitting device. The undoped semiconductor layer 5u may be made of any material as long as the diffusion of p-type impurities can be suppressed appropriately. AlGaN, etc.) may be used. Note that different materials may be used. The film thickness of the undoped semiconductor layer 5u may be set, for example, in the range of 0.5-15 nm, preferably in the range of 2-10 nm, more preferably in the range of 4-6 nm.

（基板１）
基板１（図１参照）は、例えば、Ｃ面、Ｒ面、及びＡ面のいずれかを主面とするサファイアやスピネル（ＭｇＡ１2Ｏ4）のような絶縁性基板を用いることができる。中でも、窒化物半導体発光素子１００に窒化物半導体を用いる場合、Ｃ面を主面とするサファイア基板を用いることが好ましい。また、基板１として、ＳｉＣ（６Ｈ、４Ｈ、３Ｃを含む）、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉなどを用いても良い。基板１は、最終的に備えなくてもよい。 (Substrate 1)
For the substrate 1 (see FIG. 1), for example, an insulating substrate such as sapphire or spinel (MgAl 2 O 4 ) having any one of the C-plane, R-plane and A-plane as the main surface can be used. Among them, when a nitride semiconductor is used for the nitride semiconductor light-emitting device 100, it is preferable to use a sapphire substrate having a C-plane as a main surface. Moreover, as the substrate 1, SiC (including 6H, 4H, and 3C), ZnS, ZnO, GaAs, Si, or the like may be used. The substrate 1 does not have to be finally provided.

（ｎ側窒化物半導体層１０）
図１に示すように、ｎ側窒化物半導体層１０は、基板１側から順に、下地層２と、ｎ側コンタクト層３と、ｎ側超格子層４と、を含んでいる。ｎ側窒化物半導体層１０は、ｎ型不純物を含む少なくとも１つのｎ型半導体層を含んでいる。ｎ型不純物には、例えば、ＳｉやＧｅなどを用いることができる。 (n-side nitride semiconductor layer 10)
As shown in FIG. 1, the n-side nitride semiconductor layer 10 includes an underlying layer 2, an n-side contact layer 3, and an n-side superlattice layer 4 in order from the substrate 1 side. The n-side nitride semiconductor layer 10 includes at least one n-type semiconductor layer containing n-type impurities. Si or Ge, for example, can be used as the n-type impurity.

下地層２は、基板１とｎ側コンタクト層３との間に設けられている。下地層２を設けることで、下地層２の上面に結晶性の高いｎ側コンタクト層３を形成することができる。下地層２は、例えば、ＡｌＧａＮやＧａＮであってよい。なお、下地層２と基板１の間にバッファ層を形成してよい。バッファ層は、基板１と下地層２との間の格子不整合を抑制させるための層であり、例えば、アンドープのＡｌＧａＮやＧａＮを用いることができる。 Underlying layer 2 is provided between substrate 1 and n-side contact layer 3 . By providing the underlying layer 2 , the n-side contact layer 3 with high crystallinity can be formed on the upper surface of the underlying layer 2 . The underlying layer 2 may be, for example, AlGaN or GaN. A buffer layer may be formed between the underlying layer 2 and the substrate 1 . The buffer layer is a layer for suppressing lattice mismatch between the substrate 1 and the underlying layer 2, and can be made of undoped AlGaN or GaN, for example.

ｎ側コンタクト層３は、下地層２の上面に設けられ、少なくとも一部にｎ型不純物を含有している。図１に示すように、ｎ側コンタクト層３の上面にｎ電極８が形成されている。ｎ側コンタクト層３は、ｎ電極８から活性層５に向かって電子を供給するために、比較的高い濃度のｎ型不純物がドープされていることが好ましい。ｎ側コンタクト層３のｎ型不純物濃度は、例えば、６×１０１９／ｃｍ３～１×１０１９／ｃｍ３とすることができる。ｎ側コンタクト層３は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、またはＩｎＧａＮにより構成されることが好ましい。ｎ側コンタクト層３は積層構造としてもよく、例えば、アンドープのＧａＮと、ｎ型不純物がドープされたＧａＮとを交互に積層させてよい。ｎ側コンタクト層３の膜厚は、例えば、５μｍ～２０μｍであってよい。 The n-side contact layer 3 is provided on the upper surface of the underlying layer 2 and contains n-type impurities at least partially. As shown in FIG. 1, an n-electrode 8 is formed on the top surface of the n-side contact layer 3 . The n-side contact layer 3 is preferably doped with a relatively high concentration of n-type impurities in order to supply electrons from the n-electrode 8 toward the active layer 5 . The n-type impurity concentration of the n-side contact layer 3 can be, for example, 6×10 19 /cm 3 to 1×10 19 /cm 3 . The n-side contact layer 3 is preferably made of GaN, AlGaN, AlN, or InGaN. The n-side contact layer 3 may have a laminated structure, and for example, undoped GaN and n-type impurity-doped GaN may be alternately laminated. The thickness of the n-side contact layer 3 may be, for example, 5 μm to 20 μm.

ｎ側超格子層４は、ｎ側コンタクト層３の上面に設けられている。ｎ側超格子層４を設けることで、ｎ側コンタクト層３と活性層５との間の格子緩和を抑制し、活性層５の結晶性を良好にすることができる。ｎ側超格子層４は、格子定数の異なる半導体層が交互に積層された構造を有している。ｎ側超格子層４は、例えば、１つのアンドープのＩｎＧａＮ層と１つのアンドープのＧａＮ層とを含む単一ペアをｎペア含む。ｎ側超格子層４のペア数ｎは、例えば、１０個～４０個の範囲、好ましくは、１５個～３５個の範囲、さらに好ましくは、２５個～３５個の範囲に設定されてよい。 The n-side superlattice layer 4 is provided on the upper surface of the n-side contact layer 3 . By providing the n-side superlattice layer 4, lattice relaxation between the n-side contact layer 3 and the active layer 5 can be suppressed, and the crystallinity of the active layer 5 can be improved. The n-side superlattice layer 4 has a structure in which semiconductor layers having different lattice constants are alternately laminated. The n-side superlattice layer 4 includes, for example, n single pairs including one undoped InGaN layer and one undoped GaN layer. The number of pairs n of the n-side superlattice layer 4 may be set, for example, in the range of 10 to 40, preferably in the range of 15 to 35, and more preferably in the range of 25 to 35.

（ｐ側窒化物半導体層２０）
図１に示すように、ｐ側窒化物半導体層２０は、活性層５側から順に、ｐ型障壁層６と、ｐ側コンタクト層７を含んでいる。ｐ側窒化物半導体層２０は、ｐ型不純物を含む少なくとも１つのｐ型半導体層を含んでいる。ｐ型不純物には、例えば、Ｍｇなどを用いることができる。 (p-side nitride semiconductor layer 20)
As shown in FIG. 1, the p-side nitride semiconductor layer 20 includes a p-type barrier layer 6 and a p-side contact layer 7 in order from the active layer 5 side. The p-side nitride semiconductor layer 20 includes at least one p-type semiconductor layer containing p-type impurities. For example, Mg or the like can be used as the p-type impurity.

ｐ型障壁層６は、ｐ側窒化物半導体層２０のうち最も活性層５の近くに位置している。ｐ型障壁層６は、電子を閉じ込めるために設けられる層であり、例えば、Ｍｇ等のｐ型不純物を含むＧａＮ、ＡｌＧａＮ等により構成されてよい。ｐ型障壁層６のバンドギャップエネルギーは、活性層５における第１障壁層５ｂ１のバンドギャップエネルギーよりも大きい。ｐ型障壁層６の膜厚の一例として、例えば、１０ｎｍ～５０ｎｍとすることができる。ｐ型障壁層６のｐ型不純物濃度は、例えば、２×１０２０／ｃｍ３～６×１０２０／ｃｍ３とすることができる。 The p-type barrier layer 6 is positioned closest to the active layer 5 in the p-side nitride semiconductor layer 20 . The p-type barrier layer 6 is a layer provided for confining electrons, and may be made of, for example, GaN, AlGaN, or the like containing p-type impurities such as Mg. The bandgap energy of p-type barrier layer 6 is greater than the bandgap energy of first barrier layer 5b1 in active layer 5 . As an example of the film thickness of the p-type barrier layer 6, for example, it can be set to 10 nm to 50 nm. The p-type impurity concentration of the p-type barrier layer 6 can be, for example, 2×10 20 /cm 3 to 6×10 20 /cm 3 .

ｐ側コンタクト層７は、上面にｐ電極９が形成される層である。ｐ側コンタクト層７は、例えば、Ｍｇ等のｐ型不純物を含むＧａＮ、ＡｌＧａＮ等により構成されてよい。ｐ側コンタクト層７の膜厚の一例として、例えば、１０ｎｍ～１５０ｎｍの厚さとされてよい。 The p-side contact layer 7 is a layer on which the p-electrode 9 is formed. The p-side contact layer 7 may be made of, for example, GaN, AlGaN, or the like containing p-type impurities such as Mg. An example of the film thickness of the p-side contact layer 7 may be, for example, 10 nm to 150 nm.

以上説明したとおり、本実施形態の窒化物半導体発光素子１００によれば、活性層の中央に近い井戸層にまでホールが供給されやすくすることができる。その結果、活性層の中央に近い井戸層においても効率よく電子とホールを再結合させることができるので発光効率を改善することができる。また、半導体層の結晶性の悪化を抑制することができる。 As described above, according to the nitride semiconductor light emitting device 100 of the present embodiment, holes can be easily supplied to the well layer near the center of the active layer. As a result, electrons and holes can be efficiently recombined even in the well layer near the center of the active layer, so that the luminous efficiency can be improved. Moreover, deterioration of the crystallinity of the semiconductor layer can be suppressed.

＜＜第２実施形態＞＞
次に、本開示の第２実施形態について図３を参照しながら説明する。なお、第１実施形態と同一の構成（基板１、基板１上に設けられた下地層２、ｎ側窒化物半導体層１０およびｐ側窒化物半導体層２０）については説明を省略する。 <<Second Embodiment>>
Next, a second embodiment of the present disclosure will be described with reference to FIG. Description of the same configurations as in the first embodiment (substrate 1, base layer 2 provided on substrate 1, n-side nitride semiconductor layer 10, and p-side nitride semiconductor layer 20) will be omitted.

第２実施形態の活性層における井戸層は、例えば、図３に示すとおり、第１井戸層５ｗ１が２つ、第２井戸層５ｗ２が３つとして構成されてよい。つまり、第２井戸層５ｗ２の数は、第１井戸層５ｗ１の数よりも多くなっている。なお、第１井戸層５ｗ１および第２井戸層５ｗ２の数は、発光に寄与する第２井戸層５ｗ２の数が第１井戸層５ｗ１の数よりも多ければ、この数に限定されるものではない。例えば、第１井戸層５ｗ１を５つ、第２井戸層５ｗ２を８つとしてもよい。このような層構造とすることにより、発光に寄与しやすい第２井戸層５ｗ２の数が多いため、より多くの発光を第２井戸層５ｗ２で生じさせることができる。 The well layers in the active layer of the second embodiment may be composed of, for example, two first well layers 5w1 and three second well layers 5w2, as shown in FIG. That is, the number of second well layers 5w2 is greater than the number of first well layers 5w1. The numbers of the first well layers 5w1 and the second well layers 5w2 are not limited to this number as long as the number of the second well layers 5w2 contributing to light emission is greater than the number of the first well layers 5w1. . For example, five first well layers 5w1 and eight second well layers 5w2 may be provided. With such a layer structure, the number of second well layers 5w2 that are likely to contribute to light emission is large, so more light can be emitted from the second well layers 5w2.

また、本実施形態では、最もｐ側窒化物半導体層２０側に位置する第１井戸層５ｗ１と、最もｎ側窒化物半導体層１０側に位置する第２井戸層５ｗ２との間に、第３障壁層５ｂ３と、第３障壁層５ｂ３よりｐ側窒化物半導体層２０側に位置する第４障壁層５ｂ４と、を含んでよい（図３参照）。 Further, in the present embodiment, between the first well layer 5w1 located closest to the p-side nitride semiconductor layer 20 and the second well layer 5w2 located closest to the n-side nitride semiconductor layer 10, the third It may include a barrier layer 5b3 and a fourth barrier layer 5b4 located closer to the p-side nitride semiconductor layer 20 than the third barrier layer 5b3 (see FIG. 3).

第３障壁層５ｂ３は、ｎ型不純物を含んでいる。第３障壁層５ｂ３のｎ型不純物濃度は、例えば、１．０×１０１７～１．０×１０１９／ｃｍ３の範囲、好ましくは、２．０×１０１７～１．０×１０１８／ｃｍ３の範囲、より好ましくは、３．０×１０１７～８．０×１０１７／ｃｍ３の範囲に設定されてよい。一例として示す図３の形態では、第３障壁層５ｂ３のｎ型不純物濃度は、６．３×１０１７／ｃｍ３である。また、第３障壁層５ｂ３の膜厚は、例えば、５～３０ｎｍの範囲、好ましくは、１０～２０ｎｍの範囲、より好ましくは、１３～１６ｎｍの範囲に設定されてよい。一例として示す図３の形態では、第３障壁層５ｂ３の膜厚は、１５．７５ｎｍである。 The third barrier layer 5b3 contains n-type impurities. The n-type impurity concentration of the third barrier layer 5b3 is, for example, in the range of 1.0×10 17 to 1.0×10 19 /cm 3 , preferably 2.0×10 17 to 1.0×10 18 /cm 3 . cm 3 , more preferably 3.0×10 17 to 8.0×10 17 /cm 3 . In the form of FIG. 3 shown as an example, the n-type impurity concentration of the third barrier layer 5b3 is 6.3×10 17 /cm 3 . Also, the film thickness of the third barrier layer 5b3 may be set, for example, in the range of 5 to 30 nm, preferably in the range of 10 to 20 nm, more preferably in the range of 13 to 16 nm. In the form of FIG. 3 shown as an example, the film thickness of the third barrier layer 5b3 is 15.75 nm.

第４障壁層５ｂ４は、ｎ型不純物を含んでいる。第４障壁層５ｂ４のｎ型不純物濃度は、例えば、１．０×１０１７～１．０×１０１９／ｃｍ３の範囲、好ましくは、２．０×１０１７～１．０×１０１８／ｃｍ３の範囲、より好ましくは、３．０×１０１７～８．０×１０１７／ｃｍ３の範囲に設定されてよい。一例として示す図３の形態では、第４障壁層５ｂ４のｎ型不純物濃度は、６．３×１０１７／ｃｍ３である。また、第４障壁層５ｂ４の膜厚は、例えば、０．５～５．０ｎｍの範囲、好ましくは、０．５～１．５ｎｍの範囲、より好ましくは、０．５～０．８ｎｍの範囲に設定されてよい。一例として示す図３の形態では、第４障壁層５ｂ４の膜厚は、０．６ｎｍである。 The fourth barrier layer 5b4 contains n-type impurities. The n-type impurity concentration of the fourth barrier layer 5b4 is, for example, in the range of 1.0×10 17 to 1.0×10 19 /cm 3 , preferably 2.0×10 17 to 1.0×10 18 /cm 3 . cm 3 , more preferably 3.0×10 17 to 8.0×10 17 /cm 3 . In the form of FIG. 3 shown as an example, the n-type impurity concentration of the fourth barrier layer 5b4 is 6.3×10 17 /cm 3 . The film thickness of the fourth barrier layer 5b4 is, for example, in the range of 0.5-5.0 nm, preferably in the range of 0.5-1.5 nm, more preferably in the range of 0.5-0.8 nm. may be set to In the form of FIG. 3 shown as an example, the film thickness of the fourth barrier layer 5b4 is 0.6 nm.

本実施形態では、第３障壁層５ｂ３の膜厚は、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚より厚くしてよい。一例として示す図３の形態では、第３障壁層５ｂ３の膜厚は、１５．８ｎｍであるのに対し、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚は、９．５ｎｍである。第３障壁層５ｂ３の膜厚を第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１よりも厚くすることで、第３障壁層５ｂ３および第３障壁層５ｂ３以降の層に対して結晶性を向上させることができる。なお、結晶性の評価は、例えばＸ線回折スペクトル（ＸＲＤ）から分析することができる。測定対象の層が、結晶性が高い場合にはシャープな回折ピークが出現し、結晶性の低い場合にはブロードな回折ピークが出現する。 In this embodiment, the third barrier layer 5b3 may be thicker than the first barrier layer 5b1 located between the second well layers 5w2. In the embodiment shown in FIG. 3 as an example, the film thickness of the third barrier layer 5b3 is 15.8 nm, whereas the film thickness of the first barrier layer 5b1 located between the second well layers 5w2 is 9.8 nm. 5 nm. By making the thickness of the third barrier layer 5b3 thicker than that of the first barrier layer 5b1 located between the second well layers 5w2, the crystallinity of the third barrier layer 5b3 and the layers after the third barrier layer 5b3 is increased. can be improved. In addition, crystallinity evaluation can be analyzed, for example from an X-ray diffraction spectrum (XRD). When the layer to be measured has high crystallinity, a sharp diffraction peak appears, and when the crystallinity is low, a broad diffraction peak appears.

さらに、本実施形態では、第３障壁層５ｂ３のｎ型不純物濃度は、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度よりも低い。第３障壁層５ｂ３のｎ型不純物濃度を第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度よりも低くすることで、第３障壁層５ｂ３および第３障壁層５ｂ３以降の層に対して結晶性を向上させることができる。一例として示す図３の形態では、第３障壁層５ｂ３のｎ型不純物濃度は、６．３×１０１７／ｃｍ３であるのに対し、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度は、１．３×１０１８／ｃｍ３である。なお、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２は、発光に寄与しやすい第２井戸層５ｗ２および活性層の中央に近い井戸層にホールが供給されやすくするためアンドープの半導体層であることが好ましい。 Furthermore, in the present embodiment, the n-type impurity concentration of the third barrier layer 5b3 is lower than the n-type impurity concentration of the first barrier layers 5b1 located between the first well layers 5w1. By making the n-type impurity concentration of the third barrier layer 5b3 lower than the n-type impurity concentration of the first barrier layer 5b1 located between the first well layers 5w1, the third barrier layer 5b3 and the third barrier layer 5b3 onward The crystallinity of the layer can be improved. In the form of FIG. 3 shown as an example, the n-type impurity concentration of the third barrier layer 5b3 is 6.3×10 17 /cm 3 , whereas the first barrier layers located between the first well layers 5w1 The n-type impurity concentration of 5b1 is 1.3×10 18 /cm 3 . The second barrier layer 5b2 positioned between the first well layers 5w1 is an undoped semiconductor layer so as to facilitate the supply of holes to the second well layer 5w2, which tends to contribute to light emission, and the well layer near the center of the active layer. is preferably

また、実施形態１と同様に、ｐ側窒化物半導体層２０と該ｐ側窒化物半導体層２０に最も近い第２井戸層５ｗ２との間には、アンドープ半導体層５ｕが設けられていてよい。 Further, as in the first embodiment, an undoped semiconductor layer 5u may be provided between the p-side nitride semiconductor layer 20 and the second well layer 5w2 closest to the p-side nitride semiconductor layer 20. FIG.

－窒化物半導体発光素子の製造方法について－
本開示に係る窒化物半導体発光素子の製造方法は、図４に示すように、ｎ側窒化物半導体層形成工程と、活性層形成工程と、ｐ側窒化物半導体層形成工程と、電極形成工程とを備えている。ｎ側窒化物半導体層形成工程は、下地層形成工程と、ｎ側コンタクト層形成工程と、ｎ側超格子層形成工程とを備えている。ｐ側窒化物半導体層形成工程は、ｐ型障壁層形成工程と、ｐ側コンタクト層形成工程とを備えている。以下、本開示に係る窒化物半導体発光素子の製造方法の工程の順番に沿って説明する。具体的には、図３の形態を製造する方法に沿って説明する。 -Method for Manufacturing Nitride Semiconductor Light Emitting Device-
As shown in FIG. 4, the method for manufacturing a nitride semiconductor light emitting device according to the present disclosure includes an n-side nitride semiconductor layer forming step, an active layer forming step, a p-side nitride semiconductor layer forming step, and an electrode forming step. and The n-side nitride semiconductor layer forming step includes an underlying layer forming step, an n-side contact layer forming step, and an n-side superlattice layer forming step. The p-side nitride semiconductor layer forming step includes a p-type barrier layer forming step and a p-side contact layer forming step. Hereinafter, the method for manufacturing a nitride semiconductor light emitting device according to the present disclosure will be described in order of steps. Specifically, the method of manufacturing the embodiment of FIG. 3 will be described.

（ｎ側窒化物半導体層形成工程）
・下地層形成工程
まず、例えば、サファイアからなる基板１のＣ面上に、有機金属気相成長法（ＭＯＣＶＤ）により下地層２を形成する。下地層２を形成する前に基板１の上にバッファ層を形成し、バッファ層を介して下地層２を形成してもよい。ここで、バッファ層は、例えば、成長温度を６００℃以下とし、原料ガスにＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニア等を用いて、基板１上にＡｌＧａＮを成長させることにより形成する。また、下地層２は、例えば、原料ガスにＴＭＧ、アンモニアを用い、バッファ層の上にＧａＮ層を成長させることにより形成する。 (n-side nitride semiconductor layer forming step)
Underlayer Forming Step First, the underlayer 2 is formed on the C-plane of the substrate 1 made of sapphire, for example, by metal-organic chemical vapor deposition (MOCVD). A buffer layer may be formed on the substrate 1 before the underlying layer 2 is formed, and the underlying layer 2 may be formed via the buffer layer. Here, the buffer layer is formed by growing AlGaN on the substrate 1, for example, at a growth temperature of 600° C. or lower, using TMA (trimethylaluminum), TMG (trimethylgallium), ammonia, or the like as source gases. . The underlying layer 2 is formed by growing a GaN layer on the buffer layer using, for example, TMG and ammonia as raw material gases.

・ｎ側コンタクト層形成工程
ｎ側コンタクト層形成工程において、ｎ側コンタクト層３を、ｎ型不純物がドープされたＧａＮ層を積層させることにより形成する。ｎ型不純物がドープされたＧａＮ層を成長させる場合は、原料ガスとして、ＴＭＧ、アンモニアを用い、ｎ型不純物ガスとしてモノシランを用いる。ｎ側コンタクト層３の成長温度は、例えば、１１５０℃としてよい。 - n-side contact layer forming step In the n-side contact layer forming step, the n-side contact layer 3 is formed by stacking GaN layers doped with n-type impurities. When growing a GaN layer doped with an n-type impurity, TMG and ammonia are used as material gases, and monosilane is used as an n-type impurity gas. The growth temperature of the n-side contact layer 3 may be 1150° C., for example.

・ｎ側超格子層形成工程
ｎ側超格子層形成工程において、アンドープのＧａＮ層とアンドープのＩｎＧａＮ層とを交互に積層させることによりｎ側超格子層４を形成する。ｎ側超格子層４の成長温度は、ｎ側コンタクト層３の成長温度よりも低くすることが好ましく、例えば、成長温度を９１０℃程度にすることができる。アンドープのＧａＮ層を成長させる場合は、原料ガスとして、ＴＥＧ（トリエチルガリウム）、アンモニア等を用いる。また、アンドープのＩｎＧａＮ層を成長させる場合は、原料ガスとして、ＴＥＧ、ＴＭＩ（トリメチルインジウム）、アンモニア等を用いる。なお、アンドープのＧａＮ層を成長させるときに、キャリアガスとしてＨ２を含むガスを用いてもよい。このようなガスをキャリアガスとして用いることでＧａＮ層の表面のＶピットを低減することができる。ここで、Ｖピットとは、半導体層に形成される転位に起因して半導体層の表面に生じる凹状のピットである。 n-Side Superlattice Layer Forming Step In the n-side superlattice layer forming step, the n-side superlattice layer 4 is formed by alternately stacking undoped GaN layers and undoped InGaN layers. The growth temperature of the n-side superlattice layer 4 is preferably lower than the growth temperature of the n-side contact layer 3. For example, the growth temperature can be about 910.degree. When growing an undoped GaN layer, TEG (triethylgallium), ammonia, or the like is used as source gas. When an undoped InGaN layer is grown, TEG, TMI (trimethylindium), ammonia, or the like is used as source gas. A gas containing H 2 may be used as a carrier gas when growing the undoped GaN layer. By using such a gas as a carrier gas, V-pits on the surface of the GaN layer can be reduced. Here, the V pits are concave pits formed on the surface of the semiconductor layer due to dislocations formed in the semiconductor layer.

（活性層形成工程）
・障壁層形成工程
障壁層形成工程は、ｎ型不純物を含む第１障壁層を形成する工程と、第１障壁層よりｐ側窒化物半導体層側に位置する第２障壁層を形成する工程を有している。 (Active layer forming step)
Barrier Layer Forming Step The barrier layer forming step includes a step of forming a first barrier layer containing an n-type impurity and a step of forming a second barrier layer located closer to the p-side nitride semiconductor layer than the first barrier layer. have.

第１障壁層を形成する工程は、形成温度を９１０℃以上１０１０℃以下で、ｎ型不純物を含む第１障壁層を形成する。第１障壁層にｎ型不純物を含ませるため、ｎ型不純物ガスとしてモノシランを用いて、ｎ型不純物を含むＧａＮを形成してよい。第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度を、５．０×１０１７／ｃｍ３以上２．０×１０１８／ｃｍ３以下とするために、ガス流量を約７ｓｃｃｍチャンバー内の圧力を約６００Ｔｏｒｒとしてよい。また、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度を、４．０×１０１７／ｃｍ３以上１．０×１０１８／ｃｍ３以下とするために、ガス流量を約５ｓｃｃｍチャンバー内の圧力を約６００Ｔｏｒｒとしてよい。つまり、第１障壁層を形成する工程において、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度が、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度よりも高くなるように障壁層を形成する。 The step of forming the first barrier layer forms the first barrier layer containing n-type impurities at a formation temperature of 910° C. or more and 1010° C. or less. In order to include n-type impurities in the first barrier layer, monosilane may be used as an n-type impurity gas to form GaN with n-type impurities. In order to set the n-type impurity concentration of the first barrier layers 5b1 located between the first well layers 5w1 to 5.0×10 17 /cm 3 or more and 2.0×10 18 /cm 3 or less, the gas flow rate is changed to The pressure in the approximately 7 sccm chamber may be approximately 600 Torr. Further, in order to set the n-type impurity concentration of the first barrier layers 5b1 located between the second well layers 5w2 to 4.0×10 17 /cm 3 or more and 1.0×10 18 /cm 3 or less, gas The flow rate may be about 5 sccm and the pressure in the chamber may be about 600 Torr. That is, in the step of forming the first barrier layers, the n-type impurity concentration of the first barrier layers 5b1 located between the first well layers 5w1 is equal to that of the first barrier layers 5b1 located between the second well layers 5w2. A barrier layer is formed so as to be higher than the n-type impurity concentration.

第２障壁層を形成する工程は、形成温度を７８０℃以上８３０℃以下で、ｎ型不純物を含む第２障壁層を形成する。つまり、第２障壁層を形成する工程は、第１障壁層を形成する工程よりも、障壁層の形成温度を低くしている。また、第２障壁層の形成において、ｎ型不純物ガスの流量を、第１障壁層の形成におけるｎ型不純物ガスの流量よりも少なくすることができる。ここで、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２を形成する場合は、アンドープの半導体層を形成してよい。一方で、第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２を形成する場合は、ｎ型不純物を含ませるため、モノシランを用いて、ｎ型不純物を含むＧａＮを形成してよい。第２井戸層５ｗ２の間に位置する第２障壁層５ｂ２のｎ型不純物濃度を、３．０×１０１７／ｃｍ３以上８．０×１０１７／ｃｍ３以下とするため、ガス流量を約１ｓｃｃｍチャンバー内の圧力を約６００Ｔｏｒｒとしてよい。 The step of forming the second barrier layer forms the second barrier layer containing n-type impurities at a formation temperature of 780° C. or higher and 830° C. or lower. That is, the formation temperature of the barrier layer is set lower in the step of forming the second barrier layer than in the step of forming the first barrier layer. Also, the flow rate of the n-type impurity gas in forming the second barrier layer can be made smaller than the flow rate of the n-type impurity gas in forming the first barrier layer. Here, when forming the second barrier layer 5b2 positioned between the first well layers 5w1, an undoped semiconductor layer may be formed. On the other hand, when forming the second barrier layers 5b2 positioned between the second well layers 5w2, GaN containing n-type impurities may be formed using monosilane to contain n-type impurities. The gas flow rate is set to about The pressure in the 1 sccm chamber may be about 600 Torr.

このように、障壁層形成工程では、第１障壁層５ｂ１と第２障壁層５ｂ２とのｎ型不純物濃度の関係について、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差を、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差より大きくなるように障壁層を形成している。 As described above, in the barrier layer forming step, regarding the relationship of the n-type impurity concentration between the first barrier layer 5b1 and the second barrier layer 5b2, the n-type impurity concentration of the first barrier layer 5b1 located between the first well layers 5w1 is The difference between the concentration and the n-type impurity concentration of the second barrier layer 5b2 is obtained from the difference between the n-type impurity concentration of the first barrier layer 5b1 located between the second well layers 5w2 and the n-type impurity concentration of the second barrier layer 5b2. A barrier layer is formed to increase the size.

また、上述の第１障壁層５ｂ１と第２障壁層５ｂ２とのｎ型不純物濃度の関係とする他の方法として、第１井戸層の間に位置する第１障壁層を形成するときのｎ型不純物ガスの流量を、第２井戸層の間に位置する第１障壁層を形成するときのｎ型不純物ガスの流量よりも多くしてもよい。 In addition, as another method for establishing the relationship of the n-type impurity concentration between the first barrier layer 5b1 and the second barrier layer 5b2, the n-type impurity concentration when forming the first barrier layer located between the first well layers is as follows. The flow rate of the impurity gas may be higher than the flow rate of the n-type impurity gas when forming the first barrier layers located between the second well layers.

また、比較的高温（９１０℃以上１０１０℃以下）で形成した第１障壁層５ｂ１に対して比較的低温（７８０℃以上８３０℃以下）で形成した第２障壁層５ｂ２を積層することにより、その上に井戸層を形成することで、井戸層の結晶性の悪化を抑制することができる。この理由について説明する。障壁層は、結晶性が悪化することを抑えるために、比較的高温で形成する必要がある。一方、井戸層の形成においては、III族元素の離脱を抑えるために、障壁層よりも低温で成長させる必要がある。障壁層を形成した後、半導体層の形成を中断して、井戸層の形成に適する温度まで降温させた場合、半導体層の形成を中断したことによる結晶の欠陥が生じる懸念がある。そこで、比較的高温で障壁層を形成した後、半導体層を中断したことによって生じる結晶欠陥を、比較的低温で形成する障壁層によって埋めることで、結晶性の悪化を抑制することができると考えられる。その結果、結晶性の悪化による発光効率の低下を抑制させることができる。さらに、上述したように、障壁層にｎ型不純物をドープすることで井戸層のエネルギー準位と障壁層のエネルギー準位の差を小さくすることができる。比較的低温で形成する障壁層の形成においても、ｎ型不純物をドープすることで、井戸層のエネルギー準位と障壁層のエネルギー準位の差をさらに小さくすることができる。また、ｎ型不純物を比較的高温で形成する障壁層よりも低い濃度でドープすることで、井戸層のエネルギー準位と障壁層のエネルギー準位の差を小さくしつつ、ｎ型不純物がドープされることによる結晶性の悪化を抑制できる。 Further, by stacking the second barrier layer 5b2 formed at a relatively low temperature (780° C. or higher and 830° C. or lower) on the first barrier layer 5b1 formed at a relatively high temperature (910° C. or higher and 1010° C. or lower), the By forming the well layer thereon, deterioration of the crystallinity of the well layer can be suppressed. The reason for this will be explained. The barrier layer must be formed at a relatively high temperature in order to prevent deterioration of crystallinity. On the other hand, in forming the well layer, it is necessary to grow it at a temperature lower than that of the barrier layer in order to suppress detachment of the group III element. If the formation of the semiconductor layer is interrupted after the formation of the barrier layer and the temperature is lowered to a temperature suitable for forming the well layer, there is a concern that crystal defects may occur due to the interruption of the formation of the semiconductor layer. Therefore, it is thought that deterioration of crystallinity can be suppressed by filling the crystal defects caused by interrupting the semiconductor layer after forming the barrier layer at a relatively high temperature with a barrier layer formed at a relatively low temperature. be done. As a result, a decrease in luminous efficiency due to deterioration of crystallinity can be suppressed. Furthermore, as described above, doping the barrier layer with an n-type impurity can reduce the difference between the energy levels of the well layer and the barrier layer. Even in the formation of the barrier layer at a relatively low temperature, doping with n-type impurities can further reduce the difference between the energy levels of the well layer and the barrier layer. Further, by doping the n-type impurity at a concentration lower than that of the barrier layer formed at a relatively high temperature, the n-type impurity is doped while reducing the difference between the energy levels of the well layer and the barrier layer. It is possible to suppress the deterioration of crystallinity due to

また、上述の第２実施形態を製造するための障壁層形成工程として、最もｐ側窒化物半導体層側に位置する第１井戸層５ｗ１と、最もｎ側窒化物半導体層側に位置する第２井戸層５ｗ２との間に、第３障壁層５ｂ３と、第３障壁層５ｂ３よりｐ側窒化物半導体層側に位置する第４障壁層５ｂ４と、を形成する工程を含んでよい。 As barrier layer forming steps for manufacturing the above-described second embodiment, the first well layer 5w1 positioned closest to the p-side nitride semiconductor layer and the second well layer 5w1 positioned closest to the n-side nitride semiconductor layer A step of forming a third barrier layer 5b3 and a fourth barrier layer 5b4 located on the p-side nitride semiconductor layer side of the third barrier layer 5b3 between the well layer 5w2 may be included.

第３障壁層５ｂ３を形成する工程は、形成温度を９１０℃以上１０１０℃以下で、ｎ型不純物を含む第３障壁層５ｂ３を形成する。第３障壁層５ｂ３にｎ型不純物を含ませるため、ｎ型不純物ガスとしてモノシランを用いて、ｎ型不純物を含むＧａＮを形成してよい。第３障壁層５ｂ３のｎ型不純物濃度を５．０×１０１７／ｃｍ３以上２．０×１０１８／ｃｍ３以下、その膜厚を１３ｎｍ以上１６ｎｍ以下とするために、ガス流量を約３ｓｃｃｍチャンバー内の圧力を約６００Ｔｏｒｒとしてよい。 In the step of forming the third barrier layer 5b3, the third barrier layer 5b3 containing n-type impurities is formed at a formation temperature of 910° C. or more and 1010° C. or less. In order to make the third barrier layer 5b3 contain n-type impurities, monosilane may be used as an n-type impurity gas to form GaN containing n-type impurities. In order to set the n-type impurity concentration of the third barrier layer 5b3 to 5.0×10 17 /cm 3 or more and 2.0×10 18 /cm 3 or less and the film thickness to 13 nm or more and 16 nm or less, the gas flow rate is about 3 sccm. The pressure in the chamber may be approximately 600 Torr.

第４障壁層５ｂ４を形成する工程は、形成温度を７８０℃以上８３０℃以下で、ｎ型不純物を含む第４障壁層５ｂ４を形成する。第４障壁層５ｂ４にｎ型不純物を含ませるため、ｎ型不純物ガスとしてモノシランを用いて、ｎ型不純物を含むＧａＮを形成してよい。第４障壁層５ｂ４のｎ型不純物濃度を５．０×１０１７／ｃｍ３以上２．０×１０１８／ｃｍ３以下、その膜厚を０．５ｎｍ以上０．８ｎｍ以下とするために、ガス流量を約１ｓｃｃｍチャンバー内の圧力を約６００Ｔｏｒｒとしてよい。 In the step of forming the fourth barrier layer 5b4, the fourth barrier layer 5b4 containing n-type impurities is formed at a formation temperature of 780° C. or higher and 830° C. or lower. In order to make the fourth barrier layer 5b4 contain n-type impurities, monosilane may be used as an n-type impurity gas to form GaN containing n-type impurities. In order to set the n-type impurity concentration of the fourth barrier layer 5b4 to 5.0×10 17 /cm 3 or more and 2.0×10 18 /cm 3 or less and its film thickness to 0.5 nm or more and 0.8 nm or less, gas The flow rate may be about 1 sccm and the pressure in the chamber may be about 600 Torr.

このようにして、第３障壁層５ｂ３の膜厚を、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚より厚くし、第３障壁層５ｂ３のｎ型不純物濃度を、第１井戸層５ｗ１の間に位置する第１障壁層におけるｎ型不純物濃度よりも低く形成する。これにより、第３障壁層５ｂ３および第３障壁層５ｂ３以降の層に対して結晶性を向上させることができる。 In this manner, the third barrier layer 5b3 is made thicker than the first barrier layer 5b1 located between the second well layers 5w2, and the n-type impurity concentration of the third barrier layer 5b3 is increased to It is formed to have a lower n-type impurity concentration than the first barrier layers located between the one well layers 5w1. Thereby, the crystallinity of the third barrier layer 5b3 and the layers after the third barrier layer 5b3 can be improved.

また、障壁層形成工程として、ｐ側窒化物半導体層と該ｐ側窒化物半導体層に最も近い第２井戸層５ｗ２との間には、アンドープ半導体層５ｕを形成してよい。アンドープ半導体層５ｕを形成することで、ｐ型不純物が活性層５に拡散することを抑制することができる。 Further, as a barrier layer forming step, an undoped semiconductor layer 5u may be formed between the p-side nitride semiconductor layer and the second well layer 5w2 closest to the p-side nitride semiconductor layer. By forming the undoped semiconductor layer 5u, diffusion of the p-type impurity into the active layer 5 can be suppressed.

アンドープ半導体層５ｕの形成工程は、最もｐ側に位置する第１障壁層５ｂ１を形成する工程に対して、ｎ型不純物ガスを供給せずにアンドープ半導体層を形成するものであり、形成温度、ｎ型不純物ガス以外のガス流量、チャンバー内の圧力は、第１障壁層５ｂ１を形成する工程と実質的に同一とすることができる。 The step of forming the undoped semiconductor layer 5u forms the undoped semiconductor layer without supplying an n-type impurity gas to the step of forming the first barrier layer 5b1 positioned closest to the p side. The flow rate of gases other than the n-type impurity gas and the pressure in the chamber can be substantially the same as in the step of forming the first barrier layer 5b1.

・井戸層形成工程
井戸層形成工程は、複数の第１井戸層を形成する工程と、複数の第１井戸層５ｗ１よりｐ側窒化物半導体層側に位置する複数の第２井戸層を形成する工程と、を有している。 Well Layer Forming Step The well layer forming step includes forming a plurality of first well layers and forming a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers 5w1. and

第１井戸層を形成する工程は、原料ガスにＴＥＧ（トリエチルガリウム）、ＴＭＩ、アンモニアを用い、温度を７８０～８３０℃にしてＩｎＧａＮを形成している。また、第２井戸層を形成する工程は、原料ガスにＴＥＧ、ＴＭＩ、アンモニアを用い、温度を７８０～８３０℃にしてＩｎＧａＮを形成し、第２井戸層５ｗ２の数が第１井戸層５ｗ１の数よりも多くなるように形成している。このように、発光に寄与しやすい第２井戸層５ｗ２の数が、多くなるように井戸層を形成するため、より多くの発光を第２井戸層５ｗ２で生じさせることができる。 In the step of forming the first well layer, TEG (triethylgallium), TMI, and ammonia are used as material gases, and InGaN is formed at a temperature of 780 to 830.degree. In the step of forming the second well layers, TEG, TMI, and ammonia are used as material gases, InGaN is formed at a temperature of 780 to 830° C., and the number of the second well layers 5w2 is equal to that of the first well layers 5w1. It is formed to be more than the number. In this way, since the well layers are formed so that the number of the second well layers 5w2 that are likely to contribute to light emission increases, more light can be emitted from the second well layers 5w2.

（ｐ側窒化物半導体層形成工程）
・ｐ型障壁層形成工程
ｐ型障壁層形成工程では、例えば、原料ガスとしてＴＥＧ、ＴＭＡ、アンモニアを用い、ｐ型不純物ガスとしてＣｐ２Ｍｇ（ビスシクロペンタジエニルマグネシウム）を用いて、ｐ型障壁層６としてｐ型不純物を含むＡｌＧａＮ層を形成する。 (p-side nitride semiconductor layer forming step)
p-type barrier layer forming step In the p-type barrier layer forming step, for example, TEG, TMA, and ammonia are used as raw material gases, and Cp 2 Mg (biscyclopentadienyl magnesium) is used as a p-type impurity gas to form a p-type barrier layer. An AlGaN layer containing p-type impurities is formed as the barrier layer 6 .

・ｐ側コンタクト層形成工程
ｐ側コンタクト層形成工程では、例えば、原料ガスとしてＴＭＧ、ＴＭＡ、アンモニアを用いて、アンドープのＧａＮからなる層を成長させる。その後、このアンドープのＧａＮからなる層上に原料ガスとしてＴＭＧ、ＴＭＡ、アンモニアを用い、ｐ型不純物ガスとしてＣｐ２Ｍｇ（ビスシクロペンタジエニルマグネシウム）を用いて、ｐ型不純物を含むＧａＮ層を成長させることにより、ｐ側コンタクト層７を形成する。ｐ側コンタクト層７の不純物濃度は、ｐ型障壁層６よりも高くすることが好ましい。 - P-Side Contact Layer Forming Step In the p-side contact layer forming step, for example, TMG, TMA, and ammonia are used as raw material gases to grow a layer made of undoped GaN. Thereafter, a GaN layer containing p-type impurities is formed on the undoped GaN layer by using TMG, TMA, and ammonia as material gases and Cp 2 Mg (biscyclopentadienyl magnesium) as a p-type impurity gas. By growing, the p-side contact layer 7 is formed. The impurity concentration of the p-side contact layer 7 is preferably higher than that of the p-type barrier layer 6 .

上記工程により各半導体層を成長させた後、窒素雰囲気中、ウェハを反応炉内において、例えば、７００℃程度の温度でアニーリングを行う。 After growing each semiconductor layer by the above steps, the wafer is annealed in a reactor at a temperature of, for example, about 700° C. in a nitrogen atmosphere.

（電極形成工程）
アニーリング後、ｐ側窒化物半導体層２０の一部、活性層５、ｎ側窒化物半導体層１０の一部を除去して、ｎ側コンタクト層３の表面の一部を露出させる。 (Electrode forming step)
After annealing, a portion of the p-side nitride semiconductor layer 20, the active layer 5, and a portion of the n-side nitride semiconductor layer 10 are removed to expose a portion of the surface of the n-side contact layer 3. FIG.

その後、ｐ側コンタクト層７の表面の一部にｐ電極９を形成し、露出されたｎ側コンタクト層３の表面の一部にｎ電極８を形成する。以上のような工程を経て、窒化物半導体発光素子１００は作製される。 After that, a p-electrode 9 is formed on a portion of the surface of the p-side contact layer 7 and an n-electrode 8 is formed on a portion of the exposed surface of the n-side contact layer 3 . The nitride semiconductor light emitting device 100 is manufactured through the steps described above.

以上説明したとおり、本実施形態の窒化物半導体発光素子の製造方法によれば、発光効率が改善した窒化物半導体発光素子を製造することができる。 As described above, according to the method for manufacturing a nitride semiconductor light emitting device of this embodiment, a nitride semiconductor light emitting device with improved luminous efficiency can be manufactured.

本開示の好適な一実施例を示す窒化物半導体発光素子について説明する。基板１として、サファイア基板を用いた。基板１の上面にアンドープのＡｌＧａＮ層であるバッファ層を形成した。バッファ層上に、下地層２を形成した。 A nitride semiconductor light emitting device showing a preferred embodiment of the present disclosure will be described. A sapphire substrate was used as the substrate 1 . A buffer layer, which is an undoped AlGaN layer, was formed on the upper surface of the substrate 1 . A base layer 2 was formed on the buffer layer.

下地層２の上面にｎ側コンタクト層３を形成した。ｎ側コンタクト層３は、ｎ型不純物としてＳｉドープしたＧａＮ層である。ｎ側コンタクト層３の厚みは、約８μｍとした。 An n-side contact layer 3 was formed on the upper surface of the underlying layer 2 . The n-side contact layer 3 is a GaN layer doped with Si as an n-type impurity. The thickness of the n-side contact layer 3 was about 8 μm.

ｎ側コンタクト層３の上面にｎ側超格子層４を形成した。まず、厚み約８０ｎｍのＳｉドープしたＧａＮ層を形成した。次に、厚み約３ｎｍのアンドープのＧａＮ層と、厚み約１．５ｎｍのアンドープのＩｎＧａＮ層のペアを２７ペア形成した。続いて、厚み約３ｎｍのアンドープのＧａＮ層と、厚み約１．５ｎｍのＳｉドープしたＩｎＧａＮ層のペアを３ペア形成した。最後に、厚み約１０ｎｍのＳｉドープしたＡｌＧａＮ層と、厚み約１ｎｍのＳｉドープしたＩｎＧａＮ層のペアを６ペア形成した。これらの半導体層を形成することで複数の半導体層を含むｎ側超格子層４を形成した。 An n-side superlattice layer 4 was formed on the upper surface of the n-side contact layer 3 . First, a Si-doped GaN layer having a thickness of about 80 nm was formed. Next, 27 pairs of undoped GaN layers with a thickness of about 3 nm and undoped InGaN layers with a thickness of about 1.5 nm were formed. Subsequently, three pairs of undoped GaN layers with a thickness of about 3 nm and Si-doped InGaN layers with a thickness of about 1.5 nm were formed. Finally, 6 pairs of Si-doped AlGaN layers with a thickness of about 10 nm and Si-doped InGaN layers with a thickness of about 1 nm were formed. By forming these semiconductor layers, an n-side superlattice layer 4 including a plurality of semiconductor layers was formed.

ｎ側超格子層４の上面に活性層５を形成した。 An active layer 5 was formed on the upper surface of the n-side superlattice layer 4 .

まず、厚み約６ｎｍのＳｉドープしたＩｎＧａＮ層、障壁層として厚み約２．３ｎｍのアンドープのＧａＮ層、障壁層として厚み約０．６ｎｍのアンドープのＧａＮ層、井戸層として厚み約１．６ｎｍのアンドープのＩｎＧａＮ層、及び、中間層として厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。 First, a Si-doped InGaN layer with a thickness of about 6 nm, an undoped GaN layer with a thickness of about 2.3 nm as a barrier layer, an undoped GaN layer with a thickness of about 0.6 nm as a barrier layer, and an undoped well layer with a thickness of about 1.6 nm. and an undoped GaN layer with a thickness of about 1.6 nm as an intermediate layer.

続いて、障壁層として厚み約１５．８ｎｍのＳｉドープ（ｎ型不純物濃度：７．０×１０１７／ｃｍ３）したＧａＮ層、障壁層として厚み約０．６ｎｍのアンドープのＧａＮ層、第１井戸層５ｗ１として厚み約１．６ｎｍのアンドープのＩｎＧａＮ層、及び、中間層５ｃとして厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。 Subsequently, a Si-doped (n-type impurity concentration: 7.0×10 17 /cm 3 ) GaN layer with a thickness of about 15.8 nm as a barrier layer, an undoped GaN layer with a thickness of about 0.6 nm as a barrier layer, a first An undoped InGaN layer with a thickness of about 1.6 nm was formed as the well layer 5w1, and an undoped GaN layer with a thickness of about 1.6 nm was formed as the intermediate layer 5c.

続いて、第１障壁層５ｂ１として厚み約１５．８ｎｍのＳｉドープしたＧａＮ層、第２障壁層５ｂ２として厚み約０．６ｎｍのアンドープのＧａＮ層、第１井戸層５ｗ１として厚み約１．６ｎｍのアンドープのＩｎＧａＮ層、及び、中間層５ｃとして厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。これらの第１障壁層５ｂ１、第２障壁層５ｂ２、第１井戸層５ｗ１、及び、中間層５ｃを形成する工程を３回繰り返して行った。この工程において、第１障壁層５ｂ１のｎ型不純物濃度は、７．０×１０１７／ｃｍ３とした。 Subsequently, a Si-doped GaN layer with a thickness of about 15.8 nm as the first barrier layer 5b1, an undoped GaN layer with a thickness of about 0.6 nm as the second barrier layer 5b2, and a GaN layer with a thickness of about 1.6 nm as the first well layer 5w1. An undoped InGaN layer and an undoped GaN layer having a thickness of about 1.6 nm were formed as the intermediate layer 5c. The steps of forming the first barrier layer 5b1, the second barrier layer 5b2, the first well layer 5w1, and the intermediate layer 5c were repeated three times. In this step, the n-type impurity concentration of the first barrier layer 5b1 was set to 7.0×10 17 /cm 3 .

続いて、障壁層として厚み約１５．８ｎｍのＳｉドープ（ｎ型不純物濃度：７．０×１０１７／ｃｍ３）したＧａＮ層、障壁層として厚み約０．６ｎｍのＳｉドープ（ｎ型不純物濃度：３．５×１０１７／ｃｍ３）したＧａＮ層、井戸層として厚み約３．０ｎｍのアンドープのＩｎＧａＮ層、及び、中間層として厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。 Subsequently, a Si-doped (n-type impurity concentration: 7.0×10 17 /cm 3 ) GaN layer having a thickness of about 15.8 nm is used as a barrier layer, and a Si-doped (n-type impurity concentration: 7.0×10 17 /cm 3 ) layer having a thickness of about 0.6 nm is used as a barrier layer. : 3.5×10 17 /cm 3 ), an undoped InGaN layer with a thickness of about 3.0 nm as a well layer, and an undoped GaN layer with a thickness of about 1.6 nm as an intermediate layer.

続いて、第３障壁層５ｂ３として厚み約１５．８ｎｍのＳｉドープ（ｎ型不純物濃度：３．５×１０１７／ｃｍ３）したＧａＮ層、第４障壁層５ｂ４として厚み約０．６ｎｍのＳｉドープ（ｎ型不純物濃度：３．５×１０１７／ｃｍ３）したＧａＮ層、井戸層として厚み約３．０ｎｍのアンドープのＩｎＧａＮ層、及び、中間層として厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。 Subsequently, a Si-doped (n-type impurity concentration: 3.5×10 17 /cm 3 ) GaN layer with a thickness of about 15.8 nm as the third barrier layer 5b3, and a Si layer with a thickness of about 0.6 nm as the fourth barrier layer 5b4. A doped (n-type impurity concentration: 3.5×10 17 /cm 3 ) GaN layer, an undoped InGaN layer with a thickness of about 3.0 nm as a well layer, and an undoped GaN layer with a thickness of about 1.6 nm as an intermediate layer. formed.

続いて、第３障壁層５ｂ３として厚み約１５．８ｎｍのＳｉドープ（ｎ型不純物濃度：３．５×１０１７／ｃｍ３）したＧａＮ層、第４障壁層５ｂ４として厚み約０．６ｎｍのＳｉドープ（ｎ型不純物濃度：３．５×１０１７／ｃｍ３）したＧａＮ層、第２井戸層５ｗ２として厚み約３．０ｎｍのアンドープのＩｎＧａＮ層、及び、中間層５ｃとして厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。 Subsequently, a Si-doped (n-type impurity concentration: 3.5×10 17 /cm 3 ) GaN layer with a thickness of about 15.8 nm as the third barrier layer 5b3, and a Si layer with a thickness of about 0.6 nm as the fourth barrier layer 5b4. A doped (n-type impurity concentration: 3.5×10 17 /cm 3 ) GaN layer, an approximately 3.0 nm-thick undoped InGaN layer as the second well layer 5w2, and an approximately 1.6 nm-thick intermediate layer 5c. An undoped GaN layer was formed.

続いて、第１障壁層５ｂ１として厚み約９．５ｎｍのＳｉドープしたＧａＮ層、第２障壁層５ｂ２として厚み約０．６ｎｍのＳｉドープしたＧａＮ層、第２井戸層５ｗ２として厚み約３．０ｎｍのアンドープのＩｎＧａＮ層、及び、中間層５ｃとして厚み約１．６ｎｍのアンドープのＧａＮ層を形成した。これらの第１障壁層５ｂ１、第２障壁層５ｂ２、第２井戸層５ｗ２、及び、中間層５ｃを形成する工程を４回繰り返して行った。この工程において、第１障壁層５ｂ１のｎ型不純物濃度は４．９×１０１７／ｃｍ３とし、第２障壁層５ｂ２のｎ型不純物濃度は３．５×１０１７／ｃｍ３とした。 Subsequently, a Si-doped GaN layer with a thickness of about 9.5 nm as the first barrier layer 5b1, a Si-doped GaN layer with a thickness of about 0.6 nm as the second barrier layer 5b2, and a thickness of about 3.0 nm as the second well layer 5w2. and an undoped GaN layer with a thickness of about 1.6 nm as the intermediate layer 5c. The steps of forming the first barrier layer 5b1, the second barrier layer 5b2, the second well layer 5w2, and the intermediate layer 5c were repeated four times. In this step, the n-type impurity concentration of the first barrier layer 5b1 was set to 4.9×10 17 /cm 3 and the n-type impurity concentration of the second barrier layer 5b2 was set to 3.5×10 17 /cm 3 .

最後に、障壁層として厚み約９．５ｎｍのＳｉドープ（ｎ型不純物濃度：４．９×１０１７／ｃｍ３）したＧａＮ層、障壁層として厚み約０．６ｎｍのアンドープのＧａＮ層、井戸層として厚み約３．４ｎｍのアンドープのＩｎＧａＮ層、中間層として厚み約１．６ｎｍのアンドープのＧａＮ層、及び、アンドープ半導体層５ｕとして厚み約１８．４ｎｍのアンドープのＧａＮ層を形成した。以上の半導体層を形成することで複数の半導体層を含む活性層５を形成した。 Finally, a Si-doped (n-type impurity concentration: 4.9×10 17 /cm 3 ) GaN layer with a thickness of about 9.5 nm as a barrier layer, an undoped GaN layer with a thickness of about 0.6 nm as a barrier layer, and a well layer. An undoped InGaN layer with a thickness of about 3.4 nm was formed as an intermediate layer, an undoped GaN layer with a thickness of about 1.6 nm as an intermediate layer, and an undoped GaN layer with a thickness of about 18.4 nm as an undoped semiconductor layer 5u. By forming the above semiconductor layers, an active layer 5 including a plurality of semiconductor layers was formed.

活性層５の形成において、中間層に隣接する障壁層（第１障壁層５ｂ１を含む）の形成温度を９１０℃以上１０１０℃以下とし、井戸層の直下の障壁層（第２障壁層５ｂ２を含む）の形成温度を７８０℃以上８３０℃以下とした。 In forming the active layer 5, the formation temperature of the barrier layers (including the first barrier layer 5b1) adjacent to the intermediate layer is set to 910° C. or higher and 1010° C. or lower, and the barrier layers (including the second barrier layer 5b2) immediately below the well layer are ) was set to 780° C. or higher and 830° C. or lower.

活性層５の上面に、厚み約１１ｎｍのｐ型障壁層６を形成した。ｐ型障壁層６は、ｐ型不純物としてＭｇを含むＡｌＧａＮ層である。このｐ型障壁層６において、Ａｌの比率は約１２．５％とした。 A p-type barrier layer 6 having a thickness of about 11 nm was formed on the upper surface of the active layer 5 . The p-type barrier layer 6 is an AlGaN layer containing Mg as a p-type impurity. The ratio of Al in this p-type barrier layer 6 was set to about 12.5%.

ｐ型障壁層６の上面に、ｐ側コンタクト層７を形成した。まず、厚み約８０ｎｍのアンドープのＧａＮを形成し、その後、厚み約２０ｎｍのＭｇをドープしたＧａＮを形成した。 A p-side contact layer 7 was formed on the upper surface of the p-type barrier layer 6 . First, undoped GaN with a thickness of about 80 nm was formed, and then Mg-doped GaN with a thickness of about 20 nm was formed.

上記のとおり各半導体層を成長させた後、窒素雰囲気中、ウェハを反応炉内において、約７００℃で熱処理を行った。 After growing each semiconductor layer as described above, the wafer was heat-treated at about 700° C. in a reactor in a nitrogen atmosphere.

熱処理後、ｐ側窒化物半導体層２０の一部、活性層５、ｎ側窒化物半導体層１０の一部を除去して、ｎ側コンタクト層３の表面の一部を露出させた。 After the heat treatment, a portion of the p-side nitride semiconductor layer 20, the active layer 5, and the n-side nitride semiconductor layer 10 were removed to expose a portion of the surface of the n-side contact layer 3. FIG.

その後、ｐ側コンタクト層７の表面の一部にｐ電極９を形成し、露出されたｎ側コンタクト層３の表面の一部にｎ電極８を形成した。 Thereafter, a p-electrode 9 was formed on a portion of the surface of the p-side contact layer 7 and an n-electrode 8 was formed on a portion of the exposed surface of the n-side contact layer 3 .

このような実施例において、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１のｎ型不純物濃度（７．０×１０１７／ｃｍ３）は、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１（４．９×１０１７／ｃｍ３）のｎ型不純物濃度よりも高くなっている。 In such an embodiment, the n-type impurity concentration (7.0×10 17 /cm 3 ) of the first barrier layers 5b1 located between the first well layers 5w1 is the same as that between the second well layers 5w2. It is higher than the n-type impurity concentration of the first barrier layer 5b1 (4.9×10 17 /cm 3 ).

また、本実施例において、第１井戸層５ｗ１の間に位置する障壁層における第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差（７．０×１０１７／ｃｍ３）は、第２井戸層５ｗ２の間に位置する障壁層における第１障壁層５ｂ１のｎ型不純物濃度と第２障壁層５ｂ２のｎ型不純物濃度の差（１．４×１０１７／ｃｍ３）より大きくなっている。 Further, in this embodiment, the difference (7.0×10 17 /cm 3 ) is the difference between the n-type impurity concentration of the first barrier layer 5b1 and the n-type impurity concentration of the second barrier layer 5b2 (1.4×10 17 / cm 3 ).

また、本実施例において、第１井戸層５ｗ１の間に位置する第１障壁層５ｂ１の膜厚（約１５．８ｎｍ）は、第２井戸層５ｗ２の間に位置する第１障壁層５ｂ１の膜厚（約９．５ｎｍ）よりも厚くなっている。 Further, in this embodiment, the film thickness (approximately 15.8 nm) of the first barrier layers 5b1 located between the first well layers 5w1 is equal to that of the first barrier layers 5b1 located between the second well layers 5w2. thicker than the thickness (approximately 9.5 nm).

また、本実施例において、ｐ側窒化物半導体層と、複数の第２井戸層５ｗ２のうちｐ側窒化物半導体層に最も近い第２井戸層５ｗ２との間には、アンドープ半導体層５ｕが設けられている。 Further, in this embodiment, an undoped semiconductor layer 5u is provided between the p-side nitride semiconductor layer and the second well layer 5w2 closest to the p-side nitride semiconductor layer among the plurality of second well layers 5w2. It is

また、本実施例において、複数の障壁層のうち、最もｐ側窒化物半導体層側に位置する第１井戸層５ｗ１と、最もｎ側窒化物半導体層側に位置する第２井戸層５ｗ２との間に位置する少なくとも１つの障壁層は、ｎ型不純物を含む第３障壁層５ｂ３と、ｎ型不純物を含み、第３障壁層５ｂ３よりｐ側窒化物半導体層側に位置する第４障壁層５ｂ４と、を含んでいる。 Further, in the present embodiment, among the plurality of barrier layers, the first well layer 5w1 positioned closest to the p-side nitride semiconductor layer and the second well layer 5w2 positioned closest to the n-side nitride semiconductor layer At least one barrier layer interposed therebetween is a third barrier layer 5b3 containing an n-type impurity and a fourth barrier layer 5b4 containing an n-type impurity and positioned on the p-side nitride semiconductor layer side of the third barrier layer 5b3. and includes

そして、第３障壁層５ｂ３の膜厚（約１５．８ｎｍ）は、複数の障壁層のうち第２井戸層５ｗ２の間に位置する障壁層における第１障壁層５ｂ１の膜厚（約９．５ｎｍ）より厚く、第３障壁層５ｂ３のｎ型不純物濃度（３．５×１０１７／ｃｍ３）は、複数の障壁層のうち第１井戸層５ｗ１の間に位置する障壁層における第１障壁層５ｂ１のｎ型不純物濃度（７．０×１０１７／ｃｍ３）よりも低くなっている。 The film thickness (approximately 15.8 nm) of the third barrier layer 5b3 is equal to the film thickness (approximately 9.5 nm) of the first barrier layer 5b1 among the plurality of barrier layers positioned between the second well layers 5w2. ), and the n-type impurity concentration (3.5×10 17 /cm 3 ) of the third barrier layer 5b3 is the first barrier layer among the plurality of barrier layers located between the first well layers 5w1. It is lower than the n-type impurity concentration (7.0×10 17 /cm 3 ) of 5b1.

また、本実施例において、第２井戸層５ｗ２の数（５個）は、第１井戸層５ｗ１の数（４個）よりも多くなっている。 In this embodiment, the number (five) of the second well layers 5w2 is greater than the number (four) of the first well layers 5w1.

また、本実施例において、第１井戸層５ｗ１の間に位置する第２障壁層５ｂ２は、アンドープの半導体層である。 In this embodiment, the second barrier layers 5b2 located between the first well layers 5w1 are undoped semiconductor layers.

また、本実施例において、ｎ型不純物はＳｉである。 Also, in this embodiment, the n-type impurity is Si.

以上説明した本実施例において、１００ｍＡの電流を流したときの窒化物半導体発光素子の発光効率は、４３．９％であった。 In the present example described above, the luminous efficiency of the nitride semiconductor light emitting device when a current of 100 mA was passed was 43.9%.

なお、今回開示した実施態様は、すべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施態様のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、本発明の技術的範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 In addition, the embodiment disclosed this time is an example in all respects, and does not serve as a basis for a restrictive interpretation. Therefore, the technical scope of the present invention is not to be construed solely by the above-described embodiments, but is defined based on the claims. In addition, the technical scope of the present invention includes all modifications within the meaning and range of equivalence to the claims.

１ 基板
２ 下地層
３ ｎ側コンタクト層
４ ｎ側超格子層
５ 活性層
５ｃ 中間層
５ｕ アンドープ半導体層
５ｂ１ 第１障壁層
５ｂ２ 第２障壁層
５ｂ３ 第３障壁層
５ｂ４ 第４障壁層
５ｂｗ 積層部
５ｗ１ 第１井戸層
５ｗ２ 第２井戸層
６ ｐ型障壁層
７ ｐ側コンタクト層
８ ｎ電極
９ ｐ電極
１０ ｎ側窒化物半導体層
２０ ｐ側窒化物半導体層
１００ 窒化物半導体発光素子 Reference Signs List 1 substrate 2 base layer 3 n-side contact layer 4 n-side superlattice layer 5 active layer 5c intermediate layer 5u undoped semiconductor layer 5b1 first barrier layer 5b2 second barrier layer 5b3 third barrier layer 5b4 fourth barrier layer 5bw laminated portion 5w1 1st well layer 5w2 2nd well layer 6 p-type barrier layer 7 p-side contact layer 8 n-electrode 9 p-electrode 10 n-side nitride semiconductor layer 20 p-side nitride semiconductor layer 100 nitride semiconductor light emitting device

Claims (17)

ｎ側窒化物半導体層と、ｐ側窒化物半導体層と、前記ｎ側窒化物半導体層と前記ｐ側窒化物半導体層との間に設けられた活性層と、を含む窒化物半導体発光素子であって、
前記活性層は、井戸層と障壁層とを含む複数の積層部を有し、
前記井戸層は、複数の第１井戸層と、複数の前記第１井戸層より前記ｐ側窒化物半導体層側に位置する複数の第２井戸層と、を含んでおり、
複数の前記障壁層のうち前記第１井戸層の間に位置する少なくとも１つの前記障壁層と、複数の前記障壁層のうち前記第２井戸層の間に位置する少なくとも１つの前記障壁層とは、ｎ型不純物を含む第１障壁層と、前記第１障壁層よりも低いｎ型不純物濃度のｎ型不純物を含み、前記第１障壁層より前記ｐ側窒化物半導体層側に位置する第２障壁層と、を含み、
前記第１井戸層の間に位置する前記第１障壁層のｎ型不純物濃度は、前記第２井戸層の間に位置する前記第１障壁層のｎ型不純物濃度よりも高く、
複数の前記障壁層のうち前記第１井戸層の間に位置する前記障壁層における前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度の差は、複数の前記障壁層のうち前記第２井戸層の間に位置する前記障壁層における前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度の差より大きく、
前記第２井戸層の間に位置する前記第２障壁層は、ｎ型不純物を含み、前記第１井戸層の間に位置する前記第２障壁層のｎ型不純物濃度は、前記第２井戸層の間に位置する前記第２障壁層のｎ型不純物濃度よりも低い、窒化物半導体発光素子。 A nitride semiconductor light emitting device including an n-side nitride semiconductor layer, a p-side nitride semiconductor layer, and an active layer provided between the n-side nitride semiconductor layer and the p-side nitride semiconductor layer There is
the active layer has a plurality of laminated portions including well layers and barrier layers;
the well layers include a plurality of first well layers and a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers,
At least one of the plurality of barrier layers positioned between the first well layers and at least one of the plurality of barrier layers positioned between the second well layers , a first barrier layer containing an n-type impurity; and a second barrier layer containing an n-type impurity having an n-type impurity concentration lower than that of the first barrier layer and located closer to the p-side nitride semiconductor layer than the first barrier layer. a barrier layer;
the n-type impurity concentration of the first barrier layers positioned between the first well layers is higher than the n-type impurity concentration of the first barrier layers positioned between the second well layers;
The difference between the n-type impurity concentration of the first barrier layer and the n-type impurity concentration of the second barrier layer in the barrier layers positioned between the first well layers among the plurality of barrier layers is equal to the plurality of barrier layers. larger than the difference between the n-type impurity concentration of the first barrier layer and the n-type impurity concentration of the second barrier layer in the barrier layers positioned between the second well layers among the layers,
The second barrier layers located between the second well layers contain n-type impurities, and the n-type impurity concentration of the second barrier layers located between the first well layers is equal to the second well layers. a nitride semiconductor light-emitting device having a lower n-type impurity concentration than the second barrier layer positioned between the two . 前記第１井戸層の間に位置する前記第１障壁層の膜厚は、前記第２井戸層の間に位置する前記第１障壁層の膜厚よりも厚くなっている、請求項１に記載の窒化物半導体発光素子。 2. The film according to claim 1, wherein said first barrier layers located between said first well layers are thicker than said first barrier layers located between said second well layers. nitride semiconductor light emitting device. 前記ｐ側窒化物半導体層と、複数の前記第２井戸層のうち前記ｐ側窒化物半導体層に最も近い前記第２井戸層との間には、アンドープの半導体層が設けられている、請求項１または２に記載の窒化物半導体発光素子。 An undoped semiconductor layer is provided between the p-side nitride semiconductor layer and the second well layer closest to the p-side nitride semiconductor layer among the plurality of second well layers. Item 3. The nitride semiconductor light-emitting device according to item 1 or 2. 複数の前記障壁層のうち、最も前記ｐ側窒化物半導体層側に位置する前記第１井戸層と、最も前記ｎ側窒化物半導体層側に位置する前記第２井戸層との間に位置する少なくとも１つの障壁層は、ｎ型不純物を含む第３障壁層と、ｎ型不純物を含み、前記第３障壁層より前記ｐ側窒化物半導体層側に位置する第４障壁層と、を含み、
前記第３障壁層の膜厚は、複数の前記障壁層のうち前記第２井戸層の間に位置する前記障壁層における前記第１障壁層の膜厚より厚く、
前記第３障壁層のｎ型不純物濃度は、複数の前記障壁層のうち前記第１井戸層の間に位置する前記障壁層における前記第１障壁層のｎ型不純物濃度よりも低い、請求項１～３のいずれか１項に記載の窒化物半導体発光素子。 Among the plurality of barrier layers, the first well layer located closest to the p-side nitride semiconductor layer and the second well layer located closest to the n-side nitride semiconductor layer the at least one barrier layer includes a third barrier layer containing n-type impurities and a fourth barrier layer containing n-type impurities and located closer to the p-side nitride semiconductor layer than the third barrier layer;
the thickness of the third barrier layer is thicker than the thickness of the first barrier layer in the barrier layers positioned between the second well layers among the plurality of barrier layers;
2. The n-type impurity concentration of said third barrier layer is lower than the n-type impurity concentration of said first barrier layer in said barrier layer positioned between said first well layers among said plurality of barrier layers. 4. The nitride semiconductor light emitting device according to any one of 1 to 3. 前記第２井戸層の数は、前記第１井戸層の数よりも多くなっている、請求項１～４のいずれか１項に記載の窒化物半導体発光素子。 5. The nitride semiconductor light emitting device according to claim 1, wherein the number of said second well layers is greater than the number of said first well layers. 前記第１井戸層の間に位置する前記第２障壁層は、アンドープの半導体層である、請求項１～５のいずれか１項に記載の窒化物半導体発光素子。 6. The nitride semiconductor light emitting device according to claim 1, wherein said second barrier layers positioned between said first well layers are undoped semiconductor layers. 前記ｎ型不純物はＳｉである、請求項１～６のいずれか１項に記載の窒化物半導体発光素子。 7. The nitride semiconductor light emitting device according to claim 1, wherein said n-type impurity is Si. ｎ側窒化物半導体層を形成する工程と、
前記ｎ側窒化物半導体層を形成する工程の後、井戸層と障壁層とを含む複数の積層部を有する活性層を形成する工程と、
前記活性層を形成する工程の後、ｐ側窒化物半導体層を形成する工程と、を有し、
前記活性層を形成する工程は、複数の前記障壁層を形成する工程と、複数の前記井戸層を形成する工程と、を含み、
複数の前記障壁層を形成する工程は、それぞれ、ｎ型不純物を含む第１障壁層を形成する工程と、前記第１障壁層よりも低いｎ型不純物濃度のｎ型不純物を含み前記第１障壁層より前記ｐ側窒化物半導体層側に位置する第２障壁層を形成する工程と、を有しており、
複数の前記井戸層を形成する工程は、複数の第１井戸層を形成する工程と、複数の前記第１井戸層より前記ｐ側窒化物半導体層側に位置する複数の第２井戸層を形成する工程と、を有しており、
複数の前記障壁層を形成する工程において、
前記第１井戸層の間に位置する前記第１障壁層のｎ型不純物濃度が、前記第２井戸層の間に位置する前記第１障壁層のｎ型不純物濃度よりも高くなるように形成し、
前記第１井戸層の間に位置する前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度との差が、前記第２井戸層の間に位置する前記第１障壁層のｎ型不純物濃度と前記第２障壁層のｎ型不純物濃度との差より大きくなるように形成し、
前記第２井戸層の間に位置する前記第２障壁層は、ｎ型不純物を含み、前記第１井戸層の間に位置する前記第２障壁層のｎ型不純物濃度が、前記第２井戸層の間に位置する前記第２障壁層のｎ型不純物濃度よりも低くなるように形成する、窒化物半導体発光素子の製造方法。 forming an n-side nitride semiconductor layer;
After the step of forming the n-side nitride semiconductor layer, the step of forming an active layer having a plurality of stacked portions including well layers and barrier layers;
forming a p-side nitride semiconductor layer after the step of forming the active layer;
forming the active layer includes forming a plurality of the barrier layers; and forming a plurality of the well layers;
The step of forming a plurality of barrier layers includes forming a first barrier layer containing an n-type impurity, and forming the first barrier layer containing an n-type impurity having an n-type impurity concentration lower than that of the first barrier layer. forming a second barrier layer located closer to the p-side nitride semiconductor layer than the layer;
The step of forming a plurality of well layers includes forming a plurality of first well layers and forming a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers. and
In the step of forming a plurality of barrier layers,
The n-type impurity concentration of the first barrier layers positioned between the first well layers is higher than the n-type impurity concentration of the first barrier layers positioned between the second well layers. ,
The difference between the n-type impurity concentration of the first barrier layer located between the first well layers and the n-type impurity concentration of the second barrier layer is equal to the first barrier located between the second well layers. formed so as to be greater than the difference between the n-type impurity concentration of the layer and the n-type impurity concentration of the second barrier layer ;
The second barrier layers located between the second well layers contain n-type impurities, and the n-type impurity concentration of the second barrier layers located between the first well layers is equal to the second well layers. A method for manufacturing a nitride semiconductor light-emitting device , wherein the second barrier layer is formed so as to have a lower n-type impurity concentration than the second barrier layer positioned between . 前記障壁層を形成する工程において、前記第１井戸層の間に位置する前記第１障壁層の膜厚を、前記第２井戸層の間に位置する前記第１障壁層の膜厚よりも厚く形成する、請求項８に記載の窒化物半導体発光素子の製造方法。 In the step of forming the barrier layers, the thickness of the first barrier layers positioned between the first well layers is made thicker than the thickness of the first barrier layers positioned between the second well layers. 9. The method for manufacturing a nitride semiconductor light emitting device according to claim 8, wherein 前記活性層を形成する工程は、さらに、前記ｐ側窒化物半導体層と、複数の前記第２井戸層のうち前記ｐ側窒化物半導体層に最も近い前記第２井戸層との間にアンドープの半導体層を形成する工程を有する、請求項８または９に記載の窒化物半導体発光素子の製造方法。 The step of forming the active layer further includes an undoped layer between the p-side nitride semiconductor layer and the second well layer closest to the p-side nitride semiconductor layer among the plurality of second well layers. 10. The method for manufacturing a nitride semiconductor light-emitting device according to claim 8, comprising the step of forming a semiconductor layer. 前記活性層を形成する工程は、さらに、最も前記ｐ側窒化物半導体層側に位置する前記第１井戸層と、最も前記ｎ側窒化物半導体層側に位置する前記第２井戸層との間に、ｎ型不純物を含む第３障壁層と、ｎ型不純物を含み、前記第３障壁層より前記ｐ側窒化物半導体層側に位置する第４障壁層と、を形成する工程を含み、
前記第３障壁層の膜厚は、複数の前記障壁層のうち前記第２井戸層の間に位置する前記障壁層における前記第１障壁層の膜厚より厚くし、
前記第３障壁層のｎ型不純物濃度は、複数の前記障壁層のうち前記第１井戸層の間に位置する前記障壁層における前記第１障壁層のｎ型不純物濃度よりも低くする、請求項８～１０のいずれか１項に記載の窒化物半導体発光素子の製造方法。 In the step of forming the active layer, the step of forming the active layer further includes forming a layer between the first well layer located closest to the p-side nitride semiconductor layer and the second well layer located closest to the n-side nitride semiconductor layer. forming a third barrier layer containing an n-type impurity and a fourth barrier layer containing an n-type impurity and located closer to the p-side nitride semiconductor layer than the third barrier layer;
The thickness of the third barrier layer is set to be greater than the thickness of the first barrier layer in the barrier layers positioned between the second well layers among the plurality of barrier layers,
3. The n-type impurity concentration of said third barrier layer is lower than the n-type impurity concentration of said first barrier layer in said barrier layer positioned between said first well layers among said plurality of barrier layers. 11. A method for manufacturing a nitride semiconductor light emitting device according to any one of 8 to 10. 前記井戸層を形成する工程において、前記第２井戸層の数を、前記第１井戸層の数よりも多く形成する、請求項８～１１のいずれか１項に記載の窒化物半導体発光素子の製造方法。 12. The nitride semiconductor light-emitting device according to claim 8, wherein in the step of forming said well layers, the number of said second well layers is formed to be greater than the number of said first well layers. Production method. 前記障壁層を形成する工程において、前記第１井戸層の間に位置する前記第２障壁層としてアンドープの半導体層を形成する、請求項８～１２のいずれか１項に記載の窒化物半導体発光素子の製造方法。 13. The nitride semiconductor light emitting device according to claim 8, wherein in said step of forming said barrier layers, an undoped semiconductor layer is formed as said second barrier layer located between said first well layers. A method of manufacturing an element. 前記活性層を形成する工程において、前記ｎ型不純物としてＳｉをドープする、請求項８～１３のいずれか１項に記載の窒化物半導体発光素子の製造方法。 14. The method of manufacturing a nitride semiconductor light emitting device according to claim 8, wherein Si is doped as said n-type impurity in said step of forming said active layer. 前記障壁層を形成する工程において、前記第１障壁層の形成温度を、前記第２障壁層の形成温度よりも高くして形成する、請求項８～１４のいずれか１項に記載の窒化物半導体発光素子の製造方法。 The nitride according to any one of claims 8 to 14, wherein in the step of forming the barrier layer, the formation temperature of the first barrier layer is higher than the formation temperature of the second barrier layer. A method for manufacturing a semiconductor light emitting device. 前記第１障壁層の形成温度は、９１０℃以上１０１０℃以下であり、
前記第２障壁層の形成温度は、７８０℃以上８３０℃以下である、請求項１５に記載の窒化物半導体発光素子の製造方法。 The formation temperature of the first barrier layer is 910° C. or higher and 1010° C. or lower,
16. The method of manufacturing a nitride semiconductor light emitting device according to claim 15, wherein the formation temperature of said second barrier layer is 780[deg.] C. or more and 830[deg.] C. or less. ｎ側窒化物半導体層を形成する工程と、
前記ｎ側窒化物半導体層を形成する工程の後、井戸層と障壁層とを含む複数の積層部を有する活性層を形成する工程と、
前記活性層を形成する工程の後、ｐ側窒化物半導体層を形成する工程と、を有し、
前記活性層を形成する工程は、複数の前記障壁層を形成する工程と、複数の前記井戸層を形成する工程と、を含み、
複数の前記障壁層を形成する工程は、それぞれ、ｎ型不純物ガスを供給しながら第１障壁層を形成する工程と、前記第１障壁層の形成よりも少ない流量でｎ型不純物ガスを供給しながら前記第１障壁層より前記ｐ側窒化物半導体層側に位置する第２障壁層を形成する工程と、を有しており、
複数の前記井戸層を形成する工程は、複数の第１井戸層を形成する工程と、複数の前記第１井戸層より前記ｐ側窒化物半導体層側に位置する複数の第２井戸層を形成する工程と、を有しており、
複数の前記障壁層を形成する工程において、前記第１井戸層の間に位置する前記第１障壁層を形成するときのｎ型不純物ガスの流量を、前記第２井戸層の間に位置する前記第１障壁層を形成するときのｎ型不純物ガスの流量よりも高くし、前記第２井戸層の間に位置する前記第２障壁層は、ｎ型不純物を含み、前記第１井戸層の間に位置する前記第２障壁層のｎ型不純物濃度が、前記第２井戸層の間に位置する前記第２障壁層のｎ型不純物濃度よりも低くなるように形成する、窒化物半導体発光素子の製造方法。 forming an n-side nitride semiconductor layer;
After the step of forming the n-side nitride semiconductor layer, the step of forming an active layer having a plurality of stacked portions including well layers and barrier layers;
forming a p-side nitride semiconductor layer after the step of forming the active layer;
forming the active layer includes forming a plurality of the barrier layers; and forming a plurality of the well layers;
The step of forming a plurality of barrier layers includes respectively forming a first barrier layer while supplying an n-type impurity gas and supplying an n-type impurity gas at a flow rate lower than that for forming the first barrier layer. and forming a second barrier layer positioned closer to the p-side nitride semiconductor layer than the first barrier layer,
The step of forming a plurality of well layers includes forming a plurality of first well layers and forming a plurality of second well layers positioned closer to the p-side nitride semiconductor layer than the plurality of first well layers. and
In the step of forming a plurality of barrier layers, the flow rate of the n-type impurity gas when forming the first barrier layers positioned between the first well layers is adjusted to the The flow rate of the n-type impurity gas is set to be higher than the flow rate of the n -type impurity gas when forming the first barrier layers, and the second barrier layers located between the second well layers contain n-type impurities and wherein the n-type impurity concentration of the second barrier layers positioned between the second well layers is lower than the n-type impurity concentration of the second barrier layers positioned between the second well layers. Production method.
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