JP7259368B2 - Method for manufacturing variable resistance element - Google Patents
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Description
本発明は、抵抗変化素子の製造方法に関するものである。 The present invention relates to a method of manufacturing a variable resistance element.
近年、セキュリティ対策の一つとして、ランダムで制御不可能な物理的特徴を利用したＰＵＦ（Physically Unclonable Function：物理複製不可能回路）が注目されている。このようなＰＵＦには、半導体デバイスを用いたものであって、抵抗変化を利用したものが開示されている。 In recent years, a PUF (Physically Unclonable Function) using random and uncontrollable physical characteristics has been attracting attention as one of security measures. As such a PUF, a semiconductor device is used and a resistance change is used.
しかしながら、上記のような半導体デバイスを用いたものは、部分的に素子の一部を破壊するものであるため、書き換えができない。このため、書き換え可能な抵抗変化素子が求められていた。 However, since the device using the semiconductor device as described above partially destroys a part of the device, it cannot be rewritten. Therefore, a rewritable variable resistance element has been desired.
本実施の形態の一観点によれば、抵抗変化素子の製造方法は、絶縁基板の上の第１の配線の上に、グラフェン層を形成する工程と、前記グラフェン層の上に、共晶合金層を形成する工程と、前記共晶合金層と接続される第２の配線を形成する工程と、を有し、前記共晶合金層は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのいずれかを含むことを特徴とする。
According to one aspect of the present embodiment, a method for manufacturing a variable resistance element includes the steps of: forming a graphene layer on a first wiring on an insulating substrate; and forming a second wiring connected to the eutectic alloy layer, wherein the eutectic alloy layer contains any one of In, Bi, Sn, Ga, and Pb. characterized by comprising
開示の抵抗変化素子によれば、書き換え可能な抵抗変化素子を提供することができる。 According to the disclosed variable resistance element, a rewritable variable resistance element can be provided.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、説明の便宜上、図面における縦横の縮尺等は実際と異なる場合がある。 The form for carrying out is demonstrated below. In addition, the same reference numerals are assigned to the same members and the description thereof is omitted. Also, for convenience of explanation, the vertical and horizontal scales in the drawings may differ from the actual ones.
〔第１の実施の形態〕
（抵抗変化素子）
最初に、第１の実施の形態における抵抗変化素子について、図１に基づき説明する。本実施の形態における抵抗変化素子は、下部配線１０、上部配線２０、抵抗変化部３０を有しており、絶縁基板４０の上に形成されている。下部配線１０及び上部配線２０は、金属等により形成されており、各々複数設けられており、互いに直交するように配置されている。抵抗変化部３０は、このように配置された下部配線１０と上部配線２０との間に設けられており、２次元状に配置されている。本願においては、下部配線１０を第１の配線と記載し、上部配線２０を第２の配線と記載する場合がある。尚、図１においては、絶縁膜等は省略されている。
[First Embodiment]
(Resistance change element)
First, the variable resistance element in the first embodiment will be described with reference to FIG. The variable resistance element in the present embodiment has a
本実施の形態における抵抗変化素子は、上部配線２０の入力部２１より電気信号が入力されると、抵抗変化部３０を通り、下部配線１０に流れ、下部配線１０の出力部１１より電気信号が出力される。下部配線１０の出力部１１より出力される電気信号は、抵抗変化部３０の抵抗の値に対応した信号である。従って、各々の抵抗変化部３０の抵抗値を変えることにより、多値情報の記憶等が可能である。
In the resistance change element of the present embodiment, when an electric signal is input from the input portion 21 of the
次に、本実施の形態における抵抗変化素子の抵抗変化部３０の構造について、図２に基づき説明する。本実施の形態における抵抗変化素子の抵抗変化部３０は、絶縁基板４０の上に形成された下部配線１０の上に、第１の金属層３１、第１の共晶合金層３２、グラフェン層３３、第２の共晶合金層３４、第２の金属層３５が積層形成されたものである。更に、第２の金属層３５の上には上部配線２０が形成されている。従って、グラフェン層３３の一方の面に接触して第１の共晶合金層３２が形成されており、グラフェン層３３の他方の面に接触して第２の共晶合金層３４が形成されている。
Next, the structure of the
第１の共晶合金層３２及び第２の共晶合金層３４は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのうちのいずれか１つを含む共晶合金、更には、２以上を含む共晶合金により形成されており、例えば、厚さが１０μｍ～２０μｍのＳｎ－Ｉｎにより形成されている。このような共晶合金は、比較的融点が低いため、低温で抵抗変化をさせることができる。
The first
下部配線１０及び上部配線２０は、厚さが０．２μｍのＣｕ等により形成されている。
The
第１の金属層３１は、第１の共晶合金層３２が加熱された際に、下部配線１０に含まれているＣｕが、第１の共晶合金層３２に進入することを防ぐために設けられている。同様に、第２の金属層３５は、第２の共晶合金層３４が加熱された際に、上部配線２０に含まれているＣｕが、第２の共晶合金層３４に進入することを防ぐために設けられている。このため、第１の金属層３１及び第２の金属層３５は、Ｃｕに対してバリア性を有するＴａやＷ等により形成されており、膜厚は１００ｎｍ以上、２００ｎｍ以下である。第１の共晶合金層３２及び第２の共晶合金層３４にＣｕが入り込むと、第１の共晶合金層３２及び第２の共晶合金層３４における融点が上昇し、所定の温度で溶融しなくなるため、これを防ぐために設けられている。グラフェン層３３は、１原子層または２原子層の厚さのグラフェンにより形成されている。
The
また、第１の共晶合金層３２等の周囲には、第１の絶縁膜３６が形成されており、第１の絶縁膜３６には、第１の共晶合金層３２の近傍にヒータ３８が埋め込まれている。また、第２の共晶合金層３４等の周囲には、第２の絶縁膜３７が形成されており、第２の絶縁膜３７には、第２の共晶合金層３４の近傍にヒータ３９が埋め込まれている。第１の絶縁膜３６及び第２の絶縁膜３７は、酸化シリコンや酸化アルミニウムにより形成されており、ヒータ３８、３９は、電流が流れると発熱するニクロム等の電熱線材料により形成されている。
A first insulating
本実施の形態における抵抗変化素子において、情報を書き込む際には、ヒータ３８、３９に電流を流し、第１の共晶合金層３２及び第２の共晶合金層３４を加熱する。第１の共晶合金層３２及び第２の共晶合金層３４は、所定の温度まで加熱されると溶融するが、ヒータ３８、３９に流れる電流を止めると、温度が下がり凝固する。この凝固の際に、様々な結晶の相が形成される。
In the variable resistance element of the present embodiment, when writing information, currents are supplied to the
グラフェン層３３を形成しているグラフェンは、化学的に非常に安定しており、接触している周囲の金属と反応はしないが、ファンデルワールス力により近接原子との相互作用が働いている。ファンデルワールス力は、グラフェンに近接する原子がどの元素であるかにより異なるため、グラフェン層３３に近接している元素の割合を変化させることにより、流れるトンネル電流を変化させることができ、抵抗を変化させることができる。例えば、第１の共晶合金層３２及び第２の共晶合金層３４をＳｎ－Ｉｎ等の共晶合金により形成することにより、第１の共晶合金層３２の界面、及び、第２の共晶合金層３４の界面におけるＳｎとＩｎの割合を変化させることができ、抵抗が変化する。
Graphene forming the
即ち、グラフェン層３３と第１の共晶合金層３２との間、及び、グラフェン層３３と第２の共晶合金層３４との間では、ファンデルワールス力等の相互作用が働いており、電子が移動し、電流が流れる。第１の共晶合金層３２及び第２の共晶合金層３４は、共晶合金により形成されているため、溶融した後に凝固させる度に、グラフェン層３３との界面における共晶金属を形成している一方の金属元素と、他方の金属元素の割合が変化する。これにより、抵抗が変化する。
That is, between the
図３は、第１の共晶合金層３２及び第２の共晶合金層３４を形成する共晶金属であるＳｎ－５２ＩｎのＳＥＭ（Search Engine Marketing）像である。Ｓｎ－５２Ｉｎの融点は１３０℃であり、図３に示されるものを融点まで加熱して溶融し、再び凝固したもののＳＥＭ像を図４に示す。図３と図４に示されるＳＥＭ像を比べると、ＳｎとＩｎの結晶粒界が変化し、界面におけるＳｎとＩｎとの割合が微妙に変化している。このように、界面においてＳｎとＩｎとの割合が変化すると、流れる電流も変化し、抵抗が変化する。
FIG. 3 is an SEM (Search Engine Marketing) image of Sn-52In, which is the eutectic metal that forms the first
尚、本実施の形態は、ヒータ３８、３９が設けられており、ヒータ３８、３９に電流を流すことにより、第１の共晶合金層３２及び第２の共晶合金層３４を溶融させることができる。以上のように、本実施の形態における抵抗変化素子では、書き換え可能に、抵抗を変化させることができる。このような抵抗の変化は、偶然性が高いため、ＰＵＦ等の用途として用いることができ、一定期間ごとに書き換えを行うことにより、セキュリティの安全性を向上させることができる。
In this embodiment, the
本実施の形態においては、第１の共晶合金層３２及び第２の共晶合金層３４を形成するための共晶金属としては、Ｓｎ－Ｉｎ－ＢｉやＳｎ－Ｉｎ－Ｐｂが好ましい。また、Ｇａを含む共晶金属としては、Ｇａ－Ａｌ（融点：２６．６℃）、Ｇａ－Ｂｉ（融点：２２２℃）、Ｇａ－Ｉｎ（融点１５．３℃）、Ｇａ－Ｓｎ（融点２０．５℃）、Ｇａ－Ｚｎ（融点２４．６℃）が挙げられる。あまり融点が低いと常温で溶融してしまうため、Ｇａを含む３元系の共晶金属により形成してもよく、また、Ｓｎ－ＩｎやＳｎ－Ｂｉ等にＧａを添加したものにより形成してもよい。本実施の形態においては、第１の共晶合金層３２とグラフェン層３３との界面、第２の共晶合金層３４とグラフェン層３３との界面の２ヶ所において抵抗が変化するため、抵抗の変化の幅が広い。
In the present embodiment, the eutectic metal for forming the first
（抵抗変化素子の製造方法）
次に、本実施の形態における抵抗変化素子の製造方法について、図５～図２０に基づき説明する。
(Manufacturing method of variable resistance element)
Next, a method for manufacturing the variable resistance element according to the present embodiment will be described with reference to FIGS. 5 to 20. FIG.
最初に、図５に示されるように、絶縁基板４０の上に、下部配線１０を形成する。具体的には、絶縁基板４０の上に、メッキ等により膜厚が０．２μｍのＣｕ膜を成膜し、この後、Ｃｕ膜の上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、下部配線１０の形状に対応した不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のＣｕ膜を酸等を用いたウェットエッチングにより除去し、残存するＣｕ膜により下部配線１０を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
First, the
次に、図６に示されるように、下部配線１０等の上に、第１の絶縁膜３６の一部となる絶縁膜３６ａを形成する。具体的には、ＣＶＤ（chemical vapor deposition）により酸化シリコン膜を成膜することにより、絶縁膜３６ａを形成する。
Next, as shown in FIG. 6, an insulating
次に、図７に示されるように、絶縁膜３６ａの上に、開口部５１ａを有するレジストパターン５１を形成する。具体的には、絶縁膜３６ａの上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、ヒータ３８が形成される領域に開口部５１ａを有するレジストパターン５１を形成する。
Next, as shown in FIG. 7, a resist
次に、図８に示されるように、レジストパターン５１の開口部５１ａにおける絶縁膜３６ａを除去することにより、絶縁膜３６ａに開口部３６ｂを形成する。具体的には、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターン５１の開口部５１ａにおける絶縁膜３６ａを除去することにより、開口部３６ｂを形成する。
Next, as shown in FIG. 8, the insulating
次に、図９に示されるように、レジストパターン５１の上及び絶縁膜３６ａの開口部３６ｂを埋め込むニクロム膜３８ａを形成する。ニクロム膜３８ａは、真空蒸着による成膜により形成され、絶縁膜３６ａとレジストパターン５１との界面の高さまで、開口部３６ｂが埋め込まれるように、成膜することにより形成する。
Next, as shown in FIG. 9, a
次に、図１０に示されるように、有機溶剤に浸漬させることにより、レジストパターン５１の上のニクロム膜３８ａをレジストパターン５１とともにリフトオフにより除去する。これにより、開口部３６ｂに埋め込まれた残存するニクロム膜３８ａにより、ヒータ３８が形成される。尚、ヒータ３８は、ニクロムを無電解メッキすることにより形成してもよい。
Next, as shown in FIG. 10, the
次に、図１１に示されるように、絶縁膜３６ａ及びヒータ３８の上に、絶縁膜３６ｃを成膜することにより、絶縁膜３６ａと絶縁膜３６ｃとにより第１の絶縁膜３６を形成する。絶縁膜３６ｃは、ＣＶＤにより酸化シリコン膜を成膜することにより形成する。このように形成される第１の絶縁膜３６の膜厚は１０μｍ以上、２０μｍ以下である。
Next, as shown in FIG. 11, an insulating
次に、図１２に示されるように、第１の絶縁膜３６の上に、開口部５２ａを有するレジストパターン５２を形成し、開口部５２ａにおける第１の絶縁膜３６を除去することにより、開口部３６ｄを形成する。第１の絶縁膜３６に形成される開口部３６ｄは、第１の金属層３１及び第１の共晶合金層３２が形成される領域に形成される。具体的には、第１の絶縁膜３６の上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、第１の金属層３１及び第１の共晶合金層３２が形成される領域に開口部５２ａを有するレジストパターン５２を形成する。この後、レジストパターン５２の開口部５２ａにおける第１の絶縁膜３６を下部配線１０の表面が露出するまで、ＲＩＥ等のドライエッチングにより除去することにより、第１の絶縁膜３６に開口部３６ｄを形成する。
Next, as shown in FIG. 12, a resist
次に、図１３に示されるように、レジストパターン５２の上及び第１の絶縁膜３６の開口部３６ｄの下部配線１０の上に、真空蒸着によりＷ膜３１ａを成膜する。
Next, as shown in FIG. 13, a
次に、図１４に示されるように、第１の絶縁膜３６の開口部３６ｄの下部配線１０の上のＷ膜３１ａにより第１の金属層３１を形成し、第１の金属層３１の上に、第１の絶縁膜３６の開口部３６ｄを埋め込む第１の共晶合金層３２を形成する。具体的には、有機溶剤に浸漬させることにより、レジストパターン５２の上のＷ膜３１ａをレジストパターン５２とともにリフトオフにより除去し、第１の絶縁膜３６の開口部３６ｄの下部配線１０の上に残存するＷ膜３１ａにより第１の金属層３１を形成する。この後、第１の金属層３１の上に、電解メッキにより共晶合金であるＳｎ－５２Ｉｎを堆積させ、第１の絶縁膜３６の開口部３６ｄを埋め込むことにより、第１の共晶合金層３２を形成する。
Next, as shown in FIG. 14, the
次に、図１５に示されるように、第１の共晶合金層３２の上に、グラフェン層３３を形成する。グラフェン層３３は、転写により形成し、一部は第１の共晶合金層３２の周囲の第１の絶縁膜３６の上にも形成されていてもよい。
Next, as shown in FIG. 15, a
次に、図１６に示されるように、グラフェン層３３及び第１の絶縁膜３６の上に、ＣＶＤにより酸化シリコン膜を成膜することにより、絶縁膜３７ａを形成する。
Next, as shown in FIG. 16, an insulating
次に、図１７に示されるように、絶縁膜３７ａの上に、開口部５３ａを有するレジストパターン５３を形成し、更に、開口部５３ａにおける絶縁膜３７ａを除去することにより、開口部３７ｂを形成する。具体的には、絶縁膜３７ａの上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、ヒータ３９が形成される領域に開口部５３ａを有するレジストパターン５３を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン５３の開口部５３ａにおける絶縁膜３７ａを除去することにより、開口部３７ｂを形成する。
Next, as shown in FIG. 17, a resist
次に、図１８に示されるように、開口部３７ｂにヒータ３９を形成し、絶縁膜３７ｃを成膜することにより、絶縁膜３７ａと絶縁膜３７ｃにより第２の絶縁膜３７を形成する。更に、第２の絶縁膜３７の上に、開口部５４ａを有するレジストパターン５４を形成し、開口部５４ａにおける第２の絶縁膜３７を除去することにより、開口部３７ｄを形成する。具体的には、レジストパターン５３の上及び絶縁膜３７ａの開口部３７ｂを埋め込むニクロム膜を真空蒸着により成膜することにより形成する。ニクロム膜は、絶縁膜３７ａとレジストパターン５３との界面の高さまで、開口部３７ｂが埋め込まれるように、成膜することにより形成する。この後、有機溶剤に浸漬させることにより、レジストパターン５３の上のニクロム膜をレジストパターン５３とともにリフトオフにより除去する。これにより、開口部３７ｂに埋め込まれた残存するニクロム膜により、ヒータ３９が形成される。尚、ヒータ３９は、ニクロムを無電解メッキすることにより形成してもよい。
Next, as shown in FIG. 18, a
この後、絶縁膜３７ａ及びヒータ３９の上に、絶縁膜３７ｃを成膜することにより、絶縁膜３７ａと絶縁膜３７ｃとにより、第２の絶縁膜３７を形成する。絶縁膜３７ｃは、ＣＶＤにより酸化シリコン膜を成膜することにより形成する。このように形成される第２の絶縁膜３７の膜厚は１０μｍ以上、２０μｍ以下である。この後、第２の絶縁膜３７の上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、第２の共晶合金層３４及び第２の金属層３５が形成される領域に開口部５４ａを有するレジストパターン５４を形成する。この後、レジストパターン５４の開口部５４ａにおける第２の絶縁膜３７をグラフェン層３３の表面が露出するまで、ＲＩＥ等のドライエッチングにより除去することにより、第２の絶縁膜３７に開口部３７ｄを形成する。このように第２の絶縁膜３７に形成される開口部３７ｄは、第１の金属層３１及び第１の共晶合金層３２が形成される領域に形成される。
Thereafter, an insulating
次に、図１９に示されるように、第２の絶縁膜３７の開口部３７ｄのグラフェン層３３の上に第２の共晶合金層３４を形成し、更に、第２の共晶合金層３４及びレジストパターン５４の上に、Ｗ膜３５ａを形成する。具体的には、第１の絶縁膜３６の開口部３６ｄにおいて露出しているグラフェン層３３の上に、電解メッキにより共晶合金であるＳｎ－５２Ｉｎを堆積させることにより、第２の共晶合金層３４を形成する。この後、レジストパターン５４の上及び第２の共晶合金層３４の上に、真空蒸着によりＷ膜３５ａを成膜する。
Next, as shown in FIG. 19, a second
次に、図２０に示されるように、Ｗ膜３５ａにより第２の金属層３５を形成した後、第２の金属層３５及び第２の絶縁膜３７の上に、上部配線２０を形成する。具体的には、有機溶剤に浸漬させることにより、レジストパターン５４の上のＷ膜３５ａをレジストパターン５４とともにリフトオフにより除去し、第２の共晶合金層３４の上に残存するＷ膜３５ａにより第２の金属層３５を形成する。この後、第２の金属層３５及び第２の絶縁膜３７の上に、メッキ等により膜厚が０．２μｍのＣｕ膜を成膜し、Ｃｕ膜の上に、フォトレジストを塗布し、露光装置により露光、現像を行う。これにより、上部配線２０の形状に対応した不図示のレジストパターンを形成する。この後、酸等を用いたウェットエッチングによりレジストパターンの形成されていない領域のＣｕ膜を除去し、残存するＣｕ膜により上部配線２０を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
Next, as shown in FIG. 20, after forming the
以上の工程により、本実施の形態における抵抗変化素子を作製することができる。 Through the steps described above, the variable resistance element according to the present embodiment can be manufactured.
（認証システム）
次に、本実施の形態における認証システムについて説明する。ＰＵＦは、半導体デバイス等において、僅かな特性の違いを用いたものであり、同一の製品であっても、得られる情報が異なることから、認証システムにおける鍵の生成や認証用に用いることが期待されている。ＰＵＦにおいては、内部構造が解析され再現されてしまうことを避けるため、一定の時間ごとに書き換えることのできるものが好ましく、本実施の形態における抵抗変化素子を用いることができる。
(authentication system)
Next, an authentication system according to this embodiment will be described. PUF uses slight differences in characteristics in semiconductor devices, etc., and even with the same product, the information obtained is different, so it is expected to be used for key generation and authentication in authentication systems. It is In order to prevent the internal structure from being analyzed and reproduced, the PUF is preferably rewritable at regular intervals, and the variable resistance element of the present embodiment can be used.
図２１は、本実施の形態における認証システムの構造図である。本実施の形態における認証システムは、本実施の形態における抵抗変化素子１００、書き込み回路６１、読み出し回路６２、出力回路６３等を有している。本実施の形態においては、書き込み回路６２により抵抗変化素子１００に書き込みを行い、登録を行う。具体的には、書き込み回路６１より抵抗変化素子１００のヒータ３８及び３９に電流を流すことにより、第１の共晶合金層３２及び第２の共晶合金層３４を溶融させて書き込みを行う。認証の際には、読み出し回路６２より、抵抗変化素子１００の上部配線２０の入力部２１に電気信号を入力し、抵抗変化部３０を通り、下部配線１０の出力部１１より得られた電気信号により、抵抗変化素子１００における各々の抵抗変化部３０の抵抗の値を得る。このように得られた抵抗値の値に基づく出力信号を出力回路６３より出力し、認証を行う。
FIG. 21 is a structural diagram of an authentication system according to this embodiment. The authentication system according to the present embodiment has the
〔第２の実施の形態〕
（抵抗変化素子）
次に、第２の実施の形態における抵抗変化素子について、図２２に基づき説明する。本実施の形態における抵抗変化素子は、絶縁基板１４０の上に形成された第１の配線１１０、第２の配線１２０、抵抗変化部１３０を有している。第１の配線１１０及び第２の配線１２０は金属等により形成されており、各々複数設けられており、互いに直交するように配置されている。抵抗変化部１３０は、このように配置された第１の配線１１０と第２の配線１２０との間に設けられており、２次元状に配置されている。尚、図２２においては、絶縁膜等は省略されている。
[Second embodiment]
(Resistance change element)
Next, a variable resistance element according to the second embodiment will be described with reference to FIG. 22 . The variable resistance element in this embodiment has a
本実施の形態における抵抗変化素子は、第１の配線１１０の入力部１１１より電気信号が入力されると、抵抗変化部１３０を通り、第２の配線１２０に流れ、第２の配線１２０の出力部１２１より電気信号が出力される。第２の配線１２０の出力部１２１より出力される電気信号は、抵抗変化部１３０の抵抗の値に対応した信号である。従って、各々の抵抗変化部１３０の抵抗値を変えることにより、多値情報の記憶等が可能である。
In the variable resistance element of the present embodiment, when an electric signal is input from the
次に、本実施の形態における抵抗変化素子の抵抗変化部１３０の構造について、図２３に基づき説明する。本実施の形態における抵抗変化素子の抵抗変化部１３０は、絶縁基板１４０の上に、グラフェン層１３３が設けられており、同じグラフェン層１３３の同一面の上に、第１の共晶合金層１３２、第２の共晶合金層１３４が設けられているものである。第１の共晶合金層１３２の上には、第１の金属層１３１が設けられており、第１の金属層１３１の上には、第１の配線１１０が接続されている。第２の共晶合金層１３４の上には、第２の金属層１３５が設けられており、第２の金属層１３５の上には、第２の配線１２０が接続されている。尚、第１の配線１１０を形成するための層間絶縁膜１６１が形成されている。
Next, the structure of the
第１の共晶合金層１３２及び第２の共晶合金層１３４は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのうち２以上の元素を含む比較的融点の低い共晶合金により形成されており、例えば、厚さが１０μｍ～２０μｍのＳｎＩｎにより形成されている。
The first
第１の配線１１０及び第２の配線１２０は、厚さが０．２μｍのＣｕ等により形成されている。
The
第１の金属層１３１は、第１の共晶合金層１３２が加熱された際に、第１の配線１１０に含まれているＣｕが、第１の共晶合金層１３２に進入することを防ぐために設けられている。同様に、第２の金属層１３５は、第２の共晶合金層１３４が加熱された際に、第２の配線１２０に含まれているＣｕが、第２の共晶合金層１３４に進入することを防ぐために設けられている。このため、第１の金属層１３１及び第２の金属層１３５は、Ｃｕに対してバリア性を有するＴａやＷ等により形成されており、膜厚は１００ｎｍ以上、２００ｎｍ以下である。第１の共晶合金層１３２及び第２の共晶合金層１３４にＣｕが入り込むと、第１の共晶合金層１３２及び第２の共晶合金層１３４における融点等が上昇し、所定の温度では溶融しなくなるため、これを防ぐために設けられている。グラフェン層１３３は、１原子層または２原子層の厚さのグラフェンにより形成されている。
The
また、第１の共晶合金層１３２及び第２の共晶合金層１３４等の周囲には、絶縁膜１３６が形成されており、絶縁膜１３６の第１の共晶合金層１３２の近傍及び第２の共晶合金層１３４の近傍には、ヒータ１３８が埋め込まれている。絶縁膜１３６は、酸化シリコンや酸化アルミニウムにより形成されており、ヒータ１３８は、電流が流れると発熱するニクロム等の電熱線材料により形成されている。
An insulating
本実施の形態における抵抗変化素子において、情報を書き込む際には、ヒータ１３８に電流を流し、第１の共晶合金層１３２及び第２の共晶合金層１３４を加熱する。第１の共晶合金層１３２及び第２の共晶合金層１３４は、所定の温度まで加熱されると溶融するが、ヒータ１３８に流れる電流を止めると、温度が下がり凝固する。この凝固の際に、界面における共晶合金を形成している元素の割合が変化する。
In the variable resistance element of this embodiment mode, when writing information, a current is supplied to the
例えば、第１の共晶合金層１３２及び第２の共晶合金層１３４をＳｎ－Ｉｎ等の共晶合金により形成することにより、第１の共晶合金層１３２及び第２の共晶合金層１３４の界面におけるＳｎとＩｎの割合を変化させることができる。これにより、抵抗を変化させることができる。
For example, by forming the first
（抵抗変化素子の製造方法）
次に、本実施の形態における抵抗変化素子の製造方法について、図２４～図３５に基づき説明する。
(Manufacturing method of variable resistance element)
Next, a method for manufacturing the variable resistance element according to the present embodiment will be described with reference to FIGS. 24 to 35. FIG.
最初に、図２４に示されるように、絶縁基板１４０の上に、グラフェン層１３３を形成する。形成されるグラフェン層１３３は転写により形成される。
First, a
次に、図２５に示されるように、グラフェン層１３３及び絶縁基板１４０の上に、絶縁膜１３６の一部となる絶縁膜１３６ａを形成し、更に、絶縁膜１３６ａの上に、開口部１５１ａを有するレジストパターン１５１を形成する。具体的には、ＣＶＤにより酸化シリコン膜を成膜することにより、絶縁膜１３６ａを形成する。絶縁膜１３６ａの上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、ヒータ１３８が形成される領域に開口部１５１ａを有するレジストパターン１５１を形成する。
Next, as shown in FIG. 25, an insulating
次に、図２６に示されるように、レジストパターン１５１の開口部１５１ａにおける絶縁膜１３６ａを除去することにより、絶縁膜１３６ａに開口部を形成し、絶縁膜１３６ａの開口部にヒータ１３８を形成し、更に、レジストパターン１５１を除去する。具体的には、ＲＩＥ等のドライエッチングにより、レジストパターン１５１の開口部１５１ａにおける絶縁膜１３６ａを除去することにより、絶縁膜１３６ａに開口部を形成する。この後、レジストパターン１５１の上及び絶縁膜１３６ａの開口部を埋め込むニクロム膜を形成する。ニクロム膜は、真空蒸着による成膜により形成され、絶縁膜１３６の高さまで、開口部が埋め込まれるように形成する。この後、有機溶剤に浸漬させることにより、レジストパターン１５１の上のニクロム膜をレジストパターン１５１とともにリフトオフにより除去する。これにより、絶縁膜１３６の開口部に埋め込まれた残存するニクロム膜により、ヒータ１３８が形成される。尚、ヒータ１３８は、ニクロムを無電解メッキすることにより形成してもよい。
Next, as shown in FIG. 26, an opening is formed in the insulating
次に、図２７に示されるように、絶縁膜１３６ａ及びヒータ１３８の上に、絶縁膜１３６ｃを成膜することにより、絶縁膜１３６ａと絶縁膜１３６ｃとにより絶縁膜１３６を形成し、更に、絶縁膜１３６の上にレジストパターン１５２を形成する。絶縁膜１３６ｃは、ＣＶＤにより酸化シリコン膜を成膜することにより形成する。このように形成される絶縁膜１３６の膜厚は１０μｍ以上、２０μｍ以下である。この後、絶縁膜１３６の上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、第１の共晶合金層１３２及び第２の共晶合金層１３４が形成される領域に開口部１５２ａ、１５２ｂを有するレジストパターン１５２を形成する。
Next, as shown in FIG. 27, an insulating
次に、図２８に示されるように、レジストパターン１５２の開口部１５２ａ、１５２ｂにおける絶縁膜１３６をグラフェン層１３３の表面が露出するまで、ＲＩＥ等のドライエッチングにより除去する。これにより、絶縁膜１３６に開口部１３６ｄ、１３６ｅを形成する。絶縁膜１３６に形成される開口部１３６ｄ、１３６ｅは、第１の共晶合金層３２及び第２の共晶合金層３４が形成される領域に形成される。
Next, as shown in FIG. 28, the insulating
次に、図２９に示されるように、絶縁膜１３６の開口部１３６ｄのグラフェン層１３３の上に、第１の共晶合金層１３２及び第１の金属層１３１を形成し、開口部１３６ｅのグラフェン層１３３の上に、第２の共晶合金層１３４及び第２の金属層１３５を形成する。具体的には、絶縁膜１３６の開口部１３６ｄ、１３６ｅにおいて露出しているグラフェン層１３３の上に、電解メッキにより共晶合金であるＳｎ－５２Ｉｎを堆積させることにより、第１の共晶合金層１３２及び第２の共晶合金層１３４を形成する。この後、レジストパターン１５２、第１の共晶合金層１３２及び第２の共晶合金層１３４の上に、真空蒸着によりＷ膜を成膜し、有機溶剤に浸漬させることにより、レジストパターン１５２の上のＷ膜をレジストパターン１５２とともにリフトオフにより除去する。これにより、第１の共晶合金層１３２の上に残存するＷ膜により第１の金属層１３１を形成し、第２の共晶合金層１３４の上に残存するＷ膜により第２の金属層１３５を形成する。
Next, as shown in FIG. 29, the first
次に、図３０に示されるように、配線が形成される領域に開口部１５３ａ、１５３ｂを有するレジストパターン１５３を形成する。具体的には、絶縁膜１３６、第１の金属層１３１、第２の金属層１３５の上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、第１の金属層１３１及び第２の金属層１３５を含む領域に開口部１５３ａ、１５３ｂを有するレジストパターン１５３を形成する。
Next, as shown in FIG. 30, a resist
次に、図３１に示されるように、Ｃｕ膜を成膜し、リフトオフによりレジストパターン１５３を除去することにより、第１の金属層１３１の上に第２の配線１２０を形成し、第２の金属層１３５の上に配線層１１２を形成する。具体的には、絶縁膜１３６、第１の金属層１３１、第２の金属層１３５及びレジストパターン１５３の上に、真空蒸着によりＣｕ膜を成膜する。この後、有機溶剤に浸漬させることにより、レジストパターン１５３の上のＣｕ膜をレジストパターン１５３とともにリフトオフにより除去する。これにより、第１の金属層１３１の上に残存するＣｕ膜により第２の配線１２０が形成され、第２の金属層１３５の上に残存するＣｕ膜により配線層１１２が形成される。尚、第２の配線１２０及び配線層１１２は、メッキにより形成してもよい。
Next, as shown in FIG. 31, a Cu film is formed and the resist
次に、図３２に示されるように、絶縁膜３６、第２の配線１２０、配線層１１２の上に、層間絶縁膜１６１を形成し、更に、層間絶縁膜１６１の上にレジストパターン１５４を形成する。具体的には、絶縁膜３６、第２の配線１２０、配線層１１２の上に、ＣＶＤにより酸化シリコン膜を成膜することにより層間絶縁膜１６１を形成する。この後、層間絶縁膜１６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、配線層１１２が形成されている領域の上に開口部１５４ａを有するレジストパターン１５４を形成する。層間絶縁膜１６１は、第２の配線１２０及び配線層１１２の膜厚よりも、厚くなるように形成する。
Next, as shown in FIG. 32, an
次に、図３３に示されるように、レジストパターン１５４の開口部１５４ａにおける層間絶縁膜１６１を除去し、配線層１１２を露出させた後、真空蒸着によりＣｕ膜１１３ａを成膜する。
Next, as shown in FIG. 33, the
次に、図３４に示されるように、残存するＣｕ膜１１３ａにより配線層１１３を形成し、更に、層間絶縁膜１６１の上に、開口部１５５ａを有するレジストパターン１５５を形成する。具体的には、有機溶剤に浸漬させることにより、レジストパターン１５４の上のＣｕ膜１１３ａをレジストパターン１５４とともにリフトオフにより除去する。これにより、配線層１１２の上に残存するＣｕ膜１１３ａにより配線層１１３が形成される。この後、層間絶縁膜１６１及び配線層１１３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１の配線１１０が形成される領域に開口部１５５ａを有するレジストパターン１５５を形成する。レジストパターン１５５の開口部１５５ａにおいては、配線層１１３が露出している。尚、配線層１１３は、メッキにより形成してもよい。
Next, as shown in FIG. 34, the
次に、図３５に示されるように、配線層１１４を成膜することにより、配線層１１２、１１３、１１４により、第１の配線１１０を形成する。具体的には、レジストパターン１５５、配線層１１３及び層間絶縁膜１６１の上に、真空蒸着によりＣｕ膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターン１５５の上のＣｕ膜をレジストパターン１５５とともにリフトオフにより除去する。これにより、配線層１１３の上に残存するＣｕ膜により配線層１１４を形成し、配線層１１２、１１３、１１４により第１の配線１１０が形成される。尚、配線層１１４は、メッキにより形成してもよい。
Next, as shown in FIG. 35, a
以上の工程により、本実施の形態における抵抗変化素子を作製することができる。 Through the steps described above, the variable resistance element according to the present embodiment can be manufactured.
尚、上記以外の内容については、第１の実施の形態と同様である。 Contents other than the above are the same as in the first embodiment.
〔第３の実施の形態〕
次に、第３の実施の形態における抵抗変化素子について説明する。本実施の形態は、第１の実施の形態における抵抗変化素子において、ヒータ３８、３９が設けられていない構造のものである。即ち、本実施の形態における抵抗変化素子は、図３６に示されるように、第１の絶縁膜３６の内部にはヒータ３８は設けられておらず、第２の絶縁膜３７の内部にもヒータ３９は設けられてはいない。このため、第１の共晶合金層３２及び第２の共晶合金層３４を加熱する際には、外部より不図示のヒータを接触させて、第１の共晶合金層３２及び第２の共晶合金層３４を加熱し、共晶合金を溶融させる。または、第１の共晶合金層３２及び第２の共晶合金層３４における共晶金属の融点が低い場合には、下部配線１０及び上部配線２０に過電流を流し、第１の共晶合金層３２及び第２の共晶合金層３４を加熱し溶融させてもよい。
[Third Embodiment]
Next, a variable resistance element according to the third embodiment will be described. This embodiment has a structure in which the
このようにヒータ３８、３９が設けられていない構造にすることにより、抵抗変化素子を製造する際に、ヒータ３８、３９を形成する工程が不要となり、低コストで抵抗変化素子を製造することが可能となる。
By adopting a structure in which the
また、本実施の形態は、第２の実施の形態における抵抗変化素子にも適用可能である。即ち、図３７に示されるように、絶縁膜１３６の内部にヒータ１３８が設けらていないものであってもよい。この場合においても加熱は、外部より不図示のヒータを接触させて、第１の共晶合金層１３２及び第２の共晶合金層１３４を加熱してもよく、第１の共晶合金層１３２及び第２の共晶合金層１３４に過電流を流すことにより、発熱させてもよい。
Further, this embodiment can also be applied to the variable resistance element in the second embodiment. That is, as shown in FIG. 37, the
尚、上記以外の内容については、第１の実施の形態または第２の実施の形態と同様である。 Contents other than the above are the same as those in the first embodiment or the second embodiment.
〔第４の実施の形態〕
次に、第４の実施の形態における抵抗変化素子について説明する。本実施の形態における抵抗変化素子は、１つの抵抗変化部に、共晶合金層が１つ設けられている構造のものである。具体的には、本実施の形態における抵抗変化素子は、図３８に示されるように、下部配線１０と上部配線２０との間の抵抗変化部２３０が形成されている。抵抗変化部２３０は、下部配線１０の上に、グラフェン層３３、共晶合金層２３４、金属層２３５が積層されて形成されており、金属層２３５の上には、上部配線２０が形成されている。共晶合金層２３４及び金属層２３５の周囲には、絶縁膜２３７が形成されており、絶縁膜２３７において、共晶合金層２３４の近傍には、ヒータ２３９が埋め込まれている。共晶合金層２３４は、第１の実施の形態における第２の共晶合金層３４と同様のものであり、金属層２３５は、第２の金属層３５と同様のものであり、絶縁膜２３７は、第２の絶縁膜３７と同様のものであり、ヒータ２３９はヒータ３９と同様のものである。
[Fourth Embodiment]
Next, a variable resistance element according to the fourth embodiment will be described. The variable resistance element in the present embodiment has a structure in which one eutectic alloy layer is provided in one variable resistance portion. Specifically, as shown in FIG. 38, the variable resistance element of the present embodiment has a
本実施の形態における抵抗変化素子は、最初に、絶縁基板４０の上に下部配線１０が形成されているものの上に、グラフェン層３３を形成する。その後、第１の実施の形態における抵抗変化素子の製造方法の一部（図１５～図２０に示される工程）と同様の工程により、製造可能である。本実施の形態においては、共晶合金層２３４とグラフェン層２３３との界面の１ヶ所において抵抗が変化するため、第１の実施の形態と比べて、抵抗の変化の幅は狭いが、構造が簡単であるため、製造が容易である。
In the variable resistance element of the present embodiment, the
尚、上記以外の内容については、第１の実施の形態と同様である。 Contents other than the above are the same as in the first embodiment.
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to a specific embodiment, and various modifications and changes are possible within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
（付記１）
グラフェン層と、
前記グラフェン層に接触する共晶合金層と、
を有することを特徴とする抵抗変化素子。
（付記２）
前記グラフェン層は、第１の配線と接触しており、
前記共晶合金層は、ＷまたはＴａを含む金属層を介して第２の配線と接続されていることを特徴とする付記１に記載の抵抗変化素子。
（付記３）
前記共晶合金層の周囲には、電流によって昇温し、前記共晶合金層を加熱するヒータが設けられていることを特徴とする付記１または２に記載の抵抗変化素子。
（付記４）
グラフェン層と、
前記グラフェン層に接触する第１の共晶合金層と、
前記グラフェン層に接触する第２の共晶合金層と、
を有することを特徴とする抵抗変化素子。
（付記５）
前記第１の共晶合金層は、前記グラフェン層の一方の面に接触しており、
前記第２の共晶合金層は、前記グラフェン層の他方の面に接触していることを特徴とする付記４に記載の抵抗変化素子。
（付記６）
前記第１の共晶合金層及び前記第２の共晶合金層は、前記グラフェン層の同一面と接触していることを特徴とする付記４に記載の抵抗変化素子。
（付記７）
前記第１の共晶合金層は、ＷまたはＴａを含む第１の金属層を介して第１の配線と接続されており、
前記第２の共晶合金層は、ＷまたはＴａを含む第２の金属層を介して第２の配線と接続されていることを特徴とする付記４から６のいずれかに記載の抵抗変化素子。
（付記８）
前記第１の共晶合金層及び第２の共晶合金層の周囲には、電流によって昇温し、前記第１の共晶合金層及び第２の共晶合金層を加熱するヒータが設けられていることを特徴とする付記４から７のいずれかに記載の抵抗変化素子。
（付記９）
前記共晶合金は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのいずれかを含むものであることを特徴とする付記１から８のいずれかに記載の抵抗変化素子。
（付記１０）
前記共晶合金は、Ｓｎ－Ｉｎ－Ｂｉ、または、Ｓｎ－Ｉｎ－Ｐｂであることを特徴とする付記１から８のいずれかに記載の抵抗変化素子。
（付記１１）
前記共晶合金を加熱し溶融し凝固させることにより、前記グラフェン層との界面における抵抗を変化させるものであることを特徴とする付記１から１０のいずれかに記載の抵抗変化素子。
（付記１２）
絶縁基板の上の第１の配線の上に、グラフェン層を形成する工程と、
前記グラフェン層の上に、共晶合金層を形成する工程と、
前記共晶合金層と接続される第２の配線を形成する工程と、
を有することを特徴とする抵抗変化素子の製造方法。
（付記１３）
前記共晶合金層と前記第２の配線との間に、ＷまたはＴａを含む金属層を形成する工程を有することを特徴とする付記１２に記載の抵抗変化素子。
（付記１４）
前記共晶合金層の周囲に、電流によって昇温し、前記共晶合金層を加熱するヒータを形成する工程を有することを特徴とする付記１２または１３に記載の抵抗変化素子。
（付記１５）
第１の配線の上に、第１の共晶合金層を形成する工程と、
前記第１の共晶合金層の上に、グラフェン層を形成する工程と、
前記グラフェン層の上に、第２の共晶合金層を形成する工程と、
前記第２の共晶合金層の上に、第２の配線を形成する工程と、
を有することを特徴とする抵抗変化素子の製造方法。
（付記１６）
絶縁基板の上に、グラフェン層を形成する工程と、
前記グラフェン層の上に、第１の共晶合金層及び第２の共晶合金層を形成する工程と、
前記第１の共晶合金層と接続される第１の配線を形成する工程と、
前記第２の共晶合金層と接続される第２の配線を形成する工程と、
を有することを特徴とする抵抗変化素子の製造方法。
（付記１７）
前記第１の共晶合金層と前記第１の配線との間に、ＷまたはＴａを含む第１の金属層を形成する工程と、
前記第２の共晶合金層と前記第２の配線との間に、ＷまたはＴａを含む第２の金属層を形成する工程と、
を有することを特徴とする付記１５または１６に記載の抵抗変化素子の製造方法。
（付記１８）
前記第１の共晶合金層及び第２の共晶合金層の周囲に、電流によって昇温し、前記第１の共晶合金層及び第２の共晶合金層を加熱するヒータを形成する工程を有すること特徴とする付記１５から１７のいずれかに記載の抵抗変化素子の製造方法。
（付記１９）
前記共晶合金は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのいずれかを含むものであることを特徴とする付記１２から１８のいずれかに記載の抵抗変化素子の製造方法。
（付記２０）
前記共晶合金は、Ｓｎ－Ｉｎ－Ｂｉ、または、Ｓｎ－Ｉｎ－Ｐｂであることを特徴とする付記１２から１８のいずれかに記載の抵抗変化素子の製造方法。
With respect to the above description, the following notes are further disclosed.
(Appendix 1)
a graphene layer;
a eutectic alloy layer in contact with the graphene layer;
A variable resistance element comprising:
(Appendix 2)
The graphene layer is in contact with the first wiring,
The variable resistance element according to
(Appendix 3)
3. The variable resistance element according to
(Appendix 4)
a graphene layer;
a first eutectic alloy layer in contact with the graphene layer;
a second eutectic alloy layer in contact with the graphene layer;
A variable resistance element comprising:
(Appendix 5)
The first eutectic alloy layer is in contact with one surface of the graphene layer,
5. The resistance change element according to
(Appendix 6)
5. The resistance change element according to
(Appendix 7)
The first eutectic alloy layer is connected to the first wiring via a first metal layer containing W or Ta,
7. The variable resistance element according to any one of
(Appendix 8)
A heater is provided around the first eutectic alloy layer and the second eutectic alloy layer to heat the first eutectic alloy layer and the second eutectic alloy layer. 8. The variable resistance element according to any one of
(Appendix 9)
9. The variable resistance element according to any one of
(Appendix 10)
9. The variable resistance element according to any one of
(Appendix 11)
11. The variable resistance element according to any one of
(Appendix 12)
forming a graphene layer on the first wiring on the insulating substrate;
forming a eutectic alloy layer on the graphene layer;
forming a second wiring connected to the eutectic alloy layer;
A method of manufacturing a variable resistance element, comprising:
(Appendix 13)
13. The variable resistance element according to claim 12, further comprising the step of forming a metal layer containing W or Ta between the eutectic alloy layer and the second wiring.
(Appendix 14)
14. The variable resistance element according to Supplementary Note 12 or 13, further comprising a step of forming a heater around the eutectic alloy layer, which is heated by current and heats the eutectic alloy layer.
(Appendix 15)
forming a first eutectic alloy layer on the first wiring;
forming a graphene layer on the first eutectic alloy layer;
forming a second eutectic alloy layer on the graphene layer;
forming a second wiring on the second eutectic alloy layer;
A method of manufacturing a variable resistance element, comprising:
(Appendix 16)
forming a graphene layer on an insulating substrate;
forming a first eutectic alloy layer and a second eutectic alloy layer on the graphene layer;
forming a first wiring connected to the first eutectic alloy layer;
forming a second wiring connected to the second eutectic alloy layer;
A method of manufacturing a variable resistance element, comprising:
(Appendix 17)
forming a first metal layer containing W or Ta between the first eutectic alloy layer and the first wiring;
forming a second metal layer containing W or Ta between the second eutectic alloy layer and the second wiring;
17. A method of manufacturing a variable resistance element according to
(Appendix 18)
A step of forming a heater around the first eutectic alloy layer and the second eutectic alloy layer, which is heated by an electric current and heats the first eutectic alloy layer and the second eutectic alloy layer. 18. The method of manufacturing a variable resistance element according to any one of
(Appendix 19)
19. The method of manufacturing a resistance change element according to any one of appendices 12 to 18, wherein the eutectic alloy contains any one of In, Bi, Sn, Ga, and Pb.
(Appendix 20)
19. The method of manufacturing a variable resistance element according to any one of appendices 12 to 18, wherein the eutectic alloy is Sn--In--Bi or Sn--In--Pb.
１０ 下部配線
１１ 出力部
２０ 上部配線
２１ 入力部
３０ 抵抗変化部
３１ 第１の金属層
３２ 第１の共晶合金層
３３ グラフェン層
３４ 第２の共晶合金層
３５ 第２の金属層
３６ 第１の絶縁膜
３７ 第２の絶縁膜
３８ ヒータ
３９ ヒータ
４０ 絶縁基板
10 lower wiring 11
Claims (4)
前記グラフェン層の上に、共晶合金層を形成する工程と、
前記共晶合金層と接続される第２の配線を形成する工程と、
を有し、
前記共晶合金層は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのいずれかを含むことを特徴とする抵抗変化素子の製造方法。 forming a graphene layer on the first wiring on the insulating substrate;
forming a eutectic alloy layer on the graphene layer;
forming a second wiring connected to the eutectic alloy layer;
has
A method of manufacturing a variable resistance element , wherein the eutectic alloy layer contains any one of In, Bi, Sn, Ga, and Pb .
前記第１の共晶合金層の上に、グラフェン層を形成する工程と、
前記グラフェン層の上に、第２の共晶合金層を形成する工程と、
前記第２の共晶合金層の上に、第２の配線を形成する工程と、
を有し、
前記第１の共晶合金層及び前記第２の共晶合金層は、Ｉｎ、Ｂｉ、Ｓｎ、Ｇａ、Ｐｂのいずれかを含むことを特徴とする抵抗変化素子の製造方法。 forming a first eutectic alloy layer on the first wiring;
forming a graphene layer on the first eutectic alloy layer;
forming a second eutectic alloy layer on the graphene layer;
forming a second wiring on the second eutectic alloy layer;
has
A method of manufacturing a variable resistance element , wherein the first eutectic alloy layer and the second eutectic alloy layer contain any one of In, Bi, Sn, Ga, and Pb.
前記グラフェン層の上に、第１の共晶合金層及び第２の共晶合金層を形成する工程と、
前記第１の共晶合金層と接続される第１の配線を形成する工程と、
前記第２の共晶合金層と接続される第２の配線を形成する工程と、
を有することを特徴とする抵抗変化素子の製造方法。 forming a graphene layer on an insulating substrate;
forming a first eutectic alloy layer and a second eutectic alloy layer on the graphene layer;
forming a first wiring connected to the first eutectic alloy layer;
forming a second wiring connected to the second eutectic alloy layer;
A method of manufacturing a variable resistance element, comprising:
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