JP7257516B2 - ビデオ・コーディングのための方法、装置及びコンピュータ・プログラム - Google Patents
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Description
本出願は、2020年5月1日付で出願された米国特許出願第16/865,052号「ビデオ・コーディングのための方法及び装置」に対する優先権の利益を主張しており、その出願は2019年5月16日付で出願された米国仮出願第62/849,105号「マージ・モード・シグナリング」に対する優先権の利益を主張している。先行する出願の開示全体は参照により全体的に本願に組み込まれる。
本開示は一般にビデオ・コーディングに関連する実施形態を説明している。
本願で行われる背景の説明は、本開示の状況を一般的に提示するためのものである。現在の発明者の名の下になされる仕事は、その仕事がこの背景のセクションだけでなく、別の方法で出願時における先行技術としての適格性を付与されない記述の態様で説明される範囲において、本開示に対する先行技術として、明示的にも暗示的にも認められていない。
フラグは推測可能であることを推測可能コンディションが示す場合に、処理回路は、コーディングされたビデオ・ビットストリームからフラグを解析することなく、フラグを推測する。推測可能コンディションが、フラグを推測することに対して不確定性を示す場合に、処理回路は、コーディングされたビデオ・ビットストリームからフラグを解析する。そして、フラグが現在のブロックに対する特定の予測モードの適用を示す場合に、処理回路は、特定の予測モードに従って現在のブロックを再構成する。
表1:様々なタイプのマージ・モードをシグナリングするためのフラグ
表2:様々なタイプのスキップ・モードをシグナリングするためのフラグ
表3:マージ・モードに対するシンタックス・テーブル
allowRegularMerge = MaxNumMergeCand > 0 (Eq.1)
従って、例えば、MaxNumMergeCandが0より大きい場合、allowRegularMergeはtrueであり;そうでない場合、allowRegularMergeはfalseである。
allowMMVD = sps_mmvd_enabled_flag (Eq.2)
allowSubMerge = MaxNumSubblockMergeCand > 0 && cbWidth >=8 && cbHeight >=8 (Eq. 3)
allowCIIP = sps_ciip_enabled_flag &&! cu_skip_flag && cbWidth×cbHeight >=64 && cbWidth <128 && cbHeight <128 (Eq.4)
allowTriangle = sps_triangle_enabled_flag && slice_type == B && MaxNumTriangleMergeCand >=2 && cbWidth×cbHeight >=64 (Eq.5)
allowSubMerge = MaxNumSubblockMergeCand>0 && cbWidth >= N && cbHeight >=M (Eq.6)
allowCIIP = sps_ciip_enabled_flag && !cu_skip_flag && cbWidth×cbHeight >=K && cbWidth <H && cbHeight <L (Eq.7)
allowTriangle = sps_triangle_enabled_flag && slice_type はBに等しい &&
MaxNumTriangleMergeCand >= 2 && cbWidth×cbHeight >= O (Eq.8)
表4:MMVDフラグをシグナリングするためのシンタックス
JEM: joint exploration model
VVC: versatile video coding
BMS: benchmark set
MV: Motion Vector
HEVC: High Efficiency Video Coding
SEI: Supplementary Enhancement Information
VUI: Video Usability Information
GOPs: Groups of Pictures
TUs: Transform Units,
PUs: Prediction Units
CTUs: Coding Tree Units
CTBs: Coding Tree Blocks
PBs: Prediction Blocks
HRD: Hypothetical Reference Decoder
SNR: Signal Noise Ratio
CPUs: Central Processing Units
GPUs: Graphics Processing Units
CRT: Cathode Ray Tube
LCD: Liquid-Crystal Display
OLED: Organic Light-Emitting Diode
CD: Compact Disc
DVD: Digital Video Disc
ROM: Read-Only Memory
RAM: Random Access Memory
ASIC: Application-Specific Integrated Circuit
PLD: Programmable Logic Device
LAN: Local Area Network
GSM: Global System for Mobile communications
LTE: Long-Term Evolution
CANBus: Controller Area Network Bus
USB: Universal Serial Bus
PCI: Peripheral Component Interconnect
FPGA: Field Programmable Gate Areas
SSD: solid-state drive
IC: Integrated Circuit
CU: Coding Unit
Claims (17)
- デコーダにおけるビデオ復号化方法であって、
プロセッサが、現在のブロックに対する特定の予測モードのフラグに対する推測可能コンディションを、コーディングされたビデオ・ビットストリームから前記現在のブロックに対する前記特定の予測モードの前記フラグを解析する前にチェックするステップであって、前記特定の予測モードは複数のインター・ピクチャ予測モードのうちの1つであり、前記推測可能コンディションは、前記特定の予測モードと前記複数のインター・ピクチャ予測モードにおける他のモードとが許容されるかどうかに基づいており、前記他のモードは、前記フラグをチェックする順序を定めるツリー構造において前記特定の予測モードより下位のレベルにあり、前記推測可能コンディションは、前記特定の予測モードの許容可能性と、予測モード決定のための前記ツリー構造において前記特定の予測モードより後にある他のモードの許容可能性との組み合わせである、ステップと、
前記フラグは推測可能であることを前記推測可能コンディションが示す場合に、前記プロセッサが、前記コーディングされたビデオ・ビットストリームから前記フラグを解析することなく、前記フラグを推測するステップと、
前記推測可能コンディションが、前記フラグを推測することに対して不確定性を示す場合に、前記プロセッサが、前記コーディングされたビデオ・ビットストリームから前記フラグを解析するステップと、
前記フラグが前記現在のブロックに対する前記特定の予測モードの適用を示す場合に、前記プロセッサが、前記特定の予測モードに従って前記現在のブロックを再構成するステップと、
を含む方法。 - 前記プロセッサが、複数のインター・ピクチャ予測モードのうちの1つ以上の他のモードの許容可能性に基づいて、前記フラグに対する前記推測可能コンディションをチェックするステップ
を更に含む請求項1に記載の方法。 - 前記フラグは、レギュラー・マージ/スキップ・モードのレギュラー・フラグ、MMVDモードのマージ・ウィズ動きベクトル差分(MMVD)フラグ、サブブロック・ベースのマージ/スキップ・モードのサブブロック・フラグ、CIIPモードの結合イントラ・インター予測(CIIP)フラグ、三角予測モードの三角フラグのうちの1つである、請求項1又は2に記載の方法。
- 前記特定の予測モードは許容されていない場合に、前記フラグは推測可能であることを、前記推測可能コンディションは示している、請求項1に記載の方法。
- 前記他のモードは許容されていない場合に、前記フラグは推測可能であることを、前記推測可能コンディションは示している、請求項1に記載の方法。
- 前記特定の予測モードと前記複数のインター・ピクチャ予測モードにおける他のモードとが許容されるかどうかは、シーケンス・パラメータ・セット(SPS)、ピクチャ・パラメータ・セット(PPS)、スライス・ヘッダ、タイル情報、及びタイル・グループ情報のうちの少なくとも1つに基づいて決定される、請求項2ないし5のうちの何れか1項に記載の方法。
- 前記特定の予測モードが許容されるかどうかは、前記現在のブロックのサイズ情報に基づいて決定される、請求項2ないし6のうちの何れか1項に記載の方法。
- 処理回路を含むビデオ復号化装置であって、前記処理回路は、
現在のブロックに対する特定の予測モードのフラグに対する推測可能コンディションを、コーディングされたビデオ・ビットストリームから前記現在のブロックに対する前記特定の予測モードの前記フラグを解析する前にチェックするステップであって、前記特定の予測モードは複数のインター・ピクチャ予測モードのうちの1つであり、前記推測可能コンディションは、前記特定の予測モードと前記複数のインター・ピクチャ予測モードにおける他のモードとが許容されるかどうかに基づいており、前記他のモードは、前記フラグをチェックする順序を定めるツリー構造において前記特定の予測モードより下位のレベルにあり、前記推測可能コンディションは、前記特定の予測モードの許容可能性と、予測モード決定のための前記ツリー構造において前記特定の予測モードの後にある他のモードの許容可能性との組み合わせである、ステップと、
前記フラグは推測可能であることを前記推測可能コンディションが示す場合に、前記コーディングされたビデオ・ビットストリームから前記フラグを解析することなく、前記フラグを推測するステップと、
前記推測可能コンディションが、前記フラグを推測することに対して不確定性を示す場合に、前記コーディングされたビデオ・ビットストリームから前記フラグを解析するステップと、
前記フラグが前記現在のブロックに対する前記特定の予測モードの適用を示す場合に、前記特定の予測モードに従って前記現在のブロックを再構成するステップと、
を行うように構成されている、装置。 - 前記処理回路は、前記複数のインター・ピクチャ予測モードのうちの1つ以上の他のモードの許容可能性に基づいて、前記フラグに対する前記推測可能コンディションをチェックするステップ
を行うように構成されている、請求項8に記載の装置。 - 前記フラグは、レギュラー・マージ/スキップ・モードのレギュラー・フラグ、MMVDモードのマージ・ウィズ動きベクトル差分(MMVD)フラグ、サブブロック・ベースのマージ/スキップ・モードのサブブロック・フラグ、CIIPモードの結合イントラ・インター予測(CIIP)フラグ、三角予測モードの三角フラグのうちの1つである、請求項8又は9に記載の装置。
- 前記特定の予測モードは許容されていない場合に、前記フラグは推測可能であることを、前記推測可能コンディションは示している、請求項8に記載の装置。
- 前記他のモードは許容されていない場合に、前記フラグは推測可能であることを、前記推測可能コンディションは示している、請求項8に記載の装置。
- 前記特定の予測モードと前記複数のインター・ピクチャ予測モードにおける他のモードとが許容されるかどうかは、シーケンス・パラメータ・セット(SPS)、ピクチャ・パラメータ・セット(PPS)、スライス・ヘッダ、タイル情報、及びタイル・グループ情報のうちの少なくとも1つに基づいて決定される、請求項9ないし12のうちの何れか1項に記載の装置。
- 前記特定の予測モードが許容されるかどうかは、前記現在のブロックのサイズ情報に基づいて決定される、請求項9ないし13のうちの何れか1項に記載の装置。
- コンピュータに、
現在のブロックに対する特定の予測モードのフラグに対する推測可能コンディションを、コーディングされたビデオ・ビットストリームから前記現在のブロックに対する前記特定の予測モードの前記フラグを解析する前にチェックするステップであって、前記特定の予測モードは複数のインター・ピクチャ予測モードのうちの1つであり、前記推測可能コンディションは、前記特定の予測モードと前記複数のインター・ピクチャ予測モードにおける他のモードとが許容されるかどうかに基づいており、前記他のモードは、前記フラグをチェックする順序を定めるツリー構造において前記特定の予測モードより下位のレベルにあり、前記推測可能コンディションは、前記特定の予測モードの許容可能性と、予測モード決定のための前記ツリー構造において前記特定の予測モードより後にある他のモードの許容可能性との組み合わせである、ステップと、
前記フラグは推測可能であることを前記推測可能コンディションが示す場合に、前記コーディングされたビデオ・ビットストリームから前記フラグを解析することなく、前記フラグを推測するステップと、
前記推測可能コンディションが、前記フラグを推測することに対して不確定性を示す場合に、前記コーディングされたビデオ・ビットストリームから前記フラグを解析するステップと、
前記フラグが前記現在のブロックに対する前記特定の予測モードの適用を示す場合に、前記特定の予測モードに従って前記現在のブロックを再構成するステップと、
を実行させるコンピュータ・プログラム。 - 前記コンピュータに、
前記複数のインター・ピクチャ予測モードのうちの1つ以上の他のモードの許容可能性に基づいて、前記フラグに対する前記推測可能コンディションをチェックするステップ
を実行させる、請求項15に記載のコンピュータ・プログラム。 - エンコーダにおけるビデオ符号化方法であって、
プロセッサが、現在のブロックに対する特定の予測モードのフラグに対する推測可能コンディションを、コーディングされたビデオ・ビットストリームから前記現在のブロックに対する前記特定の予測モードの前記フラグを、デコーダにシグナリングする前にチェックするステップであって、前記特定の予測モードは複数のインター・ピクチャ予測モードのうちの1つであり、前記推測可能コンディションは、前記特定の予測モードと前記複数のインター・ピクチャ予測モードにおける他のモードとが許容されるかどうかに基づいており、前記他のモードは、前記フラグをチェックする順序を定めるツリー構造において前記特定の予測モードより下位のレベルにあり、前記推測可能コンディションは、前記特定の予測モードの許容可能性と、予測モード決定のための前記ツリー構造において前記特定の予測モードより後にある他のモードの許容可能性との組み合わせである、ステップと、
前記フラグは推測可能であることを前記推測可能コンディションが示す場合に、前記プロセッサが、前記コーディングされたビデオ・ビットストリームから前記フラグを前記デコーダにシグナリングしないことを決定するステップと、
前記推測可能コンディションが、前記フラグを推測することに対して不確定性を示す場合に、前記プロセッサが、前記コーディングされたビデオ・ビットストリームにおいて、前記フラグを前記デコーダにシグナリングするステップであって、前記フラグは、前記現在のブロックに対する前記特定の予測モードの適用を示す、ステップと、
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Geonjung Ko, et al.,CE4-1.3: Modification of merge data syntax,Joint Video Experts Team (JVET) of ITU-T SG 16 WP 3 and ISO/IEC JTC 1/SC 29/WG 11,JVET-N0237,14th Meeting: Geneva, CH,2019年03月,pp.1-3 |
Geonjung Ko, et al.,Non-CE4: Modification of merge data syntax,Joint Video Experts Team (JVET) of ITU-T SG 16 WP 3 and ISO/IEC JTC 1/SC 29/WG 11,JVET-M0359-v2,13th Meeting: Marrakech, MA,2019年01月,pp.1-4 |
Hahyun Lee, et al.,Non-CE4: Syntax element ‘regular_merge_flag’ signalling,Joint Video Experts Team (JVET) of ITU-T SG 16 WP 3 and ISO/IEC JTC 1/SC 29/WG 11,JVET-O0330,15th Meeting: Gothenburg, SE,2019年06月,pp.1-4 |
Yu-Ling Hsiao, et al.,CE4-related: On signalling of merge flags,Joint Video Experts Team (JVET) of ITU-T SG 16 WP 3 and ISO/IEC JTC 1/SC 29/WG 11,JVET-O0278-v3,15th Meeting: Gothenburg, SE,2019年07月,pp.1-6 |
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