JP7254011B2 - Wiring substrate, package for storing semiconductor element, and semiconductor device - Google Patents
Wiring substrate, package for storing semiconductor element, and semiconductor device Download PDFInfo
- Publication number
- JP7254011B2 JP7254011B2 JP2019209737A JP2019209737A JP7254011B2 JP 7254011 B2 JP7254011 B2 JP 7254011B2 JP 2019209737 A JP2019209737 A JP 2019209737A JP 2019209737 A JP2019209737 A JP 2019209737A JP 7254011 B2 JP7254011 B2 JP 7254011B2
- Authority
- JP
- Japan
- Prior art keywords
- ground conductor
- internal ground
- conductor
- wiring
- distance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、配線基体、半導体素子収納用パッケージおよび半導体装置に関する。 The present invention relates to a wiring substrate, a package for housing a semiconductor element, and a semiconductor device.
従来、ミリ波帯の高周波信号を伝送させるために用いられる配線基体として、絶縁材上に配線導体が位置するとともに、配線導体の直下に一定の距離で絶縁材を介して接地導体が位置するものがあった(特許文献1参照)。しかしながら、上述の配線基体では、配線導体に高周波信号が伝送されると、配線導体から配線導体直下の接地導体にかけて電界が発生するために、電界方向にバラツキが生じ易く、インピーダンスの整合が取り難いという問題点があった。その問題に対し、配線導体の直下に接地導体が位置せず、絶縁材のみが位置する削除部が設けられた発明が公開されている(特許文献2参照)。 Conventionally, as a wiring substrate used for transmitting high frequency signals in the millimeter wave band, a wiring conductor is positioned on an insulating material, and a ground conductor is positioned directly below the wiring conductor at a certain distance via an insulating material. There was (see patent document 1). However, in the wiring substrate described above, when a high-frequency signal is transmitted to the wiring conductor, an electric field is generated from the wiring conductor to the ground conductor immediately below the wiring conductor. There was a problem. In order to solve this problem, an invention has been disclosed in which the ground conductor is not positioned directly under the wiring conductor, and only the insulating material is positioned thereon.
しかしながら、特許文献2のような従来の配線基体では、誘電体共振が発生しやすく、高周波信号を効率的な伝送の障害となっていた。 However, in a conventional wiring substrate such as that disclosed in Patent Document 2, dielectric resonance is likely to occur, which hinders efficient transmission of high-frequency signals.
本開示の一実施形態に係る配線基体は、絶縁基体と、配線導体と、配線導体に接続され、第1方向に沿って延びたリード端子と、絶縁基体の内部に位置する内部接地導体とを有している。絶縁基体は、第1面を有するとともに絶縁材を含んでいる。配線導体は第1面上に位置する。内部接地導体は、第1面に沿って延びており、かつ、第1面に直交する第2方向における第1面からの距離D1を有する第1内部接地導体と、第1面に沿って延びており、かつ、第2方向における第1面からの距離D2が距離D1よりも大きい第2内部接地導体と、を有している。第2内部接地導体は、第1面に直交するとともに第1方向を含む断面視をした場合、第2方向において、第2内部接地導体と配線導体とは絶縁基体の絶縁材を介して対向して位置するとともに、リード端子と重なる第1部を有する。 A wiring base according to an embodiment of the present disclosure includes an insulating base, a wiring conductor, a lead terminal connected to the wiring conductor and extending along a first direction, and an internal ground conductor positioned inside the insulating base. have. The insulating base has a first surface and includes an insulating material. A wiring conductor is located on the first surface. The internal ground conductor extends along the first surface and has a distance D1 from the first surface in a second direction perpendicular to the first surface, and a first internal ground conductor extends along the first surface. and a second internal ground conductor whose distance D2 from the first surface in the second direction is greater than the distance D1. The second internal ground conductor faces the wiring conductor in the second direction with the insulating material of the insulating base interposed therebetween in a cross-sectional view that is orthogonal to the first surface and includes the first direction. and has a first portion overlapping the lead terminal.
本開示の一実施形態に係る半導体素子収納用パッケージは、上述した構成の配線基体と、載置面を有する基板と、載置面を囲んで位置する枠体と、を備える。枠体は、載置面に沿った方向に内外を貫通した篏合部を有する。配線基体は、篏合部と篏合して位置する。 A semiconductor element storage package according to an embodiment of the present disclosure includes a wiring substrate configured as described above, a substrate having a mounting surface, and a frame surrounding the mounting surface. The frame body has a mating portion penetrating inside and outside in a direction along the mounting surface. The wiring substrate is positioned so as to be fitted to the fitting portion.
本開示の一実施形態に係る半導体装置は、上述した構成の半導体素子収納用パッケージと、載置部に位置し、前記配線導体と接続された半導体素子と、を備える。 A semiconductor device according to an embodiment of the present disclosure includes a semiconductor element housing package configured as described above, and a semiconductor element located on a mounting portion and connected to the wiring conductor.
本開示の一実施形態に係る配線基体は不要共振の発生が少ない。上述の配線基体を備える本開示の一実施形態に係る半導体素子収納用パッケージ、および半導体装置は、高周波信号の伝送効率に優れる。 A wiring substrate according to an embodiment of the present disclosure generates less unwanted resonance. A semiconductor element housing package and a semiconductor device according to an embodiment of the present disclosure, which include the wiring substrate described above, are excellent in high-frequency signal transmission efficiency.
以下、本発明の実施形態に係る配線基体1、半導体素子収納用パッケージ100および半導体装置1000について、図面を参照しながら説明する。
A
<配線基体1の構成>
図6に示す、配線基体1は、絶縁基体10と、配線導体20と、内部接地導体30と、リード端子40と、を備えている。
<Structure of
A
絶縁基体10は絶縁材11を含んでおり、絶縁材11は誘電体材料からなる。誘電体材料としては、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体または窒化珪素質焼結体のようなセラミック材料、またはガラスセラミック材料を用いることができる。
The
絶縁基体10は、誘電体材料の積層によって形成されてもよい。また、絶縁基体10は、第1面12を有している。絶縁基体10の形状は、例えば、第1面12に向かう平面視において、矩形状やUの字形であり、その大きさが2mm×2mm~25mm×50mmで、高さが1mm~10mmの範囲であってもよい。絶縁基体10および第1面12の大きさは適宜設定できる。なお、本明細書において、第1面12を上面とし、第1面12と反対側の面を下面として説明する場合がある。
The
第1面12上には、第1面12に対する平面視において第1面12の内側を始点として絶縁基体10の外側に向かって延びる配線導体20が位置している。なお、リード端子40が延びる方向を本明細書内において第1方向と定義する。そして、第1方向に直交する方向を第2方向と定義する。
A
本開示における配線導体20は、高周波信号(例えば10~100GHz)が伝送される伝送路であり、配線導体20と接続するリード端子40は信号端子として機能する。配線導体20は、第1方向と直交する幅が0.05mm~2mmで、第1方向に沿った長さが0.5mm~20mmで、厚みは0.01mm~0.1mmあってもよい。なお、配線導体20の幅、長さ、厚みと併せて適宜設定できる。
The
第1面12には、グランド電位を有する接地導体21が位置していてもよい。接地導体21は、配線導体20に沿った部分である第1領域211を有していてもよい。接地導体21と接続されるリード端子40は接地端子として機能する。第1領域211は、幅が0.05mm~2mmで、長さが0.5mm~20mmで、厚みが0.01mm~0.1mmあってもよい。なお、接地導体21の第1領域211の幅、長さ、厚みは適宜設定できる。
A
配線導体20および接地導体21は、それぞれ複数あってもよく、交互に配列されてい
ても、差動となるように配列されていてもよい。具体的に、差動とは、平面視において、接地導体21、配線導体20、配線導体20、接地導体21の順に並んでいることを指す。配線導体20と接地導体21とが差動となるように配列されることで、耐ノイズ性が向上する。接地導体21は、配線導体20に沿う第1領域211に繋がり、第1領域211を含んで配線導体20を囲む第2領域212を更に有していてもよい。第2領域212を有することによって、グランドとして機能する領域が広くなるため、高周波特性が向上する。
A plurality of
配線導体20および接地導体21は第1面12に形成されたメタライズ層であってもよい。メタライズ層は、たとえば、タングステン、モリブデンおよびマンガンなどの金属材料からなり、更にニッケルめっきまたは金めっきなどが施されていてもよい。配線導体20または接地導体21と、リード端子40とは接合材によって接続されてもよい。本実施形態で用いられる接合材は、例えば、半田やろう材である。
The
配線導体20間に凹部13、あるいは配線導体20および接地導体21の間に凹部14が位置していてもよい。凹部13、14が形成する空間は電気的に絶縁されていることで、配線導体20近傍の実効的な誘電率が低くなるため、インピーダンスの整合を行いやすくなる。その結果、高周波信号の周波数特性が向上する。
The
凹部13、14の形状は特に限定されないが、領域を大きくするために、第1方向に直交する断面視において、内壁をテーパ状または逆テーパ状としてもよい。凹部13、14の領域を大きくすることにより、配線導体20近傍の実効的な誘電率が低くすることができる。その結果、インピーダンス整合を行いやすくなり、高周波信号の周波数特性が向上する。
The shape of the
凹部13、14は、第1面12に向かう平面視において、矩形状であってもよい。また、凹部13、14は半円形状、あるいは、半長円形状であってもよい。これによって凹部13、14の端部におけるクラックの発生を低減できる。また、図5に示すように、第1面12に向かう平面視において、凹部13、14の端部に更に窪み15を有していてもよい。これによって、配線導体20近傍の実効的な誘電率が更に低くなるため、その結果、インピーダンス整合を行いやすくなり、高周波信号の周波数特性が向上する。なお、窪み15は、第1面12に向かう平面視において、矩形状であってもよい。また、窪み15は半円形状、あるいは、半長円形状であってもよい。
The
リード端子40は、外部の電気回路基板等と電気的に接続するための部材である。リード端子40は、ろう材等の接合材を介して、配線導体20上あるいは接地導体21上に接続されてもよい。隣接する配線導体20あるいは接地導体21同士を、間を空けて設けることで、隣接する配線導体20あるいは接地導体21同士を電気的に絶縁し、電磁気的な結合を抑制することができる。そして、各リード端子40を配線導体20あるいは接地導体21に設けることで、隣接するリード端子40同士は、電気的に絶縁しているとともに、電磁気的な結合が抑制された状態で外部の電気回路基板と電気的に接続することができる。
The
リード端子40は、第1方向に直交する断面視における形状が、例えば矩形状であっても円形状であってもよい。また、図6や図7のように、第1面12に直交するとともに第1方向を含む断面視において、第1面12上に位置する配線導体20あるいは接地導体21と接続する接続部41と、第1面12に対して傾く傾斜部42と、を有する形状であってもよい。この形状であることによって、半導体収納用パッケージ100を、リード端子40を介してプリント板などに実装した際に、半導体収納用パッケージ100とプリント板との間に発生する応力を緩和できる。
The shape of the
接続部41の両端部のうち、第1面12に向かう平面視において、絶縁基体10の内側に位置する端部を第1端部411とする。また、接続部41の両端部のうち、絶縁基体10の外側に位置する端部を第2端部412とする。
Of the two ends of the
傾斜部42は、前記第1面に直交するとともに前記第1方向を含む断面視をした場合、第2方向において、第1面12と重なっている部分を有していてもよい。このとき、傾斜部42は、第2端412と連続して位置する。
The
また、リード端子40は、図8や図9のような、直線形状であってもよい。直線形状であることによって、リード端子40の長さを短く形成することができ、高周波特性が向上する。
Also, the
内部接地導体30は、絶縁基体10の内部、あるいは絶縁層間に位置している。内部接地導体30は、少なくとも第1内部接地導体31と第2内部接地導体と32を有している。内部接地導体30はグランド電位を有しており、接地導体21と貫通導体34を介して電気的に接続されてもよい。また、複数の内部接地導体30は貫通導体34を介して電気的に接続されていてもよい。これによって、グランドとして機能する領域が広くなるため、高周波特性が向上する。貫通導体34は、例えば、タングステン、モリブデンおよびマンガンなどの金属材料を用いることができる。内部接地導体30は、絶縁層上に形成されたメタライズ層であってもよい。メタライズ層は、例えば、タングステン、モリブデンおよびマンガンなどの金属材料からなり、更にニッケルめっきまたは金めっきなどが施されていてもよい。
The
貫通導体34の長さは、0より大きく、配線導体20が伝送する信号の周波数における実効波長の1/4以下であってもよい。これによって、高周波信号が各内部接地導体30間から漏れることを防ぐことができる。なお、本明細書における実効波長とは、使用する高周波信号の波長を、絶縁基板10の比誘電率の平方根で割ることによって求められるものである。
The length of the penetrating
第1内部接地導体31は、第1面12からの第2方向における距離が例えば0.05mm~0.3mmであってもよい。本明細書において、第1内部接地導体31の第2方向における距離をD1とする。D1は、0より大きく、配線導体20が伝送する信号の周波数における実効波長以下であってもよい。D1が伝送される実効波長の以下であることによって、断面視における第1内部接地導体31と第1面12の間において、絶縁基体10と配線導体20との共振の発生を低減することができる。その結果、共振に伴う伝送損失を低減することができ、高周波信号を良好に伝送することができる。
The distance of the first
第2内部接地導体32は、第1面12からの第2方向における距離が例えば0.1mm~0.6mmであってもよい。本明細書において、第1内部接地導体31の第2方向における距離をD2とする。D2はD1よりも第2方向における距離が大きい。また、D2は、0より大きく、配線導体20が伝送する信号の周波数における実効波長以下であってもよい。
The second
第2内部接地導体32は、第1部323を有している。第1部323は、第1面12に直交するとともに第1方向を含む断面視をしたとき、第2方向において、第2内部接地導体32と配線導体20とは絶縁基体10の絶縁材11を介して対向して位置し、かつ、リード端子40と重なる。つまり、第1面12に直交するとともに第1方向を含む断面視において階段状になっている。
The second
配線基体1は、外部環境との比誘電率の影響をうけるため、配線導体20の第1方向に延びている部分の直下に位置するほど共振が発生しやすい。これに対し、D2がD1より大きいことで、第1面12に直交するとともに第1方向を含む断面視で、第1内部接地導体31よりも第2方向における距離が大きい第2内部接地導体32と、第1面12上に位置する配線導体20とが、絶縁材11を介して対向することになる。その結果、配線導体20と絶縁基体10との共振の発生を低減できる。また、D2が配線導体20の実効波長以下であることで、配線導体20と絶縁基体10との共振の発生を一層低減できる。
Since the
第1部323の第1方向に沿う方向における長さは、0より大きく、配線導体20が伝送する信号の周波数における実効波長の1/4以下であってもよい。これによって、第1部323の長さによって生じる不要共振を抑制できる。本明細書において、第1内部接地導体31の第1方向に沿う方向における長さをL1とする。
The length of the
第2方向において、第1内部接地導体31から第2内部接地導体32までの距離は例えば、0.05mm~0.3mmであってもよい。本明細書において、第1内部接地導体31から第2内部接地導体32までの距離をD3とする。D3は、0より大きく、配線導体20が伝送する信号の周波数における実効波長の1/4以下であってもよい。これによって、高周波信号が第1内部接地導体31と第2内部接地導体32との間から漏れることを防ぐことができる。
In the second direction, the distance from the first
内部接地導体30は、第1面12に平行に延びる第3内部接地導体33を更に有していてもよい。第3内部接地導体33は、第1面12からの第2方向における距離が例えば0.15mm~0.9mmであってもよい。本明細書において、第3内部接地導体33の第2方向における距離をD4とする。D4はD2よりも第2方向における長さが大きくてもよいまた、D4は、0より大きく、配線導体20が伝送する信号の周波数における実効波長以下であってもよい。
The
第3内部接地導体33は、第2部333を有していてもよい。第2部333は、第1面12に直交するとともに第1方向を含む断面視したとき、第2方向において、第3内部接地導体33と配線導体20とは絶縁基体10の絶縁材11を介して対向して位置し、かつ、リード端子40と重なる。つまり、断面視において階段状になっている。なお、第3内部接地導体33の第2方向における直下には、第2部333を有する第3内部接地導体33が更に位置していてもよい。
The third
第2部333の第1方向に沿う方向における長さは、0より大きく、配線導体20が伝送する信号の周波数における実効波長の1/4以下であってもよい。これによって、第2部333の長さによって生じる不要共振を抑制できる。本明細書において、第2部333の第1方向に沿う方向における長さをL2とする。
The length of the
D4がD2より大きいことで、第1面12に直交するとともに第1方向を含む断面視で、第2内部接地導体32よりも第2方向における距離が大きい第3内部接地導体33と、第1面12上に位置する配線導体20とが、絶縁材11を介して対向する。その結果、配線導体20と絶縁基体10との共振の発生を低減できる。また、D4が配線導体20の実効波長以下であることで、配線導体20と絶縁基体10との共振の発生を一層低減できる。
Since D4 is larger than D2, the third
第2方向における第2内部接地導体32から第3内部接地導体33までの距離は例えば、0.05mm~0.3mmであってもよい。本明細書において、第2方向における第2内部接地導体32から第3内部接地導体33までの距離をD5とする。D5は、0より大きく、配線導体20が伝送する信号の周波数における実効波長の1/4以下であってもよ
い。これによって、高周波信号が第2内部接地導体32と第3内部接地導体33との間から漏れることを防ぐことができる。
The distance from the second
また第1内部接地導体31は、第1面12に直交するとともに第1方向を含む断面視において、図6や図8のように、リード端子40の接続部41と重なって位置しなくてもよい。また、図7や図9のように、リード端子40の接続部41の一部と重なって位置していてもよい。第1内部接地導体31がリード端子40と重なって位置しない場合、リード端子40の接続部41の第1端部411から第2方向に伸ばした垂線が、第1内部接地導体31の端部と繋がっていてもよい。これによって、インピーダンスの変化が大きいリード端子40の第1端部411において、第1内部接地導体31よりも第2方向における距離が大きい第2内部接地導体32がリード端子40接続部41の直下に位置することになるため、インピーダンスの変化を緩和でき、高周波特性が向上され、不要な共振の発生を低減することができる。リード端子40の接続部41の一部と重なって位置している場合、配線導体20と各内部接地導体30との間において、絶縁材11を介して位置する絶縁基体10の領域を小さくできるので、絶縁基体10内で生じる不要共振を高周波にシフトできる。その結果、不要な共振の発生を低減できる。
Further, the first
第2内部接地導体32の第1部323は、第1面12に直交するとともに第1方向を含む断面視において、リード端子40の接続部41の一部分と重なるように位置していてもよい。言い換えると、接続部41の第2端部412から第2方向に伸ばした垂線が、第1部323と接しなくてもよい。このとき、第2端部412からの垂線は第2部333と接してもよい。言い換えると、第2内部接地導体32よりも第2方向における距離が長い第3内部接地導体33の第2部333がリード端子40の接続部41の直下に位置してもよい。これによって、第2部333と第1面12との間において、第2内部接地導体32よりも第2方向における距離が大きい第3内部接地導体33と配線導体20とが、絶縁材11を介して対向する。その結果、インピーダンスの変化を緩和でき、高周波特性が向上され不要な共振の発生を低減することができる。
The
また、第2内部接地導体32の第1部323は、第1面12に直交するとともに第1方向を含む断面視において、リード端子40の接続部41の全部分と重なるように位置していてもよい。言い換えると、接続部41の第2端部412から第2方向に伸ばした垂線が、第1部323と接してもよい。これによって、リード端子40の接続部41の直下には、第1内部接地導体31よりも第2方向における距離が長い第2内部接地導体32が位置することになる。その結果、リード端子40の接続部41直下のインピーダンスの変化を所望の値に整合しやすくなるので、高周波特性が向上され、不要な共振の発生を低減することができる。なお、第1面12に直交するとともに第1方向を含む断面視において、リード端子が直線形状である場合、第2内部接地導体は、絶縁基体10の端部にまで延びて位置していてもよい。
Also, the
第3内部接地導体33の第2部333は、第1面12に直交するとともに第1方向を含む断面視において、リード端子40の接続部41の全部分と重なるように位置していてもよい。言い換えると、接続部41の第2端部412から第2方向に伸ばした垂線が、第2部333と接してもよい。これによって、リード端子40の接続部41の直下には、第1内部接地導体31および第2内部接地導体32よりも第2方向における距離が長い第3内部接地導体33が位置することになる。言い換えると、第2内部接地導体32よりも第2方向における距離が大きい第3内部接地導体33と、第1面12上に位置する配線導体20とが、絶縁材11を介して対向する。その結果、インピーダンスの変化を緩和でき、高周波特性が向上され、不要な共振の発生を低減することができる。なお、第1面12に直交するとともに第1方向を含む断面視において、リード端子40が直線形状である場合、第3内部接地導体33は、絶縁基体10の端部にまで延びて位置していてもよい。これに
より、リード端子40の接続部41直下のインピーダンスの変化を所望の値に整合でき、高周波特性が向上され、不要な共振の発生を低減することができる。
The
第3内部接地導体33の第2方向における直下に、第2部333を有する第3内部接地導体33が更に位置していている場合、第3内部接地導体33の第2部333は、第1面12に直交するとともに第1方向を含む断面視において、リード端子40の接続部41の一部分と重なるように位置していてもよい。これによって、リード端子40の接続部41の直下には、第3内部接地導体31の第2部333よりも第2方向における距離が更に長い第3内部接地導体33の第2部333が位置し、その第2部333と絶縁材11を介して、第2部333と配線導体20とが対向する。その結果、インピーダンスの変化を緩和でき、高周波特性が向上され不要な共振の発生を低減することができる。
When the third
<配線基体1の製造方法>
以下に、配線基体1の製造方法の一例について説明する。配線基体1は、絶縁基体10と、配線導体20と、内部接地導体30を備えている。まず、絶縁基体10の製造方法の一例について説明する。絶縁基体10が、例えば、複数の絶縁層が酸化アルミニウム質焼結体からなる場合であれば、次のようにして絶縁基体10が製作される。まず、酸化アルミニウムおよび酸化ケイ素等の原料粉末に適当な有機バインダおよび溶剤等を添加混合してスラリーを作製する。次に、スラリーをドクターブレード法等の成形法でシート状に成形することにより複数枚のセラミックグリーンシートを作製する。このとき、グリーンシートの一部に凹部13、14および窪み15となる切欠きを形成してもよい。
<Manufacturing Method of
An example of a method for manufacturing the
次に、配線導体20、内部接地導体30の製造方法の一例について説明する。配線導体20、内部接地導体30、ならびに接地導体21、第1内部接地導体31、第2内部接地導体32、第3内部接地導体33は、例えば、タングステンやモリブデン、マンガン等の高融点の金属からなるメタライズ層からなる場合であれば、次のようにして形成することができる。すなわち、まず高融点の金属の粉末を有機溶剤およびバインダとともによく混ざるように練って作製した金属ペーストを、絶縁層の上面や下面となるセラミックグリーンシートの所定部位にスクリーン印刷等の方法で印刷する。その後、これらの金属ペーストが印刷されたセラミックグリーンシートを積層するとともに圧着し、同時焼成する。以上の工程によって、絶縁基体10の第1面12および絶縁基体10の内層に、メタライズ層が配線導体20、接地導体21、内部接地導体30、第1内部接地導体31、第2内部接地導体32、ならびに第3内部接地導体33として被着される。このとき、凹部13、14または窪み15の内側面および底面に、金属ペーストを印刷することで、凹部13、14または窪み15の内側面および底面にもメタライズ層を形成することができる。また、各導体には、表面にニッケルめっきまたは金めっきを設けてもよい。
Next, an example of a method for manufacturing the
絶縁基体10に、配線導体20、内部接地導体30等が形成されることによって、配線基体1となる。
The
また、接地導体21と内部接地導体30、または、複数の内部接地導体30同士を電気的に接続させる貫通導体34は、例えば、複数の絶縁層となるセラミックグリーンシートに貫通孔を設けておいて、貫通孔内に、各導体を形成するのと同様の金属ペーストを充填し、それぞれのセラミックグリーンシートを積層するとともに圧着し、同時焼成することによって設けることができる。貫通孔は、例えば、金属ピンを用いた機械的な打ち抜き加工、またはレーザ光を用いた加工等の孔あけ加工によって形成することができる。金属ペーストの貫通孔への充填の際には、真空吸引等の手段を併用して金属ペーストの充填を容易なものとしてもよい。
The through
<半導体素子収納用パッケージ100の構成>
図2に示す、半導体素子収納用パッケージ100は、配線基体1と、基板50と、枠体60と、を備えている。
<Structure of semiconductor
A semiconductor
基板50は、載置面51を有している。基板50は、平面視において例えば矩形状であってもよい。また、矩形状である場合、平面視における大きさが5mm×10mm~50mm×50mmで、厚みが0.3mm~20mmであってもよい。載置面は、例えば基板50と同じ形状であり、平面視において矩形状であってもよい。また、矩形状である場合、平面視における大きさが5mm×10mm~50mm×50mmであってもよい。基板50の大きさ、および載置面51の大きさは、適宜設定することができる。
The
基板50は、例えば、鉄、銅、ニッケル、クロム、コバルト、モリブデンまたはタングステンのような金属、あるいはこれらの金属の合金、例えば、銅-タングステン合金、銅-モリブデン合金、鉄-ニッケル-コバルト合金などを用いることができる。このような金属材料のインゴットに圧延加工法、打ち抜き加工法のような金属加工法を施すことによって、基板50を構成する金属部材を作製することができる。
The
枠体60は、載置面51を囲んで位置している。枠体60は、載置面51に向かう平面視において矩形状またはU字形状であり、大きさが5mm×10mm~50mm×50mmで、高さが2mm~15mmの範囲であってもよい。また、厚みは0.5mm~2mmであってもよい。枠体60の大きさは、適宜設定することができる。
The
枠体60は、例えば、鉄、銅、ニッケル、クロム、コバルト、モリブデンまたはタングステンのような金属、あるいはこれらの金属の合金、例えば、銅-タングステン合金、銅-モリブデン合金、鉄-ニッケル-コバルト合金などを用いることができる。このような金属材料のインゴットに圧延加工法、打ち抜き加工法のような金属加工法を施すことによって、枠体60を構成する金属部材を作製することができる。
The
枠体60の側壁には配線基体1の篏合部61が位置している。篏合部61は、載置面51に沿った方向に枠体60の内外を貫通している。篏合部61は、枠体60が載置面51に向かう平面視をしたときに矩形状であれば、枠体60の高さ方向の一部分を切欠いて位置していてもよい。高さ方向の一部分とは例えば、0.5mm~10mm切欠いていてもよい。篏合部61は、枠体60が載置面51に向かう平面視をしたときにU字形であれば、枠体60を形成する部材が存在しない部分を篏合部61としてもよい。言い換えると、篏合部61は、載置面51に向かう平面視をしたときに矩形状であった枠体60の一辺について、高さ方向の全部分を切欠いて位置する形状であってもよい。
A
篏合部61には、上記に記載した配線基体1や半導体素子収納用パッケージ100の内側と外側とを電気的に接続する、酸化アルミニウム質焼結体からなる絶縁端子が挿入固定され、篏合部61と篏合して位置している。つまり、半導体素子収納用パッケージ100において、配線基体1は、電気的な入出力端子の役割を果たす。
An insulating terminal made of an aluminum oxide sintered body, which electrically connects the inside and the outside of the
<半導体装置1000の構成>
図10に示す、半導体装置1000は、半導体素子収納用パッケージ100と、半導体素子70と、を備えている。
<Structure of
A
半導体素子70は、例えば、レーザーダイオード(LD:laser diode)であってもよ
い。また、半導体素子70は、フォトダイオード(PD:Photo diode)等であってもよ
い。LDの場合には、枠体60の側壁に貫通孔62を設けて光ファイバを取り付けてもよい。
The
また、蓋体80が、枠体60の上端に位置し、半導体素子収納用パッケージ100を覆いっていてもよい。このとき、蓋体60は、半導体素子収納用パッケージ100を封止していてもよい。蓋体80は、平面視において、矩形状であり、大きさが5mm×10mm~50mm×50mmで、厚みが0.5mm~2mmである。蓋体80は、例えば、鉄、銅、ニッケル、クロム、コバルト、モリブデンまたはタングステンのような金属、あるいはこれらの金属の合金、例えば、銅-タングステン合金、銅-モリブデン合金、鉄-ニッケル-コバルト合金などを用いることができる。このような金属材料のインゴットに圧延加工法、打ち抜き加工法のような金属加工法を施すことによって、蓋体80を構成する金属部材を作製することができる。
Also, the
半導体装置1000は、半導体素子収納用パッケージ100の載置面51に半導体素子70を搭載し、例えば、ボンディングワイヤなどで半導体素子70と配線基体1とを電気的に接続することで作成する。
The
以上、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更等が可能である。更に、特許請求の範囲に属する変更等は全て本発明の範囲内のものである。 As described above, the present invention is not limited to the above-described embodiments, and various modifications and the like are possible without departing from the gist of the present invention. Furthermore, all modifications and the like belonging to the claims are within the scope of the present invention.
1:配線基体
10:絶縁基体
11:絶縁材
12:第1面
13:凹部
14:凹部
15:窪み
20:配線導体
21:接地導体
211:第1領域
212:第2領域
30:内部接地導体
31:第1内部接地導体
32:第2内部接地導体
323:第1部
33:第3内部接地導体
333:第2部
34:貫通導体
40:リード端子
41:接続部
42:傾斜部
50:基板
51:載置面
60:枠体
61:篏合部
62:貫通孔
70:半導体素子
80:蓋体
100:半導体素子収納用パッケージ
1000:半導体装置
1: wiring base 10: insulating base 11: insulating material 12: first surface 13: recess 14: recess 15: recess 20: wiring conductor 21: ground conductor 211: first region 212: second region 30: internal ground conductor 31 : First internal ground conductor 32 : Second internal ground conductor 323 : First part 33 : Third internal ground conductor 333 : Second part 34 : Through conductor 40 : Lead terminal 41 : Connection part 42 : Inclined part 50 : Substrate 51 : mounting surface 60: frame 61: fitting portion 62: through hole 70: semiconductor element 80: lid 100: package for storing semiconductor element 1000: semiconductor device
Claims (10)
前記第1面上に位置する配線導体と、
前記配線導体に接続され、第1方向に沿って延びたリード端子と、
前記絶縁基体の内部に位置する内部接地導体と、を有し、
前記内部接地導体は、
前記第1面に沿って延びており、かつ、前記第1面に直交する第2方向における前記第1面からの距離D1を有する第1内部接地導体と、
前記第1面に沿って延びており、かつ、前記第2方向における前記第1面からの距離D2が前記距離D1よりも大きい第2内部接地導体と、を有し、
前記第2内部接地導体は、
前記第1面に直交するとともに前記第1方向を含む断面視をした場合、
前記第2方向において、前記第2内部接地導体と前記配線導体とは前記絶縁基体の前記絶縁材を介して対向して位置するとともに、前記リード端子と重なる第1部を有する、配線基体。 an insulating substrate having a first surface and including an insulating material;
a wiring conductor positioned on the first surface;
a lead terminal connected to the wiring conductor and extending along a first direction;
an internal ground conductor located inside the insulating base,
The internal ground conductor is
a first internal ground conductor extending along the first surface and having a distance D1 from the first surface in a second direction orthogonal to the first surface;
a second internal ground conductor extending along the first surface and having a distance D2 from the first surface in the second direction greater than the distance D1;
The second internal ground conductor is
When viewed in a cross section orthogonal to the first plane and including the first direction,
A wiring substrate, wherein the second internal ground conductor and the wiring conductor are positioned to face each other in the second direction with the insulating material of the insulating substrate interposed therebetween, and have a first portion that overlaps the lead terminal.
前記第1面に平行に延びており、かつ、前記第2方向における前記第1面からの距離D4が前記距離D2よりも大きい第3内部接地導体を更に有し、
前記第3内部接地導体は、
前記第1面に直交するとともに前記第1方向を含む断面視をした場合、
前記第2方向において、前記第3内部接地導体と前記配線導体とは前記絶縁基体の前記絶縁材を介して対向して位置するとともに前記リード端子と重なる第2部を有する、請求項1~請求項4のいずれか一つに記載の配線基体。 The internal ground conductor is
further comprising a third internal ground conductor extending parallel to the first surface and having a distance D4 from the first surface in the second direction greater than the distance D2;
The third internal ground conductor is
When viewed in a cross section orthogonal to the first plane and including the first direction,
In the second direction, the third internal ground conductor and the wiring conductor are positioned facing each other with the insulating material of the insulating base interposed therebetween and have a second portion overlapping the lead terminal. Item 5. The wiring substrate according to any one of items 4.
載置面を有する基板と、
前記載置面を囲んで位置する枠体と、を備え、
前記枠体は、前記載置面に沿った方向に内外を貫通した篏合部を有しており、
前記配線基体は、前記篏合部と篏合して位置する半導体素子収納用パッケージ。 The wiring substrate according to any one of claims 1 to 8,
a substrate having a mounting surface;
a frame positioned surrounding the mounting surface,
The frame body has a fitting portion penetrating inside and outside in a direction along the mounting surface,
The wiring substrate is a package for housing a semiconductor element, which is positioned so as to be fitted with the fitting portion.
前記載置面に位置し、前記配線導体と接続された半導体素子と、を備える半導体装置。
A package for housing a semiconductor element according to claim 9;
and a semiconductor element positioned on the mounting surface and connected to the wiring conductor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019209737A JP7254011B2 (en) | 2019-11-20 | 2019-11-20 | Wiring substrate, package for storing semiconductor element, and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019209737A JP7254011B2 (en) | 2019-11-20 | 2019-11-20 | Wiring substrate, package for storing semiconductor element, and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021082731A JP2021082731A (en) | 2021-05-27 |
JP7254011B2 true JP7254011B2 (en) | 2023-04-07 |
Family
ID=75965946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019209737A Active JP7254011B2 (en) | 2019-11-20 | 2019-11-20 | Wiring substrate, package for storing semiconductor element, and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7254011B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030133279A1 (en) | 2002-01-07 | 2003-07-17 | Kyocera Corporation | High-frequency wiring board |
JP2004006608A (en) | 2002-03-28 | 2004-01-08 | Kyocera Corp | Laminate structure for high frequency signal transmission, and high frequency signal semiconductor package using the same |
US20050098348A1 (en) | 2002-06-27 | 2005-05-12 | Kyocera Corporation | High-frequency signal transmitting device |
JP2006074014A (en) | 2004-08-06 | 2006-03-16 | Toyota Industries Corp | Multilayer printed board, and method for controlling impedance of microstrip line |
JP2019114689A (en) | 2017-12-25 | 2019-07-11 | 京セラ株式会社 | High frequency substrate, high frequency package, and high frequency module |
-
2019
- 2019-11-20 JP JP2019209737A patent/JP7254011B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030133279A1 (en) | 2002-01-07 | 2003-07-17 | Kyocera Corporation | High-frequency wiring board |
JP2003204209A (en) | 2002-01-07 | 2003-07-18 | Kyocera Corp | Wiring board for high frequency |
JP2004006608A (en) | 2002-03-28 | 2004-01-08 | Kyocera Corp | Laminate structure for high frequency signal transmission, and high frequency signal semiconductor package using the same |
US20050098348A1 (en) | 2002-06-27 | 2005-05-12 | Kyocera Corporation | High-frequency signal transmitting device |
JP2006074014A (en) | 2004-08-06 | 2006-03-16 | Toyota Industries Corp | Multilayer printed board, and method for controlling impedance of microstrip line |
JP2019114689A (en) | 2017-12-25 | 2019-07-11 | 京セラ株式会社 | High frequency substrate, high frequency package, and high frequency module |
Also Published As
Publication number | Publication date |
---|---|
JP2021082731A (en) | 2021-05-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2237316B1 (en) | Connection terminal, package using the same and electronic device | |
JP7197647B2 (en) | High frequency substrates, high frequency packages and high frequency modules | |
JP7025504B2 (en) | High frequency substrate, high frequency package and high frequency module | |
JP6243510B2 (en) | Electronic component storage package and electronic device | |
JP5926290B2 (en) | Input / output member and electronic component storage package and electronic device | |
JPWO2017131092A1 (en) | Wiring substrate, optical semiconductor element package, and optical semiconductor device | |
JP7021041B2 (en) | Wiring boards, electronic component packages and electronic devices | |
JP2018200949A (en) | Wiring board, package for accommodating electronic components, and electronic device | |
JP4874177B2 (en) | Connection terminal, package using the same, and electronic device | |
JP7350902B2 (en) | Insulating substrates, semiconductor packages and semiconductor devices | |
JP7254011B2 (en) | Wiring substrate, package for storing semiconductor element, and semiconductor device | |
EP3937223A1 (en) | Wiring board, package for electronic component, and electronic device | |
JP7230251B2 (en) | Wiring boards, electronic component packages and electronic devices | |
JP7206418B2 (en) | Wiring substrate, package for storing semiconductor element, and semiconductor device | |
JP5709427B2 (en) | Device storage package and semiconductor device including the same | |
JP7244630B2 (en) | Wiring substrates, packages for electronic components, and electronic devices | |
WO2023145651A1 (en) | Wiring board, electronic component mounting package using wiring board, and electronic module | |
WO2023120586A1 (en) | Wiring board, electronic component mounting package using wiring board, and electronic module | |
JP2021120985A (en) | Wiring base and electronic apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20210827 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20210827 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230228 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230328 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7254011 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |