JP7249210B2 - direct conversion transmitter - Google Patents

Description

本発明は、ダイレクトコンバージョン送信器に関する。 The present invention relates to direct conversion transmitters.

近時、無線システムでは、変調方式としてスーパーヘテロダイン方式の替わりにダイレクトコンバージョン方式を使用するものが増えている。ダイレクトコンバージョン方式は、送信側ではベースバンド信号を１回の周波数変換でＲＦ信号に変換し、受信側ではその逆変換を行うものであり、スーパーヘテロダイン方式のような中間周波数信号を持たないホモダイン方式である。このため、スーパーヘテロダイン方式で必要となるＲＦ信号やローカル周波数信号を除去するためのフィルタを必要とせず、低消費電流化および低コスト化を実現できる利点がある。また、近時、６０ＧＨｚ帯の無線デバイスの開発が盛んに行われている。 Recently, an increasing number of wireless systems are using the direct conversion method instead of the superheterodyne method as the modulation method. In the direct conversion method, the transmitting side converts the baseband signal into an RF signal by one frequency conversion, and the receiving side performs the inverse conversion. It is a homodyne method that does not have an intermediate frequency signal like the superheterodyne method. is. Therefore, there is no need for a filter for removing RF signals and local frequency signals, which is required in the superheterodyne system, and there is the advantage that low current consumption and low cost can be achieved. Recently, 60 GHz band wireless devices have been actively developed.

ダイレクトコンバージョン方式の送信器では、ＩＱ変調器の特性の劣化が課題となっている。ＩＱ変調器の特性を劣化させる要因として、例えば、ＩＱインバランス（ＩＱｉｍｂａｌａｎｃｅ）、ＬＯＦＴ（ＬｏＣａｌ Ｆｅｅｄ Ｔｈｒｏｕｇｈ：「ＬＯリーク」とも言う）や送信電力の変動等がある。 The deterioration of the characteristics of the IQ modulator is a problem in direct conversion type transmitters. Factors that degrade the characteristics of the IQ modulator include, for example, IQ imbalance, LOFT (LoCal Feed Through: also referred to as "LO leak"), transmission power fluctuations, and the like.

６０ＧＨｚ帯のＣＭＯＳ回路では、これらの特性ばらつきの測定や校正手法として、例えば、特許文献１～３にあるような、カプラと検波回路、基板リークや自己ループバック手法などを用いた方法等が提案されている。また、ＤＣオフセットの調整に関して、例えば、特許文献４が提案されている。ＩＱミスマッチの補正に関して、例えば、特許文献５が提案されている。 For 60 GHz band CMOS circuits, as methods for measuring and calibrating these characteristic variations, methods using couplers and detection circuits, substrate leakage, self-loopback methods, etc., as described in Patent Documents 1 to 3, have been proposed. It is In addition, for example, Patent Document 4 proposes adjustment of the DC offset. Regarding correction of IQ mismatch, for example, Patent Document 5 has been proposed.

しかしながら、従来技術では、ダイレクトコンバージョン送信器において、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することができないという課題と出荷時の量産テストの簡易化に課題がある。 However, in the conventional technology, in direct conversion transmitters, there are problems in that the circuit configuration for calibrating the factors that degrade the characteristics of the IQ modulator cannot be miniaturized, and in the simplification of mass production testing at the time of shipment. .

米国特許公開ＵＳ９，９５８，４８５U.S. Patent Publication US9,958,485 米国出願公開ＵＳ２０１３／０２６６０４５U.S. Application Publication US2013/0266045 米国出願公開ＵＳ２００４／０１９６９２５U.S. Application Publication US2004/0196925 国際公開ＷＯ２００９／０７５１４４International publication WO2009/075144 国際公開ＷＯ２０１３／０１１９７３International publication WO2013/011973

本発明は、上記に鑑みてなされたものであって、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能なダイレクトコンバージョン送信器を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a direct conversion transmitter capable of miniaturizing the circuit configuration for calibrating factors that degrade the characteristics of an IQ modulator. do.

上述した課題を解決し、目的を達成するために、本発明は、デジタルベースバンドで生成されるＩＱ信号をＤＡＣでアナログ信号に変換後に、ＲＦ信号にダイレクトコンバージョン方式で変調するＩＱ変調器の特性を劣化させる要因を、前記ベースバンドで生成される校正用信号を使用して校正する機能を備えたダイレクトコンバージョン送信器であって、前記ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、前記校正用信号の検出用コイルを有するトランスフォーマーを備えたことを特徴とする。 In order to solve the above-mentioned problems and achieve the object, the present invention converts an IQ signal generated in a digital baseband into an analog signal with a DAC, and then modulates it into an RF signal by a direct conversion method. A direct conversion transmitter having a function of calibrating the factors that degrade the by using the calibration signal generated in the baseband, and a power amplifier that amplifies the RF signal output from the IQ modulator. The present invention is characterized in that a transformer functioning as a matching circuit and having a coil for detecting the calibration signal is provided at the subsequent stage.

また、本発明の一態様によれば、前記トランスフォーマーは、トリファイラ・トランスフォーマー（Ｔｒｉｆｉｌａｒ Ｔｒａｎｓｆｏｒｍｅｒ）であることにしてもよい。 Further, according to one aspect of the present invention, the transformer may be a Trifilar Transformer.

また、本発明の一態様によれば、前記ＩＱ変調器の特性を劣化させる要因は、送信電力の変動であり、前記検出用コイルの出力を検波部で検波して得られる検出信号のＡ／Ｄ変換後の出力電圧に基づいて、当該出力電圧が目標電圧になるように、前記パワーアンプの利得を調整することで前記送信電力の変動を調整することにしてもよい。 Further, according to one aspect of the present invention, the factor that degrades the characteristics of the IQ modulator is a change in transmission power, and the A/ The fluctuation of the transmission power may be adjusted by adjusting the gain of the power amplifier based on the output voltage after D conversion so that the output voltage becomes the target voltage.

また、本発明の一態様によれば、前記パワーアンプは、利得調整用の可変抵抗又は可変電流源を含み、前記可変抵抗の抵抗値又は可変電流源の電流値を制御することで前記利得を調整することにしてもよい。 Further, according to one aspect of the present invention, the power amplifier includes a variable resistor or a variable current source for gain adjustment, and the gain is adjusted by controlling the resistance value of the variable resistor or the current value of the variable current source. You may decide to adjust.

また、本発明の一態様によれば、前記ＩＱ変調器の特性を劣化させる要因は、ＬＯＦＴ（ＬｏＣａｌ Ｆｅｅｄ Ｔｈｒｏｕｇｈ）であり、前記ＤＡＣの出力のＤＣオフセットを調整するサブＤＡＣを備え、前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のＬＯＦＴの成分が最小となるように、前記サブＤＡＣで前記ＤＣオフセットを調整することにしてもよい。 Further, according to one aspect of the present invention, the factor that degrades the characteristics of the IQ modulator is LOFT (LoCal Feed Through), the sub DAC for adjusting the DC offset of the output of the DAC is provided, and the detection The DC offset may be adjusted by the sub DAC based on the detection signal obtained by detecting the output of the coil by the detection unit so that the LOFT component of the detection signal is minimized.

また、本発明の一態様によれば、前記ＩＱ変調器の特性を劣化させる要因は、ＩＱインバランスであり、前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のイメージ波の成分が最小となるように、前記デジタルベースバンドでＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正することにしてもよい。 Further, according to one aspect of the present invention, the factor that degrades the characteristics of the IQ modulator is IQ imbalance, and based on the detection signal obtained by detecting the output of the detection coil by a detection unit, An amplitude relative error and a phase error between the I phase and the Q phase of the IQ signal may be corrected in the digital baseband so that the image wave component of the detection signal is minimized.

本発明によれば、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能となるという効果を奏する。 According to the present invention, it is possible to reduce the size of the circuit configuration for calibrating factors that degrade the characteristics of the IQ modulator.

図１は、本実施の形態に係るダイレクトコンバージョン送信器を適用した送受信器の全体構成の概略を示す構成図である。FIG. 1 is a configuration diagram showing an outline of the overall configuration of a transmitter/receiver to which a direct conversion transmitter according to this embodiment is applied. 図２は、図１の送受信器１の送信器及びその校正に関連する部位を示す図である。FIG. 2 is a diagram showing a transmitter of the transceiver 1 of FIG. 1 and parts related to its calibration. 図３は、送信器の校正の手順の概略を説明するための図である。FIG. 3 is a diagram for explaining an outline of the transmitter calibration procedure. 図４は、式（５）の第１項のＤＣ成分の変動の影響を説明するための図である。FIG. 4 is a diagram for explaining the influence of fluctuations in the DC component in the first term of Equation (5). 図５は、パワーアンプの構成例１を示す図である。FIG. 5 is a diagram showing a configuration example 1 of a power amplifier. 図６は、可変抵抗の回路構成例を示す図である。FIG. 6 is a diagram showing a circuit configuration example of a variable resistor. 図７は、可変抵抗を可変させた場合の周波数利得特性を示す図である。FIG. 7 is a diagram showing frequency gain characteristics when the variable resistor is varied. 図８は、パワーアンプの構成例２を示す図である。FIG. 8 is a diagram illustrating configuration example 2 of the power amplifier. 図９は、可変電流源の構成例を示す図である。FIG. 9 is a diagram showing a configuration example of a variable current source. 図１０は、可変電流源で電流調整を行った際の周波数利得特性を示す図である。FIG. 10 is a diagram showing frequency gain characteristics when current is adjusted by a variable current source. 図１１は、検出用コイルの出力Ｖ_iと検出信号Ｖ_oの周波数軸での波形を説明するための図である。FIG. 11 is a diagram for explaining the waveforms of the detection coil output V _i and the detection signal V _o on the frequency axis. 図１２は、ミキサに入力されるＤＣオフセットと入力振幅を説明するための図である。FIG. 12 is a diagram for explaining the DC offset and input amplitude that are input to the mixer. 図１３は、ＤＣオフセットとＬＯＦＴの特性の一例を示す図である。FIG. 13 is a diagram showing an example of DC offset and LOFT characteristics. 図１４は、サブＤＡＣの構成例を説明するための図である。FIG. 14 is a diagram for explaining a configuration example of a sub DAC. 図１５は、図１１の波形に対して、ＬＯＦＴ校正後の波形を示す図である。FIG. 15 is a diagram showing waveforms after LOFT calibration with respect to the waveforms of FIG. 図１６は、図１４の波形に対して、ＩＱインバランス校正後の波形を示す図である。FIG. 16 is a diagram showing waveforms after IQ imbalance calibration with respect to the waveforms of FIG. 図１７は、送信器の校正手順の一例を説明するための図である。FIG. 17 is a diagram for explaining an example of a transmitter calibration procedure.

以下に、この発明にかかるダイレクトコンバージョン送信器の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。本発明の構成要素は、本明細書の図面に一般に示してあるが、様々な構成で広く多様に配置して設計してもよいことは容易に理解できる。したがって、本発明の装置の実施形態についての以下のより詳細な説明は、特許請求の範囲に示す本発明の範囲を限定するものではなく、単に本発明の選択した実施形態の一例を示すものである。本明細書において、公知技術は参照により取り込まれる。従って、当業者は、公知技術を援用することで、特定の細目の１つ以上が無くても、または他の方法、部品、材料でも本発明を実現できることが理解できる。 BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a direct conversion transmitter according to the present invention will be described in detail below with reference to the drawings. In addition, this invention is not limited by this embodiment. In addition, components in the following embodiments include those that can be easily assumed by those skilled in the art or substantially the same components. While the components of the present invention are generally illustrated in the drawings herein, it will be readily appreciated that they may be arranged and designed in a wide variety of different configurations. Accordingly, the following more detailed description of apparatus embodiments of the invention is not intended to limit the scope of the invention as set forth in the claims, but is merely illustrative of selected embodiments of the invention. be. Herein, the known art is incorporated by reference. Therefore, one skilled in the art will understand that the present invention can be implemented without one or more of the specific details, or with other methods, components, materials, using known techniques.

本実施の形態では、ダイレクトコンバージョン送信器のＩＱ変調器の特性を劣化させる要因（例えば、送信電力の変動、ＬＯＦＴ、ＩＱインバランス）を校正する場合に使用する校正用信号を検出するために、ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、校正用信号の検出用コイルを備えたトランスフォーマーを設けることで、校正のための回路構成を小型化している。 In the present embodiment, in order to detect a calibration signal used when calibrating factors that degrade the characteristics of the IQ modulator of a direct conversion transmitter (for example, transmission power fluctuation, LOFT, IQ imbalance), By installing a transformer that functions as a matching circuit and has a coil for detecting the calibration signal after the power amplifier that amplifies the RF signal output from the IQ modulator, the circuit configuration for calibration can be made compact. is becoming

［１．送受信器の全体構成例］
図１は、本実施の形態に係るダイレクトコンバージョン送信器を適用した送受信器の全体構成の概略を示す構成図である。本実施の形態に係る送受信器は、例えば、６０ＧＨｚ帯を使用して通信を行う場合に好適に使用することができる。図１に示すように、本実施の形態に係る送受信器１は、大別すると、デジタルベースバンド２と、トランシーバー３と、アンテナ４とを備えている。 [1. Overall configuration example of transmitter/receiver]
FIG. 1 is a configuration diagram showing an outline of the overall configuration of a transmitter/receiver to which a direct conversion transmitter according to this embodiment is applied. The transceiver according to this embodiment can be suitably used, for example, when performing communication using the 60 GHz band. As shown in FIG. 1, the transmitter/receiver 1 according to the present embodiment is roughly divided into a digital baseband 2, a transceiver 3, and an antenna 4. As shown in FIG.

デジタルベースバンド２は、送受信器１全体を制御する制御部５と、制御部５で作成される送信データに応じたデジタルのＩ信号とデジタルのＱ信号を差動信号Ｉ＋，Ｉ－、Ｑ＋，Ｑ－の形で生成する波形発生器６と、デジタルのＩＱ信号に応じた受信データを作成する信号解析部７とを備えている。制御部５は、送信器の校正を行う場合には、波形発生器６にＣＷの校正用信号を出力させる。 The digital baseband 2 includes a control unit 5 that controls the entire transceiver 1, a digital I signal and a digital Q signal corresponding to transmission data created by the control unit 5 as differential signals I+, I-, Q+, It is provided with a waveform generator 6 for generating a Q− form and a signal analysis section 7 for creating received data corresponding to the digital IQ signal. When calibrating the transmitter, the control unit 5 causes the waveform generator 6 to output a CW calibration signal.

トランシーバー３は、送信回路（送信器）８と、受信回路（受信器）９と、スイッチＳＷ１と、ＢＢ ＰＬＬ１０と、ＳＡＲ ＡＤＣ１１と、ＲＦ ＰＬＬ１２と、ＲＦ ＳＷと、ＳＷ１と、インピーダンス整合を行うためのバラン（Ｂａｌｕｎ Ｔｒａｎｓｆｏｒｍａｅｒ）１３と、を備えている。 The transceiver 3 includes a transmitting circuit (transmitter) 8, a receiving circuit (receiver) 9, a switch SW1, a BB PLL 10, a SAR ADC 11, an RF PLL 12, an RF SW, and an SW1 for impedance matching. and a Balun Transformer 13 of .

ＢＢ ＰＬＬ１０は、ＤＡＣ２１，２２，ＳＡＲ ＡＤＣ１１、Ｆｌａｓｈ ＡＤＣ３４，３５にクロック信号を出力する。ＲＦ ＰＬＬ１２は、ＩＱモジュレータ２５やＩＱデモジュレータ３１にＩＱローカル信号を出力する。 The BB PLL 10 outputs clock signals to the DACs 21, 22, the SAR ADC 11, and the Flash ADCs 34, 35. The RF PLL 12 outputs IQ local signals to the IQ modulator 25 and IQ demodulator 31 .

ＲＦ ＳＷは、制御部５の制御信号に従って、送信回路８からのＲＦ信号の出力と、受信回路９へのＲＦ信号の入力とを切り替えるためのスイッチである。ＳＷ１は、送信器の校正時に、制御部５の制御信号に従って、検波部２６の出力先として、ＳＡＲ ＡＤＣ１１とＶＧＡ３２，３３を切り替えるためのスイッチである。 The RF SW is a switch for switching between the output of the RF signal from the transmission circuit 8 and the input of the RF signal to the reception circuit 9 according to the control signal from the control section 5 . SW1 is a switch for switching between the SAR ADC 11 and the VGAs 32 and 33 as the output destination of the detection section 26 according to the control signal from the control section 5 when the transmitter is calibrated.

送信回路８は、波形発生器６から入力されるデジタルのＩ信号をアナログのＩ信号に変換するＤＡＣ２１と、波形発生器６から入力されるデジタルのＱ信号をアナログのＱ信号に変換するＤＡＣ２２と、ＤＡＣ２１から入力されるＩ信号の高周波成分をカットするＬＰＦ２３と、ＤＡＣ２２から入力されるＱ信号の高周波成分をカットするＬＰＦ２４と、Ｉ信号とＱ信号をダイレクトコンバージョン方式で周波数変換してＲＦ信号を出力するＩＱモジュレータ２５と、校正用信号を検波して、検出信号Ｖ_oを出力する検波部２６とを備えている。 The transmission circuit 8 includes a DAC 21 that converts the digital I signal input from the waveform generator 6 into an analog I signal, and a DAC 22 that converts the digital Q signal input from the waveform generator 6 into an analog Q signal. , an LPF 23 that cuts the high frequency component of the I signal input from the DAC 21, an LPF 24 that cuts the high frequency component of the Q signal input from the DAC 22, and the I signal and the Q signal are frequency-converted by a direct conversion method to generate an RF signal. It includes an IQ modulator 25 for outputting, and a detection section 26 for detecting a calibration signal and outputting a detection signal V _o .

受信回路９は、アンテナ４から入力されるＲＦ信号（アナログＩ信号、アナログＱ信号）を復調するＩＱデモジュレータ３１と、ＩＱデモジュレータ３１で復調されたＩ信号の利得を調整するＶＧＡ３２と、ＩＱデモジュレータ３１で復調されたＱ信号の利得を調整するＶＧＡ３３と、ＶＧＡ３２から入力されるＩ信号をデジタルのＩ信号に変換するＦｌａｓｈ ＡＤＣ３４と、ＶＧＡ３３から入力されるＱ信号をデジタルのＱ信号に変換するＦｌａｓｈ ＡＤＣ３５と、を備えている。 The receiving circuit 9 includes an IQ demodulator 31 that demodulates the RF signal (analog I signal, analog Q signal) input from the antenna 4, a VGA 32 that adjusts the gain of the I signal demodulated by the IQ demodulator 31, an IQ A VGA 33 that adjusts the gain of the Q signal demodulated by the demodulator 31, a Flash ADC 34 that converts the I signal input from the VGA 32 into a digital I signal, and a Q signal that is input from the VGA 33 and converts it into a digital Q signal. and a Flash ADC 35 for

上記構成において、検波部２６の検出信号Ｖ_oは、受信回路９のＶＧＡ３２，３３を通りＦｌａｓｈ ＡＤＣ３４，３５への入力と、ＳＡＲ ＡＤＣ１１へ入力される２つのパスが設けられている。検出信号Ｖ_oの出力先は、上述したように、ＳＷ１で制御可能に構成されている。本実施の形態では、送信器の校正を行う場合に、受信回路９のＶＧＡ３２，３３やＦｌａｓｈ ＡＤＣ３４、３５を使用している。 In the above configuration, the detection signal V _o of the detection section 26 passes through the VGAs 32 and 33 of the receiving circuit 9 and is provided with two paths to be input to the Flash ADCs 34 and 35 and to be input to the SAR ADC 11 . As described above, the output destination of the detection signal V _o is configured to be controllable by SW1. In this embodiment, the VGAs 32 and 33 and the Flash ADCs 34 and 35 of the receiving circuit 9 are used when calibrating the transmitter.

上記構成の送受信器１の送信動作を説明する。まず、デジタルベースバンド２において、制御部５では送信データが作成され、波形発生器６では作成された送信データに応じたデジタルのＩＱ信号が作成されて、トランシーバー３のＤＡＣ２１，２２に出力される。トランシーバー３において、ＤＡＣ２１，２２では、デジタルのＩＱ信号がアナログの信号に変換された後、ＬＰＦ２３、２４を通過し、ＩＱモジュレータ２５でＲＦ信号にダイレクトコンバージョン方式でＲＦ信号に変調される。ＲＦ信号はＲＦ ＳＷ及びバラン１３を介して、アンテナ４から送信される。 A transmission operation of the transmitter/receiver 1 having the above configuration will be described. First, in the digital baseband 2, the controller 5 creates transmission data, and the waveform generator 6 creates a digital IQ signal corresponding to the created transmission data and outputs it to the DACs 21 and 22 of the transceiver 3. . In the transceiver 3, the DACs 21 and 22 convert the digital IQ signal into an analog signal, pass through the LPFs 23 and 24, and the IQ modulator 25 modulates the RF signal into an RF signal by a direct conversion method. The RF signal is transmitted from antenna 4 via RF SW and balun 13 .

つぎに、上記構成の送受信器１の受信動作を説明する。アンテナ４から入力されるＲＦ信号は、バラン１３及びＲＦ ＳＷを介して、ＩＱデモジュレータ３１に入力する。ＩＱデモジュレータ３１では、ＲＦ信号がＩＱ信号に復調され、ＶＧＡ３２，３３を介して、Ｆｌａｓｈ ＡＤＣ３４、３５に入力する。Ｆｌａｓｈ ＡＤＣ３４、３５では、復調されたＩＱ信号がデジタルのＩＱ信号に変換されて、デジタルベースバンド２に入力する。デジタルベースバンド２において、信号解析部７では、デジタルのＩＱ信号に応じた受信データが作成されて、制御部５に入力される。 Next, the receiving operation of the transmitter/receiver 1 having the above configuration will be described. An RF signal input from the antenna 4 is input to the IQ demodulator 31 via the balun 13 and RF SW. The IQ demodulator 31 demodulates the RF signal into an IQ signal, which is input to the Flash ADCs 34 and 35 via the VGAs 32 and 33 . The flash ADCs 34 and 35 convert the demodulated IQ signal into a digital IQ signal and input it to the digital baseband 2 . In the digital baseband 2 , the signal analysis unit 7 creates received data corresponding to the digital IQ signal and inputs the received data to the control unit 5 .

［２．送信器の構成例］
図２は図１の送受信器１の送信器及びその校正に関連する部位を示す構成図である。図２において、ＤＡＣ２１は、デジタルのＩ信号をアナログ信号に変換するメインＤＡＣ２１ａと、メインＤＡＣ２１ａの出力のＤＣオフセットを調整するサブＤＡＣ２１ｂとを含んでいる。ＤＡＣ２２は、デジタルのＱ信号をアナログ信号に変換するメインＤＡＣ２２ａと、メインＤＡＣ２２ａの出力のＤＣオフセットを調整するサブＤＡＣ２２ｂとを含んでいる。 [2. Transmitter configuration example]
FIG. 2 is a block diagram showing the transmitter of the transmitter/receiver 1 of FIG. 1 and the parts related to its calibration. In FIG. 2, the DAC 21 includes a main DAC 21a that converts a digital I signal into an analog signal, and a sub DAC 21b that adjusts the DC offset of the output of the main DAC 21a. The DAC 22 includes a main DAC 22a that converts the digital Q signal into an analog signal, and a sub DAC 22b that adjusts the DC offset of the output of the main DAC 22a.

ＩＱモジュレータ２５は、ダイレクトコンバージョン方式でＩＱ信号をＲＦ信号に変調するための回路である。ＩＱモジュレータ２５は、ＲＦ ＰＬＬ１２のＶＣＯで発振したＩローカル信号によってＩ信号を変調するミキサ４１と、ＲＦ ＰＬＬ１２のＶＣＯで発振したＱローカル信号を移相器によってπ／２だけ移相したＱローカル信号によってＱ信号を変調するミキサ４２と、変調されたＩ信号（ＲＦ信号）の差動信号Ｉ＋，Ｉ－を増幅するドライバーアンプ４３と、変調されたＱ信号（ＲＦ信号）の差動信号Ｑ＋，Ｑ－を増幅するドライバーアンプ４４と、ドライバーアンプ４３，４４から出力されるＲＦ信号の加算信号（ＩＱ＋、ＩＱ－）を差動増幅する可変利得機能を有するパワーアンプ４５と、トリファイラ・トランスフォーマー（Ｔｒｉｆｉｌａｒ Ｔｒａｎｓｆｏｒｍｅｒ）５０と、を備えている。 The IQ modulator 25 is a circuit for modulating an IQ signal into an RF signal by direct conversion. The IQ modulator 25 includes a mixer 41 that modulates the I signal by the I local signal oscillated by the VCO of the RF PLL 12, and a Q local signal obtained by phase-shifting the Q local signal oscillated by the VCO of the RF PLL 12 by π/2 using a phase shifter. A mixer 42 for modulating the Q signal by means of, a driver amplifier 43 for amplifying differential signals I+ and I- of the modulated I signal (RF signal), and differential signals Q+ and Q+ of the modulated Q signal (RF signal). A driver amplifier 44 that amplifies Q-, a power amplifier 45 having a variable gain function that differentially amplifies the added signal (IQ+, IQ-) of the RF signals output from the driver amplifiers 43 and 44, and a trifilar transformer (Trifilar Transformer) 50.

トリファイラ・トランスフォーマー５０は、パワーアンプ４５の利得段の最終段に接続されている。トリファイラ・トランスフォーマー５０は、インピーダンスの整合回路として機能すると共に、校正用信号を検出するための検出用コイルＰ３を備えている。トリファイラ・トランスフォーマー５０は、第１巻線である入力側コイルＰ１と、第２巻線である出力側コイルＰ２と、第３巻線である検出用コイルＰ３とを備えている。検出用コイルＰ３は、検波部２６の検波回路５１に接続されている。検出用コイルＰ３の出力をＶ_iとする。 The trifiler transformer 50 is connected to the final gain stage of the power amplifier 45 . The trifiler transformer 50 functions as an impedance matching circuit and has a detection coil P3 for detecting a calibration signal. The trifiler transformer 50 includes an input side coil P1 as a first winding, an output side coil P2 as a second winding, and a detection coil P3 as a third winding. The detection coil P3 is connected to the detection circuit 51 of the detection section 26 . Let V _i be the output of the detection coil P3.

検波部２６は、校正用信号（ＣＷ）のＲＦ信号に現れるＬＯＦＴやイメージ波等の不要波を検出するためのものであり、検出用コイルＰ３の出力Ｖ_iを検波して検出信号Ｖ_oを出力する。検波部２６は、検出用コイルＰ３の出力を２乗検波して検出信号Ｖ_oを出力する検波回路５１と、直流成分カット用のコンデンサＣと、検波回路５１の検出信号Ｖ_oを増幅するアンプ５３と、コンデンサＣを介した検出信号Ｖ_oを増幅するアンプ５２と、を備えている。 The detection unit 26 is for detecting unnecessary waves such as LOFT and image waves appearing in the RF signal of the calibration signal (CW), and detects the output V _i of the detection coil P3 to generate the detection signal V _o . Output. The detection unit 26 includes a detection circuit 51 that performs square-law detection on the output of the detection coil P3 and outputs a detection signal V _o , a capacitor C for cutting a DC component, and an amplifier that amplifies the detection signal V _o of the detection circuit 51 . 53 and an amplifier 52 for amplifying the detection signal V _o through the capacitor C.

ＳＷ１は、制御部５からの制御信号に応じて、アンプ５２とＶＧＡ３２，３３の接続と、アンプ５３とＳＡＲ ＤＡＣ１１の接続とを切り替える。 SW1 switches between the connection between the amplifier 52 and the VGAs 32 and 33 and the connection between the amplifier 53 and the SAR DAC 11 according to the control signal from the control unit 5 .

ＶＧＡ３２，３３は、差動型の可変ゲイン・アンプであり、アンプ５２からの出力のゲインを調整してＦｌａｓｈ ＡＤＣ３４，３５に出力する。Ｆｌａｓｈ ＡＤＣ３４，３５は、ＶＧＡ３２，３３の出力をＡ／Ｄ変換して、デジタルベースバンド２に出力する。ＳＡＲ ＡＤＣ１１は、アンプ５３の出力をＡ／Ｄ変換して、デジタルベースバンド２に出力する。 The VGAs 32 and 33 are differential variable gain amplifiers that adjust the gain of the output from the amplifier 52 and output it to the Flash ADCs 34 and 35 . Flash ADCs 34 and 35 A/D convert the outputs of VGAs 32 and 33 and output to digital baseband 2 . The SAR ADC 11 A/D converts the output of the amplifier 53 and outputs it to the digital baseband 2 .

［３．送信電力、ＬＯリーク、ＩＱインバランスの校正の概略］
ＬＯＦＴ、ＩＱインバランス、送信電力を校正する際は、ベースバンド２の波形発生器６から校正用信号（ＣＷ）を発生させる。 [3. Outline of calibration of transmission power, LO leak, and IQ imbalance]
When calibrating LOFT, IQ imbalance, and transmission power, a calibration signal (CW) is generated from the waveform generator 6 of baseband 2 .

図２において、バラン１３のＲＦ出力をＶ_rfとすると、Ｖ_rfは下式（１）で表すことができる。但し、Ａ_Desireは希望波の振幅、Ａ_LOはＬＯＦＴの振幅、Ａ_UnDesireはイメージ波の振幅を示している。 Assuming that the RF output of the balun 13 is V _rf in FIG. 2, V _rf can be expressed by the following equation (1). However, A _Desire indicates the amplitude of the desired wave, A _LO indicates the amplitude of LOFT, and A _UnDesire indicates the amplitude of the image wave.

トリファイラ・トランスフォーマー５０から検波回路５１への入力波形をＶ_i、結合係数Ｃとすると、Ｖ_rfとＶ_iは、下式（２）、（３）のように表すことができる。 Assuming that the input waveform from the trifilar transformer 50 to the detection circuit 51 is V _i and the coupling coefficient is C, V _rf and V _i can be expressed by the following equations (2) and (3).

トリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iを検波回路５１で２乗検波（Ｓｑｕａｒｅ Ｌａｗ Ｄｅｔｅｃｔ）した検出出力Ｖ_oは、以下の近似式（４）、（５）で表現することができる。但し、ｎは検波回路５１の変換利得である。 The output V _i of the detection coil P3 of the trifiler transformer 50 is square law detected by the detection circuit 51, and the output V _o can be expressed by the following approximate expressions (4) and (5). . However, n is the conversion gain of the detection circuit 51 .

式（５）において、第１項は、ＤＣ成分であり、希望波の振幅Ａ_Desireと検波回路５１の変換利得によって決まる。第２項は、希望波の振幅Ａ_Desireと、ＬＯリークの振幅Ａ_LOと、検波回路５１の変換利得で決まる（ＬＯＦＴ校正用）。第３項は、希望波の振幅Ａ_Desireと、Ｓｉｄｅｂａｎ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏｎ（ＩＱインバランス：イメージ波の振幅Ａ_UnDesire）、検波回路５１の変換利得で決まる（ＩＱインバランス校正用）。 In equation (5), the first term is the DC component, which is determined by the amplitude A _Desire of the desired wave and the conversion gain of the detection circuit 51 . The second term is determined by the amplitude A _Desire of the desired wave, the amplitude A _LO of the LO leak, and the conversion gain of the detection circuit 51 (for LOFT calibration). The third term is determined by the desired wave amplitude A _Desire , the Sideban Rejection Ratio (IQ imbalance: image wave amplitude A _UnDesire ), and the conversion gain of the detection circuit 51 (for IQ imbalance calibration).

制御部５は、式（５）の第２項と第３項の成分をフーリエ変換等の相関解析を行うことで分離可能に構成されている。 The control unit 5 is configured to be able to separate the components of the second and third terms of Equation (5) by performing correlation analysis such as Fourier transform.

図３は、送信器の校正の手順の概略を説明するための図である。図３において、デジタルベースバンド２では、所定のイベントの発生（例えば、温度や電圧の変動等）又は所定周期で、波形発生器６からＣＷ波の校正用信号を出力する（ステップＳ１）。 FIG. 3 is a diagram for explaining an outline of the transmitter calibration procedure. In FIG. 3, in the digital baseband 2, a CW wave calibration signal is output from the waveform generator 6 at the occurrence of a predetermined event (for example, fluctuations in temperature or voltage) or at predetermined intervals (step S1).

校正用信号（ＣＷ）は、メインＤＡＣ２１ａ、２１ｂ、ＬＰＦ２３，２４を介した後、ＩＱモジュレータ２５でＲＦ信号に変調される。検波部２６の検波回路５１では、トリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iが２乗検波されて検波出力Ｖ_oが出力される。 The calibration signal (CW) passes through the main DACs 21a, 21b and LPFs 23, 24, and is then modulated by the IQ modulator 25 into an RF signal. In the detection circuit 51 of the detection section 26, the output V _i of the detection coil P3 of the trifilar transformer 50 is square-law-detected, and a detection output V _o is output.

まず、送信電力の校正を行う（ステップＳ２）。具体的には、送信電力の校正を行う場合は、ＳＷ１によりアンプ５３とＳＡＲ ＡＤＣ１１が接続される。検波回路５１の検出出力Ｖ_oは、アンプ５３を介して、ＳＡＲ ＡＤＣ１１に入力されてＡ／Ｄ変換された後、デジタルベースバンド２に入力される。デジタルベースバンド２の制御部５は、ＳＡＲＡＤＣ１１の出力電圧（測定結果）に基づいて、ＳＡＲ ＡＤＣ１１の出力電圧が所望の電圧になるようにパワーアンプ４５の差動抵抗値又は可変電流値を可変して利得を補正することで、送信電力が一定になるように補正する。 First, transmission power is calibrated (step S2). Specifically, when calibrating the transmission power, the amplifier 53 and the SAR ADC 11 are connected by SW1. The detection output V _o of the detection circuit 51 is input to the SAR ADC 11 via the amplifier 53 and A/D converted, and then input to the digital baseband 2 . The control unit 5 of the digital baseband 2 varies the differential resistance value or variable current value of the power amplifier 45 based on the output voltage (measurement result) of the SAR ADC 11 so that the output voltage of the SAR ADC 11 becomes a desired voltage. The transmission power is corrected to be constant by correcting the gain using the

次に、ＬＯＦＴの校正を行う（ステップＳ３）。ＬＯＦＴの校正を行う場合は、ＳＷ１によりアンプ５２とＶＧＡ３２，３３が接続される。検波回路５１の検出出力Ｖ_oは、コンデンサＣで直流成分がカットされた後（上記式（５）の第１項の成分がカットされる）、アンプ５２及びＶＧＡ３２，３３を介して、Ｆｌａｓｈ ＡＤＣ３４，３５に入力されてＡ／Ｄ変換された後、デジタルベースバンド２に入力される。 Next, LOFT is calibrated (step S3). When calibrating the LOFT, the amplifier 52 and the VGAs 32 and 33 are connected by SW1. After the DC component is cut by the capacitor C (the component of the first term in the above equation (5) is cut), the detection output V _o of the detection circuit 51 is passed through the amplifier 52 and the VGAs 32 and 33 to the Flash ADC 34. , 35 and A/D-converted, and then input to the digital baseband 2 .

デジタルベースバンド２の制御部５は、Ａ／Ｄ変換後の検出信号Ｖ_oのＬＯＦＴ成分について、ＬＯＦＴ成分が最小になるように、サブＤＡＣ２１ｂ、２２ｂで電流又は電圧を調整してメインＤＡＣ２１ａ，２１ｂの出力のＤＣオフセットを補正する。 The control unit 5 of the digital baseband 2 adjusts the current or voltage in the sub DACs 21b, 22b so that the LOFT component of the detection signal V _o after A/D conversion is minimized, thereby adjusting the main DACs 21a, 21b. corrects the DC offset in the output of

つづいて、ＩＱインバランスの校正を行う（ステップＳ４）。具体的には、ＩＱインバランスの校正を行う場合は、ＬＯＦＴの校正と同様に、ＳＷ１によりアンプ５２とＶＧＡ３２，３３を接続し、コンデンサＣで直流成分がカットされた検出信号Ｖ_oがＦｌａｓｈ ＡＤＣ３４，３５でＡ／Ｄ変換された後、デジタルベースバンド２に入力される。 Subsequently, IQ imbalance is calibrated (step S4). Specifically, when calibrating the IQ imbalance, the amplifier 52 and the VGAs 32 and 33 are connected by SW1 in the same manner as in the calibration of the LOFT, and the detection signal V _o from which the DC component has been cut by the capacitor C is output to the Flash ADC 34. , 35 and then input to the digital baseband 2 .

制御部５は、Ａ／Ｄ変換後の検出信号Ｖ_oのイメージ波の成分について、イメージ波の成分が最小になるように演算を行って、波形発生器６にＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正させる。これにより、メインＤＡＣ２１ａ，２２ａからはＩＱ信号の振幅相対誤差・位相誤差を補正したアナログのＩＱ信号が出力される。 The control unit 5 performs an operation on the image wave component of the detection signal _Vo after A/D conversion so as to minimize the image wave component, and the waveform generator 6 outputs the I-phase and Q-phase of the IQ signal. corrects amplitude relative error and phase error. As a result, the main DACs 21a and 22a output analog IQ signals in which amplitude relative errors and phase errors of the IQ signals are corrected.

以下、送信電力、ＬＯＦＴ、ＩＱインバランスの校正に関する構成及び校正方法を詳細に説明する。 The configuration and calibration method for calibration of transmission power, LOFT, and IQ imbalance will be described in detail below.

［４．送信電力の校正］
デジタルベースバンド２の制御部５は、ＳＡＲ ＡＤＣ１１の出力電圧（測定電圧）に基づいて、ＳＡＲ ＡＤＣ１１の出力電圧が所望の電圧になるように、パワーアンプ４５の利得を制御（利得可変抵抗の抵抗値又は可変電流源の電流値を制御）することで、送信電力が一定になるように制御する。 [4. Transmit power calibration]
Based on the output voltage (measured voltage) of the SAR ADC 11, the control unit 5 of the digital baseband 2 controls the gain of the power amplifier 45 (the resistance of the gain variable resistor or the current value of the variable current source), the transmission power is controlled to be constant.

図４は、上記式（５）の第１項のＤＣ成分の変動の影響を説明するための図である。図４において、縦軸はＳＡＲ ＡＤＣ１１の検出電圧（Ｖ_o）、横軸は時間を示している。図４に示すように、各種変動により、式（５）の第１項のＤＣ成分に変動があると、ＳＡＲ ＡＤＣ１１での検出電圧が実線で示す状態１（目標電圧）に対して状態２のように変化する。制御部５は、パワーアンプ４５の利得可変機能を用いて、目標電圧になるように利得を調整して一定の送信電力になるように校正する。図４に示す例では、検出電圧が目標電圧になるようにパワーアンプ４５の利得を上昇させる。 FIG. 4 is a diagram for explaining the influence of fluctuations in the DC component in the first term of the above equation (5). In FIG. 4, the vertical axis indicates the detection voltage (V _o ) of the SAR ADC 11, and the horizontal axis indicates time. As shown in FIG. 4, when the DC component in the first term of equation (5) fluctuates due to various fluctuations, the voltage detected by the SAR ADC 11 changes from state 1 (target voltage) to state 2 indicated by the solid line. change as The control unit 5 uses the gain variable function of the power amplifier 45 to adjust the gain so as to achieve the target voltage and calibrate so as to achieve a constant transmission power. In the example shown in FIG. 4, the gain of the power amplifier 45 is increased so that the detected voltage becomes the target voltage.

（４－１．パワーアンプの構成例１）
図５は、パワーアンプ４５の構成例１を示す図である。図５に示すパワーアンプ４５は、送信電力制御のため、ＦＥＴ１とＦＥＴ２及びＦＥＴ３とＦＥＴ４の差動ＦＥＴ間に可変抵抗Ｒ１及びＲ２を配置し、また、検波出力を得るために最終段にトリファイラ・トランスフォーマー５０を接続した構成となっている。トリファイラ・トランスフォーマー５０は、パワーアンプ４５の整合回路の一部を構成している。パワーアンプ４５とトリファイラ・トランスフォーマー５０は一体に形成してもよいし、別個に形成してもよい。 (4-1. Power amplifier configuration example 1)
FIG. 5 is a diagram showing a configuration example 1 of the power amplifier 45. As shown in FIG. In the power amplifier 45 shown in FIG. 5, variable resistors R1 and R2 are arranged between the differential FETs of FET1 and FET2 and FET3 and FET4 for transmission power control, and a trifiler and a trifiler are placed in the final stage to obtain the detection output. It has a configuration in which a transformer 50 is connected. The trifiler transformer 50 forms part of the matching circuit of the power amplifier 45 . The power amplifier 45 and the trifiler transformer 50 may be formed integrally or separately.

具体的には、図５に示すパワーアンプ４５は、３段利得増幅構成となっており、１段目は、トランスフォーマーＴ１と、差動ＦＥＴ１，ＦＥＴ２と、コンデンサＣ１、Ｃ２と、差動ＦＥＴ１，ＦＥＴ２間に配置された可変抵抗Ｒ１と、抵抗Ｒ１１と、を備えている。２段目は、作動ＦＥＴ３，ＦＥＴ４と、コンデンサＣ３、Ｃ４と、作動ＦＥＴ３，ＦＥＴ４間に配置された可変抵抗Ｒ２と、抵抗Ｒ１２とを備えている。３段目は、トランスフォーマーＴ３と、作動ＦＥＴ５，ＦＥＴ６と、コンデンサＣ５、Ｃ６と、抵抗Ｒ１３とを備えており、その出力がトリファイラ・トランスフォーマー５０に接続されている。トリファイラ・トランスフォーマー５０の両端間にはコンデンサＣ７が接続されている。１段目～３段目は同じ構成であるので、１段目を代表させて説明する。 Specifically, the power amplifier 45 shown in FIG. 5 has a three-stage gain amplification configuration. It has a variable resistor R1 arranged between the FETs 2 and a resistor R11. The second stage comprises active FET3, FET4, capacitors C3, C4, variable resistor R2 placed between active FET3, FET4, and resistor R12. The third stage comprises transformer T3, actuation FET5, FET6, capacitors C5, C6 and resistor R13, the output of which is connected to trifiler transformer 50. Capacitor C7 is connected across the trifiler transformer 50 . Since the first to third stages have the same configuration, the first stage will be described as a representative.

トランスフォーマーＴ１の１次コイルの両端には、ＲＦ信号の差動信号ＲＦ＋、ＲＦ－がそれぞれ入力される。トランスフォーマーＴ１の２次コイルの中点には抵抗Ｒ１を介して電圧ｖｇ１が印加される。また、トランスフォーマーＴ１の２次コイルの一端側は、差動ＦＥＴ１のゲートに接続されており、他端側は、差動ＦＥＴ２のゲートに接続されている。 Differential RF signals RF+ and RF- are input to both ends of the primary coil of the transformer T1, respectively. A voltage vg1 is applied to the middle point of the secondary coil of the transformer T1 through a resistor R1. One end of the secondary coil of the transformer T1 is connected to the gate of the differential FET1, and the other end is connected to the gate of the differential FET2.

差動ＦＥＴ１は、ゲートが、トランスフォーマーＴ１の２次コイルの一端側に接続されており、ソースが接地されており、ドレインには、可変抵抗Ｒ１及びトランスフォーマーＴ２の一次コイルの一端側が並列に接続されている。差動ＦＥＴ２は、ゲートがトランスフォーマーの２次コイルの他端側に接続されており、ソースが接地されており、ドレインには、可変抵抗Ｒ１及びトランスフォーマーＴ２の１次コイルの他端側が並列に接続されている。また、差動ＦＥＴ１のゲートと差動ＦＥＴ２のドレイン間には、コンデンサＣ２が接続されている。差動ＦＥＴ２のゲートと差動ＦＥＴ１のドレイン間には、コンデンサＣ１が接続されている。このように、可変抵抗Ｒ１は、差動ＦＥＴ１とＦＥＴ２のドレイン間に接続されており、差動間電流の大きさを調整するためのものである。 The differential FET1 has a gate connected to one end of the secondary coil of the transformer T1, a source grounded, and a drain connected in parallel to the variable resistor R1 and one end of the primary coil of the transformer T2. ing. The differential FET2 has a gate connected to the other end of the secondary coil of the transformer, a source grounded, and a drain connected in parallel to the variable resistor R1 and the other end of the primary coil of the transformer T2. It is A capacitor C2 is connected between the gate of the differential FET1 and the drain of the differential FET2. A capacitor C1 is connected between the gate of the differential FET2 and the drain of the differential FET1. Thus, the variable resistor R1 is connected between the drains of the differential FET1 and FET2, and is for adjusting the magnitude of the current between the differentials.

図６は、可変抵抗Ｒ１，Ｒ２の回路構成例を示す図である。可変抵抗Ｒ１，Ｒ２は、例えば、図６に示すように、並列に接続された複数の固定抵抗Ｒ０～Ｒｎと、制御部５からの制御信号に応じて、各抵抗Ｒ１～Ｒｎの接続をＯＮ／ＯＦＦする複数のＳＷ０～ＳＷｎ－１で構成することができる。制御信号でＳＷをＯＮ／ＯＦＦすることで等価抵抗が変化する。 FIG. 6 is a diagram showing a circuit configuration example of variable resistors R1 and R2. The variable resistors R1 and R2 are, for example, as shown in FIG. It can be composed of a plurality of SW0 to SWn-1 for turning OFF/OFF. Equivalent resistance changes by turning SW ON/OFF with a control signal.

図７は、可変抵抗Ｒ１，Ｒ２を可変させた場合の周波数利得特性を示す図である。図７において、横軸は周波数［ＧＨｚ」、縦軸はパワーアンプ４５の利得（ゲイン）［ｄＢ］を示している。可変抵抗Ｒ１，Ｒ２のビット幅を設定することで細かな利得調整が可能となる。図７において、７１は可変抵抗Ｒ１，Ｒ２を低抵抗に設定した場合、７２は可変抵抗Ｒ１，Ｒ２を中抵抗に設定した場合、７３は、可変抵抗Ｒ１，Ｒ２を高抵抗に設定した場合の特性を示している。 FIG. 7 is a diagram showing frequency gain characteristics when variable resistors R1 and R2 are varied. In FIG. 7, the horizontal axis indicates frequency [GHz], and the vertical axis indicates the gain of the power amplifier 45 [dB]. By setting the bit widths of the variable resistors R1 and R2, it is possible to finely adjust the gain. In FIG. 7, 71 indicates the case where the variable resistors R1 and R2 are set to low resistance, 72 indicates the case where the variable resistors R1 and R2 are set to the medium resistance, and 73 indicates the case where the variable resistors R1 and R2 are set to the high resistance. showing characteristics.

可変抵抗Ｒ１，Ｒ２の抵抗値が低くなると、差動ＦＥＴ１，２間と、作動ＦＥＴ３，４間に流れる高周波電流がそれぞれ増加し、トランスフォーマーＴ２，Ｔ３の一次コイルに入力する差動電圧が小さくなり利得が低下する。他方、可変抵抗Ｒ１，Ｒ２の抵抗値が高くなると、作動ＦＥＴ１，２間と、作動ＦＥＴ３，４間に流れる高周波電流が減少し、トランスフォーマーＴ２，Ｔ３の一次コイルに入力する差動電圧が大きくなり利得が上昇する。 As the resistance values of the variable resistors R1 and R2 become lower, the high frequency currents flowing between the differential FETs 1 and 2 and between the operating FETs 3 and 4 increase, respectively, and the differential voltage input to the primary coils of the transformers T2 and T3 becomes smaller. gain is reduced. On the other hand, when the resistance values of the variable resistors R1 and R2 increase, the high frequency current flowing between the operating FETs 1 and 2 and between the operating FETs 3 and 4 decreases, and the differential voltage input to the primary coils of the transformers T2 and T3 increases. gain increases.

（４－２．パワーアンプの構成例２）
図８は、パワーアンプ４５の構成例２を示す図である。構成例１では、差動ＦＥＴ間に可変抵抗Ｒ１及びＲ２を配置した構成であるのに対して、図８に示すパワーアンプ４５の構成例２では、各利得段に利得調整用のバイアス回路をそれぞれ設けた構成である。図８において、バイアス回路は、各利得段のゲートにダイオード接続したＦＥＴ１１，１２，１３と、各ＦＥＴ１１，１２，１３のドレインに可変電流源Ｉｄａｃと電圧源Ｖｄｄを直列接続した構成となっている。トランスフォーマーＴ１，Ｔ２，Ｔ３の２次コイルの中点は、それぞれ抵抗Ｒ１１，Ｒ１２，Ｒ１３を介して、バイアス回路が接続されている。制御部５は、可変電流源Ｉｄａｃの電流値を制御してゲートバイアスを可変することにより利得調整を行う。 (4-2. Power amplifier configuration example 2)
FIG. 8 is a diagram showing a configuration example 2 of the power amplifier 45. As shown in FIG. In configuration example 1, the variable resistors R1 and R2 are arranged between the differential FETs, whereas in configuration example 2 of the power amplifier 45 shown in FIG. 8, each gain stage is provided with a bias circuit for gain adjustment. It is the configuration provided respectively. In FIG. 8, the bias circuit has a configuration in which FETs 11, 12 and 13 are diode-connected to the gates of each gain stage, and a variable current source Idac and a voltage source Vdd are connected in series to the drains of the FETs 11, 12 and 13. . Bias circuits are connected to the midpoints of the secondary coils of the transformers T1, T2 and T3 via resistors R11, R12 and R13, respectively. The control unit 5 adjusts the gain by controlling the current value of the variable current source Idac to vary the gate bias.

図９は、可変電流源Ｉｄａｃの構成例を示す図である。図９に示す可変電流源Ｉｄａｃの構成例では、電圧源Ｖｄｄに並列接続された複数のＰ型ＭＯＳトランジスタで構成例されたカレントミラー回路６１と、各Ｐ型ＭＯＳトランジスに直列にそれぞれ接続され、各Ｐ型ＭＯＳ型トランジスタの接続をＯＮ／ＯＦＦするＰ型ＭＯＳスイッチＳＷ０～ＳＷｎで構成されたスイッチ回路６２と、を備えている。カレントミラー回路６１は、各Ｐ型ＭＯＳトランジスタのゲートに基準電圧Ｖrefが入力される。制御部５は、スイッチ回路６２のスイッチＳＷ０～ＳＷｎをＯＮ／ＯＦＦし、所望のＩｏｕｔが得られるように制御する。 FIG. 9 is a diagram showing a configuration example of the variable current source Idac. In the configuration example of the variable current source Idac shown in FIG. 9, a current mirror circuit 61 configured by a plurality of P-type MOS transistors connected in parallel to the voltage source Vdd, and connected in series to each P-type MOS transistor, and a switch circuit 62 composed of P-type MOS switches SW0 to SWn for turning ON/OFF the connection of each P-type MOS transistor. In the current mirror circuit 61, the reference voltage Vref is input to the gate of each P-type MOS transistor. The control unit 5 turns ON/OFF the switches SW0 to SWn of the switch circuit 62 so as to obtain a desired Iout.

図１０は、可変電流源Ｉｄａｃで電流調整を行った際の周波数利得特性を示す図である。図１０において、横軸は周波数［ＧＨｚ］、縦軸は利得（ｄＢ）を示している。８１は、可変電流源Ｉｄａｃの電流が最小の場合、８２は可変電流源Ｉｄａｃの電流が中の場合、８３は、可変電流源Ｉｄａｃの電流が最大の場合の特性を示している。 FIG. 10 is a diagram showing frequency gain characteristics when current is adjusted by the variable current source Idac. In FIG. 10, the horizontal axis indicates frequency [GHz] and the vertical axis indicates gain (dB). 81 shows the characteristics when the current of the variable current source Idac is minimum, 82 shows the characteristics when the current of the variable current source Idac is medium, and 83 shows the characteristics when the current of the variable current source Idac is maximum.

可変電流源Ｉｄａｃの電流が小さくなると、ゲートバイアスが低くなり、各段のＦＥＴのｇｍが低下し利得が低下する。可変電流源Ｉｄａｃの電流が大きくなると、ゲートバイアスが高くなり、各段のＦＥＴのｇｍが上昇し利得が上昇する。 When the current of the variable current source Idac becomes smaller, the gate bias becomes lower, the gm of each stage FET decreases, and the gain decreases. When the current of the variable current source Idac increases, the gate bias increases, the gm of each stage FET increases, and the gain increases.

［５．ＬＯＦＴとＩＱインバランス］
図１１は、トリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iと、検波回路５１で検出した検出信号Ｖ_oの周波数軸での波形を説明するための図である。図１１において、横軸は角周波数ω、縦軸は振幅を示している。図１１（Ａ）は、Ｖ_iの周波数軸上での波形を示しており、希望波、ＬＯＦＴ、イメージ波の振幅を示している。図１１（Ｂ）は、Ｖ_oの周波数軸上での波形を示しており、ＬＯＦＴ、イメージ波の振幅を示している。検波回路５１で２乗検波することで、ＬＯＦＴやイメージ波の信号成分をベースバンド帯に落として観察することが可能となる。 [5. LOFT and IQ imbalance]
FIG. 11 is a diagram for explaining the waveforms of the output V _i of the detection coil P3 of the trifiler transformer 50 and the detection signal V _o detected by the detection circuit 51 on the frequency axis. In FIG. 11, the horizontal axis indicates the angular frequency ω, and the vertical axis indicates the amplitude. FIG. 11A shows the waveform of V _i on the frequency axis, showing the amplitudes of the desired wave, LOFT, and image wave. FIG. 11B shows the waveform of V _o on the frequency axis, showing the amplitudes of LOFT and image waves. By performing square-law detection in the detection circuit 51, it becomes possible to observe LOFT and image wave signal components by dropping them into the baseband band.

［６．ＬＯＦＴの校正］
送信器のＬＯＦＴは、送信器と受信器のＳＮＤＲ（Ｓｉｇｎａｌ－ｔｏ－Ｎｏｉｓｅ ａｎｄ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ）特性を劣化させ、規定のスペクトラムマスク検定に対して問題となる。そのため、所望の値までＬＯＦＴを抑えることが送信器側に求められる。本実施の形態のような差動構成のダイレクトコンバージョン送信器の場合は、ＬＯＦＴは、ミキサ４１，４２に入力する入力振幅とＤＣオフセットで決まる。図１２は、ミキサ４１，４２に入力されるＤＣオフセットと入力振幅を説明するための図である。 [6. Calibration of LOFT]
Transmitter LOFT degrades the SNDR (Signal-to-Noise and Distortion Ratio) characteristics of the transmitter and receiver, making it problematic for routine spectral mask qualification. Therefore, the transmitter side is required to suppress the LOFT to a desired value. In the case of a direct conversion transmitter with a differential configuration as in the present embodiment, LOFT is determined by the input amplitude and DC offset input to mixers 41 and 42 . FIG. 12 is a diagram for explaining the DC offset and input amplitude that are input to the mixers 41 and 42. FIG.

図１２に示すように、ミキサ４１に入力されるＩ信号のＤＣオフセットをＶ_dci、ミキサ４２に入力されるＱ信号のＤＣオフセットをＶ_dcq、差動入力振幅をＡ_BBとすると、ＬＯＦＴ（ｄＢ）は、以下の式（６）で表すことができる。 As shown in FIG. 12, when the DC offset of the I signal input to the mixer 41 is V _dci , the DC offset of the Q signal input to the mixer 42 is V _dcq , and the differential input amplitude is A _BB , LOFT (dB ) can be represented by the following equation (6).

図１３は、ＤＣオフセット（ｍＶ）とＬＯＦＴ抑圧比（ｄＢ）の特性の一例を示す図である。図１３において、縦軸は、ＬＯＦＴ抑圧比（ｄＢ）、横軸はＤＣオフセット（ｍＶ）を示している。９１は、差動入力振幅Ａ_BB＝３００ｍＡの場合、９２は、差動入力振幅Ａ_BB＝２００ｍＶの場合、９３は、差動入力振幅Ａ_BB＝１２５ｍＶの場合を示している。差動入力振幅Ａ_BBが小さいほど、ＤＣオフセットの寄与が大きくなりＬＯＦＴ抑圧比が悪化する。 FIG. 13 is a diagram showing an example of characteristics of DC offset (mV) and LOFT suppression ratio (dB). In FIG. 13, the vertical axis indicates the LOFT suppression ratio (dB) and the horizontal axis indicates the DC offset (mV). 91 indicates the case of differential input amplitude A _BB =300 mA, 92 indicates the case of differential input amplitude A _BB =200 mV, and 93 indicates the case of differential input amplitude A _BB =125 mV. The smaller the differential input amplitude _ABB , the greater the contribution of the DC offset and the worse the LOFT suppression ratio.

制御部５は、Ｆｌａｓｈ ＡＤＣ３４，３５によるＡ／Ｄ変換後の検出信号ＶｏのＬＯＦＴ成分について、ＬＯＦＴ成分が最小になるように、サブＤＡＣ２１ｂ、２２ｂで電流又は電圧を調整してメインＤＡＣ２１ａ，２１ｂの出力に対して、ＤＣオフセットを補正する。 With respect to the LOFT component of the detection signal Vo after A/D conversion by the Flash ADCs 34 and 35, the control unit 5 adjusts the current or voltage in the sub DACs 21b and 22b so as to minimize the LOFT component, thereby adjusting the main DACs 21a and 21b. Correct the DC offset for the output.

図１４は、サブＤＡＣ２１ｂ、２２ｂの構成例を説明するための図である。サブＤＡＣ２１ｂ、２２ｂは、検出されたＤＣオフセットを調整するための回路である。サブＤＡＣは、（１）電流型ＤＡＣや（２）電圧型ＤＡＣを使用することができる。 FIG. 14 is a diagram for explaining a configuration example of the sub DACs 21b and 22b. The sub DACs 21b and 22b are circuits for adjusting the detected DC offset. The sub DAC can use (1) a current type DAC or (2) a voltage type DAC.

図１４（Ａ）は、電流型ＤＡＣの概略の構成例を示す図である。電流型ＤＡＣのサブＤＡＣ２１ｂ、２２ｂは、図１４（Ａ）に示すように、メインＤＡＣ２１ａ、２２ｂの出力に対して、可変電流源の電流値を調整することでＤＣオフセットを調整して、ミキサ４１，４２に出力する。電流型ＤＡＣのサブＤＡＣ２１ｂ，２２ｂは、電圧源ＶＤＤに可変電流源を接続し、可変電流源とＧＮＤ間に電流－電圧変換用の抵抗Ｒ１を接続した構成である。制御部５は、可変電流源の電流を可変させ、抵抗Ｒ１で電流を電圧に変換してＤＣオフセットを調整する。 FIG. 14A is a diagram showing a schematic configuration example of a current type DAC. The sub DACs 21b and 22b of the current type DAC adjust the DC offset by adjusting the current value of the variable current source with respect to the outputs of the main DACs 21a and 22b, as shown in FIG. , 42. The sub DACs 21b and 22b of the current type DAC are configured by connecting a variable current source to the voltage source VDD and connecting a resistor R1 for current-voltage conversion between the variable current source and GND. The control unit 5 varies the current of the variable current source, converts the current into voltage with the resistor R1, and adjusts the DC offset.

図１４（Ｂ）は、電圧型ＤＡＣの概略の構成例を示す図である。電圧型ＤＡＣのサブＤＡＣ２１ｂ,２２ｂは、図１４（Ｂ）に示すように、メインＤＡＣ２１ａ、２２ａの出力に対して、可変抵抗の抵抗値を調整することにより、印加電圧を調整することでＤＣオフセットを調整して、ミキサ４１，４２に出力する。電圧型ＤＡＣのサブＤＡＣ２１ｂ，２２ｂは、電圧源ＶＤＤに可変抵抗を接続した構成である。制御部５は、可変抵抗を可変させて、メインＤＡＣ２１ａ、２２ａからの入力に対して加算する電圧を調整することでＤＣオフセットを調整する。 FIG. 14B is a diagram showing a schematic configuration example of a voltage-type DAC. As shown in FIG. 14B, the sub DACs 21b and 22b of the voltage type DAC adjust the resistance values of the variable resistors with respect to the output of the main DACs 21a and 22a, thereby adjusting the applied voltage to obtain a DC offset. are adjusted and output to the mixers 41 and 42 . The sub DACs 21b and 22b of the voltage type DAC have a configuration in which a variable resistor is connected to the voltage source VDD. The control unit 5 adjusts the DC offset by varying the variable resistance and adjusting the voltage added to the inputs from the main DACs 21a and 22a.

図１５は、上記図１１の波形に対して、ＬＯＦＴ校正後のトリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iと、検波部２６で検出した検出信号Ｖ_oの周波数軸での波形を示す図である。ＬＯＦＴ校正後は、図１５（Ａ）及び図１５（Ｂ）に示すように、ＬＯＦＴの振幅が小さくなっている。 FIG. 15 shows waveforms on the frequency axis of the output V _i of the detection coil P3 of the trifiler transformer 50 after the LOFT calibration and the detection signal V _o detected by the detector 26 with respect to the waveforms of FIG. It is a diagram. After the LOFT calibration, the amplitude of LOFT is reduced as shown in FIGS. 15(A) and 15(B).

［７．ＩＱインバランスの校正］
ＩＱインバランスにより、ＳＢＲＲ（ＳｉｄｅＢａｎｄ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が劣化するとノイズ成分が増加してＳＮＲが劣化する。ＳＢＲＲは、Ｉ相とＱ相の振幅相対誤差をε、位相誤差をφとした場合、下式（７）のように表すことができる。また、ＳＮＲは式（８）となる。 [7. Calibration of IQ imbalance]
When SBRR (SideBand Rejection Ratio) deteriorates due to IQ imbalance, noise components increase and SNR deteriorates. SBRR can be expressed by the following equation (7), where ε is the amplitude relative error between the I phase and the Q phase, and φ is the phase error. Moreover, SNR becomes Formula (8).

多値変調方式を用いて高伝送レートを実現するためには、送信器で高ＳＮＲを実現することが重要である。ＣＭＯＳ回路に代表されるＳｏＣは抵抗やＦＥＴといった受動素子及び能動素子のバラツキ、電源変動と温度変動といった変動要因により、アナログ回路単体で高ＳＢＲＲ実現することが難しい。そのため、本実施の形態では、デジタルベースバンド２でＩＱインバランスを校正して高ＳＢＲＲを実現する。 In order to achieve a high transmission rate using the multilevel modulation scheme, it is important to achieve a high SNR in the transmitter. In SoC represented by CMOS circuits, it is difficult to achieve a high SBRR with analog circuits alone due to variations in passive elements such as resistors and FETs, active elements, and fluctuation factors such as power supply fluctuations and temperature fluctuations. Therefore, in the present embodiment, digital baseband 2 calibrates the IQ imbalance to achieve high SBRR.

検出信号Ｖ_oのイメージ波成分（ＳＢＲＲ成分）である２ω_BBが最小になるように、デジタルベースバンド２の波形発生器（ｗａｖｅｆｏｒｍ ｇｅｎｅｒａｔｏｒ）６を用いてＩＱ信号のＩ相とＱ相の振幅相対誤差ε、位相誤差φが少なくなるように補正を行う。 A digital baseband 2 waveform generator 6 is used to determine the relative amplitudes of the I and Q phases of the IQ signal so that _2ωBB , which is the image wave component (SBRR component) of the detection signal _Vo , is minimized. Correction is performed so that the error ε and the phase error φ are reduced.

具体的には、制御部５は、Ｆｌａｓｈ ＡＤＣ３４，３５によるＡ／Ｄ変換後の検出信号Ｖ_oのイメージ波の成分について、イメージ波の成分が最小になるように演算を行って、波形発生器６にＩＱ信号のＩ相とＱ相の振幅相対誤差ε、位相誤差φを補正させる。これにより、メインＤＡＣ２１ａ，２２ａからはＩＱ信号のＩ相とＱ相の振幅相対誤差ε、位相誤差φが補正されたアナログのＩＱ信号が出力される。 Specifically, the control unit 5 performs an operation so as to minimize the image wave component of the detection signal _Vo after A/D conversion by the Flash ADCs 34 and 35, and the waveform generator 6 corrects the amplitude relative error ε and the phase error φ between the I phase and the Q phase of the IQ signal. As a result, the main DACs 21a and 22a output analog IQ signals in which the amplitude relative error ε and phase error φ between the I-phase and Q-phase of the IQ signals are corrected.

図１６は、上記図１５の波形に対して、ＩＱインバランス校正後のトリファイラ・トランスフォーマー５０の検出用コイルの出力Ｖ_iと、検波部２６で検出した検出信号Ｖ_oの周波数軸での波形を示す図である。ＩＱインバランス校正後は、図１６（Ａ）及び図１６（Ｂ）に示すように、イメージ波の振幅が小さくなっている。 FIG. 16 shows waveforms on the frequency axis of the output V _i of the detection coil of the trifiler transformer 50 after IQ imbalance calibration and the detection signal V _o detected by the detector 26 with respect to the waveforms of FIG. FIG. 4 is a diagram showing; After the IQ imbalance calibration, the amplitude of the image wave is reduced as shown in FIGS. 16(A) and 16(B).

［８．校正手順］
図１７は、送信器の校正手順の一例を説明するための図である。図１７に示す例では、上記図３の手順より工程数が多く高精度に校正を行うことが可能となっている。図１７において、各校正の校正内容は図３と同様であるので、その詳細な説明は省略する。 [8. calibration procedure]
FIG. 17 is a diagram for explaining an example of a transmitter calibration procedure. In the example shown in FIG. 17, the number of steps is larger than that of the procedure shown in FIG. 3, and calibration can be performed with high accuracy. In FIG. 17, since the calibration contents of each calibration are the same as those in FIG. 3, detailed description thereof will be omitted.

図１７において、デジタルベースバンド２では、所定のイベントの発生（例えば、温度や電圧の変動等）又は所定周期で、波形発生器６から校正用信号（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ ｗａｖｅ）を出力する（ステップＳ１１）。 In FIG. 17, in the digital baseband 2, a calibration signal (CW: continuous wave) is output from the waveform generator 6 at the occurrence of a predetermined event (for example, fluctuations in temperature or voltage) or at a predetermined cycle (step S11). ).

まず、１回目の送信電力の校正を行う（ステップＳ１２）。送信電力を最初に校正しているのは、送信電力を安定させない状態で他の校正を行っても効果が少ないためである。次に、１回目のＬＯＦＴの校正を行う（ステップＳ１３）。ＬＯＦＴの校正後、ＩＱインバランスの校正を行う（ステップＳ１４）。 First, the transmission power is calibrated for the first time (step S12). The reason why the transmission power is calibrated first is that other calibrations are less effective without stabilizing the transmission power. Next, LOFT is calibrated for the first time (step S13). After calibration of LOFT, IQ imbalance is calibrated (step S14).

つづいて、２回目のＬＯＦＴの校正（微調整）を行う（ステップＳ１５）。これは、ＩＱインバランスの校正により、検出信号Ｖ_oのＬＯＦＴの振幅が少しだけ変化する場合があるからである。最後に、２回目の送信電力の校正（微調整）を行う（ステップＳ１６）。 Subsequently, LOFT is calibrated (finely adjusted) for the second time (step S15). This is because the IQ imbalance calibration may slightly change the amplitude of the LOFT of the detection signal V _o . Finally, the transmission power is calibrated (finely adjusted) for the second time (step S16).

なお、上記実施の形態では、トリファイラ・トランスフォーマー５０を使用しているが、本発明はこれに限られるものではなく、トランスフォーマー（整合回路）が校正用信号の検出用コイルを備えた構成であればよい。 In the above embodiment, the trifiler transformer 50 is used, but the present invention is not limited to this. good.

以上説明したように、本実施の形態によれば、ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、校正用信号の検出用コイルＰ３を有するトリファイラ・トランスフォーマー５０を備えているので、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能となる。 As described above, according to the present embodiment, the power amplifier that amplifies the RF signal output from the IQ modulator has the coil P3 that functions as a matching circuit and that detects the calibration signal. Since the trifiler transformer 50 is provided, it is possible to reduce the size of the circuit configuration for calibrating factors that degrade the characteristics of the IQ modulator.

また、本実施の形態によれば、検出用コイルＰ３の出力Ｖ_iを検波部２６で検波して得られる検出信号Ｖ_oのＡ／Ｄ変換後の出力電圧に基づいて、当該出力電圧が目標電圧になるように、パワーアンプ４５の利得を調整することで送信電力の変動を調整することにしたので、高精度に送信電力の変動を補正することが可能となる。 Further, according to the present embodiment, the output voltage is set to the target based on the output voltage after A/D conversion of _the detection signal _Vo obtained by detecting the output Vi of the detection coil P3 by the detector 26. Since the gain of the power amplifier 45 is adjusted so that the voltage becomes equal to the voltage, the fluctuation of the transmission power is adjusted, so that the fluctuation of the transmission power can be corrected with high accuracy.

また、本実施の形態によれば、パワーアンプ４５は、利得調整用の可変抵抗又は可変電流源を含み、可変抵抗の抵抗値又は可変電流源の電流値を制御することで利得を調整することにしたので、パワーアンプ４５の利得を簡単に調整することが可能となる。 Further, according to the present embodiment, the power amplifier 45 includes a variable resistor or a variable current source for gain adjustment, and the gain can be adjusted by controlling the resistance value of the variable resistor or the current value of the variable current source. , the gain of the power amplifier 45 can be easily adjusted.

また、本実施の形態によれば、メインＤＡＣ２１ａ，２２ａの出力のＤＣオフセットを調整するサブＤＡＣ２１ｂ，２２ｂを備え、検出用コイルＰ３の出力を検波部２７で検波して得られる検出信号Ｖ_oに基づいて、検出信号Ｖ_oのＬＯＦＴの成分が最小となるように、サブＤＡＣ２１ｂ，２２ｂでＤＣオフセットを調整することにしたので、高精度にＬＯＦＴを補正することが可能となる。 Further, according to the present embodiment, the sub DACs 21b and 22b for adjusting the DC offsets of the outputs of the main DACs 21a and 22a are provided, and the detection signal V _o obtained by detecting the output of the detection coil P3 by the detector 27 is Based on this, the DC offset is adjusted by the sub DACs 21b and 22b so that the LOFT component of the detection signal _Vo is minimized, so that the LOFT can be corrected with high accuracy.

また、本実施の形態によれば、検出用コイルＰ３の出力Ｖ_iを検波部２７で検波して得られる検出信号Ｖ_oに基づいて、検出信号Ｖ_oのイメージ波の成分が最小となるように、デジタルベースバンド２でＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正することにしたので、高精度にＩＱインバランスを補正することが可能となる。 Further, according to the present embodiment, based on the detection signal V _o obtained by detecting the output _Vi of the detection coil P3 by the detector 27, the image wave component of the detection signal V _o is minimized. Furthermore, since the digital baseband 2 corrects the amplitude relative error and phase error of the I-phase and Q-phase of the IQ signal, it is possible to correct the IQ imbalance with high accuracy.

１ 送受信器
２ デジタルベースバンド
３ トランシーバー
４ アンテナ
５ 制御部
６ 波形発生器
７ 信号解析部
８ 送信回路（送信器）
９ 受信回路（受信器）
１０ ＢＢ ＰＬＬ
１１ ＳＡＲ ＡＤＣ
１２ ＲＦ ＰＬＬ
１３ バラン（Ｂａｌｕｎ Ｔｒａｎｓｆｏｒｍａｅｒ）
２１，２２ ＤＡＣ
２１ａ，２２ａ メインＤＡＣ
２１ｂ，２２ｂ サブＤＡＣ
２３，２４ ＬＰＦ
２５ ＩＱモジュレータ
２６ 検波部
３１ ＩＱデモジュレータ
３２，３３ ＶＧＡ
３４，３５ Ｆｌａｓｈ ＡＤＣ
４１，４２ ミキサ
４３，４４ ドライバーアンプ
５０ トリファイラ・トランスフォーマー
５１ 検波回路
５２，５３ アンプ 1 Transceiver 2 Digital Baseband 3 Transceiver 4 Antenna 5 Control Unit 6 Waveform Generator 7 Signal Analysis Unit 8 Transmission Circuit (Transmitter)
9 Receiving circuit (receiver)
10 BB PLL
11 SAR ADCs
12 RF PLLs
13 Balun Transformer
21, 22 DACs
21a, 22a Main DAC
21b, 22b sub DACs
23, 24LPF
25 IQ modulator 26 detector 31 IQ demodulator 32, 33 VGA
34, 35 Flash ADCs
41, 42 Mixer 43, 44 Driver Amplifier 50 Trifilar Transformer 51 Detection Circuit 52, 53 Amplifier

Claims (6)

デジタルベースバンドで生成されるＩＱ信号をＤＡＣでアナログ信号に変換後に、ＲＦ信号にダイレクトコンバージョン方式で変調するＩＱ変調器の特性を劣化させる要因を、前記デジタルベースバンドで生成される校正用信号を使用して校正する機能を備えたダイレクトコンバージョン送信器であって、
前記ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、前記校正用信号の検出用コイルを有するトランスフォーマーを備えたことを特徴とするダイレクトコンバージョン送信器。 After the IQ signal generated in the digital baseband is converted to an analog signal by a DAC, the factor that deteriorates the characteristics of the IQ modulator that modulates the RF signal by the direct conversion method. A direct conversion transmitter capable of being calibrated using
A direct conversion transmitter characterized by comprising a transformer functioning as a matching circuit and having a coil for detecting the calibration signal in the subsequent stage of a power amplifier that amplifies the RF signal output from the IQ modulator. . 前記トランスフォーマーは、トリファイラ・トランスフォーマー（Ｔｒｉｆｉｌａｒ Ｔｒａｎｓｆｏｒｍｅｒ）であることを特徴とする請求項１に記載のダイレクトコンバージョン送信器。 2. The direct conversion transmitter of claim 1, wherein the transformer is a Trifilar Transformer. 前記ＩＱ変調器の特性を劣化させる要因は、送信電力の変動であり、
前記検出用コイルの出力を検波部で検波して得られる検出信号のＡ／Ｄ変換後の出力電圧に基づいて、当該出力電圧が目標電圧になるように、前記パワーアンプの利得を調整することで前記送信電力の変動を調整することを特徴とする請求項１又は請求項２に記載のダイレクトコンバージョン送信器。 A factor that degrades the characteristics of the IQ modulator is a change in transmission power,
Adjusting the gain of the power amplifier based on the output voltage after A/D conversion of the detection signal obtained by detecting the output of the detection coil by the detection unit so that the output voltage becomes the target voltage. 3. The direct conversion transmitter according to claim 1, wherein the fluctuation of said transmission power is adjusted by . 前記パワーアンプは、利得調整用の可変抵抗又は可変電流源を含み、前記可変抵抗の抵抗値又は可変電流源の電流値を制御することで前記利得を調整することを特徴とする請求項３に記載のダイレクトコンバージョン送信器。 4. The power amplifier according to claim 3, wherein the power amplifier includes a variable resistor or a variable current source for gain adjustment, and the gain is adjusted by controlling the resistance value of the variable resistor or the current value of the variable current source. Direct conversion transmitter as described. 前記ＩＱ変調器の特性を劣化させる要因は、ＬＯＦＴ（ＬｏＣａｌ Ｆｅｅｄ Ｔｈｒｏｕｇｈ）であり、
前記ＤＡＣの出力のＤＣオフセットを調整するサブＤＡＣを備え、
前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のＬＯＦＴの成分が最小となるように、前記サブＤＡＣで前記ＤＣオフセットを調整することを特徴とする請求項１～請求項４のいずれか１つに記載のダイレクトコンバージョン送信器。 A factor that degrades the characteristics of the IQ modulator is LOFT (LoCal Feed Through),
A sub DAC that adjusts the DC offset of the output of the DAC,
The DC offset is adjusted by the sub DAC based on a detection signal obtained by detecting the output of the detection coil by a detection unit so that the LOFT component of the detection signal is minimized. A direct conversion transmitter according to any one of claims 1 to 4. 前記ＩＱ変調器の特性を劣化させる要因は、ＩＱインバランスであり、
前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のイメージ波の成分が最小となるように、前記デジタルベースバンドでＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正することを特徴とする請求項１～請求項５のいずれか１つに記載のダイレクトコンバージョン送信器。 A factor that degrades the characteristics of the IQ modulator is IQ imbalance,
Based on the detection signal obtained by detecting the output of the detection coil in the detection unit, the I-phase and Q-phase of the IQ signal are adjusted in the digital baseband so that the image wave component of the detection signal is minimized. 6. The direct conversion transmitter according to any one of claims 1 to 5, wherein relative amplitude errors and phase errors are corrected.

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