JP7245880B2 - 非同期動作による加速レイトレーシング及び光線変換のためのシステム及び方法 - Google Patents
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- グラフィックス処理のための方法であって、
グラフィックス処理ユニット(GPU)で、加速構造によって表される3D環境のレイトレーシングを行うシェーダープログラムを実行することと、
前記シェーダープログラムと非同期に、前記シェーダープログラムの要求に応じて前記加速構造をトラバースする前記GPU内のハードウェア実装レイトレーシングユニット(RTU)を使用することと、
前記シェーダープログラムにおいて、前記加速構造のトラバースの結果を使用することと、
を含み、
前記シェーダープログラムは、ルートノード及び光線情報を前記RTUに送信し、前記RTUが前記シェーダープログラムの動作とは非同期に前記加速構造をトラバースし始めるように構成される処理を開始するように構成され、前記シェーダープログラムは前記RTUの少なくとも1つのステータスを定期的に読み取り、前記RTUはトラバースを継続するとき、少なくとも1つのステータスをレポートし、前記シェーダープログラムはヒット識別を前記RTUに渡し、前記RTUが光線を短くすることを可能にし、前記RTUから前記シェーダープログラムへの前記少なくとも1つのステータスは前記RTUがいずれかの交差を発見していないことを示し、前記RTUからの少なくとも第2のステータスは前記RTUが第1のプリミティブとの交差を発見したことを示し、前記シェーダープログラムはヒットテストを行い、前記第1のプリミティブが光線にヒットしたことを発見したことに応答して、前記RTUが光線を短くできるように前記ヒットを前記RTUに通知する、前記方法。 - 前記結果を使用することは、コンピュータ生成グラフィックスの画素をシェーディングすることを含む、請求項1に記載の方法。
- 前記RTUによる前記加速構造のトラバースの前記結果は、第1の光線と前記加速構造内に含まれるバウンディングボリュームとの交差、及び/または第2の光線と前記加速構造内に含まれるプリミティブとの交差の検出を含む、請求項1に記載の方法。
- 前記RTUの処理は、前記加速構造のトラバースで使用されるスタックのメンテナンスを含む、請求項1に記載の方法。
- 前記RTUによる前記加速構造のトラバースの前記結果は、光線の原点からの前記交差の距離による、前記RTUによって検出された前記交差の前記RTUによるソーティングを含み、
前記RTUは、前記加速構造をトラバースするとき、第1の光線とプリミティブとの第1の交差を検出し、
前記RTUは、前記加速構造をトラバースするとき、前記第1の光線と前記プリミティブとの間の第2の交差を検出し、
前記RTUからの結果を前記シェーダープログラムに伝達するとき、前記第2の交差の結果は前記第1の交差の結果の前に伝達される、請求項1に記載の方法。 - 前記RTUによる前記加速構造のトラバースの前記結果は、前記第1の光線と前記加速構造内に含まれる前記プリミティブとの最初の交差の検出を含む、請求項3に記載の方法。
- グラフィックス処理のための方法であって、
グラフィックス処理ユニット(GPU)で、加速構造によって表される3D環境のレイトレーシングを行うシェーダープログラムを実行することと、
前記シェーダープログラムの要求に応じて前記加速構造をトラバースする前記GPU内のハードウェア実装レイトレーシングユニット(RTU)を使用することと、
前記シェーダープログラムにおいて、前記加速構造のトラバースの結果を使用することであって、前記加速構造は複数のレベルを伴う階層であり、前記RTUは、前記加速構造における要素を用いて光線の交差を識別し、前記シェーダープログラムに交差を示し、前記シェーダープログラムは、ヒットテストを行い、前記光線が要素のトランスペアレント部を通過したか又は前記要素の非トランスペアレント部をヒットしたかを決定し、前記RTUは距離によって交差をソートし、前記シェーダープログラムは、前記RTUが第1のプリミティブを用いて交差を発見したというステータスを受信し、前記シェーダープログラムは、前記第1のプリミティブでのヒットテストを行い、前記第1のプリミティブが光線にヒットしたと決定したことに応答して、前記RTUが光線を短くできるように前記RTUに通知し、前記RTUは第2及び第3のプリミティブを用いて交差を決定し、前記第3のプリミティブは前記第2のプリミティブよりも光線の原点に近く、前記シェーダープログラムは前記第2のプリミティブではなく前記第3のプリミティブでのヒットテストを行うためのRTU情報にアクセスする、前記使用することと、
を含む、前記方法。 - 前記結果を使用することは、コンピュータ生成グラフィックスの画素をシェーディングすることを含む、請求項7に記載の方法。
- 前記RTUによる前記加速構造のトラバースの前記結果は、前記加速構造の前記複数のレベルの範囲内でより高レベルからより低レベルまでの移行の検出を含む、請求項7に記載の方法。
- 前記RTUによる前記加速構造のトラバースの前記結果は、前記加速構造の前記複数のレベルの範囲内でより低レベルからより高レベルまでの移行の検出を含む、請求項7に記載の方法。
- ソフトウェア実装シェーダーを実行するように適応された少なくとも1つのプロセッサコアと、
前記プロセッサコアから分離しており、シェーダー動作に対して非同期に、加速構造をトラバースするように適応され、前記加速構造に表されるオブジェクトとの光線の交差を識別し、結果を生成し、前記交差に関連付けられるヒットの前記シェーダーによる識別のために、前記結果を前記シェーダーに戻す、少なくとも1つのハードウェア実装レイトレーシングユニット(RTU)と、
を備え、前記シェーダーは、ルートノード及び光線情報を前記RTUに送信し、前記RTUが前記シェーダーの動作とは非同期に前記加速構造をトラバースし始めるように構成される処理を開始するように構成され、前記シェーダーは前記RTUの少なくとも1つのステータスを定期的に読み取り、前記RTUはトラバースを継続するとき、少なくとも1つのステータスをレポートし、前記シェーダーはヒット識別を前記RTUに渡し、前記RTUが前記光線を短くすることを可能にし、前記RTUから前記シェーダーへの前記少なくとも1つのステータスは前記RTUがいずれかの交差を発見していないことを示し、前記RTUからの少なくとも第2のステータスは前記RTUが第1のプリミティブとの交差を発見したことを示し、前記シェーダーはヒットテストを行い、前記第1のプリミティブが光線にヒットしたことを発見したことに応答して、前記RTUが光線を短くできるように前記ヒットを前記RTUに通知する、グラフィクス処理ユニット。 - 前記RTUは前記交差を識別するためのハードウェア回路を含み、前記シェーダーはソフトウェアを使用して前記ヒットを識別するように適応される、請求項11に記載のグラフィクス処理ユニット。
- 前記シェーダーは、前記プロセッサコアによって実行可能な命令によって、3Dコンピュータグラフィックスの画素をシェーディングするように構成される、請求項11に記載のグラフィクス処理ユニット。
- 前記RTUは、前記加速構造をトラバースするためのトラバースロジックを実装するハードウェア回路を含む、請求項11に記載のグラフィクス処理ユニット。
- 前記RTUは、前記加速構造のトラバースで使用されるスタックのスタック管理を実施するためのハードウェア回路を含む、請求項11に記載のグラフィクス処理ユニット。
- ソフトウェア実装シェーダーを実行するように適応された少なくとも1つのプロセッサコアと、
前記プロセッサコアから分離しており、加速構造をトラバースするように適応され、前記加速構造に表されるオブジェクトとの光線の交差を識別し、結果を生成し、前記結果を前記シェーダーに戻す、少なくとも1つのハードウェア実装レイトレーシングユニット(RTU)であって、前記シェーダーは、前記RTUが第1のプリミティブを用いて交差を発見したという第1のステータスを受信し、前記シェーダーは、前記第1のプリミティブでのヒットテストを行い、前記第1のプリミティブが前記光線にヒットしたと決定したことに応答して、前記RTUが光線を短くできるように前記RTUに通知するように構成され、前記RTUは第2及び第3のプリミティブを用いて交差を決定するように構成され、前記第3のプリミティブは前記第2のプリミティブよりも光線の原点に近く、前記シェーダーは前記第2のプリミティブではなく前記第3のプリミティブでのヒットテストを行うためのRTU情報にアクセスするように構成される、前記少なくとも1つのハードウェア実装レイトレーシングユニット(RTU)と、
を備える、グラフィクス処理ユニット。 - 前記RTUは前記交差を識別するためのハードウェア回路を含み、前記シェーダーはソフトウェアを使用して前記ヒットを識別するように適応される、請求項16に記載のグラフィクス処理ユニット。
- 前記シェーダーは、前記プロセッサコアによって実行可能な命令によって、3Dコンピュータグラフィックスの画素をシェーディングするように構成される、請求項16に記載のグラフィクス処理ユニット。
- 前記RTUは、前記加速構造のトラバースで使用されるスタックのスタック管理を実施するためのハードウェア回路を含む、請求項16に記載のグラフィクス処理ユニット。
- 前記RTUは、少なくとも、ワールド空間から、マルチレベルの加速構造のより低レベルに対応する座標空間に第1の光線を変換するためのハードウェア回路を含む、請求項16に記載のグラフィクス処理ユニット。
- 前記RTUは、少なくとも、マルチレベルの加速構造のより低レベルに対応する座標空間からワールド空間に第1の光線を変換するためのハードウェア回路を含む、請求項16に記載のグラフィクス処理ユニット。
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---|---|---|---|---|
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