JP7244451B2 - Arithmetic device and method - Google Patents
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Description
本発明の一実施形態は、シミュレーション用データ、演算方法及び演算装置に関する。 An embodiment of the present invention relates to simulation data, a computing method, and a computing device.
LSI(Large Scale Integrated circuit)等の半導体装置における電源変動の検証は、ワーストケースを想定した特定の動作パターンを用いてシミュレーションを行って検証するのが一般的である。しかしながら、発生確率の低いワーストケースで得られる特性は、半導体装置の実際の動作時の特性と大きな乖離があり、過剰品質な設計となるおそれがある。 Power fluctuations in semiconductor devices such as LSIs (Large Scale Integrated circuits) are generally verified by performing simulations using specific operation patterns assuming worst cases. However, the characteristics obtained in the worst case with a low probability of occurrence have a large deviation from the characteristics during actual operation of the semiconductor device, and there is a possibility that the design will be of excessive quality.
そこで、本発明の一実施形態では、半導体装置の実際の動作に見合った動作検証を行って、適切な回路設計を行うことができるシミュレーション用データ、演算方法及び演算装置を提供するものである。 Accordingly, an embodiment of the present invention provides simulation data, a calculation method, and a calculation device that enable operation verification corresponding to the actual operation of a semiconductor device and appropriate circuit design.
上記の課題を解決するために、本発明の一実施形態によれば、半導体装置のシミュレーションを実行する演算装置に入力されるシミュレーションデータであって、半導体装置の形状および端子情報を記述した部品形状情報と、前記半導体装置内の素子の接続情報及び端子情報を記述した素子情報と、前記半導体装置の電源経路をモデル化した電源モデル情報と、を含み、前記演算装置が、前記部品形状情報と、前記素子情報と、前記電源モデル情報とを関連づけて、前記半導体装置のシミュレーションの実行に用いられるシミュレーション用データが提供される。 In order to solve the above-described problems, according to an embodiment of the present invention, simulation data to be input to an arithmetic unit for executing simulation of a semiconductor device is part shape describing the shape and terminal information of the semiconductor device. information, element information describing connection information and terminal information of elements in the semiconductor device, and power supply model information modeling a power supply path of the semiconductor device, wherein the arithmetic unit receives the part shape information and , the element information and the power supply model information are associated with each other to provide simulation data used for executing the simulation of the semiconductor device.
以下、図面を参照して、シミュレーション用データ、演算方法及び演算装置の実施形態について説明する。以下では、シミュレーション用データ、演算方法及び演算装置の主要な構成部分を中心に説明するが、シミュレーション用データ、演算方法及び演算装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。 Embodiments of simulation data, a calculation method, and a calculation device will be described below with reference to the drawings. In the following, the main components of the simulation data, the calculation method, and the calculation device will be mainly described, but the simulation data, the calculation method, and the calculation device may include components and functions that are not illustrated or described. . The following description does not exclude components or features not shown or described.
図1は一実施形態によるシミュレーション用データ1を示す図である。図1のシミュレーション用データ1は、部品形状情報I1と、素子情報I2と、電源モデル情報I3とを備えている。
FIG. 1 is a diagram showing
部品形状情報I1は、半導体装置の形状および端子情報を記述した情報である。半導体装置には、デジタル動作を行うものとアナログ動作を行うものがあるが、本実施形態ではどのような動作を行う半導体装置でも適用対象である。ここで、形状情報とは、半導体装置の外形形状を表す情報、例えば、半導体装置のサイズや角部の位置情報などである。端子情報とは、半導体装置が有する入力端子や出力端子の端子名や端子位置に関する情報である。 The component shape information I1 is information describing the shape and terminal information of the semiconductor device. Semiconductor devices include those that perform digital operations and those that perform analog operations, but the present embodiment is applicable to semiconductor devices that perform any operation. Here, the shape information is information representing the external shape of the semiconductor device, such as the size of the semiconductor device and the position information of the corners. The terminal information is information about the terminal names and terminal positions of the input terminals and output terminals of the semiconductor device.
図2Aは部品である半導体装置2の一例を示す平面図である。図2Aは、DIP(Dual In-line Package)型の半導体装置2の例を示しているが、半導体装置2のパッケージ形状は問わない。例えば、SIP(Single In-line Package)、PGA(Pin Grid Array)、SOP(Small Outline Package)、BGA(Ball Grid Array)などの任意のパッケージ形状の半導体装置2に適用可能である。
FIG. 2A is a plan view showing an example of a
図1の素子情報I2は、半導体装置2内の素子の接続情報及び端子情報を記述した情報である。素子は、半導体装置2内の任意の素子が対象となりうる。ここで、接続情報とは、半導体装置2内のある素子と他の素子との接続関係を示す情報である。より具体的な一例では、ある素子の各端子が、他の素子のどの端子に接続されているかを示す情報や、ある素子の各端子が半導体装置2のどの入力端子又は出力端子に接続されているかを示す情報などである。端子情報は、上述した通りである。
The element information I2 in FIG. 1 is information describing connection information and terminal information of elements in the
図2Bは半導体装置2内の素子3の一例を示す図である。素子3には、半導体装置2の出力端子に接続されないもの(図2Bの素子3Aと3B)と、出力端子に接続されるもの(図2Bの素子3C)がある。後述するように、これらの素子3を区別することも可能だが、まずは、半導体装置2内の素子3を区別しないで取り扱う例を説明する。
FIG. 2B is a diagram showing an example of the
図1の電源モデル情報I3は、半導体装置2の電源経路をモデル化した情報である。より詳細には、電源モデル情報I3は、半導体装置2の電源端子と接地端子との間に印加される電圧と、電源端子と接地端子との間に流れる電流とを等価的に表した電源モデルの情報である。
The power supply model information I3 in FIG. 1 is information in which the power supply path of the
図2Cは電源モデルの一例を示す図である。図2Cのように、電源モデルの等価回路4は、電流源5と、抵抗及びコンデンサの直列回路6と、抵抗、インダクタ及びコンデンサを有する回路7とを含んでいる。なお、電源モデルの等価回路4は、図2Cに示すものに限定されない。
FIG. 2C is a diagram showing an example of a power supply model. As shown in FIG. 2C, the equivalent circuit 4 of the power supply model includes a
図1のシミュレーション用データ1は、一つのファイル(以下、統合ファイルと呼ぶこともある)内に保存することができる。このファイルは、コンピュータによって解釈して実行可能な形式で生成されている。また、このファイルは、例えば、特定のウェブサイトからダウンロードできるようにしてもよい。ダウンロードされたファイルは、ダウンロード先のコンピュータにて解釈して実行することができる。コンピュータは、統合ファイル内のシミュレーション用データを実行することで、回路の生成と、生成した回路の動作検証(シミュレーション)を行うことができる。コンピュータの代わりに、専用のシミュレータに統合ファイルを入力して、シミュレーションを行ってもよい。本明細書では、統合ファイルを解釈して実行するコンピュータ等を総称して演算装置と呼ぶ。
The
図3は統合ファイルにより生成される回路を模式的に示す図である。図3の例では、半導体装置2が入力端子IN1~IN4と、電源端子VDDと、接地端子GND1と、接地端子GND2と、出力端子OUTとを有する例を示している。このうち、入力端子IN1とIN2は素子3Aに接続され、入力端子IN3とIN4は素子3Bに接続され、出力端子OUTは素子3Cに接続され、電源端子VDDと接地端子GND1は電源モデルの等価回路4に接続されている。また、素子3Cの電源端子は電源モデルの等価回路4に接続され、素子3Cの接地端子は接地端子GND2に接続されている。さらに、素子3A及び素子3Bの出力端子は、素子3Cの入力端子に接続されている。このように、統合ファイルを演算装置で実行することにより、図3の回路を生成できる。
FIG. 3 is a schematic diagram of a circuit generated by an integrated file. In the example of FIG. 3, the
図4A及び図4Bは図3に対応する統合ファイルの中身であるシミュレーション用データ1の具体例を示す図である。図4A及び図4Bのシミュレーション用データ1は、図3に示す半導体装置2の内部の回路の記述例を示している。図4A及び図4Bのシミュレーション用データ1は、ASCIIコードからなるテキスト情報であり、部品形状情報I1と、素子情報I2と、電源モデル情報I3とを含んでいる。図4A及び図4Bの例では、部品形状情報I1、素子情報I2及び電源モデル情報I3の順に記述されているが、各情報が記述される順序は任意である。
4A and 4B are diagrams showing specific examples of the
図4A及び図4Bの部品形状情報I1は、部品の外形形状の座標を記述した行Ln1と、部品の端子T1~T8の識別情報及び座標を記述した行群Ln2とを有する。図4A及び図4Bに示すように、部品の端子T1~T8はそれぞれ所定の長さ及び幅を有するが、行Ln2では、各端子T1~T8の領域の中心座標を記述している。 The component shape information I1 in FIGS. 4A and 4B has a row Ln1 describing the coordinates of the external shape of the component and a row group Ln2 describing the identification information and coordinates of the terminals T1 to T8 of the component. As shown in FIGS. 4A and 4B, each terminal T1-T8 of the component has a predetermined length and width, and row Ln2 describes the center coordinates of the area of each terminal T1-T8.
図4A及び図4Bの素子情報I2は、素子3A、素子3B、素子3Cに分けて順に記述されている。素子3Aの素子情報I2(行群Ln3)の1行目では、素子3Aの動作及び接続情報を記述した外部ファイル"LOGICA.vhd"を参照している。2行目以降には、素子3Aの部品形状情報I1に含まれる端子情報と、外部ファイル中の端子情報との対応付け情報と、素子3Aの出力端子の名称"LOGICAB_OUT"が記述されている。素子3Bと素子3Cについても(行群Ln4とLn5)、素子3Aと同様の順序で、外部ファイル名、端子情報、及び出力端子情報が記述されている。
The element information I2 in FIGS. 4A and 4B is described in order for the
図4A及び図4Bの電源モデル情報I3(行群Ln6)は、1行目で、図2Cのような電源モデルの接続情報を記述した外部ファイル"POWER.cpm"を参照している。2行目以降には、電源モデルの部品形状情報I1に含まれる端子情報と、外部ファイル中の端子情報との対応付け情報と、素子3Cの電源端子への接続情報とが記述されている。 In the power supply model information I3 (line group Ln6) in FIGS. 4A and 4B, the first line refers to the external file "POWER.cpm" describing the connection information of the power supply model as shown in FIG. 2C. From the second line onward, terminal information included in the component shape information I1 of the power supply model, correspondence information with terminal information in the external file, and connection information to the power supply terminal of the element 3C are described.
図4A及び図4Bに示すシミュレーション用データ1を含む統合ファイルは、必要に応じて不図示の記憶部に記憶されてもよい。図4A及び図4Bに示すシミュレーション用データ1は、シミュレータ等の演算装置によって読み出されて、統合ファイルの内容が解釈されてシミュレーションが実行される。
The integrated file containing the
図5は演算装置10の内部構成の一例を示すブロック図である。図5の演算装置10は、入力部11と、部品情報記憶部12と、素子モデル記憶部13と、電源モデル記憶部14と、実行部15と、出力部16と、検証部17とを備えている。図5の演算装置10は、半導体装置2のシミュレーションを実行する。演算装置10は、部品形状情報I1と、素子情報I2と、電源モデル情報I3とを関連づけて、半導体装置2のシミュレーションを実行するために、シミュレーション用データ1を用いる。
FIG. 5 is a block diagram showing an example of the internal configuration of the arithmetic device 10. As shown in FIG. 5 includes an
入力部11は、図3に示す統合ファイルを入力する。作業者は、キーボード等で図3の統合ファイルを入力してもよい。あるいは、通信機能を有する電気機器から入力部11を介して電子的に統合ファイルを取り込んでもよい。
The
部品情報記憶部12は、種々の部品情報を記憶する。部品情報とは、図2Aに示すように、部品の外形形状、サイズ、端子数、端子位置などの情報である。
The parts
素子モデル記憶部13は、シミュレーション用データ1中の素子情報I2に記述される外部ファイルを記憶する。なお、外部ファイルを参照せずに、素子情報I2に直接、素子3の接続情報や動作を記述する場合には、素子モデル記憶部13を設けなくてもよい。
The element
電源モデル記憶部14は、シミュレーション用データ1中の電源モデル情報I3に記述される外部ファイルを記憶する。なお、外部ファイルを参照せずに、電源モデル情報I3に直接、電源モデルの接続情報や動作を記述する場合には、電源モデル記憶部14を設けなくてもよい。
The power supply
実行部15は、入力された統合ファイル内に記述された部品形状情報I1、素子情報I2及び電源モデル情報I3を読み出して解釈し、部品形状情報I1、素子情報I2及び電源モデル情報I3に基づいて回路を生成するとともに、生成された回路に基づいてシミュレーションを実行する。
The
後述するように、実行部15が行うシミュレーションには、回路シミュレーション、電磁界シミュレーション、温度シミュレーションなどの複数のシミュレーションがある。本明細書では、同一の実行部15が複数のシミュレーションを行う例を示すが、複数の演算装置10(シミュレータ)がそれぞれ別個のシミュレーションを行ってもよい。
As will be described later, the simulations performed by the
出力部16は、実行部15が実行したシミュレーション結果を出力する。シミュレーション結果の出力形式は任意である。
The
検証部17は、出力部16から出力されたシミュレーション結果に基づいて、統合ファイルに基づいて生成された回路又はレイアウト配置が妥当か否かを検証し、妥当でなければ、回路又はレイアウト配置の変更を指示する。
The
図6は演算装置10の処理動作の一例を示すフローチャートである。まず、入力部11を介して統合ファイルを入力する(ステップS1)。次に、実行部15は、統合ファイルを読み出して解釈し、部品形状情報I1、素子情報I2及び電源モデル情報I3に基づいて、シミュレーション対象回路を生成する(ステップS2)。生成されたシミュレーション対象回路は、出力部16から出力される。
FIG. 6 is a flow chart showing an example of the processing operation of the arithmetic unit 10. As shown in FIG. First, an integrated file is input through the input unit 11 (step S1). Next, the
次に、実行部15及び検証部17は、回路シミュレータを用いて、シミュレーション対象回路の動作検証を行う(ステップS3)。次に、検証部17は回路シミュレータのシミュレーション結果に基づいてシミュレーション対象回路の動作に問題があるか否か判定する(ステップS4)。動作に問題がある場合には、ステップS2以降の処理を繰り返す。なお、場合によって、ステップS4で問題があると判定されたときに、新たな統合ファイルを入力し直しても良い。この場合、ステップS1以降の処理が繰り返されることになる。
Next, the
ステップS4で動作に問題がないと判定された場合、動作検証済みのシミュレーション対象回路に基づいて、レイアウト配置を行う(ステップS5)。本実施形態による演算装置10は、レイアウト配置も行うことができるものとするが、ステップS5以降の処理は、別の演算装置10等で行ってもよい。あるいは、本実施形態による演算装置10は、レイアウト配置を行う別の装置にレイアウト配置処理を依頼し、レイアウト配置結果を受領して、ステップS5以降の処理を行ってもよい。 If it is determined in step S4 that there is no problem in operation, layout placement is performed based on the simulation target circuit whose operation has been verified (step S5). The arithmetic device 10 according to the present embodiment can also perform layout arrangement, but the processing after step S5 may be performed by another arithmetic device 10 or the like. Alternatively, the arithmetic device 10 according to the present embodiment may request another device that performs layout arrangement to perform the layout arrangement process, receive the layout arrangement result, and perform the processes after step S5.
次に、演算装置10は、レイアウト配置結果に基づいて電磁界シミュレーションを行う(ステップS6)。次に、電磁界シミュレーションの結果に問題あるか否かを判定する(ステップS7)。例えば、電磁界シミュレーションにより、半導体装置のレイアウト領域内の一部から発生するEMI(Electro Magnetic Interference)ノイズが所定の閾値を超えたと判定された場合に、問題があると判定する。 Next, the arithmetic device 10 performs an electromagnetic field simulation based on the layout arrangement result (step S6). Next, it is determined whether or not there is a problem in the result of the electromagnetic field simulation (step S7). For example, when it is determined by electromagnetic field simulation that EMI (Electro Magnetic Interference) noise generated from a part of the layout area of the semiconductor device exceeds a predetermined threshold, it is determined that there is a problem.
ステップS7で問題があると判定された場合、レイアウト変更を行うか否かを判定する(ステップS8)。レイアウト変更を行うと判定された場合は、ステップS5以降の処理を繰り返す。一方、例えばレイアウト変更程度では、ステップS7の問題が解決しないと判断される場合は、ステップS2以降の処理を繰り返す。 If it is determined in step S7 that there is a problem, it is determined whether or not to change the layout (step S8). If it is determined that the layout is to be changed, the processes after step S5 are repeated. On the other hand, if it is determined that the problem in step S7 cannot be solved by changing the layout, for example, the processes after step S2 are repeated.
ステップS7で問題ないと判定された場合は、ステップS5のレイアウト配置結果を、出力部16を介して出力する(ステップS9)。 If it is determined in step S7 that there is no problem, the layout arrangement result in step S5 is output via the output section 16 (step S9).
図3及び図4A及び図4Bでは、半導体装置2内の素子3を区別せずに素子情報I2を記述しているが、半導体装置2内には、半導体装置2の端子に接続される素子3と、半導体装置2の端子には接続されず、半導体装置2の内部ノードに接続される素子3とがある。特に、半導体装置2の出力端子に接続される素子3は、半導体装置2の外部にノイズ等を与える影響が大きい。そこで、図7に示すように、半導体装置2の出力端子に接続される素子3をI/O素子3Dとして、それ以外の素子3と区別して取り扱ってもよい。
In FIGS. 3, 4A, and 4B, the element information I2 is described without distinguishing the
この場合、素子情報I2は、I/O素子3D(第1素子)に関するI/Oモデル情報(以下、第1モデル情報と呼ぶ)I4と、I/O素子3D以外の素子3(第2素子)に関する論理モデル情報(以下、第2モデル情報と呼ぶ)I5とを有する。第1モデル情報は、半導体装置2の端子に接続されるI/O素子3D(第1素子)の動作を記述した情報である。第2モデル情報I5は、半導体装置2内のI/O素子3D以外の素子3(第2素子)の動作を記述した情報である。
In this case, the element information I2 consists of I/O model information (hereinafter referred to as first model information) I4 relating to the I/
図8は素子情報I2を第1モデル情報と第2モデル情報に分けた場合の統合ファイルにより生成される回路を模式的に示す図である。図3との違いは、半導体装置2の出力端子に接続されるI/O素子3Dを、それ以外の素子3と区別したことであり、半導体装置2内の回路構成は同じである。
FIG. 8 is a diagram schematically showing a circuit generated by an integrated file when the element information I2 is divided into first model information and second model information. The difference from FIG. 3 is that the I/
図9A及び図9Bは図8に対応する統合ファイルの中身であるシミュレーション用データ1の具体例を示す図である。図9A及び図9Bのシミュレーション用データ1は、部品形状情報I1と、第2モデル情報と、電源モデル情報I3と、第1モデル情報とを有する。各情報の記述順序は任意である。
9A and 9B are diagrams showing specific examples of the
部品形状情報I1と電源モデル情報I3は、図4A及び図4Bと同様であるため、説明を省略する。第2モデル情報は、半導体装置2内のI/O素子3D以外の素子3(第2素子)に関する情報(行群Ln3)であり、1行目では第2素子の動作及び接続情報を記述した外部ファイル"LOGIC.vhd"を参照している。2行目以降には、第2素子の部品形状情報I1に含まれる端子情報と、外部ファイル中の端子情報との対応付け情報などが記述されている。
Since the component shape information I1 and the power supply model information I3 are the same as those in FIGS. 4A and 4B, their description is omitted. The second model information is information (row group Ln3) on elements 3 (second elements) other than the I/
第1モデル情報(I/Oモデル情報)I4は、半導体装置2内のI/O素子3D(第1素子)に関する情報(行群Ln5)であり、1行目ではI/O素子3Dの動作及び接続情報を記述した外部ファイル"IO.sp"を参照している。2行目以降には、I/O素子3Dの部品形状情報I1に含まれる端子情報と、外部ファイル中の端子情報との対応付け情報などが記述されている。
The first model information (I/O model information) I4 is information (row group Ln5) on the I/
本実施形態では、部品形状情報I1、素子情報I2及び電源モデル情報I3に基づいて、半導体装置2のシミュレーションを行うため、半導体装置2を実際に動作させている場合に近い条件で、半導体装置2から発生する電源ノイズを検証できる。
In this embodiment, the
図10は半導体装置2から発生されるノイズを模式的に示す図である。半導体装置2の出力端子に接続されたI/O素子3Dは、その前段側の素子3の出力信号の論理等によって信号レベルが変化し、I/O素子3Dの電源経路に流れる電流も変化する。そこで、半導体装置2の出力端子に接続されたI/O素子3Dの出力電圧やI/O素子3Dの電源経路を流れる電流を検証することで、半導体装置2から発生される電源ノイズを精度よく推測することができる。
FIG. 10 is a diagram schematically showing noise generated from the
従来は、半導体装置2の特定の動作での電源ノイズを検証することしかできなかったが、本実施形態によれば、半導体装置2内の各素子3を実際に動作させた状態で、I/O素子3Dの出力端子の電圧や、I/O素子3Dの電源経路を流れる電流等を検証できるため、半導体装置2から発生される電源ノイズを精度よく推測して、その推測結果に基づいて、半導体装置2内の回路構成や素子配置を再検討することも可能となる。
Conventionally, it was only possible to verify the power supply noise in a specific operation of the
また、本実施形態によれば、I/O素子3Dから出力される電圧が本来の電圧レベルと異なる場合に、信号遅延量を予測することができる。信号遅延量の予測結果を回路シミュレーションに反映させることで、信号遅延量を考慮に入れた回路シミュレーションを行うことができ、実動作に近いシミュレーション結果が得られ、シミュレーション精度を向上できる。また、信号遅延量を考慮に入れたシミュレーション結果に基づいて、回路構成やレイアウト配置を見直すことで、実使用に適した半導体装置2を設計できる。
Further, according to this embodiment, the signal delay amount can be predicted when the voltage output from the I/
さらに、本実施形態によれば、I/O素子3Dから出力される電圧レベルや電圧変動によって、半導体装置2の消費電力を推測することができる。すなわち、I/O素子3Dから出力される信号の電圧変動が大きい場合には、消費電力が増えることから、消費電力量が予め想定した範囲内か否かを検証できる。消費電力の推測結果に基づいて、回路構成やレイアウト配置を見直すことで、低消費電力の半導体装置2を設計できる。
Furthermore, according to this embodiment, the power consumption of the
上述した図1のシミュレーション用データ1は、演算装置10が実行可能なプログラムの形式のデータであってもよい。すなわち、図1のシミュレーション用データ1は、部品形状情報I1、素子情報I2及び電源モデル情報I3をそれぞれ別々のパラメータとするプログラムの形式で記述されていてもよい。より具体的には、このプログラムには、演算装置10が実行可能な一つ又は複数の関数が記述されており、この関数の引数として部品形状情報I1、素子情報I2及び電源モデル情報I3が与えられてもよい。
The
上述した実施形態で説明した演算装置10の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、演算装置10の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD-ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。 At least part of the arithmetic device 10 described in the above embodiments may be configured by hardware or may be configured by software. When configured with software, a program that implements at least part of the functions of the arithmetic device 10 may be stored in a recording medium such as a flexible disk or CD-ROM, and read and executed by a computer. The recording medium is not limited to a detachable one such as a magnetic disk or an optical disk, and may be a fixed recording medium such as a hard disk device or memory.
また、演算装置10の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線(無線通信も含む)を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。 Also, a program that implements at least part of the functions of the computing device 10 may be distributed via a communication line (including wireless communication) such as the Internet. Furthermore, the program may be encrypted, modulated, or compressed and distributed via a wired line or wireless line such as the Internet, or stored in a recording medium and distributed.
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。 Aspects of the present disclosure are not limited to the individual embodiments described above, but include various modifications that can be conceived by those skilled in the art, and the effects of the present disclosure are not limited to the above-described contents. That is, various additions, changes, and partial deletions are possible without departing from the conceptual idea and spirit of the present disclosure derived from the content defined in the claims and equivalents thereof.
1 シミュレーション用データ、2 半導体装置、3、3A、3B、3C、3D 素子、11 入力部、12 部品情報記憶部、13 素子モデル記憶部、14 電源モデル記憶部、15 実行部、16 出力部、17 検証部、I1 部品形状情報、I2 素子情報、I3 電源モデル情報 1 simulation data, 2 semiconductor device, 3, 3A, 3B, 3C, 3D element, 11 input unit, 12 component information storage unit, 13 element model storage unit, 14 power supply model storage unit, 15 execution unit, 16 output unit, 17 verification unit, I1 part shape information, I2 element information, I3 power supply model information
Claims (14)
前記部品形状情報と、前記素子情報と、前記電源モデル情報とを関連づけて、前記半導体装置のシミュレーションを実行する実行部と、
前記実行部による前記半導体装置のシミュレーションの実行中に前記半導体装置の電源装置及び接地端子から発生させる電源ノイズを検証する検証部と、を備え、
前記素子情報は、前記半導体装置の出力端子に接続される第1素子の動作を記述した第1モデル情報を含み、
前記検証部は、前記実行部によるシミュレーションで得られた前記第1素子の出力電圧又は前記第1素子の電源経路を流れる電流の少なくとも一方を検証する、演算装置。 Component shape information describing the shape and terminal information of a semiconductor device, element information describing connection information and terminal information of elements in the semiconductor device, and power supply model information modeling the power supply path of the semiconductor device. an input unit for inputting simulation data including
an execution unit that associates the component shape information, the element information, and the power supply model information and executes a simulation of the semiconductor device;
a verification unit that verifies power supply noise generated from a power supply device and a ground terminal of the semiconductor device during execution of the simulation of the semiconductor device by the execution unit;
the element information includes first model information describing the operation of a first element connected to an output terminal of the semiconductor device;
The arithmetic device, wherein the verification unit verifies at least one of the output voltage of the first element obtained by the simulation by the execution unit and the current flowing through the power supply path of the first element.
前記第2モデル情報は、前記第2素子の接続情報と、前記第2素子の動作情報とを含む、請求項6に記載の演算装置。 the first model information includes connection information of the first element and operation information of the first element;
7. The arithmetic device according to claim 6, wherein said second model information includes connection information of said second element and operation information of said second element.
前記部品形状情報、前記素子情報及び前記電源モデル情報を関連づけて、前記半導体装置のシミュレーションを実行し、
前記半導体装置のシミュレーションの実行中に前記半導体装置の電源装置及び接地端子から発生させる電源ノイズを検証し、
前記素子情報は、前記半導体装置の出力端子に接続される第1素子の動作を記述した第1モデル情報を含み、
前記半導体装置のシミュレーションで得られた前記第1素子の出力電圧又は前記第1素子の電源経路を流れる電流の少なくとも一方を検証する、演算方法。 Input simulation data including component shape information describing the shape and terminal information of a semiconductor device, element information describing connection information and terminal information of elements in the semiconductor device, and power supply model information of the semiconductor device death,
executing a simulation of the semiconductor device by associating the component shape information, the element information, and the power supply model information;
verifying power supply noise generated from a power supply and a ground terminal of the semiconductor device during execution of the simulation of the semiconductor device;
the element information includes first model information describing the operation of a first element connected to an output terminal of the semiconductor device;
A calculation method for verifying at least one of an output voltage of the first element and a current flowing through a power supply path of the first element obtained by simulation of the semiconductor device.
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