JP7240921B2 - Display device - Google Patents
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Description
本開示は、表示装置に関する。 The present disclosure relates to display devices.
特許文献1には、第1透光性基板と、第1透光性基板と対向して配置される第2透光性基板と、第1透光性基板と第2透光性基板との間に封入される高分子分散型液晶を有する液晶層と、第1透光性基板及び第2透光性基板の少なくとも1つの側面に対向して配置される少なくとも1つの発光部とを備える表示装置が記載されている。
In
特許文献1に記載されている表示装置では、表示パネルの一方の面から、反対側の他方の面側の背景を視認可能である。光源が第1透光性基板及び第2透光性基板の少なくとも1つの側面に対向して配置されるため、光源によるスイッチング素子の光リークを低減する必要がある。
In the display device described in
本発明の目的は、光源を用いて表示した画像が表示パネルの一方の面から、反対側の他方の面側の背景とともに視認可能であり、スイッチング素子の光リークを低減できる、表示装置を提供することにある。 An object of the present invention is to provide a display device in which an image displayed using a light source can be viewed from one side of a display panel together with a background on the other side of the opposite side, and light leakage from switching elements can be reduced. to do.
一態様に係る表示装置は、アレイ基板と、対向基板と、前記アレイ基板と前記対向基板との間の液晶層と、前記アレイ基板の側面又は前記対向基板の側面に光が入るように配置される光源と、を備え、前記アレイ基板は、第1方向に間隔をおいて並ぶ複数の信号線と、第2方向に間隔をおいて並ぶ複数の走査線と、前記走査線と前記信号線とに接続されたスイッチング素子と、少なくとも前記スイッチング素子を覆う有機絶縁層と、前記有機絶縁層の上方に重畳して設けられた金属層と、を有し、前記走査線と前記信号線とに囲まれた領域には、平面視で前記走査線及び前記信号線に重なる前記有機絶縁層の厚さよりも前記有機絶縁層の厚さが小さい領域があり、前記スイッチング素子よりも前記光源に近い側にある前記有機絶縁層の第1斜面が前記金属層で覆われ、前記スイッチング素子よりも前記光源から遠い側にある前記有機絶縁層の第2斜面が前記金属層で覆われている。 A display device according to one aspect is arranged such that light enters an array substrate, a counter substrate, a liquid crystal layer between the array substrate and the counter substrate, and a side surface of the array substrate or a side surface of the counter substrate. the array substrate includes a plurality of signal lines spaced apart in a first direction; a plurality of scanning lines spaced apart in a second direction; and the scanning lines and the signal lines. an organic insulating layer covering at least the switching element; and a metal layer provided over the organic insulating layer, surrounded by the scanning line and the signal line. In the area where the organic insulating layer overlaps with the scanning line and the signal line, there is an area in which the thickness of the organic insulating layer is smaller than the thickness of the organic insulating layer overlapping the scanning line and the signal line in a plan view, and the area is closer to the light source than the switching element. A first slope of one of the organic insulating layers is covered with the metal layer, and a second slope of the organic insulating layer farther from the light source than the switching element is covered with the metal layer.
本開示を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。 A form (embodiment) for carrying out the present disclosure will be described in detail with reference to the drawings. The present disclosure is not limited by the contents described in the following embodiments. In addition, the components described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the components described below can be combined as appropriate. It should be noted that the disclosure is merely an example, and those that a person skilled in the art can easily conceive of appropriate modifications while maintaining the gist of the disclosure are naturally included in the scope of the present disclosure. In addition, in order to make the description clearer, the drawings may schematically show the width, thickness, shape, etc. of each part compared to the actual embodiment, but this is only an example, and the interpretation of the present disclosure is not intended. It is not limited. In addition, in this specification and each figure, the same reference numerals may be given to the same elements as those described above with respect to the existing figures, and detailed description thereof may be omitted as appropriate.
(実施形態1)
図1は、本実施形態に係る表示装置の一例を表す斜視図である。図2は、図1の表示装置を表すブロック図である。図3は、フィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。
(Embodiment 1)
FIG. 1 is a perspective view showing an example of a display device according to this embodiment. FIG. 2 is a block diagram representing the display device of FIG. FIG. 3 is a timing chart for explaining the timing at which the light source emits light in the field sequential method.
図1に示すように、表示装置1は、表示パネル2と、光源3と、駆動回路4とを有する。ここで、表示パネル2の平面の一方向がPX方向とされ、PX方向と直交する方向が第2方向PYとされ、PX-PY平面に直交する方向が第3方向PZとされている。
As shown in FIG. 1 , the
表示パネル2は、アレイ基板10と、対向基板20と、液晶層50(図5参照)とを備えている。対向基板20は、アレイ基板10の表面に垂直な方向(図1に示すPZ方向)に対向する。液晶層50(図5参照)は、アレイ基板10と、対向基板20と、封止部18とで、後述する高分子分散型液晶LCが封止されている。
The
図1に示すように、表示パネル2において、画像を表示可能な表示領域AAと、表示領域AAの外側の周辺領域FRと、がある。表示領域AAには、複数の画素Pixがマトリクス状に配置されている。なお、本開示において、行とは、一方向に配列されるm個の画素Pixを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるn個の画素Pixを有する画素列をいう。そして、mとnとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。また、複数の走査線GLが行毎に配線され、複数の信号線SLが列毎に配線されている。
As shown in FIG. 1, the
光源3は、複数の発光部31を備えている。図2に示すように、光源制御部32は、駆動回路4に含まれる。なお、光源制御部32は、駆動回路4の回路とは別の回路にしてもよい。発光部31と、光源制御部32とは、アレイ基板10内の配線で電気的に接続されている。
The
図1に示すように、駆動回路4は、アレイ基板10の表面に固定されている。図2に示すように、駆動回路4は、信号処理回路41、画素制御回路42、ゲート駆動回路43、ソース駆動回路44及び共通電位駆動回路45を備えている。アレイ基板10は、対向基板20よりもXY平面の面積が大きく、対向基板20から露出したアレイ基板10の張り出し部分に、駆動回路4が設けられる。
As shown in FIG. 1, the
信号処理回路41には、外部の上位制御部9の画像出力部91から、フレキシブル基板92を介して、入力信号(RGB信号など)VSが入力される。
An input signal (such as an RGB signal) VS is input to the
信号処理回路41は、入力信号解析部411と、記憶部412と、信号調整部413とを備える。入力信号解析部411は、外部から入力された第1入力信号VSに基づいて第2入力信号VCSを生成する。
The
第2入力信号VCSは、第1入力信号VSに基づいて、表示パネル2の各画素Pixにどのような階調値を与えるかを定める信号である。言い換えると、第2入力信号VCSは、各画素Pixの階調値に関する階調情報を含む信号である。
The second input signal VCS is a signal that determines what gradation value to give to each pixel Pix of the
信号調整部413は、第2入力信号VCSから第3入力信号VCSAを生成する。信号調整部413は、第3入力信号VCSAを画素制御回路42へ送出し、光源制御信号LCSAを光源制御部32へ送出する。光源制御信号LCSAは、例えば、画素Pixへの入力階調値に応じて設定される発光部31の光量の情報を含む信号である。例えば、暗い画像が表示される場合、発光部31の光量は小さく設定される。明るい画像が表示される場合、発光部31の光量は大きく設定される。
The
そして、画素制御回路42は、第3入力信号VCSAに基づいて水平駆動信号HDSと垂直駆動信号VDSとを生成する。本実施形態では、フィールドシーケンシャル方式で駆動されるので、水平駆動信号HDSと垂直駆動信号VDSとが発光部31が発光可能な色毎に生成される。
Then, the pixel control circuit 42 generates the horizontal drive signal HDS and the vertical drive signal VDS based on the third input signal VCSA. In the present embodiment, since driving is performed by the field sequential method, the horizontal drive signal HDS and the vertical drive signal VDS are generated for each color that the
ゲート駆動回路43は水平駆動信号HDSに基づいて1垂直走査期間内に表示パネル2の走査線GLを順次選択する。走査線GLの選択の順番は任意である。
The
ソース駆動回路44は垂直駆動信号VDSに基づいて1水平走査期間内に表示パネル2の各信号線SLに各画素Pixの出力階調値に応じた階調信号を供給する。
The
本実施形態において、表示パネル2はアクティブマトリクス型パネルである。このため、平面視で第2方向PYに延在する信号(ソース)線SL及び第1方向PXに延在する走査(ゲート)線GLを有し、信号線SLと走査線GLとの交差部にスイッチング素子Trを有する。
In this embodiment, the
スイッチング素子Trとして薄膜トランジスタが用いられる。薄膜トランジスタの例としては、ボトムゲート型トランジスタ又はトップゲート型トランジスタを用いてもよい。スイッチング素子Trとして、シングルゲート薄膜トランジスタを例示するが、ダブルゲートトランジスタでもよい。スイッチング素子Trのソース電極及びドレイン電極のうち一方は信号線SLに接続され、ゲート電極は走査線GLに接続され、ソース電極及びドレイン電極のうち他方は、後述する高分子分散型液晶LCの容量の一端に接続されている。高分子分散型液晶LCの容量は、一端がスイッチング素子Trに画素電極PEを介して接続され、他端が共通電極CEを介してコモン電位配線COMLに接続されている。また、画素電極PEと、コモン電位配線COMLに電気的に接続されている保持容量電極IOとの間には、保持容量HCが生じる。なお、コモン電位配線COMLは、共通電位駆動回路45より供給される。
A thin film transistor is used as the switching element Tr. A bottom-gate transistor or a top-gate transistor may be used as an example of a thin film transistor. A single-gate thin film transistor is exemplified as the switching element Tr, but a double-gate transistor may be used. One of the source electrode and the drain electrode of the switching element Tr is connected to the signal line SL, the gate electrode is connected to the scanning line GL, and the other of the source electrode and the drain electrode is connected to the capacitor of polymer dispersed liquid crystal LC described later. connected to one end of the One end of the capacitance of the polymer-dispersed liquid crystal LC is connected to the switching element Tr via the pixel electrode PE, and the other end is connected to the common potential line COML via the common electrode CE. A storage capacitor HC is generated between the pixel electrode PE and the storage capacitor electrode IO electrically connected to the common potential line COML. Note that the common potential wiring COML is supplied from the common
発光部31は、第1色(例えば、赤色)の発光体33Rと、第2色(例えば、緑色)の発光体33Gと、第3色(例えば、青色)の発光体33Bを備えている。光源制御部32は、光源制御信号LCSAに基づいて、第1色の発光体33R、第2色の発光体33G及び第3色の発光体33Bのそれぞれを時分割で発光するように制御する。このように、第1色の発光体33R、第2色の発光体33G及び第3色の発光体33Bは、フィールドシーケンシャル方式で駆動される。
The
図3に示すように、第1サブフレーム(第1所定時間)RFにおいて、第1色の発光期間RONで第1色の発光体33Rが発光するとともに、1垂直走査期間GateScan内に選択された画素Pixが光を散乱させて表示する。表示パネル2全体では、1垂直走査期間GateScan内に選択された画素Pixに、上述した各信号線SLに各画素Pixの出力階調値に応じた階調信号が供給されていれば、第1色の発光期間RONにおいて第1色のみ点灯している。
As shown in FIG. 3, in the first subframe (first predetermined time) RF, the
次に、第2サブフレーム(第2所定時間)GFにおいて、第2色の発光期間GONで第2色の発光体33Gが発光するとともに、1垂直走査期間GateScan内に選択された画素Pixが光を散乱させて表示する。表示パネル2全体では、1垂直走査期間GateScan内に選択された画素Pixに、上述した各信号線SLに各画素Pixの出力階調値に応じた階調信号が供給されていれば、第2色の発光期間GONにおいて第2色のみ点灯している。
Next, in the second subframe (second predetermined time) GF, the second
さらに、第3サブフレーム(第3所定時間)BFにおいて、第3色の発光期間BONで第3色の発光体33Bが発光するとともに、1垂直走査期間GateScan内に選択された画素Pixが光を散乱させて表示する。表示パネル2全体では、1垂直走査期間GateScan内に選択された画素Pixに、上述した各信号線SLに各画素Pixの出力階調値に応じた階調信号が供給されていれば、第3色の発光期間BONにおいて第3色のみ点灯している。
Further, in the third sub-frame (third predetermined time) BF, the
人間の眼には、時間的な分解能の制限があり、残像が発生するので、1フレーム(1F)の期間に3色の合成された画像が認識される。フィールドシーケンシャル方式では、カラーフィルタを不要とすることができ、カラーフィルタでの吸収ロスが低減するので、高い透過率が実現できる。カラーフィルタ方式では、第1色、第2色、第3色毎に画素Pixを分割したサブピクセルで一画素を作るのに対し、フィールドシーケンシャル方式では、このようなサブピクセル分割をしなくてもよい。なお、第4サブフレームをさらに有し、第1色、第2色及び第3色とは異なる第4色を発光するようにしてもよい。 Since the human eye has a limited temporal resolution and an afterimage occurs, an image composed of three colors is recognized in one frame (1F) period. The field sequential method can eliminate the need for color filters and reduce the absorption loss in the color filters, thereby achieving high transmittance. In the color filter method, one pixel is made up of sub-pixels obtained by dividing the pixel Pix for each of the first, second, and third colors. good. It should be noted that a fourth sub-frame may be further provided to emit light in a fourth color different from the first, second and third colors.
図4は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。図5は、図1の表示装置の断面の一例を示す断面図である。図6は、図1の表示装置の平面を示す平面図である。図5は、図6のV-V’断面である。図7は、図5の液晶層部分を拡大した拡大断面図である。図8は、液晶層において非散乱状態を説明するための断面図である。図9は、液晶層において散乱状態を説明するための断面図である。 FIG. 4 is an explanatory diagram showing the relationship between the voltage applied to the pixel electrode and the scattering state of the pixel. 5 is a cross-sectional view showing an example of a cross section of the display device of FIG. 1. FIG. 6 is a plan view showing a plane of the display device of FIG. 1. FIG. FIG. 5 is a cross section taken along line V-V' of FIG. FIG. 7 is an enlarged cross-sectional view of the liquid crystal layer portion of FIG. FIG. 8 is a cross-sectional view for explaining the non-scattering state in the liquid crystal layer. FIG. 9 is a cross-sectional view for explaining the scattering state in the liquid crystal layer.
1垂直走査期間GateScan内に選択された画素Pixに、上述した各信号線SLに各画素Pixの出力階調値に応じた階調信号が供給されていれば、階調信号に応じて画素電極PEへの印加電圧が変わる。画素電極PEへの印加電圧が変わると、画素電極PEと、共通電極CEとの間の電圧が変化する。そして、図4に示すように、画素電極PEへの印加電圧に応じて、画素Pix毎の液晶層50の散乱状態が制御され、画素Pix内の散乱割合が変化する。
If a grayscale signal corresponding to the output grayscale value of each pixel Pix is supplied to each signal line SL to the pixel Pix selected within one vertical scanning period GateScan, the pixel electrode The applied voltage to PE changes. When the voltage applied to the pixel electrode PE changes, the voltage between the pixel electrode PE and common electrode CE changes. Then, as shown in FIG. 4, the scattering state of the
図4に示すように、画素電極PEへの印加電圧が飽和電圧Vsat以上となると、画素Pix内の散乱割合の変化が小さくなる。そこで、駆動回路4は、飽和電圧Vsatよりも低い電圧範囲Vdrにおいて、垂直駆動信号VDSに応じた画素電極PEへの印加電圧を変化させる。
As shown in FIG. 4, when the voltage applied to the pixel electrode PE becomes equal to or higher than the saturation voltage Vsat, the change in the scattering rate within the pixel Pix becomes small. Therefore, the
図5及び図6に示すように、アレイ基板10は、第1主面10A、第2主面10B、第1側面10C、第2側面10D、第3側面10E及び第4側面10Fを備える。第1主面10Aと第2主面10Bとは、平行な平面である。また、第1側面10Cと第2側面10Dとは、平行な平面である。第3側面10Eと第4側面10Fとは、平行な平面である。
As shown in FIGS. 5 and 6, the
図5及び図6に示すように、対向基板20は、第1主面20A、第2主面20B、第1側面20C、第2側面20D、第3側面20E及び第4側面20Fを備える。第1主面20Aと第2主面20Bとは、平行な平面である。第1側面20Cと第2側面20Dとは、平行な平面である。第3側面20Eと第4側面20Fとは、平行な平面である。
As shown in FIGS. 5 and 6, the opposing
図5及び図6に示すように、光源3は、対向基板20の第2側面20Dに対向する。光源3は、サイド光源と呼ばれることもある。図5に示すように、光源3は、対向基板20の第2側面20Dへ光源光Lを照射する。光源3と対向する対向基板20の第2側面20Dは、光入射面となる。
As shown in FIGS. 5 and 6, the
図5に示すように、光源3から照射された光源光Lは、アレイ基板10の第1主面10A及び対向基板20の第1主面20Aで反射しながら、第2側面20Dから遠ざかる方向(第2方向PY)に伝播する。アレイ基板10の第1主面10A又は対向基板20の第1主面20Aから外部へ光源光Lが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになるので、光源光Lがアレイ基板10の第1主面10A又は対向基板20の第1主面20Aへ入射する入射角が臨界角よりも大きければ、光源光Lがアレイ基板10の第1主面10A又は対向基板20の第1主面20Aで全反射する。
As shown in FIG. 5, the light source light L emitted from the
図5に示すように、アレイ基板10及び対向基板20の内部を伝播した光源光Lは、散乱状態となっている液晶がある画素Pixで散乱され、散乱光の入射角が臨界角よりも小さな角度となって、放射光68、68Aがそれぞれ対向基板20の第1主面20A、アレイ基板10の第1主面10Aから外部に放射される。対向基板20の第1主面20A、アレイ基板10の第1主面10Aからそれぞれ外部に放射された放射光68、68Aは、観察者に観察される。以下、図7から図9を用いて、散乱状態となっている高分子分散型液晶と、非散乱状態の高分子分散型液晶とについて説明する。
As shown in FIG. 5, the light source light L propagating inside the
図7に示すように、アレイ基板10には、第1配向膜AL1が設けられている。対向基板20には、第2配向膜AL2が設けられている。第1配向膜AL1及び第2配向膜AL2は、例えば、垂直配向膜である。
As shown in FIG. 7, the
液晶とモノマーを含む溶液がアレイ基板10と対向基板20との間に封入されている。次に、モノマー及び液晶を第1配向膜AL1及び第2配向膜AL2によって配向させた状態で、紫外線又は熱によってモノマーを重合させ、バルク51を形成する。これにより、網目状に形成された高分子のネットワークの隙間に液晶が分散されたリバースモードの高分子分散型液晶LCを有する液晶層50が形成される。
A solution containing liquid crystal and monomer is sealed between the
このように、高分子分散型液晶LCは、高分子によって形成されたバルク51と、バルク51内に分散された複数の微粒子52と、を有する。微粒子52は、液晶によって形成されている。バルク51及び微粒子52は、それぞれ光学異方性を有している。
Thus, the polymer-dispersed liquid crystal LC has a
微粒子52に含まれる液晶の配向は、画素電極PEと共通電極CEとの間の電圧差によって制御される。画素電極PEへの印加電圧により、液晶の配向が変化する。液晶の配向が変化することにより、画素Pixを通過する光の散乱の度合いが変化する。
The orientation of the liquid crystal contained in the
例えば、図8に示すように、画素電極PEと共通電極CEとの間に電圧が印加されていない状態では、バルク51の光軸Ax1と微粒子52の光軸Ax2の向きは互いに等しい。微粒子52の光軸Ax2は、液晶層50のPZ方向と平行である。バルク51の光軸Ax1は、電圧の有無に関わらず、液晶層50のPZ方向と平行である。
For example, as shown in FIG. 8, when no voltage is applied between the pixel electrode PE and the common electrode CE, the directions of the optical axis Ax1 of the
バルク51と微粒子52の常光屈折率は互いに等しい。画素電極PEと共通電極CEとの間に電圧が印加されていない状態では、あらゆる方向においてバルク51と微粒子52との間の屈折率差がゼロになる。液晶層50は、光源光Lを散乱しない非散乱状態となる。光源光Lは、アレイ基板10の第1主面10A及び対向基板20の第1主面20Aで反射しながら、光源3(発光部31)から遠ざかる方向に伝播する。液晶層50が光源光Lを散乱しない非散乱状態であると、アレイ基板10の第1主面10Aから対向基板20の第1主面20A側の背景が視認され、対向基板20の第1主面20Aからアレイ基板10の第1主面10A側の背景が視認される。
The
図9に示すように、電圧が印加された画素電極PEと共通電極CEとの間では、微粒子52の光軸Ax2は、画素電極PEと共通電極CEとの間に発生する電界によって傾くことになる。バルク51の光軸Ax1は、電界によって変化しないため、バルク51の光軸Ax1と微粒子52の光軸Ax2の向きは互いに異なる。電圧が印加された画素電極PEがある画素Pixにおいて、光源光Lが散乱される。上述したように散乱された光源光Lの一部がアレイ基板10の第1主面10A又は対向基板20の第1主面20Aから外部に放射された光は、観察者に観察される。
As shown in FIG. 9, between the pixel electrode PE to which the voltage is applied and the common electrode CE, the optical axis Ax2 of the
電圧が印加されていない画素電極PEがある画素Pixでは、アレイ基板10の第1主面10Aから対向基板20の第1主面20A側の背景が視認され、対向基板20の第1主面20Aからアレイ基板10の第1主面10A側の背景が視認される。そして、本実施形態の表示装置1は、画像出力部91から第1入力信号VSが入力されると、画像が表示される画素Pixの画素電極PEに電圧が印加され、第3入力信号VCSAに基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。
In the pixel Pix having the pixel electrode PE to which no voltage is applied, the background on the side of the first
電圧が印加された画素電極PEがある画素Pixにおいて光源光Lが散乱されて外部に放射された光によって表示された画像は、背景に重なり、表示されることになる。換言すると、本実施形態の表示装置1は、放射光68又は放射光68Aと、背景との組み合わせにより、画像を背景に重ね合わせて表示する。
The light source light L is scattered in the pixel Pix where the pixel electrode PE to which the voltage is applied is scattered, and the image displayed by the light emitted to the outside overlaps the background and is displayed. In other words, the
図3に示す1垂直走査期間GateScanにおいて、書き込まれた各画素電極PE(図7参照)の電位が、各1垂直走査期間GateScanの後にある第1色の発光期間RON、第2色の発光期間GON及び第3色の発光期間BONの少なくとも1つに保持されている必要がある。書き込まれた各画素電極PE(図7参照)の電位が、各1垂直走査期間GateScanの後にある第1色の発光期間RON、第2色の発光期間GON及び第3色の発光期間BONの少なくとも1つで保持できないと、いわゆるフリッカーなどが生じやすい。言い換えると、走査線の選択時間である1垂直走査期間GateScanを短くし、いわゆるフィールドシーケンシャル方式で駆動における視認性を高めるためには、第1色の発光期間RON、第2色の発光期間GON及び第3色の発光期間BONのそれぞれで、書き込まれた各画素電極PE(図7参照)の電位を保持しやすくする要望がある。 In one vertical scanning period GateScan shown in FIG. 3, the written potential of each pixel electrode PE (see FIG. 7) is changed to the first color light emission period RON and the second color light emission period after each vertical scanning period GateScan. At least one of GON and the third color emission period BON must be held. The written potential of each pixel electrode PE (see FIG. 7) remains at least during the first color emission period RON, the second color emission period GON, and the third color emission period BON after each vertical scanning period GateScan. If it cannot be held by one, so-called flicker tends to occur. In other words, in order to shorten one vertical scanning period GateScan, which is the scanning line selection time, and to improve visibility in driving by a so-called field sequential method, the first color light emission period RON, the second color light emission period GON, and the There is a demand to make it easier to hold the written potential of each pixel electrode PE (see FIG. 7) in each of the light emission periods BON of the third color.
図10は、画素において、走査線、信号線及びスイッチング素子を示す平面図である。図11は、画素において、保持容量層を示す平面図である。図12は、画素において、補助金属層及び開口領域を示す平面図である。図13は、画素において、画素電極を示す平面図である。図14は、画素において、遮光層を示す平面図である。図15は、図14のXV-XV’の断面図である。図16は、図14のXVI-XVI’の断面図である。図17は、図14のXVII-XVII’の断面図である。図18は、周辺領域の断面図である。図1、図2及び図10に示すように、アレイ基板10には、複数の信号線SLと複数の走査線GLとが平面視において格子状に設けられている。言い換えると、アレイ基板10の一方の面には、第1方向PXに間隔をおいて並ぶ複数の信号線と、第2方向PYに間隔をおいて並ぶ複数の走査線と、を備える。
FIG. 10 is a plan view showing scanning lines, signal lines and switching elements in a pixel. FIG. 11 is a plan view showing a storage capacitor layer in a pixel. FIG. 12 is a plan view showing auxiliary metal layers and opening regions in a pixel. FIG. 13 is a plan view showing a pixel electrode in a pixel. FIG. 14 is a plan view showing a light shielding layer in a pixel. 15 is a cross-sectional view taken along line XV-XV' of FIG. 14. FIG. 16 is a cross-sectional view taken along line XVI-XVI' of FIG. 14. FIG. 17 is a cross-sectional view taken along line XVII-XVII' of FIG. 14. FIG. FIG. 18 is a cross-sectional view of the peripheral area. As shown in FIGS. 1, 2, and 10, the
図10に示すように、隣り合う走査線GLと隣り合う信号線SLとで囲まれる領域が、画素Pixである。画素Pixには、画素電極PEとスイッチング素子Trとが設けられている。本実施形態において、スイッチング素子Trは、ボトムゲート型の薄膜トランジスタである。スイッチング素子Trは、走査線GLと電気的に接続されているゲート電極GEと平面視において重畳する半導体層SCを有する。 As shown in FIG. 10, a pixel Pix is an area surrounded by adjacent scanning lines GL and adjacent signal lines SL. A pixel electrode PE and a switching element Tr are provided in the pixel Pix. In this embodiment, the switching element Tr is a bottom gate type thin film transistor. The switching element Tr has a semiconductor layer SC that overlaps the gate electrode GE electrically connected to the scanning line GL in plan view.
図10に示すように、走査線GLは、モリブデン(Mo)、アルミニウム(Al)等の金属、これらの積層体又はこれらの合金の配線である。信号線SLは、アルミニウム等の金属又は合金の配線である。 As shown in FIG. 10, the scanning lines GL are wirings of metals such as molybdenum (Mo) and aluminum (Al), laminates thereof, or alloys thereof. The signal line SL is a wiring made of a metal such as aluminum or an alloy.
図10に示すように、半導体層SCは、平面視において、ゲート電極GEからはみ出さないように設けられている。これにより、ゲート電極GE側から半導体層SCに向かう光源光Lが反射され、半導体層SCに光リークが生じにくくなる。 As shown in FIG. 10, the semiconductor layer SC is provided so as not to protrude from the gate electrode GE in plan view. As a result, the light source light L directed toward the semiconductor layer SC from the gate electrode GE side is reflected, and light leakage is less likely to occur in the semiconductor layer SC.
図5及び図20に示すように、光源3から照射された光源光Lは、第2方向PYを入射方向として、入射してくる。光源光Lの入射方向が第2方向PYである場合、半導体層SCの第1方向の幅が、半導体層SCの第2方向の幅よりも小さい。これにより、光源光Lの入射方向に交差する方向の幅が小さくなり、光リークの影響が低減する。
As shown in FIGS. 5 and 20, the light source light L emitted from the
図10に示すように、ソース電極SEは、信号線SLと同じ2つの導電体が、信号線SLと同層でかつ信号線と交差する方向に信号線SLから伸びている。これにより、信号線SLと電気的に接続するソース電極SEは、平面視において、半導体層SCの一端部と重畳している。 As shown in FIG. 10, in the source electrode SE, the same two conductors as the signal line SL extend from the signal line SL in the same layer as the signal line SL and in a direction intersecting the signal line. Thus, the source electrode SE electrically connected to the signal line SL overlaps with one end of the semiconductor layer SC in plan view.
図10に示すように、平面視において、隣り合うソース電極SEの導電体の間の位置には、ドレイン電極DEが設けられている。ドレイン電極DEは、平面視において、半導体層SCと重畳している。ソース電極SE及びドレイン電極DEと重畳しない部分は、スイッチング素子Trのチャネルとして機能する。図13に示すように、ドレイン電極DEと電気的に接続されるコンタクト電極DEAは、コンタクトホールCHで画素電極PEと電気的に接続されている。 As shown in FIG. 10, the drain electrode DE is provided between the conductors of the adjacent source electrodes SE in plan view. The drain electrode DE overlaps the semiconductor layer SC in plan view. A portion not overlapping with the source electrode SE and the drain electrode DE functions as a channel of the switching element Tr. As shown in FIG. 13, the contact electrode DEA electrically connected to the drain electrode DE is electrically connected to the pixel electrode PE through the contact hole CH.
図15に示すように、アレイ基板10は、例えばガラスで形成された第1透光性基材19を有している。第1透光性基材19は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でもよい。
As shown in FIG. 15, the
図15に示すように、第1透光性基材19上には、走査線GL(図10参照)及びゲート電極GEが設けられる。
As shown in FIG. 15, scanning lines GL (see FIG. 10) and gate electrodes GE are provided on the first
図15に示すように、また、走査線GL及びゲート電極GEを覆って第1絶縁層11が設けられている。第1絶縁層11は、例えば、窒化シリコンなどの透明な無機絶縁材料によって形成されている。
As shown in FIG. 15, a first insulating
第1絶縁層11上には、半導体層SCが積層されている。半導体層SCは、例えば、アモルファスシリコンによって形成されているが、ポリシリコン又は酸化物半導体によって形成されていてもよい。同じ断面でみたときに、半導体層SCの幅Lscは、半導体層SCに重畳するゲート電極GEの幅Lgeよりも小さい。これにより、ゲート電極GEが第1透光性基材19の中を伝搬してくる光Ldを遮光できる。その結果、実施形態1のスイッチング素子Trは、光リークが低減する。
A semiconductor layer SC is laminated on the first insulating
第1絶縁層11上には、半導体層SCの一部を覆うソース電極SE及び信号線SLと、半導体層SCの一部を覆うドレイン電極DEとが設けられている。ドレイン電極DEは、信号線SLと同じ材料で形成されている。半導体層SC、信号線SL及びドレイン電極DE上には、第2絶縁層12が設けられている。第2絶縁層12は、例えば、第1絶縁層と同様に、窒化シリコンなどの透明な無機絶縁材料によって形成される。
A source electrode SE and a signal line SL covering part of the semiconductor layer SC, and a drain electrode DE covering part of the semiconductor layer SC are provided on the first insulating
第2絶縁層12上には、第2絶縁層12の一部を覆う第3絶縁層が形成されている。第3絶縁層13は、例えばアクリル樹脂などの透光性を有する有機絶縁材料により形成されている。第3絶縁層13は、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。
A third insulating layer is formed on the second insulating
図15、図16及び図17に示すように、第3絶縁層13がある領域と、第3絶縁層13がない領域とがある。図16及び図17に示すように、第3絶縁層13がある領域は、走査線GLの上方及び信号線SLの上方である。第3絶縁層13は、走査線GL及び信号線SLに沿って走査線GL及び信号線SLの上方を覆う格子状になる。また、図15に示すように、第3絶縁層13がある領域は、半導体層SCの上方、つまりスイッチング素子Trの上方である。このため、スイッチング素子Tr、走査線GL、信号線SLは保持容量電極ITOから比較的距離をおいて離れることで、保持容量電極ITOからのコモン電位の影響を受けにくくなる。さらに、アレイ基板10において、走査線GLと信号線SLとに囲まれた領域には第3絶縁層13がない領域ができるので、平面視で信号線SL及び走査線GLに重なる絶縁層の厚さよりも絶縁層の厚さが小さい領域ができる。走査線GLと信号線SLとに囲まれた領域では、走査線GLの上方及び信号線SLの上方よりも相対的に、光の透過率が向上し、透光性が向上する。
As shown in FIGS. 15, 16 and 17, there are regions with the third insulating
図15に示すように、第3絶縁層13上には、保持容量電極IOが設けられている。保持容量電極IOは、ITO(Indium Tin Oxide)などの透光性導電材料によって形成されている。保持容量電極IOは、第3透光性電極ともいう。図11に示すように、保持容量電極IOは、走査線GLと信号線SLとに囲まれた領域に透光性導電材料がない領域IOXを有する。保持容量電極IOは、隣り合う画素Pixに跨がって、複数の画素Pixに渡って設けられている。保持容量電極IOは、透光性導電材料がある領域が走査線GL又は信号線SLに重なり、隣の画素Pixに延びている。
As shown in FIG. 15, a storage capacitor electrode IO is provided on the third insulating
保持容量電極IOは、走査線GL及び信号線SLに沿って走査線GL及び信号線SLの上方を覆う格子状である。これにより、透光性導電材料がない領域IOXと、画素電極PEとの間の保持容量HCが減少するので、透光性導電材料がない領域IOXの大きさにより保持容量HCが調整される。 The storage capacitor electrode IO has a lattice shape along the scanning lines GL and the signal lines SL and covers the upper side of the scanning lines GL and the signal lines SL. As a result, the holding capacitance HC between the region IOX without the translucent conductive material and the pixel electrode PE is reduced, so that the holding capacitance HC is adjusted according to the size of the region IOX without the translucent conductive material.
図15に示すように、保持容量電極IO上の一部には、導電性の金属層TMが設けられている。導電性の金属層TMは、モリブデン(Mo)、アルミニウム(Al)等の金属、これらの積層体又はこれらの合金の配線である。図12に示すように、金属層TMは、平面視において、信号線SL、走査線GL及びスイッチング素子Trに重なる領域に設けられている。これにより、金属層TMは、格子状となり、金属層TMで囲まれた開口部APができる。 As shown in FIG. 15, a conductive metal layer TM is provided on a portion of the storage capacitor electrode IO. The conductive metal layer TM is wiring of a metal such as molybdenum (Mo) or aluminum (Al), a laminate thereof, or an alloy thereof. As shown in FIG. 12, the metal layer TM is provided in a region overlapping with the signal lines SL, the scanning lines GL, and the switching elements Tr in plan view. As a result, the metal layer TM becomes grid-like, and an opening AP surrounded by the metal layer TM is formed.
図12に示すように、走査線GLと信号線SLとに接続されたスイッチング素子Trが設けられ、少なくともスイッチング素子Trは、有機絶縁層である第3絶縁層13で覆われており、第3絶縁層13の上方にはスイッチング素子Trよりも大きな面積の金属層TMがある。これにより、スイッチング素子Trの光リークを抑制することができる。
As shown in FIG. 12, a switching element Tr connected to the scanning line GL and the signal line SL is provided, and at least the switching element Tr is covered with a third insulating
金属層TMは、保持容量電極IOの下にあってもよく、保持容量電極IOと積層されていればよい。金属層TMは、保持容量電極IOよりも電気抵抗が小さい。このため、表示領域AAのうち画素Pixがある位置による保持容量電極IOの電位のばらつきが抑制される。 The metal layer TM may be under the storage capacitor electrode IO, and may be laminated with the storage capacitor electrode IO. The metal layer TM has an electrical resistance smaller than that of the storage capacitor electrode IO. Therefore, variation in the potential of the storage capacitor electrode IO depending on the position of the pixel Pix in the display area AA is suppressed.
図12に示すように、平面視で、信号線SLに重なる金属層TMの幅は、信号線SLの幅よりも大きい。これにより、信号線SLのエッジで反射する反射光を表示パネル2より放出することを抑制する。ここで、金属層TMの幅及び信号線SLの幅は、信号線SLの延在する方向に交差する方向の長さである。また、走査線GLに重なる金属層TMの幅は、走査線GLの幅よりも大きい。ここで、金属層TMの幅及び走査線GLの幅は、走査線GLの延在する方向に交差する方向の長さである。
As shown in FIG. 12, in plan view, the width of the metal layer TM overlapping the signal line SL is larger than the width of the signal line SL. This suppresses emission from the
図15に示すように、保持容量電極IO及び金属層TMの上には、第4絶縁層14が設けられている。第4絶縁層14は、例えば、窒化シリコンなどの透明な無機絶縁材料によって形成されている無機絶縁層である。
As shown in FIG. 15, a fourth insulating
図15に示すように、第4絶縁層14上には、画素電極PEが設けられている。画素電極PEは、ITOなどの透光性導電材料によって形成されている。画素電極PEは、第4絶縁層14及び第3絶縁層13及び第2絶縁層12に設けられたコンタクトホールCHを介してコンタクト電極DEAと電気的に接続されている。図13に示すように、画素電極PEは、画素Pix毎に区画されている。画素電極PEの上には、第1配向膜AL1が設けられている。
As shown in FIG. 15, pixel electrodes PE are provided on the fourth insulating
図15に示すように、対向基板20は、例えばガラスで形成された第2透光性基材29を有している。第2透光性基材29は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でもよい。第2透光性基材29には、共通電極CEが設けられている。共通電極CEは、ITOなどの透光性導電材料によって形成されている。共通電極CEの表面には、第2配向膜AL2が設けられている。また、対向基板20は、第2透光性基材29と共通電極CEとの間に遮光層LSを有する。遮光層LSは黒色の樹脂又は金属材料で形成されている。また、アレイ基板10と対向基板20との間にスペーサPSが形成され、スペーサPSは共通電極CEと第2配向膜AL2との間にある。
As shown in FIG. 15, the opposing
図12及び図16に示すように、実施形態1の表示装置では、走査線GLと同層の遮光層GSが、信号線SLに沿って延在し、かつ信号線SLの一部と重なる位置に設けられている。遮光層GSは、走査線GLと同じ材料で形成されている。遮光層GSは、走査線GLと信号線SLとが平面視において交差する部分には設けられていない。
As shown in FIGS. 12 and 16, in the display device of
図12に示すように、遮光層GSと、信号線SLとは、コンタクトホールCHGで電気的に接続されている。これにより、信号線SLのみの配線抵抗に比べて、遮光層GS及び信号線SLで構成する配線抵抗が下がる。その結果、信号線SLに供給された階調信号の遅延が抑制される。なお、コンタクトホールCHGがなく、遮光層GSと、信号線SLとが接続されていなくてもよい。 As shown in FIG. 12, the light shielding layer GS and the signal line SL are electrically connected through a contact hole CHG. As a result, the wiring resistance formed by the light shielding layer GS and the signal line SL is lower than the wiring resistance of the signal line SL alone. As a result, the delay of the gradation signal supplied to the signal line SL is suppressed. It should be noted that the contact hole CHG may not exist and the light shielding layer GS and the signal line SL may not be connected.
図16に示すように、遮光層GSは、信号線SLに対して金属層TMとは反対側に設けられている。遮光層GSの幅は、信号線SLの幅よりも大きく、金属層TMの幅より小さい。遮光層GSの幅、金属層TMの幅及び信号線SLの幅は、信号線SLの延在する方向に交差する方向の長さである。このように、遮光層GSは、信号線SLよりも幅が広くなっているので、信号線SLのエッジで反射する反射光を表示パネル2より放出することを抑制する。その結果、表示装置1において、画像の視認性が向上する。
As shown in FIG. 16, the light shielding layer GS is provided on the side opposite to the metal layer TM with respect to the signal line SL. The width of the light shielding layer GS is larger than the width of the signal line SL and smaller than the width of the metal layer TM. The width of the light shielding layer GS, the width of the metal layer TM, and the width of the signal line SL are the lengths in the direction crossing the extending direction of the signal line SL. As described above, the light shielding layer GS is wider than the signal line SL, and thus suppresses the emission of the reflected light reflected by the edge of the signal line SL from the
図14及び図15に示すように、対向基板20には、遮光層LSが設けられている。遮光層LSは、平面視において、信号線SL、走査線GL及びスイッチング素子Trに重なる領域に設けられている。
As shown in FIGS. 14 and 15, the
図14、図15、図16及び図17に示すように、遮光層LSは、金属層TMよりも大きい幅を有している。これにより、信号線SL、走査線GL及び金属層TMのエッジで反射する反射光を表示パネル2より放出することを抑制する。その結果、表示装置1において、画像の視認性が向上する。
As shown in FIGS. 14, 15, 16 and 17, the light shielding layer LS has a width greater than that of the metal layer TM. This suppresses emission from the
コンタクトホールCH及びコンタクトホールCHGは、光源光Lが当たると乱反射しやすい。このため、遮光層LSは、平面視において、コンタクトホールCH及びコンタクトホールCHGに重なる領域に設けられている。 The contact hole CH and the contact hole CHG are likely to be diffusely reflected when the light source light L hits them. Therefore, the light shielding layer LS is provided in a region overlapping with the contact hole CH and the contact hole CHG in plan view.
図15に示すように、アレイ基板10と対向基板20との間には、スペーサSPが配置され、アレイ基板10と対向基板20との間の距離の均一性を向上する。
As shown in FIG. 15, spacers SP are arranged between the
図18に示すように、周辺領域FRでは、コモン電位配線COMLが引き回されている。コモン電位配線COMLは、例えば第1コモン電位配線COML1と、第2コモン電位配線COML2とを備える。第1コモン電位配線COML1は、導電性の導電部材CPを介して、対向基板20の共通電極CEに電気的に接続している。導電部材CPは導電注(ピラー)でもよく、またAu粒子などの導電粒子が含有されたシール材であってもよい。
As shown in FIG. 18, in the peripheral region FR, common potential lines COML are routed. The common potential wiring COML includes, for example, a first common potential wiring COML1 and a second common potential wiring COML2. The first common potential wiring COML1 is electrically connected to the common electrode CE of the
図18に示すように、周辺領域FRでは、保持容量電極IOが第2コモン電位配線COML2と電気的に接続している。金属層TMは、表示領域AAに配置されている。 As shown in FIG. 18, in the peripheral region FR, the holding capacitor electrode IO is electrically connected to the second common potential wiring COML2. The metal layer TM is arranged in the display area AA.
以上説明したように、表示装置1は、アレイ基板10と、対向基板20と、液晶層50と、光源3を備える。アレイ基板10は、画素Pix毎に配置された第1透光性電極である複数の画素電極PEを有する。アレイ基板10には、第1方向PXに間隔をおいて並ぶ複数の信号線SLと、第2方向PYに間隔をおいて並ぶ複数の走査線GLと、が設けられている。対向基板20は、平面視で、画素電極PEと重畳する位置に第2透光性電極である共通電極CEを有する。液晶層50は、アレイ基板10と対向基板20との間に封入される高分子分散型液晶LCを有する。光源3の発光部31は、対向基板20の側面に対し、第2方向PYに光を発光する。アレイ基板10及び対向基板20を伝播する光の入射方向は、第2方向である。なお、発光部31は、アレイ基板10の側面に向かって、アレイ基板10及び対向基板20を伝播する光を発光するようにしてもよい。
As described above, the
アレイ基板10には、少なくともスイッチング素子Trを覆う有機絶縁層である第3絶縁層13と、第3絶縁層13の上方に重畳して設けられ、スイッチング素子Trよりも大きな面積の金属層TMとがある。走査線GLと信号線SLとに囲まれた領域には、平面視で走査線GL及び信号線SLに重なる第3絶縁層13の厚さよりも厚さが小さい領域がある。このため、平面視でスイッチング素子Trよりも光源3に近い側にある第3絶縁層13の厚みが変化する斜面であって、図15に示すようにスイッチング素子Trに重畳する第3絶縁層13の第1斜面13t1が金属層TMtで覆われている。ここで、金属層TMtは、金属層TMと同じ材料で形成され、金属層TMが延在して形成されたテーパー状の部分である。
The
図5及び図20に示すように、光源3から照射された光源光Lは、第2方向PYを入射方向として、入射してくる。図15に示すように、光Luが到達する。光Luは、スイッチング素子Trよりも光源3に近い側から到達する光源光Lの一部の光である。ここで、金属層TMtは、光Luを遮光するので、光リークが低減される。
As shown in FIGS. 5 and 20, the light source light L emitted from the
なお、第3絶縁層13の厚みが変化する斜面であって、スイッチング素子Trに重畳する第3絶縁層13の第1斜面以外の斜面については、金属層TMがなくてもよい。
The slopes other than the first slope of the third insulating
(実施形態2)
図19は、実施形態2の画素を示す平面図である。上述した本実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
(Embodiment 2)
FIG. 19 is a plan view showing a pixel of
図19に示すように、実施形態2の画素Pixの構成は、実施形態1の画素Pixの構成と異なり、隣り合う画素Pixの間に2つの信号線SLがある。一方の信号線SLは、1つ置きの画素Pixの走査線GLとの交差部分にあるスイッチング素子Tr1と電気的に接続される。他方の信号線SLは、スイッチング素子Tr1がある画素Pixを除いて1つ置きの画素Pixの走査線GLとの交差部分にあるスイッチング素子Tr2と電気的に接続される。 As shown in FIG. 19, the configuration of the pixel Pix of the second embodiment differs from the configuration of the pixel Pix of the first embodiment, and there are two signal lines SL between adjacent pixels Pix. One signal line SL is electrically connected to the switching element Tr1 at the intersection of every other pixel Pix with the scanning line GL. The other signal line SL is electrically connected to the switching element Tr2 at the intersection of every other pixel Pix with the scanning line GL except for the pixel Pix where the switching element Tr1 is located.
これにより、ゲート駆動回路43が隣り合う2つの走査線GLを同時に選択することができる。その結果、図3に示す1垂直走査時間GateScanが短くなる。各1垂直走査期間GateScanが短くなると、各1垂直走査期間GateScanの後にある第1色の発光期間RON、第2色の発光期間GON及び第3色の発光期間BONが相対的に長くすることができる。
This allows the
(実施形態3)
図20は、実施形態3の表示装置の平面を示す平面図である。図21は、実施形態3の画素において、走査線、信号線及びスイッチング素子を示す平面図である。図22は、図21のXXII-XXII’の断面図である。上述した本実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
(Embodiment 3)
20 is a plan view showing the plane of the display device of
図20に示すように、光源3は、アレイ基板10の第3側面10E又は対向基板20の第3側面20Eに対向する。例えば、図20に示すように、光源3は、対向基板20の第3側面10Eへ光源光Lを照射する。光源3と対向する対向基板20の第3側面10Eは、光入射面となる。光源3から照射された光源光Lは、アレイ基板10の第1主面10A及び対向基板20の第1主面20Aで反射しながら、アレイ基板10の第3側面10E又は対向基板20の第3側面20Eから遠ざかる方向(第1方向PX)に伝播する。
As shown in FIG. 20 , the
図21に示すように、実施形態3の画素Pixの構成は、実施形態1の画素Pixの構成と異なり、隣り合う画素Pixの間に2つの信号線SLがある。一方の信号線SLは、1つ置きの画素Pixの走査線GLとの交差部分にあるスイッチング素子Tr1と電気的に接続される。他方の信号線SLは、スイッチング素子Tr1がある画素Pixを除いて1つ置きの画素Pixの走査線GLとの交差部分にあるスイッチング素子Tr2と電気的に接続される。 As shown in FIG. 21, the configuration of the pixel Pix of the third embodiment differs from the configuration of the pixel Pix of the first embodiment, and there are two signal lines SL between adjacent pixels Pix. One signal line SL is electrically connected to the switching element Tr1 at the intersection of every other pixel Pix with the scanning line GL. The other signal line SL is electrically connected to the switching element Tr2 at the intersection of every other pixel Pix with the scanning line GL except for the pixel Pix where the switching element Tr1 is located.
これにより、ゲート駆動回路43が隣り合う2つの走査線GLを同時に選択することができる。その結果、図3に示す1垂直走査時間GateScanが短くなる。図3に示す1垂直走査期間GateScanが短くなると、各1垂直走査期間GateScanの後にある第1色の発光期間RON、第2色の発光期間GON及び第3色の発光期間BONが相対的に長くすることができる。
This allows the
図21及び図22に示すように、光源光Lは、第1方向PXに沿って伝搬する。光の入光方向が第1方向PXに沿う方向であることから、図20に示すように、スイッチング素子Tr1から光源3の発光部31がある側の入光方向には、遮光構造体SGSがある。入光方向に交差する第2方向PYにおいて、遮光構造体SGSの長さは、半導体層SCの長さよりも大きい。これにより、遮光構造体SGSは、スイッチング素子Trへ伝播する光路を遮り、スイッチング素子Tr1の光リークを抑制することができる。 As shown in FIGS. 21 and 22, the light source light L propagates along the first direction PX. Since the light incident direction is the direction along the first direction PX, as shown in FIG. be. In a second direction PY that intersects the direction of incidence of light, the length of the shading structure SGS is greater than the length of the semiconductor layer SC. Thereby, the light shielding structure SGS can block the optical path propagating to the switching element Tr and suppress the light leakage of the switching element Tr1.
遮光構造体SGSは、走査線GLと同層の遮光層GSが延長され、遮光層GSの導電材料の上に、信号線SLと同層の導電材料で形成された第1遮光層SMが積層されている。このように、遮光構造体SGSは、信号線SLの延長線上にある。 In the light-shielding structure SGS, a light-shielding layer GS in the same layer as the scanning lines GL is extended, and a first light-shielding layer SM made of a conductive material in the same layer as the signal lines SL is laminated on the conductive material of the light-shielding layer GS. It is Thus, the light shielding structure SGS is on the extension line of the signal line SL.
図21及び図22に示すように、スイッチング素子Trは、有機絶縁層である第3絶縁層13で覆われており、入射方向の第3絶縁層13の第1斜面13t1は、金属層TMtで覆われている。これにより、金属層TMtは、スイッチング素子Tr1へ伝播する光路を遮り、スイッチング素子Tr1の光リークを抑制することができる。
As shown in FIGS. 21 and 22, the switching element Tr is covered with the third insulating
図22に示すように、アレイ基板10には、少なくともスイッチング素子Tr1を覆う有機絶縁層である第3絶縁層13と、第3絶縁層13の上方に重畳して設けられ、スイッチング素子Tr1よりも大きな面積の金属層TMとがある。走査線GLと信号線SLとに囲まれた領域には、平面視で走査線GL及び信号線SLに重なる第3絶縁層13の厚さよりも厚さが小さい領域がある。このため、平面視でスイッチング素子Tr1よりも光源3に近い側にある第3絶縁層13の厚みが変化する斜面であって、スイッチング素子Tr1に重畳する第3絶縁層13の第1斜面13t1が金属層TMtで覆われている。ここで、金属層TMtは、金属層TMと同じ材料で形成され、金属層TMが延在して形成されたテーパー状の部分である。
As shown in FIG. 22, the
図21に示すように、平面視でスイッチング素子Tr1よりも光源3から遠い側にある第3絶縁層13の厚みが変化する斜面であって、スイッチング素子Tr1に重畳する第3絶縁層13の第2斜面13t2が金属層TMtで覆われている。これにより、光リークが低減される。
As shown in FIG. 21, the slope of the thickness of the third insulating
遮光構造体SGSは、第3絶縁層13、金属層TM及び金属層TMtで覆われている。これにより、金属層TMtを通過した光Luを遮光構造体SGSが遮光する。
The light shielding structure SGS is covered with a third insulating
このように、第1斜面13t1と、スイッチング素子Tr1との間には、遮光構造体SGSがある。これにより、金属層TMtと、遮光構造体SGSとにより、光Luがよりスイッチング素子Tr1に到達しにくくなる。 Thus, there is a light blocking structure SGS between the first slope 13t1 and the switching element Tr1. As a result, the metal layer TMt and the light shielding structure SGS make it more difficult for the light Lu to reach the switching element Tr1.
(変形例)
実施形態1から4について、スイッチング素子Trがボトムゲート型であるとして説明を行ったが、上述しているようにスイッチング素子Trは、ボトムゲート構造に限らずトップゲート型であってもよい。スイッチング素子Trがトップゲート型であれば、図15の絶縁膜積層構造を参考に説明すると、半導体層SCは第1透光性基材19と第1絶縁層その間に配置され、ゲート電極GEは第1絶縁層11と第2絶縁層12との間に配置され、ソース電極SE及びコンタクト電極DEAは第2絶縁層12と第3絶縁層13との間に形成される構造となる。
(Modification)
さらに、コモン電位については、直流電圧が供給される、つまり一定のコモン電位であってもよく、また交流電圧が共有される、つまり上限値と下限値の2つを有するコモン電位であってもよい。コモン電位が直流であっても交流であっても保持容量電極IO及び共通電極CEには共通の電位が供給される。 Furthermore, the common potential may be supplied with a DC voltage, that is, a constant common potential, or may be shared with an AC voltage, that is, a common potential having two upper and lower limits. good. A common potential is supplied to the storage capacitor electrode IO and the common electrode CE regardless of whether the common potential is a direct current or an alternating current.
また、格子状の有機絶縁膜である第3絶縁層13については、格子状の内側の第3絶縁層13が完全に除去され下層の第2絶縁層12や保持容量電極IOを露出する構造を開示しているが、これに限られない。例えば、複数の信号線SLと複数の走査線GLとで囲まれる格子状領域の内側については、ハーフトーン露光で第3絶縁層13の膜厚の一部を薄く残す構造であってもよい。これにより、第3絶縁層13は、複数の信号線SLと複数の走査線GLとで囲まれる格子状領域よりも、格子状領域の内側の膜厚が薄くなる。
Further, regarding the third insulating
以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。 Although preferred embodiments have been described above, the present disclosure is not limited to such embodiments. The content disclosed in the embodiment is merely an example, and various modifications are possible without departing from the gist of the present disclosure. Appropriate changes that do not deviate from the spirit of the present disclosure also naturally belong to the technical scope of the present disclosure.
1 表示装置
2 表示パネル
3 光源
4 駆動回路
9 上位制御部
10 アレイ基板
11 第1絶縁層
12 第2絶縁層
13 第3絶縁層
14 第4絶縁層
20 対向基板
31 発光部
41 信号処理回路
42 画素制御回路
43 ゲート駆動回路
44 ソース駆動回路
45 共通電位駆動回路
50 液晶層
AP 開口部
CE 共通電極
CH コンタクトホール
COML コモン電位配線
CP 導電部材
DE ドレイン電極
DEA コンタクト電極
FR 周辺領域
GE ゲート電極
GL 走査線
GON 発光期間
GS 遮光層
HC 保持容量
HDS 水平駆動信号
IO 保持容量電極
IOX 透光性導電材料がない領域
LC 高分子分散型液晶
LS 遮光層
PE 画素電極
SC 半導体層
SE ソース電極
SGS 遮光構造体
TM、TMt 金属層
Tr、Tr1,Tr2 スイッチング素子
1
Claims (10)
対向基板と、
前記アレイ基板と前記対向基板との間の液晶層と、
前記アレイ基板と前記対向基板との間を前記対向基板の一方の側面から他方の側面に向かって光が伝播するように発光する光源と、を備え、
前記アレイ基板は、
第1方向に間隔をおいて並ぶ複数の信号線と、
第2方向に間隔をおいて並ぶ複数の走査線と、
前記走査線と前記信号線とに接続されたスイッチング素子と、
少なくとも前記スイッチング素子を覆う有機絶縁層と、
前記有機絶縁層の上方に重畳して設けられた金属層と、を有し、
前記走査線と前記信号線とに囲まれた領域には、平面視で前記走査線及び前記信号線に重なる前記有機絶縁層の厚さよりも前記有機絶縁層の厚さが小さい領域があり、
前記スイッチング素子よりも前記光源に近い側にある前記有機絶縁層の第1斜面が前記金属層で覆われ、
前記スイッチング素子よりも前記光源から遠い側にある前記有機絶縁層の第2斜面が前記金属層で覆われており、
前記第1斜面と、前記スイッチング素子との間には、遮光構造体がある、
表示装置。 an array substrate;
a counter substrate;
a liquid crystal layer between the array substrate and the counter substrate;
a light source that emits light so that light propagates between the array substrate and the counter substrate from one side surface of the counter substrate to the other side surface;
The array substrate is
a plurality of signal lines arranged at intervals in the first direction;
a plurality of scanning lines spaced apart in a second direction;
a switching element connected to the scanning line and the signal line;
an organic insulating layer covering at least the switching element;
a metal layer provided over the organic insulating layer,
In a region surrounded by the scanning lines and the signal lines, there is a region in which the thickness of the organic insulating layer is smaller than the thickness of the organic insulating layer overlapping the scanning lines and the signal lines in plan view,
a first slope of the organic insulating layer closer to the light source than the switching element is covered with the metal layer;
a second slope of the organic insulating layer on a side farther from the light source than the switching element is covered with the metal layer;
A light shielding structure is between the first slope and the switching element.
display device.
前記対向基板は、前記第1透光性電極と重畳する位置に第2透光性電極を有し、
前記アレイ基板は、前記画素において、平面視で前記第1透光性電極に、無機絶縁層を介して少なくとも一部が重なる第3透光性電極をさらに備え、前記金属層が前記第3透光性電極に積層されている請求項1から3のいずれか1項に記載の表示装置。 The array substrate has a plurality of first translucent electrodes arranged for each pixel,
The counter substrate has a second translucent electrode at a position overlapping with the first translucent electrode,
In the pixel, the array substrate further includes a third translucent electrode at least partially overlapping the first translucent electrode with an inorganic insulating layer interposed therebetween in a plan view, and the metal layer is the third translucent electrode. 4. A display device according to any one of claims 1 to 3, laminated on the photosensitive electrode.
前記アレイ基板から前記対向基板の背景が視認され、前記対向基板から前記アレイ基板の背景が視認される、請求項1から9のいずれか1項に記載の表示装置。 The liquid crystal layer is a polymer dispersed liquid crystal,
10. The display device according to claim 1, wherein the background of said counter substrate is visible from said array substrate, and the background of said array substrate is visible from said counter substrate.
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