JP7229033B2 - 基板処理方法及び基板処理装置 - Google Patents

基板処理方法及び基板処理装置 Download PDF

Info

Publication number
JP7229033B2
JP7229033B2 JP2019017380A JP2019017380A JP7229033B2 JP 7229033 B2 JP7229033 B2 JP 7229033B2 JP 2019017380 A JP2019017380 A JP 2019017380A JP 2019017380 A JP2019017380 A JP 2019017380A JP 7229033 B2 JP7229033 B2 JP 7229033B2
Authority
JP
Japan
Prior art keywords
region
flow rate
substrate
sulfur
containing gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019017380A
Other languages
English (en)
Other versions
JP2020126899A (ja
JP2020126899A5 (ja
Inventor
秀樹 水野
敬紀 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2019017380A priority Critical patent/JP7229033B2/ja
Priority to KR1020200009876A priority patent/KR20200096142A/ko
Priority to US16/776,774 priority patent/US11139161B2/en
Priority to CN202010078704.6A priority patent/CN111524807A/zh
Publication of JP2020126899A publication Critical patent/JP2020126899A/ja
Publication of JP2020126899A5 publication Critical patent/JP2020126899A5/ja
Application granted granted Critical
Publication of JP7229033B2 publication Critical patent/JP7229033B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/305Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching
    • H01J37/3053Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching for evaporating or etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/305Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching
    • H01J37/3053Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching for evaporating or etching
    • H01J37/3056Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching for evaporating or etching for microworking, e.g. etching of gratings, trimming of electrical components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

本開示は、基板処理方法及び基板処理装置に関する。
チャンバ内に処理ガスが導入され、チャンバ内の電極に高周波電力を印加することにより、基板にエッチング処理等の所望の処理を施す基板処理装置が知られている。
特許文献1には、シリコン酸化膜及びシリコン窒化膜が交互に設けられることによって構成された積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域とをエッチングする方法が開示されている。
特開2016-051750号公報
一の側面では、本開示は、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域とをエッチングする際の形状の差異を低減する基板処理方法及び基板処理装置を提供する。
上記課題を解決するために、一の態様によれば、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第1基板を提供する工程と、硫黄含有ガスの流量を変えて、各流量で前記第1基板を処理ガスを用いてエッチングし、前記硫黄含有ガスの流量と、前記第1領域に形成された凹部の形状と前記第2領域に形成された凹部の形状との形状差と、の関係を求める工程と、前記関係から、前記硫黄含有ガスの流量を決定する工程と、決定した前記硫黄含有ガスの流量で、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第2基板をエッチングする工程と、を有する基板処理方法が提供される。
一の側面によれば、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域とをエッチングする際の形状の差異を低減する基板処理方法及び基板処理装置を提供することができる。
本実施形態に係る基板処理装置の一例を示す断面模式図。 本実施形態に係る基板処理装置において処理される第1基板と第2基板の構成の一例を示す断面模式図。 本実施形態に係る基板処理装置による基板処理を説明するフローチャート。 エッチング処理によって形成された凹部の各寸法を説明する模式図。 エッチング処理によって形成された凹部の各寸法と硫黄含有ガスの流量との関係を示すグラフ。
以下、図面を参照して本開示を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
本実施形態に係る基板処理装置1について、図1を用いて説明する。図1は、本実施形態に係る基板処理装置1の一例を示す断面模式図である。
基板処理装置1は、チャンバ10を備える。チャンバ10は、その中に内部空間10sを提供する。チャンバ10はチャンバ本体12を含む。チャンバ本体12は、略円筒形状を有する。チャンバ本体12は、例えばアルミニウムから形成される。チャンバ本体12の内壁面上には、耐腐食性を有する膜が設けられている。当該膜は、酸化アルミニウム、酸化イットリウムなどのセラミックであってよい。
チャンバ本体12の側壁には、通路12pが形成されている。基板Wは、通路12pを通して内部空間10sとチャンバ10の外部との間で搬送される。通路12pは、チャンバ本体12の側壁に沿って設けられるゲートバルブ12gにより開閉される。
チャンバ本体12の底部上には、支持部13が設けられている。支持部13は、絶縁材料から形成される。支持部13は、略円筒形状を有する。支持部13は、内部空間10sの中で、チャンバ本体12の底部から上方に延在している。支持部13は、上部に支持台14を有する。支持台14は、内部空間10sの中において、基板Wを支持するように構成されている。
支持台14は、下部電極18及び静電チャック20を有する。支持台14は、電極プレート16を更に有し得る。電極プレート16は、アルミニウムなどの導体から形成され、略円盤形状を有する。下部電極18は、電極プレート16上に設けられている。下部電極18は、アルミニウムなどの導体から形成されて、略円盤形状を有する。下部電極18は、電極プレート16に電気的に接続されている。
静電チャック20は、下部電極18上に設けられている。静電チャック20の上面に基板Wが載置される。静電チャック20は、本体及び電極を有する。静電チャック20の本体は、略円盤形状を有し、誘電体から形成される。静電チャック20の電極は、膜状の電極であり、静電チャック20の本体内に設けられている。静電チャック20の電極は、スイッチ20sを介して直流電源20pに接続されている。静電チャック20の電極に直流電源20pからの電圧が印加されると、静電チャック20と基板Wとの間に静電引力が発生する。その静電引力により、基板Wが静電チャック20に保持される。
下部電極18の周縁部上には、基板Wのエッジを囲むように、エッジリング25が配置される。エッジリング25は、基板Wに対するプラズマ処理の面内均一性を向上させる。エッジリング25は、シリコン、炭化シリコン、又は石英などから形成され得る。
下部電極18の内部には、流路18fが設けられている。流路18fには、チャンバ10の外部に設けられているチラーユニット(図示しない)から配管22aを介して熱交換媒体(例えば冷媒)が供給される。流路18fに供給された熱交換媒体は、配管22bを介してチラーユニットに戻される。基板処理装置1では、静電チャック20上に載置された基板Wの温度が、熱交換媒体と下部電極18との熱交換により、調整される。
基板処理装置1には、ガス供給ライン24が設けられている。ガス供給ライン24は、伝熱ガス供給機構からの伝熱ガス(例えばHeガス)を、静電チャック20の上面と基板Wの裏面との間に供給する。
基板処理装置1は、上部電極30を更に備える。上部電極30は、支持台14の上方に設けられている。上部電極30は、部材32を介して、チャンバ本体12の上部に支持されている。部材32は、絶縁性を有する材料から形成される。上部電極30と部材32は、チャンバ本体12の上部開口を閉じている。
上部電極30は、天板34及び支持体36を含み得る。天板34の下面は、内部空間10sの側の下面であり、内部空間10sを画成する。天板34は、発生するジュール熱の少ない低抵抗の導電体又は半導体から形成され得る。天板34は、天板34をその板厚方向に貫通する複数のガス吐出孔34aを有する。
支持体36は、天板34を着脱自在に支持する。支持体36は、アルミニウムなどの導電性材料から形成される。支持体36の内部には、ガス拡散室36aが設けられている。支持体36は、ガス拡散室36aから下方に延びる複数のガス孔36bを有する。複数のガス孔36bは、複数のガス吐出孔34aにそれぞれ連通している。支持体36には、ガス導入口36cが形成されている。ガス導入口36cは、ガス拡散室36aに接続している。ガス導入口36cには、ガス供給管38が接続されている。
ガス供給管38には、バルブ群42、流量制御器群44、及びガスソース群40が接続されている。ガスソース群40、バルブ群42、及び流量制御器群44、は、ガス供給部を構成している。ガスソース群40は、複数のガスソースを含む。バルブ群42は、複数の開閉バルブを含む。流量制御器群44は、複数の流量制御器を含む。流量制御器群44の複数の流量制御器の各々は、マスフローコントローラ又は圧力制御式の流量制御器である。ガスソース群40の複数のガスソースの各々は、バルブ群42の対応の開閉バルブ、及び流量制御器群44の対応の流量制御器を介して、ガス供給管38に接続されている。
基板処理装置1では、チャンバ本体12の内壁面及び支持部13の外周に沿って、シールド46が着脱自在に設けられている。シールド46は、チャンバ本体12に反応副生物が付着することを防止する。シールド46は、例えば、アルミニウムから形成された母材の表面に耐腐食性を有する膜を形成することにより構成される。耐腐食性を有する膜は、酸化イットリウムなどのセラミックから形成され得る。
支持部13とチャンバ本体12の側壁との間には、バッフルプレート48が設けられている。バッフルプレート48は、例えば、アルミニウムから形成された母材の表面に耐腐食性を有する膜(酸化イットリウムなどの膜)を形成することにより構成される。バッフルプレート48には、複数の貫通孔が形成されている。バッフルプレート48の下方、且つ、チャンバ本体12の底部には、排気口12eが設けられている。排気口12eには、排気管52を介して排気装置50が接続されている。排気装置50は、圧力調整弁及びターボ分子ポンプなどの真空ポンプを含む。
基板処理装置1は、第1の高周波電源62及び第2の高周波電源64を備えている。第1の高周波電源62は、第1の高周波電力を発生する電源である。第1の高周波電力は、プラズマの生成に適した周波数を有する。第1の高周波電力の周波数は、例えば27MHz~100MHzの範囲内の周波数である。第1の高周波電源62は、整合器66及び電極プレート16を介して下部電極18に接続されている。整合器66は、第1の高周波電源62の出力インピーダンスと負荷側(下部電極18側)のインピーダンスを整合させるための回路を有する。なお、第1の高周波電源62は、整合器66を介して、上部電極30に接続されていてもよい。第1の高周波電源62は、一例のプラズマ生成部を構成している。
第2の高周波電源64は、第2の高周波電力を発生する電源である。第2の高周波電力は、第1の高周波電力の周波数よりも低い周波数を有する。第1の高周波電力と共に第2の高周波電力が用いられる場合には、第2の高周波電力は基板Wにイオンを引き込むためのバイアス用の高周波電力として用いられる。第2の高周波電力の周波数は、例えば400kHz~13.56MHzの範囲内の周波数である。第2の高周波電源64は、整合器68及び電極プレート16を介して下部電極18に接続されている。整合器68は、第2の高周波電源64の出力インピーダンスと負荷側(下部電極18側)のインピーダンスを整合させるための回路を有する。
なお、第1の高周波電力を用いずに、第2の高周波電力を用いて、即ち、単一の高周波電力のみを用いてプラズマを生成してもよい。この場合には、第2の高周波電力の周波数は、13.56MHzよりも大きな周波数、例えば40MHzであってもよい。基板処理装置1は、第1の高周波電源62及び整合器66を備えなくてもよい。第2の高周波電源64は一例のプラズマ生成部を構成する。
基板処理装置1においてガスが、ガス供給部から内部空間10sに供給されて、プラズマを生成する。また、第1の高周波電力及び/又は第2の高周波電力が供給されることにより、上部電極30と下部電極18との間で高周波電界が生成される。生成された高周波電界がプラズマを生成する。
基板処理装置1は、電源70を備えている。電源70は、上部電極30に接続されている。電源70は内部空間10s内に存在する正イオンを天板34に引き込むための電圧を、上部電極30に印加する。
基板処理装置1は、制御部80を更に備え得る。制御部80は、プロセッサ、メモリなどの記憶部、入力装置、表示装置、信号の入出力インターフェイス等を備えるコンピュータであり得る。制御部80は、基板処理装置1の各部を制御する。制御部80では、入力装置を用いて、オペレータが基板処理装置1を管理するためにコマンドの入力操作等を行うことができる。また、制御部80では、表示装置により、基板処理装置1の稼働状況を可視化して表示することができる。さらに、記憶部には、制御プログラム及びレシピデータが格納されている。制御プログラムは、基板処理装置1で各種処理を実行するために、プロセッサによって実行される。プロセッサが、制御プログラムを実行し、レシピデータに従って基板処理装置1の各部を制御する。
図2は、本実施形態に係る基板処理装置1において処理される第1基板W1と第2基板W2の構成の一例を示す断面模式図である。ここで、第1基板W1は、後述するステップS2~S3(図3参照)において、硫黄含有ガスの流量等を決定するために使用されるテスト用の基板である。また、第2基板W2は、後述するステップS4(図3参照)において、製品となる半導体デバイスを製造するために使用される基板である。
図2に示すように、第2基板W2は、下地層100と、第1領域110と、第2領域120と、マスク150と、を有する。下地層100は、例えば、基板上に設けられた多結晶シリコン製の層である。下地層100の上に、第1領域110及び第2領域120が設けられている。
第1領域110(ON積層ともいう。)は、シリコン酸化膜111とシリコン窒化膜112とが交互に積層された積層膜から構成されている。第2領域120(Ox層ともいう。)は、シリコン酸化膜の単層膜から構成されている。第1領域110の厚さと、第2領域120の厚さは、略等しくなっている。第1領域110の積層膜及び第2領域120の単層膜はいずれも被エッチング膜である。
第1領域110及び第2領域120の上に、マスク150が設けられている。マスク150は、第1領域110及び第2領域120にホールやスリットを形成するためのパターンを有している。基板処理装置1は、マスク150の開口部を介して、第1領域110及び第2領域120にエッチング処理を施して、ホールやスリット等の凹部を形成する。
第1基板W1は、第2基板W2と同様の構成を有している。なお、第1基板W1としては、図2に示すように、1枚の基板上に第1領域110及び第2領域120が設けられていてもよい。また、第1領域110を有する基板と、第2領域120を有する基板とが、別体として設けられ、これら2種類の基板の組を、第1基板W1として用いてもよい。
ところで、シリコン窒化膜とシリコン酸化膜に同時にエッチング処理を施す場合、シリコン窒化膜よりもシリコン酸化膜の方が、エッチングレートが速く、エッチングにより形成される凹部の幅方向の寸法値(CD(Critical Dimension)値)も大きくなる傾向がある。このため、シリコン酸化膜111とシリコン窒化膜112の積層膜から構成される第1領域110と、シリコン酸化膜の単層膜から構成される第2領域120とを同時にエッチング処理を施す場合、第1領域110に形成される凹部と第2領域120に形成される凹部との間に形状差が生じる。
積層膜の積層数が増えてきている近年においては、この形状差はさらに拡大する。この形状差により、エッチングレートの速いシリコン酸化膜のエッチングが終了した後も、積層膜のエッチングが行われるため、シリコン酸化膜がオーバーエッチングされる等によりCD制御が困難になる。
これに対して、Oガスを調整することによってCD制御は可能であるが、積層膜とシリコン酸化膜との形状差をなくすように調整すると、後述するNeckingCDが著しく小さくなり、エッチングレートが大幅に低下する。
そこで、以下に説明する本実施形態に係る基板処理方法では、処理ガスに硫黄含有ガスを添加し、硫黄含有ガスの流量を調整することにより、積層膜とシリコン酸化膜のエッチングレートが同程度となるように調整する。これにより、NeckingCDやエッチングレートの課題を発生させることなく、各膜のエッチングにより形成される凹部の形状差をほぼなくす、具体的には、第1領域110と第2領域120におけるMaxCDの差を低減することができる。
次に、本実施形態に係る基板処理装置1による基板処理方法について、図3を用いて説明する。図3は、本実施形態に係る基板処理装置1による基板処理を説明するフローチャートである。
ステップS1において、第1領域110及び第2領域120を有する第1基板W1(図2参照)を提供する。制御部80はゲートバルブ12gを開ける。図示しない搬送装置は、通路12pを介して第1基板W1を支持台14に載置する。また、制御部80は、スイッチ20sを操作する。これにより、第1基板W1は、静電チャック20で保持される。搬送装置が通路12pから退避すると、制御部80はゲートバルブ12gを閉じる。
ステップS2において、処理ガスに含まれる硫黄含有ガスの流量を変えて第1基板W1にエッチング処理を施し、硫黄含有ガスの流量と、第1領域110に形成される凹部の形状と第2領域120に形成される凹部の形状との形状差の関係を求める。
ここでは、ガスソース群40から内部空間10sに処理ガス等を供給し、第1基板W1にプラズマエッチング処理を施す。内部空間10sに供給される処理ガスは、ハイドロフルオロカーボンガス(HCFガス)と、フルオロカーボンガス(CFガス)と、O含有ガスと、硫黄含有ガスと、希ガス等を含む。
HCFガスは、シリコン酸化膜よりもシリコン窒化膜に対して高いエッチングレートを有する。HCFガスは、例えば、CH、CHFを用いることができる。CFガス及びO含有ガスは、シリコン窒化膜よりもシリコン酸化膜に対して高いエッチングレートを有する。CFガスは、例えば、C、C、Cを用いることができる。O含有ガスは、例えば、O、O等を用いることができる。
硫黄含有ガスは、含有する硫黄が第1領域110及び第2領域120に形成された凹部の側面に吸着することにより、CD値を小さくする。ここで、硫黄は、シリコン窒化膜よりもシリコン酸化膜に吸着されやすい性質を有する。このため、硫黄含有ガスの流量を調整することで、第1領域110と第2領域120のエッチングレートの差を小さくし、第1領域110と第2領域120のCD値の差を小さくすることができる。よって、第1領域110に形成される凹部と第2領域120に形成される凹部との間の形状差を小さくすることができる。硫黄含有ガスは、例えば、COS、SO、SFを用いることができる。
図4は、エッチング処理によって形成された凹部の各寸法を説明する模式図である。エッチング処理によって形成された凹部は、エッチングにより、第1領域110及び第2領域120に形成された空間を指す。図5は、エッチング処理によって形成された凹部の各寸法と硫黄含有ガスの流量との関係を示すグラフである。以下、図5において、COSを添加した場合及びOの流量を調整した場合における処理条件をそれぞれ示す。
<COSを添加した場合の条件>
・処理圧力:2.7Pa
・COS流量:10~35sccm
・C,C,C流量:180sccm
・CH流量:150sccm
・O:177sccm
・第1の高周波電力:40MHz,3300W
・第2の高周波電力:0.4MHz,14000W
・処理時間:600秒
<Oを調整した場合の条件>
・処理圧力:2.7Pa
・C,C,C流量:180sccm
・CH流量:150sccm
・O:130~180sccm
・第1の高周波電力:40MHz,3300W
・第2の高周波電力:0.4MHz,14000W
・処理時間:600秒
図4に示すように、エッチング処理によって形成された凹部において、マスク150におけるCD値の最小値を「NeckingCD」と称する。また、エッチング処理によって形成された凹部において、第1領域110、第2領域120におけるCD値の最大値を「MaxCD」と称する。また、エッチング処理によって形成された被エッチング膜の凹部の深さを「Depth」と称する。
図5の上段に、COS(硫黄含有ガスの一例)を添加した際の、COS流量とDepthとの関係(左上のグラフ)、COS流量とNeckingCDとの関係(中央上のグラフ)、COS流量とMaxCDとの関係(右上のグラフ)を示す。また、グラフにおいて、黒塗り三角印は第1領域110(ON積層)の場合を示し、黒塗り丸印は第2領域120(Ox層)の場合を示す。
図5の上段に示すように、COS流量を調整することにより、第1領域110と第2領域120におけるDepthの差、MaxCDの差を共に小さくすることができる。即ち、COS流量を調整することにより、第1領域110に形成される凹部と第2領域120に形成される凹部との間の形状差を小さくすることができる。
ここで、図5の下段に参考例として、Oの流量を調整した際の、O流量とDepthとの関係(左下のグラフ)、O流量とNeckingCDとの関係(中央下のグラフ)、O流量とMaxCDとの関係(右下のグラフ)を示す。
図5の下段に示すように、第1領域110と第2領域120におけるMaxCDの差を小さくするようにO流量を選択すると、Depthの差は小さくすることができない。即ち、O流量を調整しても、MaxCDの差とDepthの差を同時に小さくすることができず、第1領域110に形成される凹部と第2領域120に形成される凹部との間の形状差を小さくすることが困難である。
また、ターゲットとなるMaxCD(右上及び右下のグラフにおいて、横実線で示す)に対して、COS流量及びO流量を決定した場合、その流量(右上及び右下のグラフにおいて、矢印で示す)におけるDepthは、COSを添加して流量を調整する場合の方が、O2流量を調整する場合よりも大きくなる。即ち、COSを添加する本実施形態は、O2流量を調整する参考例と比較して、エッチングレートを高くすることができる。
また、その流量におけるNeckingCDは、COSを添加して流量を調整する場合の方が、O流量を調整する場合よりも大きくなる。NeckingCDが小さくなると、マスク150の開口がデポ等により閉塞するおそれがある。即ち、COSを添加する本実施形態は、O流量を調整する参考例と比較して、マスク150が閉塞しないようにするためのマージンを確保することができる。
図3に戻り、ステップS3において、ステップS2で求めた関係から、硫黄含有ガスの流量を決定する。例えば、第1領域110と第2領域120におけるMaxCDの差が所定の閾値以下、例えば第1領域110の最大CDに対するMaxCDの差が5%以下となるように硫黄含有ガスの流量を決定する。ステップS2で求めた関係情報は、制御部80のメモリに予め記憶され、制御部80のプロセッサが関係情報を参照して、硫黄含有ガスの流量を決定する。
また、第1領域110におけるエッチングレート及び第2領域120におけるエッチングレートに基づいて、硫黄含有ガスの流量を決定してもよい。第1領域110と第2領域120におけるエッチングレートの差が所定の閾値以下となるように硫黄含有ガスの流量を決定してもよい。
また、第1領域110におけるDepth及び第2領域120におけるDepthに基づいて、硫黄含有ガスの流量を決定してもよい。第1領域110と第2領域120におけるDepthの差が所定の閾値以下となるように硫黄含有ガスの流量を決定してもよい。
また、第1領域110におけるNeckingCD及び第2領域120におけるNeckingCDに基づいて、硫黄含有ガスの流量を決定してもよい。例えば、NeckingCDが所定の閾値以上となるように、硫黄含有ガスの流量を決定してもよい。
なお、第1基板W1は、ステップS2においてエッチング処理を施した後、ステップS4を開始するまでの間に、通路12pを介してチャンバ12から搬出される。
ステップS4において、ステップS3で決定した硫黄含有ガスの流量で、第2基板W2にエッチング処理を施す。まず、制御部80はゲートバルブ12gを開ける。図示しない搬送装置は、通路12pを介して第2基板W2を支持台14に載置する。また、制御部80は、スイッチ20sを操作する。これにより、第2基板W2は、静電チャック20で保持される。搬送装置が通路12pから退避すると、制御部80はゲートバルブ12gを閉じる。次に、ガスソース群40から内部空間10sに処理ガス等を供給し、第2基板W2にプラズマエッチング処理を施す。内部空間10sに供給される処理ガスは、ハイドロフルオロカーボンガス(HCFガス)と、フルオロカーボンガス(CFガス)と、O含有ガスと、硫黄含有ガスと、希ガス等を含む。
なお、第2基板W2にエッチング処理を施す際、レシピを切り替えて、CFガス、HCFガス、O含有ガスの種類、流量等を変更してもよいが、この場合にも、硫黄含有ガスの流量は、ステップS3で決定した流量とすることができる。
以上、本実施形態に係る基板処理装置1による基板処理によれば、第2基板W2の第1領域110と第2領域120を同時にエッチングした際、形成される凹部の形状差を小さくすることができる。
以上、基板処理装置1の実施形態等について説明したが、本開示は上記実施形態等に限定されるものではなく、特許請求の範囲に記載された本開示の要旨の範囲内において、種々の変形、改良が可能である。
また、硫黄含有ガス以外の処理ガスの条件は、硫黄含有ガスを含まない処理ガスを用いて第1基板W1にエッチング処理を施し、第1領域110の凹部の形状と第2領域120の凹部の形状との形状差が所定の範囲内となるように条件を決定する工程により、決定してもよい。
本開示の基板処理装置1は、Capacitively Coupled Plasma(CCP)、Inductively Coupled Plasma(ICP)、Radial Line Slot Antenna(RLSA)、Electron Cyclotron Resonance Plasma(ECR)、Helicon Wave Plasma(HWP)のどのタイプの基板処理装置にも適用可能である。
W 基板
W1 第1基板
W2 第2基板
1 基板処理装置
10 チャンバ
14 支持台
40 ガスソース群
80 制御部
100 下地層
110 第1領域
111 シリコン酸化膜
112 シリコン窒化膜
120 第2領域
150 マスク

Claims (19)

  1. シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第1基板を提供する工程と、
    硫黄含有ガスの流量を変えて、各流量で前記第1基板を処理ガスを用いてエッチングし、前記硫黄含有ガスの流量と、前記第1領域に形成された凹部の形状と前記第2領域に形成された凹部の形状との形状差と、の関係を求める工程と、
    前記関係から、前記硫黄含有ガスの流量を決定する工程と、
    決定した前記硫黄含有ガスの流量で、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第2基板をエッチングする工程と、を有する基板処理方法。
  2. 前記関係を求める工程の前記形状差は、前記第1領域に形成された凹部の最大CDと前記第2領域に形成された凹部の最大CDとの差である、
    請求項1に記載の基板処理方法。
  3. 前記流量を決定する工程は、前記第1領域に形成された凹部の最大CDと前記第2領域に形成された凹部の最大CDとの差が所定の閾値以下となるように、前記硫黄含有ガスの流量を決定するステップを含む、
    請求項2に記載の基板処理方法。
  4. 前記流量を決定する工程は、
    前記第1領域及び前記第2領域における最大CDの差が、前記第1領域の最大CDに対し5%以下となるように、前記硫黄含有ガスの流量を決定するステップを含む、
    請求項2に記載の基板処理方法。
  5. シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第1基板を提供する工程と、
    硫黄含有ガスの流量を変えて、各流量で前記第1基板を処理ガスを用いてエッチングし、前記硫黄含有ガスの流量と、前記第1領域に形成された凹部のエッチングレートと前記第2領域に形成された凹部のエッチングレートの差と、の関係を求める工程と、
    前記関係から、前記硫黄含有ガスの流量を決定する工程と、
    決定した前記硫黄含有ガスの流量で、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第2基板をエッチングする工程と、を有する基板処理方法。
  6. 前記流量を決定する工程は、
    前記第1領域及び前記第2領域におけるエッチングレートの差が所定の閾値以下となるように、前記硫黄含有ガスの流量を決定するステップを含む、
    請求項5に記載の基板処理方法。
  7. 前記関係を求める工程の前記形状差は、前記第1領域に形成された凹部の深さと前記第2領域に形成された凹部の深さとの差である、
    請求項1に記載の基板処理方法。
  8. 前記流量を決定する工程は、前記第1領域に形成された凹部の深さと前記第2領域に形成された凹部の深さとの差が所定の閾値以下となるように、前記硫黄含有ガスの流量を決定するステップを含む、
    請求項7に記載の基板処理方法。
  9. 前記第1基板は、前記第1領域及び前記第2領域の上にマスクを有し、
    前記関係を求める工程は、
    前記硫黄含有ガスの流量と、前記第1領域に形成された凹部における前記マスクの最小幅と前記第2領域に形成された凹部における前記マスクの最小幅との差と、の関係を求める、
    請求項1乃至請求項4、請求項7及び請求項8のいずれか1項に記載の基板処理方法。
  10. 前記硫黄含有ガスを含まない処理ガスを用いて、前記形状差が所定の範囲内となるように前記第1基板をエッチングし、前記硫黄含有ガス以外の処理ガスの条件を決定する工程を含む、
    請求項1乃至請求項4、請求項7及び請求項9のいずれか1項に記載の基板処理方法。
  11. 前記第1基板は、テスト用の基板であり、
    前記第2基板は、半導体デバイス製造用の基板ある、
    請求項1乃至請求項10のいずれか1項に記載の基板処理方法。
  12. 前記硫黄含有ガスは、COS、SO、SFの少なくとも1つを含む、
    請求項1乃至請求項11のいずれか1項に記載の基板処理方法。
  13. 前記処理ガスは、CH、C、Cの少なくとも1つを含む、
    請求項1乃至請求項12のいずれか1項に記載の基板処理方法。
  14. 前記処理ガスは、ハイドロフルオロカーボンガス、フルオロカーボンガス、酸素含有ガス、及び、希ガスを含む、
    請求項1乃至請求項12のいずれか1項に記載の基板処理方法。
  15. 前記ハイドロフルオロカーボンガスは、CH、CHFの少なくとも1つを含む、
    請求項14に記載の基板処理方法。
  16. 前記フルオロカーボンガスは、C、C、Cの少なくとも1つを含む、
    請求項14に記載の基板処理方法。
  17. 前記酸素含有ガスはO、Oの少なくとも1つを含む、
    請求項14に記載の基板処理方法。
  18. シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第1基板を提供する工程と、
    硫黄含有ガスの流量を変えて、各流量で前記第1基板をエッチングする工程と、
    前記硫黄含有ガスの流量と、前記第1領域に形成された凹部の形状と前記第2領域に形成された凹部の形状との形状差と、の関係から決定された前記硫黄含有ガスの流量で、第2基板をエッチングする工程と、を有する基板処理方法。
  19. チャンバと、
    前記チャンバ内に配置され、基板を支持する支持台と、
    前記チャンバ内にガスを供給するガス供給部と、
    制御部と、を備え、
    前記制御部は、
    シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第1基板を提供する工程と、
    硫黄含有ガスの流量を変えて、各流量で前記第1基板を処理ガスを用いてエッチングし、前記硫黄含有ガスの流量と、前記第1領域に形成された凹部の形状と前記第2領域に形成された凹部の形状との形状差と、の関係を求める工程と、
    前記関係から、前記硫黄含有ガスの流量を決定する工程と、
    決定した前記硫黄含有ガスの流量で、シリコン酸化膜及びシリコン窒化膜の積層膜を有する第1領域と、シリコン酸化膜の単層膜を有する第2領域と、を有する第2基板をエッチングする工程と、を実行する、
    基板処理装置。
JP2019017380A 2019-02-01 2019-02-01 基板処理方法及び基板処理装置 Active JP7229033B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019017380A JP7229033B2 (ja) 2019-02-01 2019-02-01 基板処理方法及び基板処理装置
KR1020200009876A KR20200096142A (ko) 2019-02-01 2020-01-28 기판 처리 방법 및 기판 처리 장치
US16/776,774 US11139161B2 (en) 2019-02-01 2020-01-30 Method of processing substrates and substrate processing apparatus
CN202010078704.6A CN111524807A (zh) 2019-02-01 2020-02-03 基板处理方法和基板处理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019017380A JP7229033B2 (ja) 2019-02-01 2019-02-01 基板処理方法及び基板処理装置

Publications (3)

Publication Number Publication Date
JP2020126899A JP2020126899A (ja) 2020-08-20
JP2020126899A5 JP2020126899A5 (ja) 2022-01-21
JP7229033B2 true JP7229033B2 (ja) 2023-02-27

Family

ID=71835753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019017380A Active JP7229033B2 (ja) 2019-02-01 2019-02-01 基板処理方法及び基板処理装置

Country Status (4)

Country Link
US (1) US11139161B2 (ja)
JP (1) JP7229033B2 (ja)
KR (1) KR20200096142A (ja)
CN (1) CN111524807A (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134896A (ja) 2009-12-24 2011-07-07 Tokyo Electron Ltd エッチング方法及びエッチング処理装置
JP2016051750A (ja) 2014-08-29 2016-04-11 東京エレクトロン株式会社 エッチング方法
JP2017118091A (ja) 2015-12-18 2017-06-29 東京エレクトロン株式会社 エッチング方法
JP2017228690A5 (ja) 2016-06-23 2019-02-21

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2979563B2 (ja) * 1990-01-13 1999-11-15 ソニー株式会社 半導体装置の製造方法
JPH03231426A (ja) * 1990-02-07 1991-10-15 Fujitsu Ltd 半導体装置の製造方法
JPH0722398A (ja) * 1993-06-23 1995-01-24 Yamaha Corp ドライエッチング方法
JP5530088B2 (ja) * 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
CN103107085B (zh) * 2013-01-31 2016-02-10 电子科技大学 一种NiCr薄膜的干法刻蚀工艺
JP6423643B2 (ja) * 2014-08-08 2018-11-14 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US9613824B2 (en) * 2015-05-14 2017-04-04 Tokyo Electron Limited Etching method
JP6604911B2 (ja) * 2016-06-23 2019-11-13 東京エレクトロン株式会社 エッチング処理方法
US10658194B2 (en) * 2016-08-23 2020-05-19 Lam Research Corporation Silicon-based deposition for semiconductor processing
KR102356741B1 (ko) * 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
US10811267B2 (en) * 2017-12-21 2020-10-20 Micron Technology, Inc. Methods of processing semiconductor device structures and related systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134896A (ja) 2009-12-24 2011-07-07 Tokyo Electron Ltd エッチング方法及びエッチング処理装置
JP2016051750A (ja) 2014-08-29 2016-04-11 東京エレクトロン株式会社 エッチング方法
JP2017118091A (ja) 2015-12-18 2017-06-29 東京エレクトロン株式会社 エッチング方法
JP2017228690A5 (ja) 2016-06-23 2019-02-21

Also Published As

Publication number Publication date
JP2020126899A (ja) 2020-08-20
CN111524807A (zh) 2020-08-11
KR20200096142A (ko) 2020-08-11
US11139161B2 (en) 2021-10-05
US20200251329A1 (en) 2020-08-06

Similar Documents

Publication Publication Date Title
US10566209B2 (en) Etching method and workpiece processing method
US9299579B2 (en) Etching method and plasma processing apparatus
TW202004911A (zh) 膜之蝕刻方法及電漿處理裝置
US11462412B2 (en) Etching method
US20150056816A1 (en) Semiconductor device manufacturing method and computer-readable storage medium
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
JP2018200925A (ja) エッチング方法およびエッチング装置
US20200168468A1 (en) Etching method and substrate processing apparatus
US10811274B2 (en) Etching method and plasma processing apparatus
US10714355B2 (en) Plasma etching method and plasma etching apparatus
US11251048B2 (en) Plasma processing method and plasma processing apparatus
JP7229033B2 (ja) 基板処理方法及び基板処理装置
US20180374743A1 (en) Etching method
US7883631B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
CN112530799A (zh) 蚀刻氧化硅膜的方法及等离子体处理装置
JP7454983B2 (ja) エッジリング及びプラズマ処理装置
JP7398915B2 (ja) 基板処理方法、半導体デバイスの製造方法、及び、プラズマ処理装置
JP7309799B2 (ja) エッチング方法及びプラズマ処理装置
US11810792B2 (en) Etching method and substrate processing apparatus
JP2019029561A (ja) 多層膜をエッチングする方法
JP4800077B2 (ja) プラズマエッチング方法
JP2024001464A (ja) エッチング方法及びプラズマ処理装置
JP6169521B2 (ja) プラズマエッチング方法
US20070218698A1 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
JP2022074000A5 (ja)

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230214

R150 Certificate of patent or registration of utility model

Ref document number: 7229033

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150