JP7225314B2 - N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 - Google Patents
N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 21
- 230000015654 memory Effects 0.000 claims description 83
- 230000004044 response Effects 0.000 claims description 16
- 238000004590 computer program Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000013515 script Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001953 sensory effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/3013—Organisation of register space, e.g. banked or distributed register file according to data content, e.g. floating-point registers, address registers
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30061—Multi-way branch instructions, e.g. CASE
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30065—Loop control instructions; iterative instructions, e.g. LOOP, REPEAT
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- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/321—Program or instruction counter, e.g. incrementing
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- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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Description
背景
本明細書は、一般に、メモリアドレス値を計算するためのレジスタの使用に関する。レジスタは、分岐条件の処理に使用され得る。
本明細書に記載されている主題の1つの革新的な側面によれば、レジスタは、入れ子ループ構造を反復し、対応するメモリアドレスを計算し、プログラマがループ境界条件を処理することを可能にすることに使用できる。一般に、レジスタは、ループ境界値、各ループにおける現在のループインデックス変数、メモリアドレス値を計算するための次元乗数、および分岐ループ境界を処理するためのプログラムカウンタ値を含むアーキテクチャステータスのいくつかのセットを維持するように配置され得る。当該配置は、1つ以上の多次元データ構造の処理にとって有効であり得る。これらのアーキテクチャステータスセットにより、プロセッサは、インデックス変数を新たな位置に移動させ、メモリアドレス値を検索し、新たな分岐先にジャンプするための命令を実行し得る。
有し得る。上記命令は、第1のループと上記第1のループの外側ループである第2のループとを含む入れ子ループを処理するための命令を表わし得て、上記第1のループは、第1のインデックス変数を用いて反復され、上記第2のループは、第2のインデックス変数を用いて反復される。
れ得る。上記第2のインデックス変数は、上記第2のループが完了するたびに第2のインクリメント値だけインクリメントされ得る。上記第2のテンソルインデックス要素に記憶された上記値を更新するために、上記第2のテンソルインデックス要素に記憶された上記値は、上記第2のインクリメント値だけインクリメントされ得る。
詳細な説明
一般に、ソフトウェアアルゴリズムがN次元テンソルを処理する際には、入れ子ループが使用され得て、各ループは、N次元テンソルの各次元をトラバースする役割を果たしている。多次元テンソルは、マトリクスまたは多次元マトリクスであってもよい。N次元テンソルの各次元は、1つ以上の要素を含み得て、各要素は、それぞれのデータ値を記憶し得る。例えば、テンソルは、プログラムにおける変数であってもよく、当該変数は、3つの次元を有し得る。第1の次元は、300個の要素の長さを有し得て、第2の次元は、1000個の要素の長さを有し得て、第3の次元は、20個の要素の長さを有し得る。入れ子ループにおいてテンソルをトラバースするには、要素の対応するデータ値をロードまたは記憶するために当該要素のメモリアドレス値の計算を必要とする。例えば、forループは入れ子ループであり、3つのループインデックス変数によって追跡される3つのループは、三次元テンソルをトラバースするように入れ子にされることができる。場合によっては、プロセッサは、外側ループインデックス変数により内側ループのループ境界を設定するなどのループ境界条件を実行する必要があるかもしれない。例えば、入れ子ループの最も内側のループを出るか否かを判断する際に、プログラムは、入れ子ループの最も内側のループのループインデックス変数の現在の値と、入れ子ループの最も外側のループのループインデックス変数の現在の値とを比較し得る。
ソルをトラバースする際にプロセッサが処理しなければならない次元の数を減少させることによってプロセッサの計算帯域幅を増加させ得る。
に構成される。処理ユニット102は、1つ以上のプロセッサを含み得る。記憶媒体104は、計算システム100内の情報を記憶する。いくつかの実現例では、記憶媒体104は、揮発性メモリユニットである。いくつかの他の実現例では、記憶媒体104は、不揮発性メモリユニットである。また、記憶媒体104は、フロッピー(登録商標)ディスクデバイス、ハードディスクデバイス、光ディスクデバイス、またはテープデバイス、フラッシュメモリもしくは他の同様のソリッドステートメモリデバイス、またはストレージエリアネットワークもしくは他の構成におけるデバイスを含むデバイスの配列などの、別の形態のコンピュータ読取可能な媒体であってもよい。命令は、処理ユニット102によって実行されたときに、処理ユニット102に1つ以上のタスクを実行させる。
例えば、演算論理ユニット124は、加算、減算、乗算、除算、論理積、論理和、またはその他の好適な演算および論理オペレーションを実行するように構成されたデジタル回路を含んでもよい。
は、テンソル境界要素204の各行は、テンソルのためのテンソル境界情報を表わし得る。例えば、プログラムが2つの配列変数V1およびV2を規定する場合、テンソルトラバースユニットは、配列変数V1およびV2のためのテンソル境界情報をそれぞれ追跡するために行204aおよび204bを割り当ててもよい。いくつかの実現例では、テンソル境界要素204の各列は、テンソルに関連付けられる入れ子ループインデックス変数値のためのテンソル境界情報を表わし得る。例えば、プログラムが変数V1にアクセスするための3つのループを有する入れ子ループを規定し、入れ子ループの各ループが入れ子ループインデックス変数i、jおよびkによって指標付けされる場合、テンソルトラバースユニットは、入れ子ループインデックス変数i、jおよびkにそれぞれ関連付けられるテンソル境界情報を追跡するためにテンソル境界要素Y1,1、Y1,2およびY1,3を割り当ててもよい。テンソル境界情報については、以下の図2Cを参照して以下でより詳細に説明する。
1,1)は2に設定される。
と要素Z1,2に記憶された値とを乗算し、要素X1,1に記憶された値と要素Z1,1に記憶された値とを乗算する。次いで、演算論理ユニットは、全ての乗算結果を合計して、アクセスされている要素に対応するメモリアドレスを決定する。テンソルインデックス要素202における全ての値がゼロであるので、ボックス230によって示されるようにメモリアドレスオフセットはゼロである。次いで、プロセッサは、ベースメモリアドレス(すなわちP)をメモリアドレスオフセット(すなわち0)に加算してメモリアドレスを決定し、決定されたメモリアドレスに基づいて記憶媒体に記憶されたデータにアクセスすることによって、要素V[0][0]にアクセスすることができる。
ユニットは、最低のインデックスを有するテンソルインデックス要素を予め定められた値だけインクリメントすることによってテンソルインデックス要素202を更新する。例えば、図2Fを参照して、テンソルトラバースユニットは、テンソルインデックス要素228(すなわちX1,1)を1だけインクリメントしてもよい。いくつかの他の実現例では
、テンソルトラバースユニットは、最低のインデックスを有するテンソルインデックス要素を予め定められた値だけデクリメントすることによってテンソルインデックス要素202を更新してもよい。
ットは、テンソルインデックス要素228(すなわちX1,1)を1だけインクリメントしてもよい。テンソルトラバースユニットは、テンソルインデックス要素228における更新された値(すなわち2)とテンソル境界要素216における値(すなわち2)とを比較し、テンソルインデックス要素228における更新された値がテンソル境界要素216における値よりも小さくないと判断し得る。いくつかの実現例では、閾値が満たされていないと判断したことに応答して、テンソルトラバースユニットは、更新された値を次のテンソルインデックス要素に繰り越して、現在のテンソルインデックス要素をリセットし得る。例えば、テンソルインデックス要素228における更新された値がテンソル境界要素216における値よりも小さくないので、テンソルトラバースユニットは、テンソルインデックス要素226を1だけインクリメントし、テンソルインデックス要素228をゼロにリセットしてもよい。
V[3][1]に対応するメモリアドレスの位置を突き止めるための命令「LocateTensor」を実行することによって要素V[3][1]にアクセスすることができる。図2Hを参照して、テンソルインデックス要素226および228以外のテンソルインデックス要素202における全ての値は、ゼロである。テンソルインデックス要素226は3という値を有し、テンソルインデックス要素228は1という値を有する。演算論理ユニットは、ボックス236によって示されるようにメモリアドレスオフセットが7であると判断し得る。次いで、プロセッサは、ベースメモリアドレス(すなわちP)をメモリアドレスオフセット(すなわち7)に加算してメモリアドレスを決定し、決定されたメモリアドレスに基づいて記憶媒体に記憶されたデータにアクセスすることによって、要素V[3][1]にアクセスすることができる。
素228(すなわちX1,1)を1だけインクリメントしてもよい。テンソルトラバースユニットは、テンソルインデックス要素228における更新された値(すなわち2)とテンソル境界要素216における値(すなわち2)とを比較し、テンソルインデックス要素228における更新された値がテンソル境界要素216における値よりも小さくないと判断し得る。テンソルインデックス要素228における更新された値がテンソル境界要素216における値よりも小さくないので、テンソルトラバースユニットは、テンソルインデックス要素226を1だけインクリメントし、テンソルインデックス要素228をゼロにリセットし得る。テンソルトラバースユニットは、テンソルインデックス要素226における更新された値(すなわち3+1=4)とテンソル境界要素214における値(すなわち4)とを比較し、テンソルインデックス要素226における更新された値がテンソル境界要素214における値よりも小さくないと判断し得る。テンソルインデックス要素228における更新された値がテンソル境界要素214における値よりも小さくないので、テンソルトラバースユニットは、次のテンソルインデックス要素(すなわちX1,3)を1だけインクリメントし、テンソルインデックス要素226をゼロにリセットし得る。しかし、対応するテンソル境界要素(すなわちY1,3)がゼロであるので、閾値は満たされない。テンソルトラバースユニットは、第1の行における全てのテンソルインデックス要素がゼロにリセットされるまでテンソルインデックス要素202の第1の行をリセットし続けるであろう。
岐先情報を表わし得る。いくつかの実現例では、分岐先要素308の各列は、テンソルに関連付けられる入れ子ループインデックス変数値のための分岐先情報を表わし得る。いくつかの実現例では、テンソルインデックス要素302、テンソル境界要素304および次元乗数要素306のためにN個の列が存在するN次元テンソルでは、対応する分岐先308のN+1個の列が存在し得る。なぜなら、境界閾値を満たすためのN+1個の場合があるからである。
1の次元をトラバースし、入れ子ループインデックス変数jによって追跡される内側ループにおけるVの第2の次元をトラバースする。
2に記憶された値と要素Z1,2に記憶された値とを乗算し、要素X1,1に記憶された値と要素Z1,1に記憶された値とを乗算する。次いで、演算論理ユニットは、全ての乗算された積を合計して、アクセスされている要素に対応するメモリアドレスを決定する。
ックス要素に記憶された値を更新するための命令を受取った後、当該システムは、第1のテンソルインデックス要素に記憶された値と第1のテンソル境界要素に記憶された値との間の差が閾値を満たすと判断し得る。第1のテンソルインデックス要素に記憶された値と第1のテンソル境界要素に記憶された値との間の差が閾値を満たすと判断したことに応答して、当該システムは、第1のテンソルインデックス要素に記憶された値を更新し得る。例えば、図2Fを参照して、テンソルトラバースユニットは、テンソルインデックス要素228(すなわちX1,1)を1だけインクリメントしてもよい。テンソルインデックス要素228における更新された値は、テンソル境界要素216における値よりも小さく、テンソルインデックス要素228における更新された値は、1のままである。
ックス要素に記憶された値を更新するための命令を受取った後、当該システムは、第1のテンソルインデックス要素に記憶された値と第1のテンソル境界要素に記憶された値との間の差が閾値を満たさないと判断し得る。第1のテンソルインデックス要素に記憶された値と第1のテンソル境界要素に記憶された値との間の差が閾値を満たさないと判断したことに応答して、当該システムは、第1のテンソルインデックス要素に記憶された値をリセットし、第2のテンソルインデックス要素に記憶された値を更新し得る。例えば、テンソルトラバースユニットは、テンソルインデックス要素228(すなわちX1,1)を1だけインクリメントしてもよい。テンソルトラバースユニットは、テンソルインデックス要素228における更新された値(すなわち2)とテンソル境界要素216における値(すなわち2)とを比較し、テンソルインデックス要素228における更新された値がテンソル境界要素216における値よりも小さくないと判断し得る。テンソルインデックス要素228における更新された値がテンソル境界要素216における値よりも小さくないので、テンソルトラバースユニットは、テンソルインデックス要素226を1だけインクリメントし、テンソルインデックス要素228をゼロにリセットし得る。
する1つ以上のプログラム可能なコンピュータによって実行されてもよい。また、当該プロセスおよび論理フローは、特殊用途論理回路、例えばFPGA(フィールドプログラマブルゲートアレイ)、ASIC(特定用途向け集積回路)またはGPGPU(汎用グラフィックス処理ユニット)によって実行されてもよく、そのようなものとして装置が実現されてもよい。
digital assistant:PDA)、携帯型オーディオもしくはビデオプレーヤ、ゲーム機、グローバルポジショニングシステム(Global Positioning System:GPS)受信機、ま
たは携帯記憶装置、例えばユニバーサルシリアルバス(universal serial bus:USB)フラッシュドライブに組み込まれてもよい。
たは1つ以上のこのようなバックエンド、ミドルウェアまたはフロントエンドコンポーネントの任意の組み合わせを含む計算システムで実現されてもよい。システムのコンポーネントは、デジタルデータ通信、例えば通信ネットワークの任意の形態または媒体によって相互接続されてもよい。通信ネットワークの例としては、ローカルエリアネットワーク(「LAN」)および広域ネットワーク(「WAN」)、例えばインターネットが挙げられる。
Claims (20)
- 多次元テンソル入力を処理するための装置であって、
N次元テンソルをトラバースするために使用される複数の入れ子ループの各々のためのテンソルインデックス要素を含む複数のテンソルインデックス要素を備え、各テンソルインデックス要素は、前記N次元テンソルのそれぞれの次元をトラバースするために使用されるそれぞれの入れ子ループのためのインデックス値を格納するように構成されたそれぞれの第1のハードウェアレジスタにより実装され、前記N次元テンソルは、N個の次元の各々にわたって配置されたデータ要素を含み、Nは、1以上の整数であり、各インデックス値は、前記インデックス値の前記それぞれの入れ子ループの反復が実行されるたびに更新される値であり、前記装置はさらに、
複数の次元乗数要素を備え、各次元乗数要素は、前記N次元テンソルのそれぞれの次元の乗数値を格納するように構成されたそれぞれの第2のハードウェアレジスタにより実装され、各乗数値は、前記乗数値についての前記N次元テンソルの前記それぞれの次元について一定の値であって、前記それぞれの次元をトラバースするために使用される前記それぞれの入れ子ループの各反復の間は一定のままであり、前記装置はさらに、
1つまたは複数のハードウェアプロセッサを備え、前記1つまたは複数のハードウェアプロセッサは、前記1つまたは複数のハードウェアプロセッサによって実行可能な命令セットの1つまたは複数の命令を実行するように構成され、前記1つまたは複数の命令の実行は、前記1つまたは複数のハードウェアプロセッサに動作を実行させ、前記動作は、
前記N次元テンソルの一連のデータ要素のデータ値を格納するためのメモリ内の位置のメモリアドレスを決定することを備え、前記メモリアドレスを決定することは、
前記入れ子ループの内側ループの各反復の間に、
前記N次元テンソルの各次元について、(i)前記次元をトラバースするために使用される前記入れ子ループのための前記テンソルインデックス要素に格納された前記インデックス値と、(ii)前記次元の前記乗数値との積を求めることと、
前記N次元テンソルの各次元についての前記積の合計に基づいて、前記内側ループの前記反復に対応するデータ要素のメモリアドレスを決定することとによってなされ、
前記動作はさらに、
前記N次元テンソルの前記一連のデータ要素における各データ要素の前記決定されたメモリアドレスを示すデータを出力することを備える、装置。 - 前記N次元テンソルの各次元についての前記積の合計に基づいて、前記内側ループの前記反復に対応するデータ要素の前記メモリアドレスを決定することは、(i)前記N次元テンソルの各次元についての前記積の前記合計と、(ii)ベースメモリアドレスとの合計を求めることを備える、請求項1に記載の装置。
- 各データ要素の前記決定されたメモリアドレスを示すデータを出力することは、前記メモリアドレスが決定されるときに順番に、各データ要素の前記決定されたメモリアドレスを示すデータをシーケンシャルに出力することを備える、請求項1または2に記載の装置。
- 前記1つまたは複数のハードウェアプロセッサはさらに、
前記内側ループの前記インデックス値を、前記内側ループが完了するたびに第1のインクリメント値だけインクリメントするように構成され、
前記内側ループが入れ子にされる第2のループのインデックス値を、前記第2のループが完了するたびに第2のインクリメント値だけインクリメントするように構成される、請求項1~3のいずれか1項に記載の装置。 - 前記1つまたは複数のハードウェアプロセッサはさらに、
前記内側ループの前記インデックス値を更新するための命令を受取るように構成され、
前記内側ループの前記インデックス値を更新するための前記命令を受取った後、前記内側ループの前記インデックス値と前記内側ループのテンソル境界要素に格納されたテンソル境界値との間の差が閾値を満たすことを判断するように構成され、
前記差が前記閾値を満たすと判断したことに応答して、前記内側ループの前記インデックス値を第1のインクリメント値だけインクリメントするように構成される、請求項1~4のいずれか1項に記載の装置。 - 前記1つまたは複数のハードウェアプロセッサはさらに、
前記内側ループの前記インデックス値を更新するための命令を受取るように構成され、
前記内側ループの前記インデックス値を更新するための前記命令を受取った後、前記内側ループの前記インデックス値と前記内側ループのテンソル境界要素に格納されたテンソル境界値との間の差が閾値を満たさないことを判断するように構成され、
前記差が前記閾値を満たさないと判断したことに応答して、前記内側ループの前記インデックス値を前記内側ループの初期値にリセットするように構成され、
前記差が前記閾値を満たさないと判断したことに応答して、前記内側ループが入れ子にされる第2のループのインデックス値を第2のインクリメント値だけインクリメントするように構成される、請求項1~5のいずれか1項に記載の装置。 - 前記1つまたは複数のハードウェアプロセッサは、1つまたは複数の演算論理ユニットを含む、請求項1~6のいずれか1項に記載の装置。
- システムであって、
N次元テンソル上で線形演算を実行するように構成された1つまたは複数のハードウェアプロセッサを備え、前記N次元テンソルは、N個の次元の各々にわたって配置されたデータ要素を有し、Nは、1以上の整数であり、前記システムはさらに、
前記N次元テンソルをトラバースするために使用される複数の入れ子ループの各々のためのテンソルインデックス要素を含む複数のテンソルインデックス要素を備え、各テンソルインデックス要素は、前記N次元テンソルのそれぞれの次元をトラバースするために使用されるそれぞれの入れ子ループのためのインデックス値を格納するように構成されたそれぞれの第1のハードウェアレジスタにより実装され、各インデックス値は、前記インデックス値の前記それぞれの入れ子ループの反復が実行されるたびに更新される値であり、前記システムはさらに、
複数の次元乗数要素を備え、各次元乗数要素は、前記N次元テンソルのそれぞれの次元の乗数値を格納するように構成されたそれぞれの第2のハードウェアレジスタにより実装され、各乗数値は、前記乗数値についての前記N次元テンソルの前記それぞれの次元について一定の値であって、前記それぞれの次元をトラバースするために使用される前記それぞれの入れ子ループの各反復の間は一定のままであり、前記システムはさらに、
ハードウェア回路を備え、前記ハードウェア回路は、
前記N次元テンソルの一連のデータ要素のメモリアドレスを決定するように構成され、前記メモリアドレスを決定することは、
前記入れ子ループの内側ループの各反復の間に、
前記N次元テンソルの各次元について、(i)前記次元をトラバースするために使用される前記入れ子ループのための前記テンソルインデックス要素に格納された前記インデックス値と、(ii)前記次元の前記乗数値との積を求めることと、
前記N次元テンソルの各次元についての前記積の合計に基づいて、前記内側ループの前記反復に対応するデータ要素のメモリアドレスを決定することとによってなされ、
前記ハードウェア回路はさらに、
前記N次元テンソルの前記一連のデータ要素における各データ要素の前記決定されたメモリアドレスを示すデータを出力するように構成される、システム。 - 前記N次元テンソルの各次元についての前記積の合計に基づいて、前記内側ループの前記反復に対応するデータ要素の前記メモリアドレスを決定することは、(i)前記N次元テンソルの各次元についての前記積の前記合計と、(ii)ベースメモリアドレスとの合計を求めることを備える、請求項8に記載のシステム。
- 各データ要素の前記決定されたメモリアドレスを示すデータを出力することは、前記メモリアドレスが決定されるときに順番に、各データ要素の前記決定されたメモリアドレスを示すデータをシーケンシャルに出力することを備える、請求項8または9に記載のシステム。
- 前記ハードウェア回路はさらに、
前記内側ループの前記インデックス値を、前記内側ループが完了するたびに第1のインクリメント値だけインクリメントするように構成され、
前記内側ループが入れ子にされる第2のループのインデックス値を、前記第2のループが完了するたびに第2のインクリメント値だけインクリメントするように構成される、請求項8~10のいずれか1項に記載のシステム。 - 前記ハードウェア回路はさらに、
前記内側ループの前記インデックス値を更新するための命令を受取るように構成され、
前記内側ループの前記インデックス値を更新するための前記命令を受取った後、前記内側ループの前記インデックス値と前記内側ループのテンソル境界要素に格納されたテンソル境界値との間の差が閾値を満たすことを判断するように構成され、
前記差が前記閾値を満たすと判断したことに応答して、前記内側ループの前記インデックス値を第1のインクリメント値だけインクリメントするように構成される、請求項8~11のいずれか1項に記載のシステム。 - 前記ハードウェア回路はさらに、
前記内側ループの前記インデックス値を更新するための命令を受取るように構成され、
前記内側ループの前記インデックス値を更新するための前記命令を受取った後、前記内側ループの前記インデックス値と前記内側ループのテンソル境界要素に格納されたテンソル境界値との間の差が閾値を満たさないことを判断するように構成され、
前記差が前記閾値を満たさないと判断したことに応答して、前記内側ループの前記インデックス値を前記内側ループの初期値にリセットするように構成され、
前記差が前記閾値を満たさないと判断したことに応答して、前記内側ループが入れ子にされる第2のループのインデックス値を第2のインクリメント値だけインクリメントするように構成される、請求項8~12のいずれか1項に記載のシステム。 - 前記1つまたは複数のハードウェアプロセッサは、1つまたは複数の演算論理ユニットを含む、請求項8~13のいずれか1項に記載のシステム。
- 1つまたは複数のハードウェアプロセッサを備えるデータ処理装置によって実行される方法であって、前記1つまたは複数のハードウェアプロセッサは、前記1つまたは複数のハードウェアプロセッサによって実行可能な命令セットの1つまたは複数の命令を実行し、前記方法は、
前記1つまたは複数のハードウェアプロセッサが、N次元テンソルの一連のデータ要素のメモリアドレスを決定するステップを備え、前記N次元テンソルは、N個の次元の各々にわたって配置されたデータ要素を含み、Nは、1以上の整数であり、前記決定するステップは、
前記N次元テンソルをトラバースするために使用される複数の入れ子ループの内側ループの各反復の間に、前記1つまたは複数のハードウェアプロセッサが、前記N次元テンソルの各次元について、(i)前記次元をトラバースするために使用される前記入れ子ループのためのテンソルインデックス要素に格納されたインデックス値と、(ii)前記次元の次元乗数要素に格納された前記次元の乗数値との積を求めるステップを備え、
各入れ子ループは、対応するテンソルインデックス要素に格納された対応するインデックス値を有し、各テンソルインデックス要素は、それぞれの第1のハードウェアレジスタにより実装され、各インデックス値は、前記インデックス値に対応する前記入れ子ループの反復が実行されるたびに更新される値であり、
各入れ子ループは、対応する次元乗数要素に格納された対応する乗数値を有し、各次元乗数要素は、それぞれの第2のハードウェアレジスタにより実装され、各乗数値は、前記乗数値に対応する前記入れ子ループの各反復の間は一定のままである前記乗数値の前記次元について一定の値であって、
前記決定するステップはさらに、
前記N次元テンソルをトラバースするために使用される複数の入れ子ループの内側ループの各反復の間に、前記1つまたは複数のハードウェアプロセッサが、前記N次元テンソルの各次元についての前記積の合計に基づいて、前記内側ループの前記反復に対応するデータ要素のメモリアドレスを決定するステップを備え、
前記方法はさらに、
前記1つまたは複数のハードウェアプロセッサが、前記N次元テンソルの前記一連のデータ要素における各データ要素の前記決定されたメモリアドレスを示すデータを出力するステップを備える、方法。 - 前記N次元テンソルの各次元についての前記積の合計に基づいて、前記内側ループの前記反復に対応するデータ要素の前記メモリアドレスを決定するステップは、(i)前記N次元テンソルの各次元についての前記積の前記合計と、(ii)ベースメモリアドレスとの合計を求めるステップを備える、請求項15に記載の方法。
- 各データ要素の前記決定されたメモリアドレスを示すデータを出力するステップは、前記メモリアドレスが決定されるときに順番に、各データ要素の前記決定されたメモリアドレスを示すデータをシーケンシャルに出力するステップを備える、請求項15または16に記載の方法。
- 前記内側ループの前記インデックス値を、前記内側ループが完了するたびに第1のインクリメント値だけインクリメントするステップと、
前記内側ループが入れ子にされる第2のループのインデックス値を、前記第2のループが完了するたびに第2のインクリメント値だけインクリメントするステップとをさらに備える、請求項15~17のいずれか1項に記載の方法。 - 前記内側ループの前記インデックス値を更新するための命令を受取るステップと、
前記内側ループの前記インデックス値を更新するための前記命令を受取った後、前記内側ループの前記インデックス値と前記内側ループのテンソル境界要素に格納されたテンソル境界値との間の差が閾値を満たすことを判断するステップと、
前記差が前記閾値を満たすと判断したことに応答して、前記内側ループの前記インデックス値を第1のインクリメント値だけインクリメントするステップとをさらに備える、請求項15~18のいずれか1項に記載の方法。 - 前記内側ループの前記インデックス値を更新するための命令を受取るステップと、
前記内側ループの前記インデックス値を更新するための前記命令を受取った後、前記内側ループの前記インデックス値と前記内側ループのテンソル境界要素に格納されたテンソル境界値との間の差が閾値を満たさないことを判断するステップと、
前記差が前記閾値を満たさないと判断したことに応答して、前記内側ループの前記インデックス値を前記内側ループの初期値にリセットするステップと、
前記差が前記閾値を満たさないと判断したことに応答して、前記内側ループが入れ子にされる第2のループのインデックス値を第2のインクリメント値だけインクリメントするステップとをさらに備える、請求項15~19のいずれか1項に記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023017754A JP7507271B2 (ja) | 2016-02-03 | 2023-02-08 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/014,265 US9875104B2 (en) | 2016-02-03 | 2016-02-03 | Accessing data in multi-dimensional tensors |
US15/014,265 | 2016-02-03 | ||
JP2016250976A JP6896415B2 (ja) | 2016-02-03 | 2016-12-26 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016250976A Division JP6896415B2 (ja) | 2016-02-03 | 2016-12-26 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023017754A Division JP7507271B2 (ja) | 2016-02-03 | 2023-02-08 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021128801A JP2021128801A (ja) | 2021-09-02 |
JP7225314B2 true JP7225314B2 (ja) | 2023-02-20 |
Family
ID=57860636
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016250976A Active JP6896415B2 (ja) | 2016-02-03 | 2016-12-26 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
JP2021096509A Active JP7225314B2 (ja) | 2016-02-03 | 2021-06-09 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
JP2023017754A Active JP7507271B2 (ja) | 2016-02-03 | 2023-02-08 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016250976A Active JP6896415B2 (ja) | 2016-02-03 | 2016-12-26 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023017754A Active JP7507271B2 (ja) | 2016-02-03 | 2023-02-08 | N次元テンソルにアクセスするための命令を処理するための装置、システム、およびコンピュータによって実現される方法 |
Country Status (7)
Country | Link |
---|---|
US (4) | US9875104B2 (ja) |
EP (1) | EP3226121A3 (ja) |
JP (3) | JP6896415B2 (ja) |
KR (4) | KR101924500B1 (ja) |
CN (2) | CN107038018B (ja) |
SG (2) | SG10201610917TA (ja) |
TW (4) | TWI681291B (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
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US9875104B2 (en) | 2016-02-03 | 2018-01-23 | Google Llc | Accessing data in multi-dimensional tensors |
US10360163B2 (en) | 2016-10-27 | 2019-07-23 | Google Llc | Exploiting input data sparsity in neural network compute units |
US10175980B2 (en) | 2016-10-27 | 2019-01-08 | Google Llc | Neural network compute tile |
US9959498B1 (en) | 2016-10-27 | 2018-05-01 | Google Llc | Neural network instruction set architecture |
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CN110337635B (zh) | 2017-03-20 | 2023-09-19 | 英特尔公司 | 用于点积操作的***、方法和装置 |
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US10108538B1 (en) | 2017-07-31 | 2018-10-23 | Google Llc | Accessing prologue and epilogue data |
GB2567038B (en) * | 2017-07-31 | 2019-09-25 | Google Llc | Accessing prologue and epilogue data |
GB2568776B (en) | 2017-08-11 | 2020-10-28 | Google Llc | Neural network accelerator with parameters resident on chip |
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- 2016-02-03 US US15/014,265 patent/US9875104B2/en active Active
- 2016-12-26 JP JP2016250976A patent/JP6896415B2/ja active Active
- 2016-12-28 SG SG10201610917TA patent/SG10201610917TA/en unknown
- 2016-12-28 SG SG10202104454YA patent/SG10202104454YA/en unknown
- 2016-12-29 KR KR1020160182981A patent/KR101924500B1/ko active IP Right Grant
- 2016-12-30 TW TW107126366A patent/TWI681291B/zh active
- 2016-12-30 EP EP16207511.3A patent/EP3226121A3/en active Pending
- 2016-12-30 TW TW105144084A patent/TWI635390B/zh active
- 2016-12-30 TW TW109123874A patent/TWI772842B/zh active
- 2016-12-30 TW TW108144554A patent/TWI700587B/zh active
-
2017
- 2017-01-13 CN CN201710025689.7A patent/CN107038018B/zh active Active
- 2017-01-13 CN CN201910630145.2A patent/CN110457069B/zh active Active
- 2017-03-13 US US15/456,812 patent/US9875100B2/en active Active
- 2017-12-15 US US15/844,192 patent/US10228947B2/en active Active
-
2018
- 2018-11-20 KR KR1020180143824A patent/KR102472424B1/ko active IP Right Grant
-
2019
- 2019-03-11 US US16/298,535 patent/US10838724B2/en active Active
-
2021
- 2021-06-09 JP JP2021096509A patent/JP7225314B2/ja active Active
-
2022
- 2022-11-24 KR KR1020220159111A patent/KR102596365B1/ko active IP Right Grant
-
2023
- 2023-02-08 JP JP2023017754A patent/JP7507271B2/ja active Active
- 2023-10-26 KR KR1020230144479A patent/KR20230153972A/ko not_active Application Discontinuation
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Date | Code | Title | Description |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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