JP7206693B2 - Information processing equipment - Google Patents
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Description
本発明は、情報処理装置に関する。 The present invention relates to an information processing device.
特許文献1は、着脱可能でデータの読み出しと書き込みの少なくとも一方が可能な複数のカード型メモリと、電子機器本体とを接続するカード型メモリのインターフェース回路であって、前記複数のカード型メモリは、ブートプログラムデータが記録された第1のカード型メモリと、画像データ等を転送して蓄積する第2のカード型メモリとを少なくとも含み、前記複数のカード型メモリとそれぞれ接続され、前記複数のカード型メモリのいずれか一つにアクセスして、データの読み出しと書き込みの少なくとも一方を行うカードアクセス制御手段と、前記第1のカード型メモリから転送されるブートプログラムデータに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記第2のカード型メモリと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段との選択を前記電子機器本体からの信号に基づいて行う選択手段と、前記電子機器本体から前記選択手段の選択を指示する信号と、前記カードアクセス制御手段のデータ転送状態を示す信号とに基づいて、前記選択手段の切り替え制御を行う切り替え制御手段と、を備え、前記切り替え制御手段は、前記電子機器本体から前記選択手段の選択を指示する信号が切り替わると共に、前記カードアクセス制御手段によるデータ転送状態が停止状態にある時に、前記選択手段を切り替える切替制御信号を出力することを特徴とするカード型メモリのインターフェース回路を開示している。 Patent Document 1 discloses an interface circuit for a card-type memory that connects a plurality of card-type memories that are detachable and capable of at least one of reading and writing data and an electronic device main body, wherein the plurality of card-type memories are , a first card-type memory in which boot program data is recorded, and a second card-type memory for transferring and storing image data, etc., connected to each of the plurality of card-type memories; Card access control means for accessing any one of the card-type memories to read and write data, and the electronic device main body based on boot program data transferred from the first card-type memory a transfer control means for controlling data transfer between the second card-type memory and the memory of the electronic device main body; and the start control means and the transfer control means. Based on a selection means for making a selection based on a signal from the electronic device main body, a signal from the electronic device main body instructing the selection of the selection means, and a signal indicating the data transfer state of the card access control means, and switching control means for controlling switching of the selection means, wherein the switching control means switches a signal from the electronic device main body that instructs the selection of the selection means, and changes the data transfer state by the card access control means. Disclosed is an interface circuit for a card-type memory characterized by outputting a switching control signal for switching the selection means when in a stopped state.
中央処理装置(CPU)は、起動時に使用される専用のインターフェース部(専用I/F部)を含む複数のI/Fを備えている。従来、起動プログラムはCPUの専用I/Fに接続された専用の記憶装置に記憶されており、起動時には専用の記憶装置から起動プログラムを読み出していた。
本発明の目的は、起動プログラム専用の記憶装置が不要な、情報処理装置を提供することにある。
A central processing unit (CPU) has a plurality of I/Fs including a dedicated interface section (dedicated I/F section) used at startup. Conventionally, the startup program is stored in a dedicated storage device connected to the dedicated I/F of the CPU, and the startup program is read from the dedicated storage device at startup.
SUMMARY OF THE INVENTION It is an object of the present invention to provide an information processing apparatus that does not require a dedicated storage device for boot programs.
本発明の情報処理装置の各態様について説明する。
第1の態様は、起動時に読み出されて実行される起動プログラムが予め記憶された記憶装置と、起動時に使用される第1端子と、前記第1端子とは種類が異なり起動後に使用される第2端子とを備え、前記起動プログラムの展開後は制御信号を出力する制御部と、第1伝送路を介して前記制御部の前記第1端子と接続される第3端子と、前記第1伝送路とは種類が異なる第2伝送路を介して前記制御部の前記第2端子と接続される第4端子と、第3伝送路を介して前記記憶装置と接続される第5端子と、制御信号が入力される第6端子とを備えた切替部であって、起動時には前記第3端子と前記第5端子とが接続され、起動後は前記第4端子と前記第5端子とが接続されるように、前記第6端子から入力された制御信号に応じて切り替えられる切替部と、を備えた情報処理装置である。
Each aspect of the information processing apparatus of the present invention will be described.
In a first aspect, a storage device in which a startup program that is read and executed at startup is stored in advance, a first terminal that is used at startup, and the first terminal that are of different types are used after startup. a second terminal, a control section for outputting a control signal after expansion of the startup program; a third terminal connected to the first terminal of the control section via a first transmission line; a fourth terminal connected to the second terminal of the control unit via a second transmission line different in type from the transmission line; a fifth terminal connected to the storage device via a third transmission line; A switching unit including a sixth terminal to which a control signal is input, wherein the third terminal and the fifth terminal are connected at startup, and the fourth terminal and the fifth terminal are connected after startup. and a switching unit that is switched according to the control signal input from the sixth terminal so that the information processing apparatus is provided with.
第2の態様は、前記記憶装置は、データの読み出しやデータの書き込みが可能な記憶装置であり、前記制御部は、起動後は、前記記憶装置に対するデータの書き込み、及び前記記憶装置に記憶されたデータの読み出しの少なくとも一方を行う、第1の態様の情報処理装置。 In a second aspect, the storage device is a storage device from which data can be read and data is written, and the control unit, after startup, writes data to the storage device and stores data in the storage device. The information processing apparatus according to the first aspect, which performs at least one of reading out the data obtained from the information processing apparatus.
第3の態様は、前記制御部は、前記起動プログラムが記憶されている領域への書き込みを禁止する、第2の態様の情報処理装置である。 A third aspect is the information processing apparatus according to the second aspect, wherein the control unit prohibits writing to an area in which the boot program is stored.
第4の態様は、前記第3伝送路は、前記第1伝送路とは種類が異なり且つ前記第2伝送路とは種類が共通し、前記切替部は、前記第1伝送路により伝送されたデータの形式を、前記第3伝送路を伝送するデータの形式に変換すると共に、前記第3伝送路により伝送されたデータの形式を、前記第1伝送路を伝送するデータの形式に変換する変換部を更に備える、第1の態様から第3の態様までのいずれか1つの態様の情報処理装置である。 In a fourth aspect, the third transmission line is of a type different from that of the first transmission line and is of the same type as that of the second transmission line, and the switching unit transmits converting the format of data into the format of data transmitted over the third transmission line, and converting the format of data transmitted over the third transmission line into the format of data transmitted over the first transmission line The information processing apparatus according to any one of the first to third aspects, further comprising a unit.
第5の態様は、前記第1伝送路は、前記第2伝送路及び前記第3伝送路の各々よりもデータが伝送される速度が速い、第4の態様の情報処理装置である。 A fifth aspect is the information processing apparatus according to the fourth aspect, wherein the first transmission line transmits data faster than each of the second transmission line and the third transmission line.
第6の態様は、起動時には、前記制御部の回路基板に設けられたプルアップ抵抗により予め定めた値の制御信号を出力する、第1の態様から第5の態様までのいずれか1つの態様の情報処理装置である。 A sixth aspect is any one aspect from the first aspect to the fifth aspect, wherein a control signal having a predetermined value is output by a pull-up resistor provided on a circuit board of the control unit at startup. is an information processing device.
本発明によれば、起動プログラム専用の記憶装置が不要な、情報処理装置を提供することができる。 According to the present invention, it is possible to provide an information processing apparatus that does not require a dedicated storage device for boot programs.
第2の態様によれば、記憶装置を1つにまとめることができる。 According to the second aspect, the storage devices can be combined into one.
第3の態様によれば、起動プログラムは書き換えることができない。 According to the third aspect, the boot program cannot be rewritten.
第4の態様によれば、伝送路の種類が異なっていてもデータを伝送することができる。 According to the fourth aspect, data can be transmitted even if the types of transmission paths are different.
第5の態様によれば、起動プログラムの読み出しに比べて、データ転送は高速に行うことができる。 According to the fifth aspect, data transfer can be performed at a higher speed than reading of the boot program.
第6の態様によれば、起動時にも制御信号を出力することができる。 According to the sixth aspect, it is possible to output the control signal even at the time of activation.
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。 An example of an embodiment of the present invention will be described in detail below with reference to the drawings.
<情報処理装置>
まず、情報処理装置について説明する。
図1は本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。情報処理装置10は、中央処理装置(CPU)20、起動プログラム50を記憶した記憶装置40、及び切替部30を備えている。CPU20が「制御部」の一例である。
<Information processing device>
First, the information processing device will be described.
FIG. 1 is a block diagram showing an example configuration of an information processing apparatus according to an embodiment of the present invention. The
切替部30は、CPU20と記憶装置40とを接続するインターフェース(I/F)を切り替える。起動プログラムは、情報処理装置への電源投入時に、オペレーション・システム(OS)等の基本的なソフトウェアを展開する処理を実行するプログラムである。起動とは、OSを起動することである。起動は、ブート(boot)とも称される。
The
記憶装置40は、データの読み出しやデータの書き込みが可能な記憶装置である。以下では、データの読み出しやデータの書き込みを「データ転送」という。記憶装置40は、データの書き込みが禁止されたROM領域を備えている。起動プログラム50は、このROM領域に記憶されている。ROM領域には、起動プログラム50の外に、OSのプログラム等も記憶されている。
The
記憶装置40としては、例えば、組み込み用のマルチメディアカード(eMMC:embedded Multi Media Card)を用いてもよい。eMMCは、NANDフラッシュメモリと制御回路とを備えた記憶装置の1種である。eMMCは、情報処理装置に組み込まれて、内蔵された記憶装置として機能する。eMMCは、ハードディスク装置(HDD)に比べて構造が簡単で、HDDよりも高速にデータの読み書きを行うことができる。また、例えば、組み込み用のSDカードを、記憶装置40として用いてもよい。
As the
CPU20は、複数の端子を備えている。図示した例では、CPU20は、第1端子22、第2端子24、第7端子26、及び第8端子28を備えている。CPU20の第8端子28には、例えば、外部記憶装置42が接続されている。切替部30も、複数の端子を備えている。図示した例では、切替部30は、第3端子32、第4端子34、第5端子38、及び第6端子36を備えている。
The
CPU20の第1端子22と、切替部30の第3端子32とは、第1伝送路52で接続されている。第1伝送路52を介した接続を「第1I/F」という。第1伝送路52は、例えば、情報処理装置の内部で使用されるデバイス同士を接続するシリアルバスである。シリアルバスは、1ビットずつデータを伝送する。複数ビットずつデータを伝送するパラレルバスに比べてデータ転送の速度が遅い。具体的には、第1伝送路52を、シリアル・ペリフェラル・インタフェース(SPI:Serial Peripheral Interface)等としてもよい。
The
CPU20の第2端子24と、切替部30の第4端子34とは、第2伝送路54で接続されている。第2伝送路54を介した接続を「第2I/F」という。切替部30の第5端子38と記憶装置40とは、第3伝送路58で接続されている。CPU20の第7端子26と、切替部30の第6端子36とは、制御信号を送信する信号線56で接続されている。第3伝送路58は、「第1I/F」及び「第2I/F」の両方で共用される。
The
第2伝送路54と第1伝送路52とは、伝送されるデータの形式が異なる。第2伝送路54と第3伝送路58とは、伝送されるデータの形式が共通する。第2伝送路54及び第3伝送路58は、例えば、データ転送に用いられるデータバスである。データバスは、パラレルバスである。パラレルバスは、シリアルバスに比べてデータ転送の速度が速い。具体的には、第2伝送路54及び第3伝送路58の各々を、SDカードインターフェイス等としてもよい。
The
なお、第1伝送路52、第2伝送路54、及び第3伝送路58の各々は、接続状態が無効ではデータを伝送できず、接続状態が有効になった場合にデータを伝送する。
Each of the
切替部30は、上記複数の端子の外に、変換部35及び選択部37を備えている。選択部37は、制御信号に応じて、CPU20と記憶装置40とを「第1I/F」で接続するか、「第2I/F」で接続するかを選択する。記憶装置40から起動プログラム50を読み出す場合(起動時)には、CPU20と記憶装置40との間を「第1I/F」で接続する。また、記憶装置40との間でデータ転送を行う場合(起動後)は、CPU20と記憶装置40との間を「第2I/F」で接続する。なお、起動後は、CPU20と外部記憶装置42との間でデータ転送を行ってもよい。
The switching
変換部35は、第3端子32と選択部37との間に配置される。第1伝送路52により伝送されたデータの形式を、第3伝送路58を伝送可能なデータの形式に変換する。また、変換部35は、第3伝送路58により伝送されたデータの形式を、第1伝送路52を伝送可能なデータの形式に変換する。データ形式の変換としては、例えば、シリアルパラレル変換、プロトコル変換等を行う。
The
(従来の構成との相違点)
ここで、従来の情報処理装置の構成との相違点を説明する。
図2は従来の情報処理装置の構成の一例を示すブロック図である。従来の情報処理装置10Aは、CPU20、起動プログラム50を記憶した第1記憶装置44、及び第2記憶装置46を備えている。第1記憶装置44は、起動プログラム50専用の記憶装置であり、データの書き込みが禁止されている。第2記憶装置46は、データの読み出しやデータの書き込みが可能な記憶装置である。
(Difference from conventional configuration)
Here, differences from the configuration of the conventional information processing apparatus will be described.
FIG. 2 is a block diagram showing an example of the configuration of a conventional information processing apparatus. A conventional
CPU20の第1端子22と、第1記憶装置44とは、第1伝送路52で接続されている。CPU20の第2端子24と、第2記憶装置46とは、第2伝送路54で接続されている。起動時には、第1伝送路52を介して、第1記憶装置44から起動プログラム50を読み出す。起動後には、第2伝送路54を介して、第2記憶装置46との間でデータ転送を行う。
The
起動プログラム50の読み出しには第1伝送路52を用い、データ転送には第2伝送路54を用いる。この点は、本実施の形態と同様であるが、従来は、起動プログラム50専用の第1記憶装置44を、第2記憶装置46とは別に設けていた。したがって、従来の情報処理装置10Aでは、第1記憶装置44に接続するか、第2記憶装置46に接続するかを選択する。即ち、従来は、接続先である記憶装置を切り替えていた。
The
これに対し、本実施の形態では、図1に示すように、記憶装置は1つにまとめられる。起動プログラム50は、データ転送に用いる記憶装置40に記憶されている。そして、CPU20と記憶装置40とを「第1I/F」で接続するか、「第2I/F」で接続するかを選択する。即ち、CPU20と記憶装置40とを接続するI/Fを切り替える。
On the other hand, in this embodiment, as shown in FIG. 1, the storage devices are combined into one. The
(制御信号)
次に、制御信号が出力される仕組みについて説明する。
図3は制御信号を出力する機構の一例を示す模式図である。起動時、即ち、起動プログラムの展開前には、CPU30は各部を制御できない。そこで、図3に示すように、CPU20の第7端子26と、切替部30の第6端子36とを、オープンドレインで接続する。制御信号の値は、ハイレベル(H)またはローレベル(L)である。ハイレベル(H)は、電圧レベルが閾値より高いレベルである。ローレベル(L)は、電圧レベルが閾値以下のレベルである。
(Control signal)
Next, a mechanism for outputting the control signal will be described.
FIG. 3 is a schematic diagram showing an example of a mechanism for outputting control signals. At startup, that is, before the startup program is developed, the
第7端子26は、電界効果トランジスタ(FET:Field effect transistor)を備えている。FETのドレイン端子に接続された信号線56に、一端が接地されたプルアップ抵抗60を接続する。プルアップ抵抗60により、制御信号の初期値が「H」に固定される。プルアップ抵抗60は、例えば、CPU30と同じ基板に設けられる。
The
図4は状態に応じた制御信号の一例を示す図表である。CPUの状態、G信号、及びFET状態に応じた制御信号の値を表す。G信号は、FETのゲート端子に入力される信号である。G信号の値は、HまたはLである。CPUの状態が初期状態、第1I/F選択時など、起動プログラムの展開前は、G信号は「L」であり、FET状態は「OFF」である。従って、プルアップ抵抗60により、制御信号は「H」になる。
FIG. 4 is a table showing an example of control signals according to states. It represents the value of the control signal according to the state of the CPU, the G signal, and the state of the FET. A G signal is a signal that is input to the gate terminal of the FET. The value of the G signal is H or L. When the CPU is in the initial state and the first I/F is selected, the G signal is "L" and the FET state is "OFF" before the startup program is developed. Therefore, the pull-up
CPUの状態が第2I/F選択時など、起動プログラムの展開後は、CPU30は各部を制御可能になる。CPU30がFETを制御してON/OFFを切り替える。G信号が「H」、FET状態が「ON」の場合は、制御信号は「L」になる。G信号が「L」、FET状態が「OFF」の場合は、制御信号は「H」になる。
When the CPU state selects the second I/F, the
<動作>
次に、情報処理装置の動作について説明する。
図5は電源投入以後のデータ転送の一例を示すタイムチャートである。図1も参照して、情報処理装置10の動作について説明する。
<Action>
Next, the operation of the information processing device will be described.
FIG. 5 is a time chart showing an example of data transfer after power-on. Also referring to FIG. 1, the operation of the
まず、電源が投入されると、上記の通り、制御信号「H」が出力される。出力された制御信号「H」は、信号線56及び第6端子36を介して、切替部30の選択部37に入力される。制御信号「H」が入力されると、選択部37は、CPU20と記憶装置40とを「第1I/F」で接続することを選択する。切替部30は、第3端子32と第5端子38とが接続されるように、接続を切り替える。即ち、第1伝送路及び第3伝送路は、接続状態が「有効」になり、第2伝送路は、接続状態が「無効」になる。
First, when the power is turned on, the control signal "H" is output as described above. The output control signal “H” is input to the
CPU20は、記憶装置40に「第1I/F」で接続して、起動プログラム50を読み出す。起動プログラム50は、第3伝送路58により第5端子38まで伝送される。第3伝送路58により伝送された起動プログラム50は、変換部35により、第1伝送路52を伝送可能なデータ形式に変換される。データ形式が変換された起動プログラム50は、第1伝送路52により第3端子32から第1端子22まで伝送される。CPU20は、読み出した起動プログラム50を、RAM(図示せず)上に展開する。
The
起動プログラム50の展開が終わると、CPU30は、制御信号「L」を出力する。出力された制御信号「H」は、信号線56及び第6端子36を介して、切替部30の選択部37に入力される。選択部37は、CPU20と記憶装置40とを「第2I/F」で接続することを選択する。切替部30は、第4端子34と第5端子38とが接続されるように、接続を切り替える。即ち、第2伝送路及び第3伝送路は、接続状態が「有効」になり、第1伝送路は、接続状態が「無効」になる。
When the
CPU20は、記憶装置40に「第2I/F」で接続して、記憶装置40に記憶されたOSプログラムを読み出す。OSプログラムは、第3伝送路58により第5端子38まで伝送される。OSプログラムは、第2伝送路54により第4端子34から第2端子24まで伝送される。CPU20は、読み出したOSプログラムを、RAM(図示せず)上に展開する。これにより、OSが起動する。
The
起動後も、CPU20と記憶装置40とは「第2I/F」で接続される。CPU20は、「第2I/F」を介して、記憶装置40に記憶されたデータを読み込んだり、記憶装置40にデータを書き込んだりする。
Even after startup, the
<変形例>
なお、上記実施の形態で説明した情報処理装置の構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。
<Modification>
The configuration of the information processing apparatus described in the above embodiment is an example, and it goes without saying that the configuration may be changed without departing from the gist of the present invention.
10 情報処理装置
10A 情報処理装置
22 第1端子
24 第2端子
26 第7端子
28 第8端子
30 切替部
32 第3端子
34 第4端子
35 変換部
36 第6端子
37 選択部
38 端子
40 記憶装置
44 第1記憶装置
46 第2記憶装置
50 起動プログラム
52 第1伝送路
54 第2伝送路
56 信号線
58 第3伝送路
60 プルアップ抵抗
10
Claims (4)
起動時に使用される第1端子と、前記第1端子とは種類が異なり起動後に使用される第2端子とを備え、前記起動プログラムの展開後は制御信号を出力する制御部と、
第1伝送路を介して前記制御部の前記第1端子と接続される第3端子と、前記第1伝送路とは種類が異なる第2伝送路を介して前記制御部の前記第2端子と接続される第4端子と、第3伝送路を介して前記記憶装置と接続される第5端子と、制御信号が入力される第6端子とを備えた切替部であって、
起動時には前記第3端子と前記第5端子とが接続され、起動後は前記第4端子と前記第5端子とが接続されるように、前記第6端子から入力された制御信号に応じて切り替えられる切替部と、
を備え
前記第3伝送路は、前記第1伝送路とは種類が異なり且つ前記第2伝送路とは種類が共通し、
前記切替部は、前記第1伝送路により伝送されたデータの形式を、前記第3伝送路を伝送するデータの形式に変換すると共に、前記第3伝送路により伝送されたデータの形式を、前記第1伝送路を伝送するデータの形式に変換する変換部を更に備える、
情報処理装置。 a storage device pre-stored with a startup program that is read out and executed at startup;
a control unit that includes a first terminal that is used at startup and a second terminal that is different in type from the first terminal and is used after startup, and that outputs a control signal after the startup program is developed;
a third terminal connected to the first terminal of the control unit via a first transmission line; and the second terminal of the control unit via a second transmission line different in type from the first transmission line. A switching unit comprising a connected fourth terminal, a fifth terminal connected to the storage device via a third transmission line, and a sixth terminal to which a control signal is input,
Switching is performed according to the control signal input from the sixth terminal so that the third terminal and the fifth terminal are connected at startup, and the fourth terminal and the fifth terminal are connected after startup. a switching unit that is
wherein the third transmission line is of a type different from that of the first transmission line and of a type common to that of the second transmission line;
The switching unit converts the format of the data transmitted through the first transmission line into the format of the data transmitted through the third transmission line, and converts the format of the data transmitted through the third transmission line into the Further comprising a conversion unit that converts the format of the data to be transmitted on the first transmission line,
Information processing equipment.
前記制御部は、起動後は、前記記憶装置に対するデータの書き込み、及び前記記憶装置に記憶されたデータの読み出しの少なくとも一方を行う、
請求項1に記載の情報処理装置。 The storage device is a storage device capable of reading data and writing data,
After starting, the control unit performs at least one of writing data to the storage device and reading data stored in the storage device.
The information processing device according to claim 1 .
請求項2に記載の情報処理装置。 The control unit prohibits writing to the area where the boot program is stored.
The information processing apparatus according to claim 2 .
請求項1から請求項3までのいずれか1項に記載の情報処理装置。 The first transmission line has a slower data transmission speed than each of the second transmission line and the third transmission line,
The information processing apparatus according to any one of claims 1 to 3.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002312085A (en) | 2001-02-07 | 2002-10-25 | Nagano Fujitsu Component Kk | Interface automatic discrimination peripheral device |
US20100235618A1 (en) | 2009-03-11 | 2010-09-16 | Harman Becker Automotive Systems Gmbh | Start-up of computing systems |
JP2011257904A (en) | 2010-06-08 | 2011-12-22 | Hitachi Ltd | Control apparatus and data processing method thereof |
JP2012190132A (en) | 2011-03-09 | 2012-10-04 | Fuji Xerox Co Ltd | Information processing device |
-
2018
- 2018-08-24 JP JP2018157481A patent/JP7206693B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002312085A (en) | 2001-02-07 | 2002-10-25 | Nagano Fujitsu Component Kk | Interface automatic discrimination peripheral device |
US20100235618A1 (en) | 2009-03-11 | 2010-09-16 | Harman Becker Automotive Systems Gmbh | Start-up of computing systems |
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