JP7200466B2 - Cpuソケット毎に追加メモリモジュールスロットを備えた拡張プラットフォーム - Google Patents
Cpuソケット毎に追加メモリモジュールスロットを備えた拡張プラットフォーム Download PDFInfo
- Publication number
- JP7200466B2 JP7200466B2 JP2019510875A JP2019510875A JP7200466B2 JP 7200466 B2 JP7200466 B2 JP 7200466B2 JP 2019510875 A JP2019510875 A JP 2019510875A JP 2019510875 A JP2019510875 A JP 2019510875A JP 7200466 B2 JP7200466 B2 JP 7200466B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory area
- cpu
- area
- hsio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
- G06F1/185—Mounting of expansion boards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
- H01R12/70—Coupling devices
- H01R12/71—Coupling devices for rigid printing circuits or like structures
- H01R12/712—Coupling devices for rigid printing circuits or like structures co-operating with the surface of the printed circuit or with a coupling device exclusively provided on the surface of the printed circuit
- H01R12/716—Coupling device provided on the PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
- H05K1/0295—Programmable, customizable or modifiable circuits adapted for choosing between different types or different locations of mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09409—Multiple rows of pads, lands, terminals or dummy patterns; Multiple rows of mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10159—Memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
- Memory System (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
同様に、PCB10の第2エリア内の第2列の要素は、CPUソケット12bの左に配置されたメモリモジュールスロット14b1-14b4及び側部6及び側部8の間でCPUソケット12bの右に配置されたメモリモジュールスロット14b5-14b8を含む。PCB10の第3エリア内の第3列の要素は、側部6及び側部8の間のメモリモジュールスロット14c1-14c16を含む。第2列の要素は、第1列の要素及び第3列の要素の間に配置される。
マザーボード30は、マザーボード30の端部近傍に配置された外部入出力接続36、38のような他のフィーチャを含んでもよい。そのような入出力接続は、これらに限定されないが、イーサネット(登録商標)接続、USB接続、及びビデオ接続を含む任意の接続を含んでよい。これらに限定されないが、基板管理ハードウェア及びルーティングを含む他の種類のフィーチャは、マザーボード30上にあってもよい。
[例]
Claims (22)
- 第1列の要素、第2列の要素、及び第3列の要素を含むプリント回路基板と、
第1中央処理ユニット(第1CPU)を収容するよう構成された第1CPUソケットと、少なくとも4つのメモリモジュールを収容するよう構成された第1メモリ領域と、少なくとも4つのメモリモジュールを収容するよう構成された第2メモリ領域と、を含み、前記第1CPUソケットは前記第1メモリ領域及び前記第2メモリ領域の間に配置され、前記第1メモリ領域の前記少なくとも4つのメモリモジュール、及び前記第2メモリ領域の前記少なくとも4つのメモリモジュールは、第1グループの高速入出力(HSIO)リンクを介して前記第1CPUに連結される、前記第1列の要素と、
第2CPUを収容するよう構成された第2CPUソケットと、第3メモリ領域及び第4メモリ領域を含み、前記第2CPUソケットは前記第3メモリ領域及び前記第4メモリ領域の間に配置され、前記第3メモリ領域及び前記第4メモリ領域は前記少なくとも4つのメモリモジュールを別個に収容し、前記第3メモリ領域の前記少なくとも4つのメモリモジュール及び前記第4メモリ領域の前記少なくとも4つのメモリモジュールは、第2グループのHSIOリンクを介して前記第2CPUに連結される、前記第2列の要素と、
少なくとも8つのメモリモジュールを収容するよう構成された第5メモリ領域を含み、前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの一部は、前記第1グループのHSIOリンクを介して前記第1CPUに連結され、前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの残部は、前記第2グループのHSIOリンクを介して前記第2CPUに連結される、前記第3列の要素と、
を備え、
前記第2列の要素は、前記第1列の要素及び前記第3列の要素の間に配置される、装置。 - 少なくとも2つのHSIOリンクを別個に含む前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項1に記載の装置。
- 前記第1メモリ領域及び前記第2メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記一部のメモリモジュールを前記第1CPUにおける第1の高速シリアルインターフェースを介して前記第1CPUに連結する前記第1グループのHSIOリンクと、
前記第3メモリ領域及び前記第4メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記残部のメモリモジュールを前記第2CPUにおける第2の高速シリアルインターフェースを介して前記第2CPUに連結する前記第2グループのHSIOリンクと、
を備える請求項1または2に記載の装置。 - 少なくとも1ピンあたり毎秒50ギガビットのデータ転送速度が別個に可能な前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項1から3のいずれか一項に記載の装置。
- 前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域は、デュアルインラインメモリモジュール(DIMM)を含む、請求項1から4のいずれか一項に記載の装置。
- 前記DIMMは揮発性メモリ又は不揮発性メモリを含む、請求項5に記載の装置。
- 前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項6に記載の装置。
- 前記不揮発性メモリは、3次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ(MRAM)、強誘電体メモリ、シリコン-酸化物-窒化物-酸化物-シリコン(SONOS)メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ(FeTRAM)を含む、請求項6に記載の装置。
- プリント回路基板の第1メモリ領域及び第2メモリ領域間に第1中央処理ユニットソケット(第1CPUソケット)を配置する段階であり、前記第1メモリ領域及び前記第2メモリ領域は少なくとも4つのメモリモジュールを別個に受け入れるよう構成される、段階と、
前記プリント回路基板の第3メモリ領域及び第4メモリ領域間に第2CPUソケットを配置する段階であり、前記第3メモリ領域及び前記第4メモリ領域は少なくとも4つのメモリモジュールを別個に受け入れるよう構成される、段階と、
前記プリント回路基板に第5メモリ領域を配置する段階であって、前記第5メモリ領域は少なくとも8つのメモリモジュールを受け入れるよう構成される、段階と、
前記第1CPUソケットを、第1グループの高速入出力(HSIO)リンクを介して前記第1メモリ領域及び前記第2メモリ領域それぞれの前記少なくとも4つのメモリモジュール及び前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの一部に連結する段階と、
前記第2CPUソケットを、第2グループのHSIOリンクを介して前記第3メモリ領域及び第4メモリ領域それぞれの前記少なくとも4つのメモリモジュール及び前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの残部に連結する段階と、
を備える方法であって、
前記第3メモリ領域及び前記第4メモリ領域は、前記第1メモリ領域及び前記第2メモリ領域と、前記第5メモリ領域との間に配置される、方法。 - 前記第1グループ及び前記第2グループのHSIOリンクは、少なくとも2つのHSIOリンクを別個に含む、請求項9に記載の方法。
- 前記第1メモリ領域及び第2メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記一部のメモリモジュールへの前記第1グループのHSIOリンクを、第1CPUにおける第1の高速シリアルインターフェースを介して前記第1CPUに連結する段階と、
前記第3メモリ領域及び第4メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記残部のメモリモジュールへの前記第2グループのHSIOリンクを、第2CPUにおける第2の高速シリアルインターフェースを介して前記第2CPUに連結する段階と、
を備える、請求項10に記載の方法。 - 前記第1グループ及び前記第2グループのHSIOリンクは、少なくとも1ピンあたり毎秒50ギガビットのデータ転送速度が別個に可能である、請求項10又は11に記載の方法。
- 前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域は、デュアルインラインメモリモジュール(DIMM)を受け入れる、請求項9から12のいずれか一項に記載の方法。
- 前記DIMMは、揮発性メモリ又は不揮発性メモリを含む、請求項13に記載の方法。
- プリント回路基板(PCB)と、
第1グループの高速入出力(HSIO)リンクを介して第1メモリ領域及び第2メモリ領域の各々の少なくとも4つのデュアルインラインメモリモジュール(DIMM)と連結する第1の中央処理ユニット(第1CPU)を含み、前記第1CPUは前記第1メモリ領域及び前記第2メモリ領域の間に配置される、前記プリント回路基板上の第1列の要素と、
それぞれ少なくとも4つのDIMMを有する第3メモリ領域及び第4メモリ領域を含み、第2CPUが前記第3メモリ領域及び前記第4メモリ領域の前記DIMMの間に配置され、前記第3メモリ領域及び前記第4メモリ領域の各々の前記少なくとも4つのDIMMが第2グループのHSIOリンクを介して前記第2CPUと連結された、前記プリント回路基板上の第2列の要素と、
少なくとも8つのDIMMの第5メモリ領域を含み、前記第5メモリ領域の前記少なくとも8つのDIMMのうちの一部が前記第1グループのHSIOリンクを介して前記第1CPUと連結され、前記第5メモリ領域の前記少なくとも8つのDIMMのうちの残部が前記第2グループのHSIOリンクを介して前記第2CPUに連結される、前記プリント回路基板上の第3列の要素と、
を備えるシステムであって、
前記第2列の要素は、前記第1列の要素及び前記第3列の要素の間に配置される、システム。 - 少なくとも2つのHSIOリンクを別個に含む前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項15に記載のシステム。
- 前記第1グループのHSIOリンクは、前記第1メモリ領域及び前記第2メモリ領域のそれぞれのメモリモジュール並びに前記第5メモリ領域の前記一部のメモリモジュールを、前記第1CPUにおける第1の高速シリアルインターフェースを介して前記第1CPUに連結し、
前記第2グループのHSIOリンクは、前記第3メモリ領域及び前記第4メモリ領域のそれぞれのメモリモジュール並びに前記第5メモリ領域の前記残部のメモリモジュールを、前記第2CPUにおける第2の高速シリアルインターフェースを介して前記第2CPUに連結する、
請求項15又は16に記載のシステム。 - 少なくとも1ピンあたり毎秒50ギガビットのデータ転送速度が別個に可能な前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項15から17のいずれか一項に記載のシステム。
- ダイナミックランダムアクセスメモリを含む揮発性メモリを含む前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域のDIMMを備える、請求項15から18のいずれか一項に記載のシステム。
- 揮発性メモリ及び不揮発性メモリを含む前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域のDIMMを備える、請求項15から19のいずれか一項に記載のシステム。
- 前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項20に記載のシステム。
- 前記不揮発性メモリは、3次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ(MRAM)、強誘電体メモリ、シリコン-酸化物-窒化物-酸化物-シリコン(SONOS)メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ(FeTRAM)を含む、請求項20に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/283,167 | 2016-09-30 | ||
US15/283,167 US9818457B1 (en) | 2016-09-30 | 2016-09-30 | Extended platform with additional memory module slots per CPU socket |
PCT/US2017/054186 WO2018064421A1 (en) | 2016-09-30 | 2017-09-28 | Extended platform with additional memory module slots per cpu socket |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019537186A JP2019537186A (ja) | 2019-12-19 |
JP2019537186A5 JP2019537186A5 (ja) | 2020-11-12 |
JP7200466B2 true JP7200466B2 (ja) | 2023-01-10 |
Family
ID=60255753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019510875A Active JP7200466B2 (ja) | 2016-09-30 | 2017-09-28 | Cpuソケット毎に追加メモリモジュールスロットを備えた拡張プラットフォーム |
Country Status (7)
Country | Link |
---|---|
US (2) | US9818457B1 (ja) |
JP (1) | JP7200466B2 (ja) |
KR (1) | KR20190050772A (ja) |
CN (1) | CN109643562B (ja) |
BR (1) | BR112019003959A2 (ja) |
DE (1) | DE112017004965T5 (ja) |
WO (1) | WO2018064421A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10216657B2 (en) | 2016-09-30 | 2019-02-26 | Intel Corporation | Extended platform with additional memory module slots per CPU socket and configured for increased performance |
US9818457B1 (en) | 2016-09-30 | 2017-11-14 | Intel Corporation | Extended platform with additional memory module slots per CPU socket |
US10849223B2 (en) * | 2019-03-06 | 2020-11-24 | Cisco Technology, Inc. | Multi-socket server assembly |
US11004476B2 (en) * | 2019-04-30 | 2021-05-11 | Cisco Technology, Inc. | Multi-column interleaved DIMM placement and routing topology |
TWI763103B (zh) * | 2020-10-28 | 2022-05-01 | 宜鼎國際股份有限公司 | 記憶體插槽的扣環裝置 |
TWI793757B (zh) * | 2021-09-09 | 2023-02-21 | 緯創資通股份有限公司 | 浸沒式冷卻系統及冷卻裝置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070019390A1 (en) | 2005-07-22 | 2007-01-25 | Peterson Eric C | Flexible cell configuration for multi-processor systems |
JP2013534003A (ja) | 2010-06-16 | 2013-08-29 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | コンピュータラック |
WO2015080717A1 (en) | 2013-11-27 | 2015-06-04 | Intel Corporation | Method and apparatus for server platform architectures that enable serviceable nonvolatile memory modules |
US20180095909A1 (en) | 2016-09-30 | 2018-04-05 | Intel Corporation | Extended platform with additional memory module slots per cpu socket and configured for increased performance |
Family Cites Families (58)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4656605A (en) | 1983-09-02 | 1987-04-07 | Wang Laboratories, Inc. | Single in-line memory module |
US5513135A (en) | 1994-12-02 | 1996-04-30 | International Business Machines Corporation | Synchronous memory packaged in single/dual in-line memory module and method of fabrication |
US7024518B2 (en) | 1998-02-13 | 2006-04-04 | Intel Corporation | Dual-port buffer-to-memory interface |
US6643752B1 (en) | 1999-12-09 | 2003-11-04 | Rambus Inc. | Transceiver with latency alignment circuitry |
US6721195B2 (en) * | 2001-07-12 | 2004-04-13 | Micron Technology, Inc. | Reversed memory module socket and motherboard incorporating same |
US6717823B2 (en) | 2001-07-23 | 2004-04-06 | Intel Corporation | Systems having modules with buffer chips |
US20040083196A1 (en) * | 2002-10-29 | 2004-04-29 | Jason Reasor | Hardware property management system and method |
US7130229B2 (en) | 2002-11-08 | 2006-10-31 | Intel Corporation | Interleaved mirrored memory systems |
US6793408B2 (en) | 2002-12-31 | 2004-09-21 | Intel Corporation | Module interface with optical and electrical interconnects |
US7127629B2 (en) | 2003-06-03 | 2006-10-24 | Intel Corporation | Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal |
US7194581B2 (en) | 2003-06-03 | 2007-03-20 | Intel Corporation | Memory channel with hot add/remove |
US7200787B2 (en) | 2003-06-03 | 2007-04-03 | Intel Corporation | Memory channel utilizing permuting status patterns |
US7165153B2 (en) | 2003-06-04 | 2007-01-16 | Intel Corporation | Memory channel with unidirectional links |
US7340537B2 (en) | 2003-06-04 | 2008-03-04 | Intel Corporation | Memory channel with redundant presence detect |
US8171331B2 (en) | 2003-06-04 | 2012-05-01 | Intel Corporation | Memory channel having deskew separate from redrive |
US7386768B2 (en) | 2003-06-05 | 2008-06-10 | Intel Corporation | Memory channel with bit lane fail-over |
US7539909B2 (en) | 2003-09-30 | 2009-05-26 | Intel Corporation | Distributed memory initialization and test methods and apparatus |
US7243205B2 (en) | 2003-11-13 | 2007-07-10 | Intel Corporation | Buffered memory module with implicit to explicit memory command expansion |
US7447953B2 (en) | 2003-11-14 | 2008-11-04 | Intel Corporation | Lane testing with variable mapping |
US7219294B2 (en) | 2003-11-14 | 2007-05-15 | Intel Corporation | Early CRC delivery for partial frame |
US7143207B2 (en) | 2003-11-14 | 2006-11-28 | Intel Corporation | Data accumulation between data path having redrive circuit and memory device |
US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
US20050195629A1 (en) | 2004-03-02 | 2005-09-08 | Leddige Michael W. | Interchangeable connection arrays for double-sided memory module placement |
US20050268061A1 (en) | 2004-05-31 | 2005-12-01 | Vogt Pete D | Memory channel with frame misalignment |
US7212423B2 (en) | 2004-05-31 | 2007-05-01 | Intel Corporation | Memory agent core clock aligned to lane |
US7383399B2 (en) | 2004-06-30 | 2008-06-03 | Intel Corporation | Method and apparatus for memory compression |
US20060004953A1 (en) | 2004-06-30 | 2006-01-05 | Vogt Pete D | Method and apparatus for increased memory bandwidth |
US7369634B2 (en) | 2004-09-07 | 2008-05-06 | Intel Corporation | Training pattern for a biased clock recovery tracking loop |
US7542322B2 (en) | 2004-09-30 | 2009-06-02 | Intel Corporation | Buffered continuous multi-drop clock ring |
US7464241B2 (en) | 2004-11-22 | 2008-12-09 | Intel Corporation | Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding |
US7266639B2 (en) * | 2004-12-10 | 2007-09-04 | Infineon Technologies Ag | Memory rank decoder for a multi-rank Dual Inline Memory Module (DIMM) |
US7183638B2 (en) | 2004-12-30 | 2007-02-27 | Intel Corporation | Embedded heat spreader |
US7366931B2 (en) | 2004-12-30 | 2008-04-29 | Intel Corporation | Memory modules that receive clock information and are placed in a low power state |
US7417883B2 (en) | 2004-12-30 | 2008-08-26 | Intel Corporation | I/O data interconnect reuse as repeater |
FR2882857B1 (fr) * | 2005-03-04 | 2007-04-13 | Bull Sa Sa | Dispositif de connexion permettant de connecter une carte principale a une carte memoire du type a deux series de modules memoire |
US7827462B2 (en) | 2005-03-31 | 2010-11-02 | Intel Corporation | Combined command and data code |
US20060288132A1 (en) | 2005-05-31 | 2006-12-21 | Mccall James A | Memory single-to-multi load repeater architecture |
US7702874B2 (en) | 2005-06-22 | 2010-04-20 | Intel Corporation | Memory device identification |
US7650558B2 (en) | 2005-08-16 | 2010-01-19 | Intel Corporation | Systems, methods, and apparatuses for using the same memory type for both error check and non-error check memory systems |
US7516349B2 (en) | 2005-12-29 | 2009-04-07 | Intel Corporation | Synchronized memory channels with unidirectional links |
US7856545B2 (en) * | 2006-07-28 | 2010-12-21 | Drc Computer Corporation | FPGA co-processor for accelerated computation |
US20080055868A1 (en) * | 2006-08-29 | 2008-03-06 | Peterson Eric C | Cabled module, multi-processor system architecture |
US8943245B2 (en) | 2006-09-28 | 2015-01-27 | Virident Systems, Inc. | Non-volatile type memory modules for main memory |
US7890811B2 (en) | 2007-06-29 | 2011-02-15 | Intel Corporation | Method and apparatus for improved memory reliability, availability and serviceability |
US9015399B2 (en) * | 2007-08-20 | 2015-04-21 | Convey Computer | Multiple data channel memory module architecture |
US8782452B2 (en) * | 2009-07-27 | 2014-07-15 | Hewlett-Packard Development Company, L.P. | Method and system for power-efficient and non-signal-degrading voltage regulation in memory subsystems |
US8339778B2 (en) * | 2009-12-21 | 2012-12-25 | International Business Machines Corporation | Rotating hard drive installation in a computer chassis |
US8914568B2 (en) | 2009-12-23 | 2014-12-16 | Intel Corporation | Hybrid memory architectures |
US8612809B2 (en) * | 2009-12-31 | 2013-12-17 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
US8972620B2 (en) * | 2010-07-02 | 2015-03-03 | Dell Products L.P. | Methods and systems to simplify population of modular components in an information handling system |
CN104025066B (zh) | 2011-12-29 | 2018-07-24 | 英特尔公司 | 用于能量高效计算的异构存储器晶片堆叠 |
US8946900B2 (en) * | 2012-10-31 | 2015-02-03 | Intel Corporation | X-line routing for dense multi-chip-package interconnects |
WO2014203383A1 (ja) * | 2013-06-20 | 2014-12-24 | 株式会社日立製作所 | 異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置 |
US9261925B1 (en) * | 2013-09-25 | 2016-02-16 | Emc Corporation | Optimized server design using dense DIMM spacing, wide heatsink, improved routing channels, and improved air delivery to rear devices |
US9286216B2 (en) * | 2014-01-16 | 2016-03-15 | Carnegie Mellon University | 3DIC memory chips including computational logic-in-memory for performing accelerated data processing |
US20150234726A1 (en) * | 2014-02-19 | 2015-08-20 | Brian P. Moran | Apparatus, system and method to provide platform support for multiple memory technologies |
US20160378151A1 (en) | 2015-06-26 | 2016-12-29 | Intel Corporation | Rack scale architecture (rsa) and shared memory controller (smc) techniques of fast zeroing |
US9818457B1 (en) | 2016-09-30 | 2017-11-14 | Intel Corporation | Extended platform with additional memory module slots per CPU socket |
-
2016
- 2016-09-30 US US15/283,167 patent/US9818457B1/en not_active Expired - Fee Related
-
2017
- 2017-09-28 BR BR112019003959-7A patent/BR112019003959A2/pt not_active IP Right Cessation
- 2017-09-28 CN CN201780053620.3A patent/CN109643562B/zh active Active
- 2017-09-28 WO PCT/US2017/054186 patent/WO2018064421A1/en active Application Filing
- 2017-09-28 DE DE112017004965.2T patent/DE112017004965T5/de active Pending
- 2017-09-28 JP JP2019510875A patent/JP7200466B2/ja active Active
- 2017-09-28 KR KR1020197005764A patent/KR20190050772A/ko not_active Application Discontinuation
- 2017-11-09 US US15/808,390 patent/US10242717B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070019390A1 (en) | 2005-07-22 | 2007-01-25 | Peterson Eric C | Flexible cell configuration for multi-processor systems |
JP2013534003A (ja) | 2010-06-16 | 2013-08-29 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | コンピュータラック |
WO2015080717A1 (en) | 2013-11-27 | 2015-06-04 | Intel Corporation | Method and apparatus for server platform architectures that enable serviceable nonvolatile memory modules |
US20180095909A1 (en) | 2016-09-30 | 2018-04-05 | Intel Corporation | Extended platform with additional memory module slots per cpu socket and configured for increased performance |
Also Published As
Publication number | Publication date |
---|---|
CN109643562B (zh) | 2023-08-15 |
US9818457B1 (en) | 2017-11-14 |
CN109643562A (zh) | 2019-04-16 |
DE112017004965T5 (de) | 2019-06-13 |
KR20190050772A (ko) | 2019-05-13 |
US10242717B2 (en) | 2019-03-26 |
JP2019537186A (ja) | 2019-12-19 |
BR112019003959A2 (pt) | 2019-05-21 |
WO2018064421A1 (en) | 2018-04-05 |
US20180130505A1 (en) | 2018-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7200466B2 (ja) | Cpuソケット毎に追加メモリモジュールスロットを備えた拡張プラットフォーム | |
US20210271593A1 (en) | Memory module with distributed data buffers | |
US8760936B1 (en) | Multi-rank partial width memory modules | |
US10599592B2 (en) | Extended platform with additional memory module slots per CPU socket and configured for increased performance | |
US10109324B2 (en) | Extended capacity memory module with dynamic data buffers | |
JP2007525769A (ja) | 両面dimm配置用の交換可能接続アレイ | |
US20160315614A1 (en) | Memory modules | |
JP2006269054A (ja) | メモリモジュール及び方法 | |
CN113886313B (zh) | 存储器子***寄存器时钟驱动器时钟t型配线 | |
US9804978B2 (en) | Memory system facilitating high bandwidth and high capacity memory | |
JP2007183941A (ja) | メモリモジュールの構成を変更可能なメモリシステム | |
KR20150031963A (ko) | 메모리 모듈 및 그것의 제조 방법 | |
US20180189214A1 (en) | Crosstalk cancellation transmission bridge | |
US20080112142A1 (en) | Memory module comprising memory devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200918 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200918 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211026 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220524 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220819 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221202 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7200466 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |