JP7200466B2 - Ｃｐｕソケット毎に追加メモリモジュールスロットを備えた拡張プラットフォーム - Google Patents

Description

実施形態は、概して、プリント回路基板及びそこに配置された要素を含む電子デバイスにおけるコンピュータプラットフォーム構成に関する。

メモリ帯域幅の最適化は、アドバンストコンピュータプラットフォームの開発においてますます重要になっている。コンピュータプラットフォームの１つのタイプは、上部板及び下部板を含む、サーバプラットフォーム内の積層マザーボードを有する積層基板構成を含む。マザーボードは、それぞれ、デュアルインラインメモリモジュール（ＤＩＭＭ）のようなメモリを収容するための複数のメモリモジュールスロット（ソケットとしても知られている）のグループの間に配置されるＣＰＵとともに、ＣＰＵソケット内にそれぞれ配置された２つの中央処理ユニット（ＣＰＵ）を含んでよい。複数のメモリモジュールスロットの各グループは、最大４つのＤＩＭＭを含んでよく、それにより、各ＣＰＵは、最大８つのＤＩＭＭに連結されてよい。マザーボード上の他のフィーチャは、ファン及び入出力接続のような従来のフィーチャを含んでよい。また、コンピュータプラットフォームは、積層マザーボードの端部に隣接するハードドライブベイ内に配置されたハードドライブのグループを含んでよい。

当技術分野において、メモリ帯域幅を増大してコンピュータ性能を改善する必要がある。

実施形態は、添付の図面を参照しながら例として記載され、図面において、同様の参照番号は同様の要素を参照してよい。

特定の実施形態に係るプリント回路基板を含むコンピュータプラットフォーム構成を示す。

特定の実施形態に係るＣＰＵ及びメモリモジュールアーキテクチャを示す。

特定の実施形態に係るＣＰＵ及びそこに配置されＤＩＭＭを含む要素を有するマザーボードを示す。

特定の実施形態に係る２セットの積層マザーボードを含むシステム構成を示す。

特定の実施形態に係る工程のフローチャートを示す。

特定の実施形態に係るシステム構成を示す。

特定の実施形態に係る工程のフローチャートを示す。

上記の背景において検討した積層マザーボードのコンピュータプラットフォーム構成は、基板の端部に隣接するハードドライブベイを含む。ベイ内に配置されるハードドライブは、２つの積層基板（そこに配置されたＣＰＵ及びＤＩＭＭを有する）のそれとほぼ同一の高さに作られてよい。特定の実施形態は、初期の従来のシステムにおいてドライブベイであったであろうものに及び得るマザーボードのようなプリント回路基板（ＰＣＢ）を利用する。マザーボードを拡張することにより、ＤＩＭＭスロットのような追加メモリモジュールスロットは、マザーボード上に配置されて追加のメモリ帯域幅を提供するために使用されてよい。

「実施形態」、「特定の実施形態」、「実施形態」などの明細書内での参照は、記載の実施形態が、特定のフィーチャ、構造、又は特性を含んでよいが、すべての実施形態が必ずしも特定のフィーチャ、構造、又は特性を含まなくてよいことを示す。さらに、そのような表現は、必ずしも、同一の実施形態を参照するわけではない。特定の実施形態は、プラットフォーム構成に関する。実施形態は、デバイス及び方法の両方を含む。

特定の実施形態は、例えば、ＤＩＭＭのようなメモリ構成要素を受け入れるための多くの数のメモリモジュールスロットを含むよう構成されるプリント回路基板を含むコンピュータプラットフォームに関する。多くの数のＤＩＭＭの使用は、より大きなメモリ帯域幅及び増大した性能をもたらすことができる。特定の実施形態は、従来のシステムにおいてハードドライブベイを画定するコンピュータプラットフォーム内の位置まで延びる基板の使用を含む。そして、そのような基板は、例えば、ＤＩＭＭのようなメモリ構成要素を受け入れるための複数の追加メモリモジュールスロットを含む。追加のメモリスロットは、基板上の各ＣＰＵに、より多くのＤＩＭＭを利用し、メモリ帯域幅及び性能を改善することを可能とする。

特定の実施形態は、２グループのメモリモジュールスロット間に配置されたＣＰＵソケットを備える第１列を含む３列の要素を含むマザーボードのようなＰＣＢの使用を含む。また、マザーボードは、２グループのメモリモジュールスロットの間に配置されたＣＰＵソケットを備える第２列の要素を含む。また、マザーボードは、より大きなグループのメモリモジュールスロットを含む第３列の要素を含む。第３列の要素は、ＣＰＵを含まなくてよく、第１列のＣＰＵソケットと互いに伝達するよう構成されるいくつかのメモリモジュールスロット及び第２列のＣＰＵソケットと互いに伝達するよう構成される他のメモリモジュールスロットを含んでよい。ＣＰＵは、ＣＰＵソケットに挿入されてよく、ＤＩＭＭのようなメモリモジュールは、メモリモジュールスロットに挿入されてよい。

特定の実施形態は、様々のＤＩＭＭを含むメモリモジュールを利用してよい。特定の実施形態では、高速入出力（ＨＳＩＯ）リンク（すなわち、相互接続、バスなど）が、メモリモジュールからＣＰＵにデータを転送するために使用される。

特定の実施形態は装置構成に関連し、特定の実施形態は処理工程に関連する。

図面に対する下記を参照すると、同様の構造には、同様の参照符号の名称が提供されてよい。様々な実施形態の構造を最も明確に示すために、本明細書に含まれる図面は特定の構造の図表示を含む。従って、図示された実施形態のクレームされた構造をさらに含むと同時に、製造された構造の実際の外観は異なって表れてよい。さらに、図面は、例示された実施形態を理解するのに必要な構造のみ示してよい。当技術分野において既知の追加の構造は、図面の明確さを維持するために含まれていなくてよい。

図１は、コンピュータアセンブリ内で使用するためのプリント回路基板（ＰＣＢ）１０の実施形態を示す。ＰＣＢ１０は、端部２及び端部４の間の長さを画定し、側部６及び側部８の間の幅を画定する。図１内のＰＣＢ１０は、幅より大きな長さを有する。ＰＣＢ１０は、そこにＣＰＵを受け入れるよう構成される第１及び第２の中央処理ユニット（ＣＰＵ）ソケット１２ａ、１２ｂを含む。また、ＰＣＢ１０は、複数のメモリモジュールスロット１４ａ_１－１４ａ_８、１４ｂ_１－１４ｂ_８、及び１４ｃ_１－１４ｃ_１６を含む。特定の実施形態では、ＣＰＵソケット１２ａ、１２ｂのそれぞれは、１６のメモリモジュールスロットと互いに伝達してよい。図１に示されるＰＣＢ１０の構成は、ＣＰＵソケット１２ａの左に配置されるメモリモジュールスロット１４ａ_１－１４ａ_４及び側部６及び側部８の間でＣＰＵソケット１２ａの右に配置されるメモリモジュールスロット１４ａ_５－１４ａ_８を含むＰＣＢ１０の第１エリア内に第１列の要素を含む。
同様に、ＰＣＢ１０の第２エリア内の第２列の要素は、ＣＰＵソケット１２ｂの左に配置されたメモリモジュールスロット１４ｂ_１－１４ｂ_４及び側部６及び側部８の間でＣＰＵソケット１２ｂの右に配置されたメモリモジュールスロット１４ｂ_５－１４ｂ_８を含む。ＰＣＢ１０の第３エリア内の第３列の要素は、側部６及び側部８の間のメモリモジュールスロット１４ｃ_１－１４ｃ_１６を含む。第２列の要素は、第１列の要素及び第３列の要素の間に配置される。

ＣＰＵソケット１２ａは、第１列の要素内に配置されたメモリモジュールスロット１４ａ_１－１４ａ_８のような８つのメモリモジュールスロット及び（メモリモジュールスロット１４ｃ_１－１４ｃ_８のような）第３列の要素からのメモリモジュールスロットのうちの８つと、電気的に連結されてよい。同様に、ＣＰＵソケット１２ｂは、第１列の要素内に配置されたメモリモジュールスロットのうちの８つ１４ｂ_１－１４ｂ_８及び（メモリモジュールスロット１４ｃ_９－１４ｃ_１６のような）第３列の要素からの８つのメモリモジュールスロットと、電気的に連結されてよい。

また、ＰＣＢ１０は、外部入出力接続のような他のフィーチャがなされてよいＰＣＢ１０の端部近傍の箇所１６、１８を含んでよい。そのような入出力接続は、これらに限定されないが、イーサネット（登録商標）接続、ＵＳＢ接続、及びビデオ接続を含む任意の接続を含んでよい。これらに限定されないが、基板管理ハードウェア及びルーティングを含む他の種類のフィーチャは、ＰＣＢ１０上にあってもよい。

図２は、特定の実施形態に係る図１のＰＣＢ１０と同様のＰＣＢ２０上の第１及び第２ＣＰＵ並びにメモリモジュール（例えば、ＤＩＭＭ）のインタラクションを示すブロックダイヤグラムを示す。図２に示される実施形態に見られるように、ＰＣＢは、第１ＣＰＵ２２ａ及び複数のＤＩＭＭ２４ａ_１－２４ａ_８を含む第１列、第２ＣＰＵ２２ｂ及び複数のＤＩＭＭ２４ｂ_１－２４ｂ_８を含む第２列の要素、及び複数のＤＩＭＭ２４ｃ_１－２４ｃ_１６を含む第３列の要素を有する３列の要素を含んでよい。

ＤＩＭＭ２４ａ_１－２４ａ_１６は、リンク２８ａを介してメモリコントローラ２６ａに連結され、ＤＩＭＭ２４ｂ_１－２４ｂ_１６は、リンク２８ｂを介してメモリコントローラ２６ｂに連結される。リンク２８ａ、２８ｂは、それを介してデータが配信されることができる１又は複数のチャネルを含んでよい。特定の実施形態では、メモリコントローラ２６ａ、２６ｂは、ＣＰＵ２２ａ、２２ｂと一体化されてよい。特定の実施形態におけるリンク２８ａ、２８ｂは、データがメモリコントローラ２６ａ、２６ｂに達する前に、データをＤＩＭＭから別のＤＩＭＭに送信してよい。デイジーチェーン構成が、特定の実施形態において使用されてよい。また、特定の実施形態は、ＤＩＭＭからデータが、メモリコントローラ２６ａ、２６ｂに送信されるときに、任意の他のＤＩＭＭを介して通過しないような態様でリンク２８ａ、２８ｂを利用してよい。ＤＩＭＭ及びＣＰＵの間の電気的接続は、図２に示されるそれと異なってよく、（複数の）メモリモジュール及び（複数の）ＣＰＵの間でそれぞれデータを搬送することができる複数のレーンを含んでよいことが理解されるべきである。さらに、ＤＩＭＭ及びＣＰＵの間の接続は、ＰＣＢ２０を介する３次元経路内の様々なレイヤを介してルーティングされてよく、これらに限定されないが、ピン接続及び／又はボールグリッドアレイ接続を含む複数の接続を介してＣＰＵに連結されてよい。

上記のとおり、特定の実施形態では、メモリモジュール及びＣＰＵの間のリンクは、１ピンあたり毎秒数ギガビットの転送速度が可能なＨＳＩＯリンクを介して可能であってよい。現在、ＨＳＩＯリンクは、１ピンあたり毎秒少なくとも５ギガビットの転送速度が可能である。特定の実施形態では、毎秒少なくとも１０ギガビットの１ピンあたりの転送速度が使用される。特定の実施形態は、毎秒約１０から約５０ギガビットの１ピンあたりの転送速度を利用してよい。ＨＳＩＯリンクは、特定の実施形態においてＣＰＵ２４、２６のそれぞれに配置されてよいＨＳＩＯインターフェース２９ａ、２９ｂを介してＣＰＵに通信可能に連結されてよい。ＨＳＩＯインターフェース２９ａ、２９ｂは、メモリコントローラ２６ａ、２６ｂの一部又はそれとは別個であってよい。ＨＳＩＯインターフェース技術の例は、これらに限定されないが、ＰＣＩ－Ｅｘｐｒｅｓｓインターフェース、フルバッファＤＩＭＭインターフェース、スケーラブルメモリインターフェース（ＳＭＩ）、及びインテルのＱｕｉｃｋＰａｔｈ技術及びインテルのＵｌｔｒａＰａｔｈ技術のようなポイントツーポイントインターフェースを含む。特定の実施形態では、ＨＳＩＯリンクは、それぞれがメモリモジュール及びＣＰＵの間でデータを搬送することができる複数のレーンを含む高速シリアルインターフェースであってよい。ＨＳＩＯリンクは、送信機及び受信機のクロックは同期していないシリアル通信を使用してよい。例えば、クロックは、適切なエンコードを仮定してデータストリームから導出されることができる。ＨＳＩＯは、逆の極性を有する信号＋及び信号－が送信される差動シグナリングを使用してよい。これは、信号内の差（差分）のみが受信機でセンシングされる場合に、コモンモードノイズを除去するのに役立つ。ＨＳＩＯリンクは、送信機及び受信機のいずれか又は両方で、多段増幅器、及び複数の等化を使用してよい。

特定の実施形態では、同じタイプの入出力リンクが、すべてのメモリモジュールをＣＰＵに連結するために使用されてよい。同様に、特定の実施形態では、同じタイプのメモリモジュールが、メモリモジュールスロット内に配置されてよい。また、実施形態は、メモリモジュールスロット内に異なるタイプの入出力リンク及び／又は異なるタイプのメモリモジュールを含んでもよい。入出力リンク及び／又はメモリモジュールのそのようなミキシングは、同じタイプの入出力リンク及びメモリモジュールがすべてのメモリモジュールに対して使用される場合にはない特定の設計上の複雑さをもたらし得る。

実施形態は、これらに限定されないが、（ピンサイズが異なり、様々な技術を使用する）様々なＤＩＭＭを含み、これらに限定されないが、ＪＥＤＥＣ ＤＤＲ４のようなＤＲＡＭ（ダイナミックランダムアクセスメモリ）技術のような揮発性メモリ及びバイトアドレス可能な３次元クロスポイントメモリのような不揮発性メモリを含む、様々なメモリタイプを利用してよい。

揮発性メモリは、媒体により格納されるデータの状態を維持するために電力を必要とする。揮発性メモリの例は、これらに限定されないが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及びスタティックランダムアクセスメモリ（ＳＲＡＭ）のような様々なタイプのランダムアクセスメモリ（ＲＡＭ）を含んでよい。ＤＩＭＭのようなメモリモジュールにおいて使用されてよいＤＲＡＭのタイプは、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）である。特定の実施形態では、少なくともいくつかメモリモジュールのＤＲＡＭは、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭに対するＪＥＳＤ７９Ｆ、ＤＤＲ２ ＳＤＲＡＭに対するＪＥＳＤ７９－２Ｆ、ＤＤＲ３ ＳＤＲＡＭに対するＪＥＳＤ７９－３Ｆ、又はＤＤＲ４ ＳＤＲＡＭに対するＪＥＳＤ７９－４Ａ（これらの規格はwww.jedec.orgにおいて利用可能である）のようなＪＥＤＥＣによって公布された規格に準拠してよい。

不揮発性メモリは、媒体によって格納されるデータの状態を維持するために電力を必要としない。不揮発性メモリの例は、これらに限定されないが、（２次元又は３次元ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリのような）ソリッドステートメモリ、３次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、カルコゲニド相変化材料（例えば、カルコゲニドガラス）を使用するストレージデバイス、バイトアドレス可能な不揮発性メモリデバイス、強誘電体メモリ、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）メモリ、ポリマーメモリ（例えば、強誘電体ポリマーメモリ）、強誘電体トランジスタランダムアクセスメモリ（Ｆｅ－ＴＲＡＭ）オボニックメモリ、ナノワイヤメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、他の様々なタイプの不揮発性ランダムアクセスメモリ（ＲＡＭ）、及び磁気ストレージメモリのうちの１又は複数を含んでよい。上に列挙された特定のメモリタイプは、列挙された他のメモリタイプと一致してよい。

特定の実施形態では、３次元クロスポイントメモリは、メモリセルがワードライン及びビットラインの交点に位置し、個別にアドレス可能なトランジスタレス積載可能クロスポイントアーキテクチャを備えてよい。アーキテクチャは、複数のレイヤ内に積載されたメモリセルを有する３次元構造を形成してよい。ビットストレージは、バルク抵抗の変化に基づいてよい。

特定の実施形態では、不揮発性メモリを有する１又は複数のメモリモジュールは、ＪＥＳＤ２１８、ＪＥＳＤ２１９、ＪＥＳＤ２２０－１、ＪＥＳＤ２２３Ｂ、ＪＥＳＤ２２３－１、又は他の適切な規格（本明細書で引用されるＪＥＤＥＣ規格は、www.jedec.orgにおいて利用可能である）のような電子デバイス技術合同協議会（ＪＥＤＥＣ）によって公布された１又は複数の規格に準拠してよい。

特定の実施形態は、ＣＰＵソケット毎に１６個のＤＩＭＭを利用してよい。特定の実施形態は、すべて同一のメモリタイプのＤＩＭＭ（例えば、これらに限定されないが、ＤＤＲ４を含むすべての揮発性メモリ、又はこれらに限定されないが、３次元クロスポイントメモリを含むすべての不揮発性メモリ）を含んでよく、又は異なる種類を含んでよい。特定の実施形態では、ＣＰＵからより離れて位置するＤＩＭＭは、ＤＩＭＭ及びＣＰＵの間の距離のため、上で検討したようにＨＳＩＯを使用してよい。例えば、一実施形態では、図２のＤＩＭＭは、ＤＤＲ４メモリであるＤＩＭＭ２４ａ_１－２４ａ_８及び２４ｂ_１－２４ｂ_８並びに３次元クロスポイントメモリであるＤＩＭＭ２４ｃ_１－２４ｃ_１６を用いて構成されてよい。他の実施形態では、すべてのＤＩＭＭが、３次元クロスポイントメモリであってよい。他の実施形態では、すべてのＤＩＭＭが、ＤＤＲ４のようなＤＲＡＭであってよい。ＤＩＭＭタイプの他の組み合わせも可能である。

従来のＤＲＡＭ及びＤＤＲ４メモリ技術とは異なり、不揮発性メモリ技術（例えば、３次元クロスポイントメモリ）から形成されたＤＩＭＭは、ストレージ及びメモリの両方として作動するよう構成されてよい。その結果、従来のハードドライブ技術等（例えば、ソリッドステートドライブ（ＳＳＤ））は、ハードドライブのようなストレージを提供し、また追加のメインメモリを提供する追加のＤＩＭＭを提供するスペースを開けて、システムから除去することができる。

図１に示すように、特定の実施形態は、すべての３列の要素内に互いに平行に（及び側部６，８に実質的に平行に）長手方向に延びるように配置されたメモリモジュールスロット（及びＤＩＭＭのようなメモリモジュール）を、互いに平行に長手方向に、またメモリモジュールスロット１４ｂ_１－１４ｂ_４、１４ｂ_５－１４ｂ_８及び１４ｃ_１－１４ｃ_１６と平行に延びるメモリモジュールスロット１４ａ_１－１４ａ_４及び１４ａ_５－１４ａ_８とともに、含んでよい。さらに、特定の実施形態では、メモリモジュールスロットのグループは、互いに整列されてよい。例えば、図１に示されるように、メモリモジュールスロット１４ａ_１－１４ａ_４は、メモリモジュールスロット１４ｂ_１－１４ｂ_４及びメモリモジュールスロット１４ｃ_１－１４ｃ_４と長手方向に整列される。同様に、メモリモジュールスロット１４ａ_５－１４ａ_８は、メモリモジュールスロット１４ｂ_５－１４ｂ_８及びメモリモジュールスロット１４ｃ_１３－１４ｃ_１６と長手方向に整列される。また、ＣＰＵソケット１２ａ及び１２ｂ（及びＣＰＵ）は、特定の実施形態において、長手方向に整列されてよい。整列された要素を用いたそのような構成は、工程中に要素を冷却するためのエア（又は他のガス）の効率的なフローを許容する。例えば、図１に示されるように、エアフロー１５は、第３列の要素の長手方向に沿って、そして第２列の要素及び第１列の要素内の要素の長手方向に沿って流れるように向けられてよい。要素間の間隙は、エアが、システムを介して効率的に流れるのを許容する。

図３は、３列に配置されたＣＰＵ及びＤＩＭＭ要素を含むＰＣＢ１０と同様のマザーボード３０を含む実施形態を示す。第１列は、ＤＩＭＭ３４ａ_１－３１ａ_４及びＤＩＭＭ３４ａ_５－３４ａ_８の間のマザーボード３０の中央部に配置されたＣＰＵ３２ａを含む。第２列は、ＤＩＭＭ３４ｂ_１－３１ｂ_４及びＤＩＭＭ３４ｂ_５－３４ｂ_８の間のマザーボード３０の中央部に配置されたＣＰＵ３２ｂを含む。第３列は、列内にＣＰＵが配置されていないＤＩＭＭ３４ｃ_１－３１ｃ_１６を含む。実施形態は、図３に示されるものとは異なる数のＤＩＭＭ又はＣＰＵを列のそれぞれに含んでよい。例えば、第３列は、ＣＰＵ３２ａ及び３２ｂと整列されたマザーボード３０の中央部に配置されたＣＰＵを含むよう構成され、ＤＩＭＭは第３列内のＣＰＵの側部に配置されることがある。
マザーボード３０は、マザーボード３０の端部近傍に配置された外部入出力接続３６、３８のような他のフィーチャを含んでもよい。そのような入出力接続は、これらに限定されないが、イーサネット（登録商標）接続、ＵＳＢ接続、及びビデオ接続を含む任意の接続を含んでよい。これらに限定されないが、基板管理ハードウェア及びルーティングを含む他の種類のフィーチャは、マザーボード３０上にあってもよい。

また、図３の実施形態は、図１のメモリモジュールスロット及びＣＰＵソケットと同様に長手方向に整列されたＤＩＭＭ及びＣＰＵを、マザーボード３０の長手方向に沿って整列されたＣＰＵ３２ａ及び３２ｂとともに含む。ＤＩＭＭ３４ａ_１－３４ａ_４、３４ｂ_１－３４ｂ_４及び３４ｃ_１－３４ｃ_４は、ＤＩＭＭ３４ａ_５－３４ａ_８、３４ｂ_５－３４ｂ_８及び３４ｃ_１３－３４ｃ_１６のように、互いに長手方向に沿って整列される。また、図３の実施形態では、すべてのＤＩＭＭが互いに平行であってよい。

図４は、例えばコンピューティングシステムにおいて利用されてよい、２つのマザーボードの２つのグループの積み重ねを用いて構成された４つのマザーボード４０ａ、４０ｂ、４０ｃ及び４０ｄの実施形態を示す。マザーボード４０ａ－４０ｄは、図３と関連して上に記載されたそれらと同様の要素のレイアウトを含んでよい。特定の実施形態では、マザーボード４０ａ－４０ｄは、半幅のマザーボードであってよく、それにより、それらは２Ｕ（２ユニット）サーバラック（筐体）のような従来の筐体内に横２つと高さ２つに適合することができる。２つのグループの積層マザーボード４０ａ、４０ｂ及び４０ｃ、４０ｄは、図４のように並んで配置されてよく、電源のような構成要素が配置されてよい間隙４１により分離されてよい。他の構成も可能である。特定の実施形態では、マザーボードは、約２６から約３０インチ（約６６から約７６ｃｍ）、より詳細には約２７．５インチから約２９インチ（約７０から約７４ｃｍ）の長さを有してよい。特定の実施形態は、約６インチから約９インチ（約１５から約２３ｃｍ）、より詳細には約６．５インチから約７．５インチ（約１７から約１９ｃｍ）の幅を有してよい。

図５は、コンピューティングシステムにおける使用のためのＰＣＢの形成を含む特定の実施形態に係る工程のフローチャートを示す。ボックス５１は、第１ＣＰＵソケットを、ＰＣＢの第１エリア内の第１メモリ領域及び第２メモリ領域の間に配置している。ボックス５３は、第２ＣＰＵソケットを、図１に示されるように、ＰＣＢの第２エリア内の第３メモリ領域及び第４メモリ領域の間に配置している。ボックス５５は、第５メモリ領域を第３エリア内に配置している。ここで、第２エリアは第１エリア及び第３エリアの間に配置される。メモリ領域のすべては、ＤＩＭＭのようなメモリモジュールを収容するよう構成されたメモリモジュールスロットを含むよう構成されてよい。ＰＣＢ上のエリアは、第２エリアが第１エリア及び第３エリアの間になるように配置される。特定の実施形態では、第３エリアは、例えば、図１に示されるように、メモリモジュールスロットを含み、ＣＰＵソケットを含まなくてよい。そのような構成は、第３エリアに、第１エリア又は第２エリアより多くのメモリモジュールスロットを含むことを許容する。ボックス５７は、ＣＰＵを第１ＣＰＵソケットに、ＣＰＵを第２ＣＰＵソケットに配置している。ボックス５９は、ＤＩＭＭモジュールを、第１、第２、第３、第４、及び第５メモリ領域に配置している。様々な実施形態は、特定の工程を省略又は追加の及び／又は修正された工程を追加してよい。

例えば、特定の実施形態では、３つのエリアのすべてがＰＣＢ上にある。他の実施形態では、第３エリアが別のＰＣＢ上のＰＣＢの第２エリア又は他のサポート構造に隣接して配置されることが可能である。例えば、図６に示されるように、ＰＣＢ６０は、２列の要素をそこに含み、各列は、メモリモジュールスロット内のＤＩＭＭを含む領域６４の間に配置されたソケット内のＣＰＵを含む領域６２を含む。別のＰＣＢであってよい構造６１は、ＰＣＢ６０に隣接して配置され、メモリモジュールスロット内のＤＩＭＭを含む領域６４を含む。構造６１は、様々な適切な接続を使用して、ＰＣＢ６０にリンクされてよい。

図７は、コンピュータシステムを形成するための特定の実施形態に係る工程のフローチャートを示す。ボックス７１は、２つのグループのＤＩＭＭの間に配置されたＣＰＵを含む第１列、２つのグループのＤＩＭＭの間に配置されたＣＰＵを含む第２列、及びＤＩＭＭを含む第３列をそれぞれ含む複数のマザーボードを提供する段階を含む。マザーボードの構成は、上述のそれらと同様であってよい。ボックス７３は、例えば、ユニット開口部を有するサーバラックのような複数のＰＣＢを挿入するための開口部をコンピューティングシステムに提供する段階を含む。ボックス７５は、２つのグループの２つの積層マザーボードとして、開口部に４つのＰＣＢを配置する段階を含む。コンピューティングシステムにおいて開口部に挿入されてよい４つのＰＣＢの例が図４に示される。様々な実施形態は、特定の工程を省略する又は追加の工程をプロセスに追加してよい。
［例］

次の例は、さらなる実施形態に関する。

例１は、メモリモジュールを収容するための装置であり、第１、第２、及び第３列の要素を含むプリント回路基板（ＰＣＢ）と、第１ＣＰＵを収容するよう構成された第１ＣＰＵソケットと、少なくとも１つのメモリモジュールを収容するよう構成された第１メモリ領域と、少なくとも１つのメモリモジュールを収容するよう構成された第２メモリ領域と、を含み、第１ＣＰＵソケットは第１メモリ領域及び第２メモリ領域の間に配置される、第１列の要素と、第２ＣＰＵを収容するよう構成された第２ＣＰＵソケットと、少なくとも１つのメモリモジュールを収容するよう構成された第３メモリ領域と、少なくとも１つのメモリモジュールを収容するよう構成された第４メモリ領域と、を含み、第２ＣＰＵソケットは第３メモリ領域及び第４メモリ領域の間に配置される、第２列の要素と、少なくとも１つのメモリモジュールを収容するよう構成された第５メモリ領域を含む第３列の要素と、を備え、第２列の要素は、第１列の要素及び第３列の要素の間に配置される。

例２において、例１及び３から８のいずれか１つの主題は、任意選択的に、少なくとも１つのメモリモジュールを収容するよう構成されたメモリ領域のそれぞれは、複数のメモリモジュールスロットを含むことを含むことができる。

例３において、例１から２及び４から８のいずれか１つの主題は、任意選択的に、第５メモリ領域は、第１メモリ領域、第２メモリ領域、第３メモリ領域、又は第４メモリ領域より多くの数のメモリモジュールスロットを含むことを含むことができる。

例４において、例１から３及び５から８のいずれか１つの主題は、任意選択的に、第１メモリ領域、第２メモリ領域、第３メモリ領域、及び第４メモリ領域は、それぞれ、４つのＤＩＭＭを受け入れるよう構成され、第５メモリ領域は、１６個のＤＩＭＭを受け入れるよう構成されることを含むことができる。

例５において、例１から４及び６から８のいずれか１つの主題は、任意選択的に、第１、第２、第３、第４、及び第５メモリ領域のそれぞれのうちのいずれかのメモリスロットは、互いに平行に長手方向に延びることを含むことができる。

例６において、例１から５及び７から８のいずれか１つの主題は、任意選択的に、プリント回路基板は半幅のマザーボードを備えることを含むことができる。

例７において、例１から６及び８のいずれか１つの主題は、任意選択的に、プリント回路基板は、第５メモリ領域と第１ＣＰＵソケット及び第２ＣＰＵソケットのうちの少なくとも１つとの間の高速入出力（ＨＳＩＯ）リンクを含み、ＨＳＩＯリンクは１ピンあたり毎秒少なくとも５ギガビットの転送速度を含むことを含むことができる。

例８において、例１から７のいずれか１つの主題は、任意選択的に、メモリ領域のそれぞれに配置される少なくとも１つのＤＩＭＭを含むことができる。

例９は、メモリモジュールを収容するようプリント回路基板を構成するための方法であり、プリント回路基板の第１エリア内の第１メモリ領域及び第２メモリ領域間に第１ＣＰＵソケットを配置する段階であり、第１メモリ領域及び第２メモリ領域はメモリモジュールを受け入れるよう構成される、段階と、プリント回路基板の第２エリア内の第３メモリ領域及び第４メモリ領域間に第２ＣＰＵソケットを配置する段階であり、第３メモリ領域及び第４メモリ領域はメモリモジュールを受け入れるよう構成される、段階と、プリント回路基板の第３エリア内に第５メモリ領域を配置する段階であり、第５メモリ領域はメモリモジュールを受け入れるよう構成される、段階と、を備え、プリント回路基板の第２エリアは、プリント回路基板の第１エリア及びプリント回路基板の第３エリアの間に配置される。

例１０において、例９及び１１から１４のいずれか１つの主題は、任意選択的に、メモリモジュールスロットを含むように第１、第２、第３、第４、及び第５メモリ領域を構成することを含むことができ、第５メモリ領域は、第１メモリ領域、第２メモリ領域、第３メモリ領域、又は第４メモリ領域より多くの数のメモリモジュールスロットを含む。

例１１において、例９から１０及び１２から１４のいずれか１つの主題は、任意選択的に、第１メモリ領域、第２メモリ領域、第３メモリ領域、及び第４メモリ領域は、それぞれ、４つのＤＩＭＭを受け入れるよう構成され、第５メモリ領域は、１６個のＤＩＭＭを受け入れるよう構成されるようにメモリ領域を構成する段階を含むことができる。

例１２において、例９から１１及び１３から１４のいずれか１つの主題は、任意選択的に、互いに平行に長手方向に延びるメモリモジュールスロットを含むよう、第１、第２、第３、第４、及び第５メモリ領域を構成する段階を含むことができる。

例１３において、例９から１２及び１４のいずれか１つの主題は、任意選択的に、プリント回路基板は、第５メモリ領域と第１ＣＰＵソケット及び第２ＣＰＵソケットのうちの少なくとも１つとの間の高速入出力（ＨＳＩＯ）リンクを含み、ＨＳＩＯリンクは１ピンあたり毎秒少なくとも５ギガビットの転送速度を含むよう構成することを含むことができる。

例１４において、例９から１３のいずれか１つの主題は、任意選択的に、メモリ領域のそれぞれに少なくとも１つのＤＩＭＭを配置することを含むことができる。

例１５は、デュアルインラインメモリモジュールを配置するための装置であり、装置は、プリント回路基板（ＰＣＢ）と、第１及び第２グループのデュアルインラインメモリモジュール（ＤＩＭＭ）間に配置された第１ＣＰＵを含む、プリント回路基板上の第１列の要素と、第３及び第４グループのＤＩＭＭ間に配置された第２ＣＰＵを含む、プリント回路基板上の第２列の要素と、第５グループのＤＩＭＭを含む、第３列の要素と、を備え、第２列の要素は、第１列の要素及び第３列の要素の間に配置される。

例１６では、例１５及び１７から２４のいずれか１つの主題は、任意選択的に、第３列の要素は、第１列の要素より多くの数のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、第３列の要素は、第２列の要素より多くの数のＤＩＭＭを含むことを含むことができる。

例１７において、例１５から１６及び１８から２４のいずれか１つの主題は、任意選択的に、第１及び第２グループのデュアルインラインメモリモジュール（ＤＩＭＭ）は、それぞれ、４つのＤＩＭＭを含み、第３及び第４グループのＤＩＭＭは、それぞれ、４つのＤＩＭＭを含み、第５グループのＤＩＭＭは、１６個のＤＩＭＭを含むことを含むことができる。

例１８において、例１５から１７及び１９から２４のいずれか１つの主題は、任意選択的に、第１、第２、第３、第４、及び第５グループのＤＩＭＭのそれぞれのうちのデュアルインラインメモリモジュール（ＤＩＭＭ）は、互いに平行に長手方向に延びることを含むことができる。

例１９において、例１５から１８及び２０から２４のいずれか１つの主題は、任意選択的に、プリント回路基板は半幅のマザーボードを備えることを含むことができる。

例２０において、例１５から１９及び２１から２４のいずれか１つの主題は、任意選択的に、第１ＣＰＵ及び第５グループのＤＩＭＭのうちの第１サブグループのデュアルインラインメモリモジュール（ＤＩＭＭ）の間の第１高速入出力（ＨＳＩＯ）リンクを含むことができ、ＨＳＩＯリンクは、１ピンあたり毎秒少なくとも５ギガビットの転送速度を含む。

例２１において、例１５から２０及び２２から２４のいずれか１つの主題は、任意選択的に、第１、第２、及び第３列の要素は、プリント回路基板上に配置されることを含むことができる。

例２２において、例１から２１及び２３から２７のいずれか１つの主題は、任意選択的に、プリント回路基板は２６から３０インチ（６６から７６ｃｍ）の範囲内の長さ及び６インチから９インチ（１５から２３ｃｍ）の範囲内の幅を有することを含むことができる。

例２３において、例１から２２及び２４から２７のいずれか１つの主題は、任意選択的に、プリント回路基板は２７．５インチから２９インチ（７０から７４ｃｍ）の範囲内の長さを有することを含むことができる。

例２４において、例１５から２３のいずれか１つの主題は、任意選択的に、例１５から２３のいずれか１つにおけるような装置を含むシステムを含むことができ、プリント回路基板は第１プリント回路基板であり、システムは、第２、第３、及び第４プリント回路基板を備え、それぞれが、第１及び第２グループのデュアルインラインメモリモジュール（ＤＩＭＭ）間に配置された第１ＣＰＵを含む、プリント回路基板上の第１列の要素と、第３及び第４グループのＤＩＭＭ間に配置された第２ＣＰＵを含む、プリント回路基板上の第２列の要素と、第５グループのＤＩＭＭを含む、第３列の要素であり、第２列の要素は第１列の要素及び第３列の要素の間に配置される、第３列の要素と、第２プリント回路基板上に積み重ねられた第１プリント回路基板を含む第１積層体と、第４プリント回路基板上に積み重ねられた第３プリント回路基板を含む第２積層体と、を含み、第１積層体及び第２積層体は並んで配置される。

例２５において、例１から８のいずれか１つの主題は、任意選択的に、ＰＣＢは長さ及び幅を画定し、長さは幅より大きく、第２列の要素は、ＰＣＢび長さに沿って、第１列の要素及び第３列の要素の間に配置されることを含むことができる。

例２６において、例９から１４のいずれか１つの主題は、任意選択的に、配置は、プリント回路基板の第２エリアが、ＰＣＢの長さに沿って、プリント回路基板の第１エリア及びプリント回路基板の第３エリアの間に配置されるように実行されることを含むことができる。

例２７において、例１５から２４のいずれか１つの主題は、任意選択的に、ＰＣＢは長さ及び幅を画定し、長さは幅より大きく、第２列の要素は、ＰＣＢび長さに沿って、第１列の要素及び第３列の要素の間に配置されることを含むことができる。

例２８は、プリント回路基板の第１エリア内の第１メモリ領域及び第２メモリ領域間に第１ＣＰＵソケットを配置するための手段であり、第１メモリ領域及び第２メモリ領域はメモリモジュールを受け入れるよう構成される、手段と、プリント回路基板の第２エリア内の第３メモリ領域及び第４メモリ領域間に第２ＣＰＵソケットを配置するための手段であり、第３メモリ領域及び第４メモリ領域はメモリモジュールを受け入れるよう構成される、手段と、プリント回路基板の第３エリア内に第５メモリ領域を配置するための手段であり、第５メモリ領域はメモリモジュールを受け入れるよう構成される、手段と、を備え、プリント回路基板の第２エリアは、プリント回路基板の第１エリア及びプリント回路基板の第３エリアの間に配置される、装置である。

例２９は、いずれかの上述の例で記載されたような方法を実行する手段を備える装置である。

上記の実施形態の様々なフィーチャは、装置及び方法の両方の実施形態を含む他の実施形態に関して実装されてよい。例の詳細は、１又は複数の実施形態の任意の箇所において用いられてよい。

上記の説明において、様々な特徴は、開示を簡素化する目的でグループ化される。この開示の方法は、本発明のクレームされた実施形態が、各請求項に明確に記載されたよりも多くの特徴を必要とすることを意図することを反映していると解釈されない。むしろ、以下の請求項が反映するように、発明の主題は、単一に開示された実施形態のすべての特徴よりも少ないものにあってよい。従って、以下の特許請求の範囲は、本明細書の詳細な説明に組み込まれ、各請求項は、別個の実施形態として独立している。

上記された、及び、添付の図面において示された特定の例示的な実施形態の一方で、そのような実施形態は、単に例示であり、制限されないものであり、実施形態は、当業者が行い得る複数の変更なので、図示され及び開示された具体的な構築及び配列に限定されないと理解されることである。本明細書において「第１」、「第２」等のような用語が使用されてよく、必ずしも特定の順序、量、又は重要性を示すものではないが、ある要素を別の要素と区別するために使用される。「上部」、「下部」、「上部」、「下部」等のような用語は、説明の目的のために使用されてよく、限定として解釈されるものではない。実施形態は、製造され、使用され、そして様々な位置及び向きで含まれてよい。

Claims (22)

1. 第１列の要素、第２列の要素、及び第３列の要素を含むプリント回路基板と、
   第１中央処理ユニット（第１ＣＰＵ）を収容するよう構成された第１ＣＰＵソケットと、少なくとも４つのメモリモジュールを収容するよう構成された第１メモリ領域と、少なくとも４つのメモリモジュールを収容するよう構成された第２メモリ領域と、を含み、前記第１ＣＰＵソケットは前記第１メモリ領域及び前記第２メモリ領域の間に配置され、前記第１メモリ領域の前記少なくとも４つのメモリモジュール、及び前記第２メモリ領域の前記少なくとも４つのメモリモジュールは、第１グループの高速入出力（ＨＳＩＯ）リンクを介して前記第１ＣＰＵに連結される、前記第１列の要素と、
   第２ＣＰＵを収容するよう構成された第２ＣＰＵソケットと、第３メモリ領域及び第４メモリ領域を含み、前記第２ＣＰＵソケットは前記第３メモリ領域及び前記第４メモリ領域の間に配置され、前記第３メモリ領域及び前記第４メモリ領域は前記少なくとも４つのメモリモジュールを別個に収容し、前記第３メモリ領域の前記少なくとも４つのメモリモジュール及び前記第４メモリ領域の前記少なくとも４つのメモリモジュールは、第２グループのＨＳＩＯリンクを介して前記第２ＣＰＵに連結される、前記第２列の要素と、
   少なくとも８つのメモリモジュールを収容するよう構成された第５メモリ領域を含み、前記第５メモリ領域の前記少なくとも８つのメモリモジュールのうちの一部は、前記第１グループのＨＳＩＯリンクを介して前記第１ＣＰＵに連結され、前記第５メモリ領域の前記少なくとも８つのメモリモジュールのうちの残部は、前記第２グループのＨＳＩＯリンクを介して前記第２ＣＰＵに連結される、前記第３列の要素と、
   を備え、
   前記第２列の要素は、前記第１列の要素及び前記第３列の要素の間に配置される、装置。
2. 少なくとも２つのＨＳＩＯリンクを別個に含む前記第１グループ及び前記第２グループのＨＳＩＯリンクを備える、請求項１に記載の装置。
3. 前記第１メモリ領域及び前記第２メモリ領域のそれぞれのメモリモジュール及び前記第５メモリ領域の前記一部のメモリモジュールを前記第１ＣＰＵにおける第１の高速シリアルインターフェースを介して前記第１ＣＰＵに連結する前記第１グループのＨＳＩＯリンクと、
   前記第３メモリ領域及び前記第４メモリ領域のそれぞれのメモリモジュール及び前記第５メモリ領域の前記残部のメモリモジュールを前記第２ＣＰＵにおける第２の高速シリアルインターフェースを介して前記第２ＣＰＵに連結する前記第２グループのＨＳＩＯリンクと、
   を備える請求項１または２に記載の装置。
4. 少なくとも１ピンあたり毎秒５０ギガビットのデータ転送速度が別個に可能な前記第１グループ及び前記第２グループのＨＳＩＯリンクを備える、請求項１から３のいずれか一項に記載の装置。
5. 前記第１メモリ領域、前記第２メモリ領域、前記第３メモリ領域、前記第４メモリ領域及び前記第５メモリ領域は、デュアルインラインメモリモジュール（ＤＩＭＭ）を含む、請求項１から４のいずれか一項に記載の装置。
6. 前記ＤＩＭＭは揮発性メモリ又は不揮発性メモリを含む、請求項５に記載の装置。
7. 前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項６に記載の装置。
8. 前記不揮発性メモリは、３次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体メモリ、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）を含む、請求項６に記載の装置。
9. プリント回路基板の第１メモリ領域及び第２メモリ領域間に第１中央処理ユニットソケット（第１ＣＰＵソケット）を配置する段階であり、前記第１メモリ領域及び前記第２メモリ領域は少なくとも４つのメモリモジュールを別個に受け入れるよう構成される、段階と、
   前記プリント回路基板の第３メモリ領域及び第４メモリ領域間に第２ＣＰＵソケットを配置する段階であり、前記第３メモリ領域及び前記第４メモリ領域は少なくとも４つのメモリモジュールを別個に受け入れるよう構成される、段階と、
   前記プリント回路基板に第５メモリ領域を配置する段階であって、前記第５メモリ領域は少なくとも８つのメモリモジュールを受け入れるよう構成される、段階と、
   前記第１ＣＰＵソケットを、第１グループの高速入出力（ＨＳＩＯ）リンクを介して前記第１メモリ領域及び前記第２メモリ領域それぞれの前記少なくとも４つのメモリモジュール及び前記第５メモリ領域の前記少なくとも８つのメモリモジュールのうちの一部に連結する段階と、
   前記第２ＣＰＵソケットを、第２グループのＨＳＩＯリンクを介して前記第３メモリ領域及び第４メモリ領域それぞれの前記少なくとも４つのメモリモジュール及び前記第５メモリ領域の前記少なくとも８つのメモリモジュールのうちの残部に連結する段階と、
   を備える方法であって、
   前記第３メモリ領域及び前記第４メモリ領域は、前記第１メモリ領域及び前記第２メモリ領域と、前記第５メモリ領域との間に配置される、方法。
10. 前記第１グループ及び前記第２グループのＨＳＩＯリンクは、少なくとも２つのＨＳＩＯリンクを別個に含む、請求項９に記載の方法。
11. 前記第１メモリ領域及び第２メモリ領域のそれぞれのメモリモジュール及び前記第５メモリ領域の前記一部のメモリモジュールへの前記第１グループのＨＳＩＯリンクを、第１ＣＰＵにおける第１の高速シリアルインターフェースを介して前記第１ＣＰＵに連結する段階と、
    前記第３メモリ領域及び第４メモリ領域のそれぞれのメモリモジュール及び前記第５メモリ領域の前記残部のメモリモジュールへの前記第２グループのＨＳＩＯリンクを、第２ＣＰＵにおける第２の高速シリアルインターフェースを介して前記第２ＣＰＵに連結する段階と、
    を備える、請求項１０に記載の方法。
12. 前記第１グループ及び前記第２グループのＨＳＩＯリンクは、少なくとも１ピンあたり毎秒５０ギガビットのデータ転送速度が別個に可能である、請求項１０又は１１に記載の方法。
13. 前記第１メモリ領域、前記第２メモリ領域、前記第３メモリ領域、前記第４メモリ領域及び前記第５メモリ領域は、デュアルインラインメモリモジュール（ＤＩＭＭ）を受け入れる、請求項９から１２のいずれか一項に記載の方法。
14. 前記ＤＩＭＭは、揮発性メモリ又は不揮発性メモリを含む、請求項１３に記載の方法。
15. プリント回路基板（ＰＣＢ）と、
    第１グループの高速入出力（ＨＳＩＯ）リンクを介して第１メモリ領域及び第２メモリ領域の各々の少なくとも４つのデュアルインラインメモリモジュール（ＤＩＭＭ）と連結する第１の中央処理ユニット（第１ＣＰＵ）を含み、前記第１ＣＰＵは前記第１メモリ領域及び前記第２メモリ領域の間に配置される、前記プリント回路基板上の第１列の要素と、
    それぞれ少なくとも４つのＤＩＭＭを有する第３メモリ領域及び第４メモリ領域を含み、第２ＣＰＵが前記第３メモリ領域及び前記第４メモリ領域の前記ＤＩＭＭの間に配置され、前記第３メモリ領域及び前記第４メモリ領域の各々の前記少なくとも４つのＤＩＭＭが第２グループのＨＳＩＯリンクを介して前記第２ＣＰＵと連結された、前記プリント回路基板上の第２列の要素と、
    少なくとも８つのＤＩＭＭの第５メモリ領域を含み、前記第５メモリ領域の前記少なくとも８つのＤＩＭＭのうちの一部が前記第１グループのＨＳＩＯリンクを介して前記第１ＣＰＵと連結され、前記第５メモリ領域の前記少なくとも８つのＤＩＭＭのうちの残部が前記第２グループのＨＳＩＯリンクを介して前記第２ＣＰＵに連結される、前記プリント回路基板上の第３列の要素と、
    を備えるシステムであって、
    前記第２列の要素は、前記第１列の要素及び前記第３列の要素の間に配置される、システム。
16. 少なくとも２つのＨＳＩＯリンクを別個に含む前記第１グループ及び前記第２グループのＨＳＩＯリンクを備える、請求項１５に記載のシステム。
17. 前記第１グループのＨＳＩＯリンクは、前記第１メモリ領域及び前記第２メモリ領域のそれぞれのメモリモジュール並びに前記第５メモリ領域の前記一部のメモリモジュールを、前記第１ＣＰＵにおける第１の高速シリアルインターフェースを介して前記第１ＣＰＵに連結し、
    前記第２グループのＨＳＩＯリンクは、前記第３メモリ領域及び前記第４メモリ領域のそれぞれのメモリモジュール並びに前記第５メモリ領域の前記残部のメモリモジュールを、前記第２ＣＰＵにおける第２の高速シリアルインターフェースを介して前記第２ＣＰＵに連結する、
    請求項１５又は１６に記載のシステム。
18. 少なくとも１ピンあたり毎秒５０ギガビットのデータ転送速度が別個に可能な前記第１グループ及び前記第２グループのＨＳＩＯリンクを備える、請求項１５から１７のいずれか一項に記載のシステム。
19. ダイナミックランダムアクセスメモリを含む揮発性メモリを含む前記第１メモリ領域、前記第２メモリ領域、前記第３メモリ領域、前記第４メモリ領域及び前記第５メモリ領域のＤＩＭＭを備える、請求項１５から１８のいずれか一項に記載のシステム。
20. 揮発性メモリ及び不揮発性メモリを含む前記第１メモリ領域、前記第２メモリ領域、前記第３メモリ領域、前記第４メモリ領域及び前記第５メモリ領域のＤＩＭＭを備える、請求項１５から１９のいずれか一項に記載のシステム。
21. 前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項２０に記載のシステム。
22. 前記不揮発性メモリは、３次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体メモリ、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）を含む、請求項２０に記載のシステム。

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