JP7195130B2 - Method for manufacturing back electrode type solar cell - Google Patents

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Description

本開示は、裏面電極型太陽電池の製造方法に関する。 The present disclosure relates to a method for manufacturing a back contact solar cell.

電極による遮蔽損のない太陽電池として、裏面のみに電極を配置させた裏面電極型太陽電池が注目されている。 As a solar cell without shielding loss due to electrodes, a back electrode type solar cell in which an electrode is arranged only on the back surface is attracting attention.

裏面電極型太陽電池は、裏面にｐ型半導体層及びｎ型半導体層等を含むパターンを精度良く形成する必要がある。半導体層のパターンを形成する方法として、リフトオフ法がある。リフトオフ法は、半導体層よりも容易にエッチングされるリフトオフ層を半導体層の下層に選択的に設け、リフトオフ層をエッチングすることにより上層の半導体層をリフトオフ層と共に選択的に除去する手法である。リフトオフ法を用いることにより、太陽電池の裏面に高精度のパターンを容易に形成できると期待される（例えば、特許文献１を参照。）。 A back electrode type solar cell needs to form a pattern including a p-type semiconductor layer, an n-type semiconductor layer, etc. on the back surface with high accuracy. A lift-off method is available as a method for forming a pattern of a semiconductor layer. The lift-off method is a technique in which a lift-off layer that is easier to etch than a semiconductor layer is selectively provided in a lower layer of the semiconductor layer, and the lift-off layer is etched to selectively remove the upper semiconductor layer together with the lift-off layer. By using the lift-off method, it is expected that a highly accurate pattern can be easily formed on the back surface of the solar cell (see Patent Document 1, for example).

特開２０１３－１２０８６３号公報JP 2013-120863 A

しかしながら、リフトオフ法においてエッチングされたリフトオフ層が、基板の表面から完全に脱離せずに残存する場合がある。このため、リフトオフ法においてリフトオフ層を基板の表面から適切に脱離させる技術が求められている。 However, the lift-off layer etched in the lift-off method may remain without being completely removed from the surface of the substrate. Therefore, in the lift-off method, there is a demand for a technique for appropriately detaching the lift-off layer from the surface of the substrate.

本開示の課題は、リフトオフ法を用いたパターン形成の際に基板表面にリフトオフ層が残存しにくくした、裏面電極型太陽電池の製造方法を実現できるようにすることである。 An object of the present disclosure is to realize a method for manufacturing a back electrode type solar cell in which a lift-off layer is less likely to remain on the substrate surface during pattern formation using the lift-off method.

本開示の裏面電極型太陽電池の製造方法の一態様は、基板の第１の面に第１導電型半導体層を形成する工程と、第１導電型半導体層の上にリフトオフ層を形成する工程と、リフトオフ層を選択的に除去してリフトオフ層パターンを形成する工程と、リフトオフ層パターンを覆うように第２導電型半導体層を形成する工程と、リフトオフ層パターンをエッチングする工程と、リフトオフ層パターンをエッチングする工程よりも後で、基板をリンス液に浸漬して基板の表面に残存するリフトオフ層パターンを除去する工程とを備え、基板のリンス液への浸漬は、基板の最初にリンス液と接する位置が、前回の浸漬の際とは異なった位置となるように複数回繰り返す。 One aspect of the method for manufacturing a back electrode type solar cell of the present disclosure includes forming a first conductivity type semiconductor layer on a first surface of a substrate, and forming a lift-off layer on the first conductivity type semiconductor layer. forming a lift-off layer pattern by selectively removing the lift-off layer; forming a second conductivity type semiconductor layer so as to cover the lift-off layer pattern; etching the lift-off layer pattern; removing the lift-off layer pattern remaining on the surface of the substrate by immersing the substrate in the rinsing liquid after the step of etching the pattern, wherein the immersion of the substrate in the rinsing liquid is performed after the substrate is first rinsed with the rinsing liquid. Repeat several times so that the contact position is different from the position during the previous immersion.

本開示の裏面電極型太陽電池の製造方法によれば、リフトオフ法を用いたパターン形成の際に基板表面にリフトオフ層が残存しにくくできる。 According to the method for manufacturing a back electrode type solar cell of the present disclosure, the lift-off layer is less likely to remain on the substrate surface during pattern formation using the lift-off method.

一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法におけるリフトオフ層パターンのエッチング工程を示す図である。FIG. 10 is a diagram showing an etching step of a lift-off layer pattern in a method for manufacturing a back electrode type solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法におけるリンス工程を示す図である。It is a figure which shows the rinse process in the manufacturing method of the back-electrode-type solar cell which concerns on one Embodiment. 一実施形態に係る裏面電極型太陽電池の製造方法におけるリンス工程を示す図である。It is a figure which shows the rinse process in the manufacturing method of the back-electrode-type solar cell which concerns on one Embodiment. 一実施形態に係る裏面電極型太陽電池におけるリフトオフ層パターンの変形例を示す平面図である。FIG. 4 is a plan view showing a modification of the lift-off layer pattern in the back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment; 一実施形態に係る裏面電極型太陽電池の製造方法の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step of a method for manufacturing a back contact solar cell according to one embodiment;

まず、図１に示すように、第１の面１０１及び第２の面１０２にそれぞれテクスチャ構造ＴＸを有する基板１００を準備する。 First, as shown in FIG. 1, a substrate 100 having a texture structure TX on each of a first surface 101 and a second surface 102 is prepared.

次に、図２に示すように、基板１００の第２の面１０２の上に、例えばｉ型非晶質シリコンからなる第２面真性半導体層１２１を形成する。続いて、形成した第２面真性半導体層１２１の上に低反射層１２４を形成する。低反射層１２４は、光閉じ込めの観点から、適した光吸収係数及び屈折率を有する窒化硅素（ＳｉＮX）又は酸化珪素（ＳｉＯX）等を用いることができる。なお、第２面真性半導体層及び低反射層１２４は、必要に応じて形成すればよく、形成しなくてもよい。 Next, as shown in FIG. 2, a second surface intrinsic semiconductor layer 121 made of i-type amorphous silicon, for example, is formed on the second surface 102 of the substrate 100 . Subsequently, a low reflection layer 124 is formed on the formed second surface intrinsic semiconductor layer 121 . From the viewpoint of optical confinement, the low-reflection layer 124 can be made of silicon nitride (SiN x ), silicon oxide (SiO x ), or the like, which has a suitable light absorption coefficient and refractive index. The second surface-intrinsic semiconductor layer and the low-reflection layer 124 may be formed as needed, or may not be formed.

次に、図３に示すように、基板１００の第１の面１０１の上に、第１真性半導体層１１１を形成する。続いて、形成した第１真性半導体層１１１の上に、第１導電型半導体層１１３を形成する。第１導電型半導体層１１３は、例えばｐ型半導体層とすることができる。なお、第１真性半導体層１１１は、必要に応じて設ければよく、設けなくてもよい。また、第１真性半導体層１１１は、第２面真性半導体層１２１と同じ工程において形成することもできる。 Next, as shown in FIG. 3, a first intrinsic semiconductor layer 111 is formed on the first surface 101 of the substrate 100 . Subsequently, a first conductivity type semiconductor layer 113 is formed on the formed first intrinsic semiconductor layer 111 . The first conductivity type semiconductor layer 113 can be, for example, a p-type semiconductor layer. Note that the first intrinsic semiconductor layer 111 may be provided as needed, or may not be provided. Also, the first intrinsic semiconductor layer 111 can be formed in the same step as the second surface intrinsic semiconductor layer 121 .

次に、第１導電型半導体層１１３の上に、リフトオフ層１１６ａを形成する。リフトオフ層１１６ａは、例えば、酸化珪素（ＳｉＯX）を主成分とする層とすることができる。 Next, a lift-off layer 116 a is formed on the first conductivity type semiconductor layer 113 . The lift-off layer 116a can be, for example, a layer whose main component is silicon oxide ( SiOx ).

次に、図４に示すように、リフトオフ層１１６ａ、第１導電型半導体層１１３及び第１真性半導体層１１１を選択的に除去する。これにより、リフトオフ層１１６ａがパターニングされ、リフトオフ層パターン１１６が形成される。リフトオフ層１１６ａ、第１導電型半導体層１１３及び第１真性半導体層１１１が選択的に除去された部分は、リフトオフ層パターン１１６が存在しない領域ＮＡとなる。 Next, as shown in FIG. 4, the lift-off layer 116a, the first conductivity type semiconductor layer 113 and the first intrinsic semiconductor layer 111 are selectively removed. Thereby, the lift-off layer 116a is patterned to form the lift-off layer pattern 116. Next, as shown in FIG. A portion where the lift-off layer 116a, the first conductivity type semiconductor layer 113, and the first intrinsic semiconductor layer 111 are selectively removed becomes a region NA where the lift-off layer pattern 116 does not exist.

リフトオフ層１１６ａを含む各層のパターニングは、フォトリソグラフィ法、例えば所定のパターンを有するレジスト膜（不図示）をリフトオフ層１１６ａの上に形成し、レジスト膜によってマスクされた領域がエッチングにより溶解せず、マスクされていない領域が溶解することにより実現できる。エッチングは、例えばフッ化水素酸と酸化性溶液との混合溶液（例えばフッ硝酸）、又はオゾンをフッ化水素酸に溶解させた溶液（以下、オゾン／フッ酸液）等により行うことができる。なお、パターニングは、エッチング溶液を用いたウェットエッチングに限定されず、例えばドライエッチングにより行ったり、エッチングペースト等を用いたパターン印刷により行ったりすることができる。 Patterning of each layer including the lift-off layer 116a is performed by photolithography, for example, by forming a resist film (not shown) having a predetermined pattern on the lift-off layer 116a so that the region masked by the resist film is not dissolved by etching, This can be achieved by dissolving the unmasked areas. Etching can be performed using, for example, a mixed solution of hydrofluoric acid and an oxidizing solution (for example, hydrofluoric acid), or a solution obtained by dissolving ozone in hydrofluoric acid (hereinafter referred to as ozone/hydrofluoric acid solution). The patterning is not limited to wet etching using an etching solution, and can be performed by dry etching or by pattern printing using an etching paste or the like.

なお、図４には、領域ＮＡにおいて第１真性半導体層１１１を除去する例を示したが、第１真性半導体層１１１は残存させてもよい。この場合、後の工程において、第２真性半導体層を形成しなくてもよい。 Although FIG. 4 shows an example in which the first intrinsic semiconductor layer 111 is removed in the region NA, the first intrinsic semiconductor layer 111 may remain. In this case, it is not necessary to form the second intrinsic semiconductor layer in a later step.

次に、図５に示すように、リフトオフ層パターン１１６、第１導電型半導体層１１３及び第１真性半導体層１１１が残存する部分を含む、第１の面１０１上の全面に、第２真性半導体層１１２及び第２導電型半導体層１１４を順次形成する。第２導電型半導体層１１４は、第１導電型半導体層１１３と逆の導電型の層であり、例えばｎ型半導体層とすることができる。なお、第２真性半導体層１１２は必要に応じて形成すればよく、形成しなくてもよい。 Next, as shown in FIG. 5, a second intrinsic semiconductor is formed on the entire surface of the first surface 101 including the portions where the lift-off layer pattern 116, the first conductivity type semiconductor layer 113 and the first intrinsic semiconductor layer 111 remain. A layer 112 and a second conductivity type semiconductor layer 114 are sequentially formed. The second-conductivity-type semiconductor layer 114 is a layer having a conductivity type opposite to that of the first-conductivity-type semiconductor layer 113, and can be an n-type semiconductor layer, for example. Note that the second intrinsic semiconductor layer 112 may be formed as necessary, and may not be formed.

次に、図６に示すように、エッチング溶液を用いて、リフトオフ層パターン１１６をエッチングする。エッチングされたリフトオフ層パターン１１６は、直ちに基板から脱離する部分もあるが、大部分は基板１００の表面に付着した状態で残存する。リフトオフ層パターン１１６のエッチングは、例えば、フッ化水素酸を用いたウェットエッチングにより行うことができる。具体的には、エッチング溶液１４１を満たしたエッチング槽１４０に、基板１００を浸漬して引き上げることにより行うことができる。基板１００の浸漬（エッチング）時間は、リフトオフ層パターン１１６の形状及び材質等に応じて適宜設定すればよい。但し、パッシベーションの低下を抑える観点から、エッチング時間は好ましくは１５分以下、より好ましくは１０分以下であり、リフトオフ層パターン１１６のエッチングを十分に進行させる観点から、好ましくは３分以上、より好ましくは５分以上である。 Next, as shown in FIG. 6, an etching solution is used to etch the lift-off layer pattern 116 . A part of the etched lift-off layer pattern 116 is immediately removed from the substrate, but most of it remains attached to the surface of the substrate 100 . Etching of the lift-off layer pattern 116 can be performed, for example, by wet etching using hydrofluoric acid. Specifically, the etching can be performed by immersing the substrate 100 in an etching tank 140 filled with an etching solution 141 and pulling it out. The immersion (etching) time of the substrate 100 may be appropriately set according to the shape and material of the lift-off layer pattern 116 . However, from the viewpoint of suppressing deterioration of passivation, the etching time is preferably 15 minutes or less, more preferably 10 minutes or less, and from the viewpoint of sufficiently advancing the etching of the lift-off layer pattern 116, it is preferably 3 minutes or more, more preferably. is greater than or equal to 5 minutes.

次に、図７に示すように、基板１００の表面に残存するエッチング液、及びリフトオフ層を除去するためにリンス工程を行う。リンス工程は、リンス液１５１を満たしたリンス槽１５０にエッチングを行った基板１００を下降させて浸漬し、引き上げることにより行うことができる。エッチング後の基板１００をリンス液１５１に浸漬することにより、基板１００の表面に残存するリフトオフ層パターン１１６及びその上に形成されている第２真性半導体層１１２及び第２導電型半導体層１１４を基板１００から脱離させ、第１導電型半導体層１１３を露出させることができる。第２導電型半導体層１１４のリフトオフ層パターン１１６が設けられていない領域ＮＡに形成された部分は、基板１００上に残存する。 Next, as shown in FIG. 7, a rinse process is performed to remove the etchant remaining on the surface of the substrate 100 and the lift-off layer. The rinsing process can be performed by lowering and immersing the etched substrate 100 in the rinsing tank 150 filled with the rinsing liquid 151 and lifting it up. By immersing the substrate 100 after etching in the rinse liquid 151, the lift-off layer pattern 116 remaining on the surface of the substrate 100 and the second intrinsic semiconductor layer 112 and the second conductivity type semiconductor layer 114 formed thereon are removed from the substrate. It can be detached from 100 to expose the first conductivity type semiconductor layer 113 . A portion of the second conductivity type semiconductor layer 114 formed in the region NA where the lift-off layer pattern 116 is not provided remains on the substrate 100 .

基板１００のリンス液への浸漬は、複数回繰り返す。浸漬を繰り返す際に、基板１００のリンス液と最初に接する位置が、前回の浸漬とは異なる位置となるようにする。例えば、基板１００の厚さ方向をｚ軸とした場合、次の浸漬の際にｚ軸を中心に基板１００を回転させてから浸漬すればよい。 The immersion of the substrate 100 in the rinse liquid is repeated multiple times. When the immersion is repeated, the position of the substrate 100 that first comes into contact with the rinsing liquid is set to a position different from that of the previous immersion. For example, when the thickness direction of the substrate 100 is the z-axis, the substrate 100 may be rotated about the z-axis before the next immersion.

エッチングした後のリフトオフ層パターン１１６が基板１００の表面に残存している場合、図８に示すように、一部が浮き上がった状態となっている。この浮き上がった部分１６１からリンス液１５１に接するようにすれば、浮き上がっていない部分からリンス液１５１に接する場合よりも、残存するリフトオフ層パターン１１６が基板１００から脱離し易くなる。リフトオフ層パターン１１６の浮き上がった部分１６１の位置は一定ではないため、基板１００を回転させて、異なる位置からリンス液１５１に接するようにした方が、浮き上がった部分１６１からリンス液１５１に接する可能性を高くできる。 When the lift-off layer pattern 116 after etching remains on the surface of the substrate 100, it is partially lifted as shown in FIG. Contacting the rinse liquid 151 from the lifted portion 161 makes it easier for the remaining lift-off layer pattern 116 to detach from the substrate 100 than contacting the rinse liquid 151 from the non-lifted portion. Since the position of the lifted portion 161 of the lift-off layer pattern 116 is not constant, it is possible that the lifted portion 161 may come into contact with the rinse liquid 151 by rotating the substrate 100 so that it contacts the rinse liquid 151 from different positions. can be raised.

基板１００の回転角度は、特に限定されないが、浮き上がった部分１６１からリンス液１５１に接する可能性を大きくする観点から、１回前の浸漬を行った状態に対して好ましくは±４５°以上であり、より好ましくは±９０°以上、さらに好ましくは１８０°である。なお角度の正号は右回り、負号は左回りを意味する。浸漬を３回以上繰り返す場合には、最初にリンス液１５１と接する部分が毎回異なるようにすることも、１回おき又は数回おきに、同じ部分が最初にリンス液１５１と接するようにすることもできる。例えば、１回目に対して２回目は基板１００を１８０°回転させて浸漬し、３回目は９０°回転させることができる。また、３回目を１８０°回転させて１回目と同じ方向にして浸漬することもできる。 The rotation angle of the substrate 100 is not particularly limited, but from the viewpoint of increasing the possibility that the floating portion 161 comes into contact with the rinse liquid 151, it is preferably ±45° or more with respect to the state in which the previous immersion was performed. , more preferably ±90° or more, and still more preferably 180°. The plus sign of the angle means clockwise rotation, and the minus sign means counterclockwise rotation. When the immersion is repeated three times or more, the part that comes into first contact with the rinse liquid 151 may be different each time, or the same part may come into first contact with the rinse liquid 151 every other time or several times. can also For example, the substrate 100 can be rotated 180° for the second immersion and rotated 90° for the third time relative to the first. Also, the third time can be rotated by 180° and immersed in the same direction as the first time.

リフトオフ層パターン１１６が、図７に示すように、幹パターン１１６Ａが延びる方向（第１の方向）がＸ軸に沿い、複数の枝パターン１１６Ｂが延びる方向（第２の方向）がＹ軸に沿っている場合、基板１００を枝パターン１１６Ｂが延びるＹ軸方向に沿って移動させて、リンス槽１５０への浸漬と引き上げとを行うことが好ましい。枝パターン１１６Ｂが延びるＹ軸方向に沿って浸漬を行うことにより、Ｘ軸方向に延びる幹パターン１１６Ａの端部全体がリンス液１５１と最初に接するようになるため、浮き上がった部分１６１から、リフトオフ層パターン１１６がリンス液１５１と接する可能性が高くなる。この場合、次の浸漬の際には、基板１００をｚ軸を中心に１８０°回転させて、枝パターン１１６Ｂの延びる方向が再びＹ軸方向に沿うようにして移動させることが好ましい。但し、複数回繰り返す浸漬の少なくとも１回について枝パターン１１６Ｂが延びる方向に沿って移動させればよく、基板１００の移動方向が枝パターン１１６Ｂが延びる方向に沿っていない場合があってもよい。なお、図６及び図７には、幹パターン１１６Ａが基板の端部側に配置されている例を図示したが、幹パターン１１６Ａが基板の中央側に配置されていても構わない。 As shown in FIG. 7, the lift-off layer pattern 116 is arranged such that the direction in which the trunk pattern 116A extends (first direction) is along the X-axis, and the direction in which the plurality of branch patterns 116B are extended (second direction) is along the Y-axis. In this case, it is preferable to move the substrate 100 along the Y-axis direction along which the branch pattern 116B extends to perform immersion in the rinse bath 150 and withdrawal from the rinse bath 150 . By performing immersion along the Y-axis direction in which the branch pattern 116B extends, the entire end of the trunk pattern 116A extending in the X-axis direction comes into first contact with the rinse liquid 151, so that the lifted portion 161 is removed from the lift-off layer. The pattern 116 is more likely to be in contact with the rinse liquid 151 . In this case, it is preferable to rotate the substrate 100 by 180° around the z-axis and move the branch pattern 116B along the Y-axis direction again in the next immersion. However, it suffices to move the substrate 100 along the extending direction of the branch pattern 116B for at least one immersion that is repeated multiple times. Although FIGS. 6 and 7 show examples in which the trunk pattern 116A is arranged on the edge side of the substrate, the trunk pattern 116A may be arranged on the center side of the substrate.

酸化珪素を主成分とするリフトオフ層パターン１１６を、フッ化水素酸によりエッチングした場合には水素が発生し、発生した水素によりリフトオフ層パターン１１６に基板１００から浮き上がった部分１６１が生じる。幹パターン１１６Ａ及び枝パターン１１６Ｂの線幅は、種々であるが、一般的な幹パターンの線幅は１ｍｍ以上、５ｍｍ以下程度であり、５００μｍ程度である枝パターンの線幅よりも広い。このため、幹パターン１１６Ａの部分において枝パターン１１６Ｂの部分よりも水素の発生量が多くなり、基板１００から浮き上がった部分１６１が生じやすい。このため、基板１００をリンス槽１５０に浸漬する場合に、幹パターン１１６Ａの部分が、枝パターン１１６Ｂの部分よりも先にリンス液１５１と接するように浸漬することが好ましい。 When the lift-off layer pattern 116 containing silicon oxide as a main component is etched with hydrofluoric acid, hydrogen is generated, and the generated hydrogen causes the lift-off layer pattern 116 to have a portion 161 lifted from the substrate 100 . The trunk pattern 116A and the branch pattern 116B have various line widths, but the general trunk pattern line width is about 1 mm to 5 mm, which is wider than the branch pattern line width of about 500 μm. Therefore, the amount of hydrogen generated in the portion of the trunk pattern 116A is greater than that in the portion of the branch pattern 116B, and the portion 161 that is lifted from the substrate 100 is likely to occur. Therefore, when the substrate 100 is immersed in the rinse bath 150, it is preferable to immerse the trunk pattern 116A portion in contact with the rinse liquid 151 before the branch pattern 116B portion.

例えば、図７に示すような、基板１００に、上下反転して２つのリフトオフ層パターン１１６が設けられている場合において、一方の幹パターン１１６Ａに近い辺を下にした状態を０°の位置、他方の幹パターン１１６Ａに近い辺を下にした状態を１８０°の位置とする。この場合、１回目の浸漬は、０°の位置において、枝パターン１１６Ｂの延びる方向に沿って基板１００を下降させ、２回目の浸漬は、１８０°の位置において、枝パターン１１６Ｂの延びる方向に沿って基板１００を下降させることが好ましい。但し、１回目の浸漬を０°の位置とすれば、２回目の浸漬は９０°の位置又は２７０°の位置として、幹パターン１１６Ａの延びる方向に沿って基板１００を下降させて行うこともできる。 For example, in the case where two lift-off layer patterns 116 are provided on the substrate 100 upside down as shown in FIG. The position of 180° is the state in which the side near the other trunk pattern 116A faces downward. In this case, the first immersion lowers the substrate 100 along the extending direction of the branch pattern 116B at the 0° position, and the second immersion lowers the substrate 100 along the extending direction of the branch pattern 116B at the 180° position. It is preferable to lower the substrate 100 by However, if the first immersion is at the 0° position, the second immersion may be at the 90° or 270° position, and the substrate 100 may be lowered along the extending direction of the trunk pattern 116A. .

図９に示すように、基板１００に１つのリフトオフ層パターン１１６が設けられており、幹パターン１１６Ａが第１の辺１００Ａに沿って、枝パターン１１６Ｂよりも第１の辺１００Ａに近い位置に設けられている場合には、基板１００を最初にリンス液１５１に浸漬する際に、第１の辺１００Ａが他の辺よりも先にリンス液１５１と接するように浸漬を行うことが好ましい。この場合、２回目の浸漬は、基板１００をｚ軸を中心として任意の角度に回転させて行うことができるが、１８０°回転させて行うことが好ましい。 As shown in FIG. 9, one lift-off layer pattern 116 is provided on the substrate 100, and the trunk pattern 116A is provided along the first side 100A at a position closer to the first side 100A than the branch pattern 116B. When the substrate 100 is first immersed in the rinse liquid 151, it is preferable to immerse the first side 100A in contact with the rinse liquid 151 before the other sides. In this case, the second immersion can be performed by rotating the substrate 100 at an arbitrary angle around the z-axis, but preferably by rotating it by 180°.

なお、リフトオフ層パターン１１６として、幹パターン１１６Ａから一方向にのみ枝パターン１１６Ｂが突出している形状を示したが、幹パターン１１６Ａを中心に両方向に枝パターン１１６Ｂが突出している形状とすることもできる。この場合も、少なくとも１回は枝パターン１１６Ｂが延びる方向に沿って基板１００を下降させてリンス槽１５０に浸漬することが好ましい。 As the lift-off layer pattern 116, a shape in which the branch pattern 116B protrudes only in one direction from the trunk pattern 116A is shown, but a shape in which the branch pattern 116B protrudes in both directions from the trunk pattern 116A is also possible. . In this case as well, it is preferable to lower the substrate 100 along the direction in which the branch pattern 116B extends and immerse it in the rinse bath 150 at least once.

基板１００をリンス槽１５０に向かって下降させる際に、基板１００をリンス液１５１の液面に対して垂直に侵入させることができるが、角度をつけて侵入させてもよい。基板１００をスムーズにリンス液１５１中に侵入させる観点から、液面に対する基板の角度は好ましくは５°以上、６０°以下であり、設備の設計及び操作性の観点から好ましくは１５°以上４５°以下である。 When the substrate 100 is lowered toward the rinsing tank 150, the substrate 100 can enter perpendicularly to the liquid surface of the rinsing liquid 151, but may also enter at an angle. From the viewpoint of allowing the substrate 100 to smoothly enter the rinse liquid 151, the angle of the substrate with respect to the liquid surface is preferably 5° or more and 60° or less, and from the viewpoint of equipment design and operability, it is preferably 15° or more and 45°. It is below.

リンス液１５１への浸漬を繰り返す場合に、繰り返し同じリンス液１５１を使用することができるが、リンス液中を浮遊しているリフトオフ後の小片の基板１００への再付着を低減する観点からは、毎回新たなリンス液を使用することが好ましい。リンス液１５１は、リフトオフ層パターン１１６の脱離を促進する観点、コンタミの観点、及びコストの観点から水が好ましく、超純水がより好ましい。 When the immersion in the rinse liquid 151 is repeated, the same rinse liquid 151 can be used repeatedly. It is preferable to use a new rinse each time. The rinsing liquid 151 is preferably water, and more preferably ultrapure water, from the viewpoints of promoting removal of the lift-off layer pattern 116, preventing contamination, and cost.

リフトオフ層パターン１１６のエッチングとリンスによるリフトオフが終了した後、図１０に示すように、基板１００における第１の面１０１に、例えば、マスクを用いたスパッタリング法により、分離溝１２５を生じさせるように透明電極層１１７（１１７Ａ、１１７Ｂ）を形成する。なお、透明電極層１１７の形成は、スパッタリング法に代えて、以下のようにしてもよい。例えば、マスクを用いずに透明導電性酸化物膜を第１の面１０１上の全面に成膜し、その後、フォトリソグラフィ法により、第１導電型半導体層１１３上及び第２導電型半導体層１１４上にそれぞれ透明導電性酸化物膜を残すエッチングを行って形成してもよい。第１導電型半導体層１１３と第２導電型半導体層１１４とを互いに分離絶縁する分離溝１２５を形成することにより、リークの発生を抑えることができる。 After the lift-off by etching and rinsing the lift-off layer pattern 116 is completed, as shown in FIG. 10, the first surface 101 of the substrate 100 is formed with a separation groove 125 by, for example, a sputtering method using a mask. A transparent electrode layer 117 (117A, 117B) is formed. Note that the formation of the transparent electrode layer 117 may be performed as follows instead of the sputtering method. For example, a transparent conductive oxide film is formed on the entire surface of the first surface 101 without using a mask, and then the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 are formed by photolithography. They may be formed by etching to leave a transparent conductive oxide film thereon. By forming the isolation trench 125 that separates and insulates the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 from each other, the occurrence of leakage can be suppressed.

次に、図１１に示すように、透明電極層１１７の上に、例えば開口部を有するメッシュスクリーン（図示せず）を用いて、線状の金属電極層１１８（１１８Ａ、１１８Ｂ）を形成する。以上により、裏面電極型の太陽電池を形成することができる。 Next, as shown in FIG. 11, linear metal electrode layers 118 (118A, 118B) are formed on the transparent electrode layer 117 using, for example, a mesh screen (not shown) having openings. As described above, a back electrode type solar cell can be formed.

リフトオフ層１１６ａは、均一な単層とすることができるが、密度が異なる２種類以上の酸化珪素膜の積層膜とすることもできる。この場合、リフトオフを容易にする観点から、基板１００に近い側の層を密度が低く、エッチングレートが大きい膜とすることが好ましい。 The lift-off layer 116a can be a uniform single layer, but can also be a laminated film of two or more types of silicon oxide films with different densities. In this case, from the viewpoint of facilitating lift-off, it is preferable that the layer closer to the substrate 100 has a lower density and a higher etching rate.

リフトオフ層１１６ａの膜厚は、特に限定されないが、好ましくは２０ｎｍ以上、６００ｎｍ以下であり、より好ましくは５０ｎｍ以上、４５０ｎｍ以下である。リフトオフ層を積層膜とする場合には、合計の膜厚がこの範囲に入るようにすればよく、この場合、基板１００に最も近い膜の厚膜を最も薄くすることが好ましい。 The thickness of the lift-off layer 116a is not particularly limited, but is preferably 20 nm or more and 600 nm or less, more preferably 50 nm or more and 450 nm or less. When the lift-off layer is a laminated film, the total film thickness should be within this range. In this case, the thickest film closest to the substrate 100 is preferably the thinnest.

本実施形態において基板１００は、単結晶シリコンで形成された半導体基板であっても、多結晶シリコンで形成された半導体基板であってもよい。基板１００の導電型は、ｎ型であっても、ｐ型であってもよい。ｎ型の単結晶基板は、キャリア寿命が長く好ましい。 In this embodiment, the substrate 100 may be a semiconductor substrate made of monocrystalline silicon or a semiconductor substrate made of polycrystalline silicon. The conductivity type of the substrate 100 may be n-type or p-type. An n-type single crystal substrate is preferable because of its long carrier life.

基板１００の厚さは、２５０μｍ以下とすることができる。なお、厚さを測定する場合の測定方向は、基板１００の平均面（平均面とは、テクスチャ構造ＴＸに依存しない基板全体としての面を意味する）に対する垂直方向である。 The thickness of the substrate 100 can be 250 μm or less. Note that the measurement direction when measuring the thickness is the direction perpendicular to the average plane of the substrate 100 (the average plane means the plane of the entire substrate that does not depend on the texture structure TX).

なお、本実施形態においては、基板１００の第１の面１０１及び第２の面１０２の両方がテクスチャ構造ＴＸを有している例を示した。テクスチャ構造ＴＸを第１の面１０１に設けることにより、光の取り込み効果が向上する。テクスチャ構造ＴＸを第２の面１０２に設けた場合は、受光した光の取り込み効果及び閉じ込め効果が高くなる。 In this embodiment, both the first surface 101 and the second surface 102 of the substrate 100 have the texture structure TX. By providing the texture structure TX on the first surface 101, the effect of taking in light is improved. When the texture structure TX is provided on the second surface 102, the effect of capturing and confining the received light is enhanced.

本実施形態においては、第１の面１０１と第２の面１０２とに同一パターンのテクスチャ構造ＴＸが設けられている例を示したが、第１の面１０１と第２の面１０２とにおいてテクスチャ構造ＴＸの凹凸の大きさを変えてもよい。なお、テクスチャ構造ＴＸは、第１の面１０１及び第２の面の一方にのみ設けてもよく、テクスチャ構造ＴＸを設けなくてもよい。 In the present embodiment, an example in which the texture structures TX having the same pattern are provided on the first surface 101 and the second surface 102 is shown. The size of the unevenness of the structure TX may be varied. Note that the texture structure TX may be provided only on one of the first surface 101 and the second surface, and the texture structure TX may not be provided.

テクスチャ構造ＴＸは、例えば、基板１００における面方位が（１００）面のエッチングレートと、面方位が（１１１）面のエッチングレートとの差を応用した異方性エッチングによって形成することができる。テクスチャ構造ＴＸにおける凹凸の大きさは、例えば、頂点の数で定義することが可能である。本実施形態では、特に限定されないが、光取り込み性能と生産性との観点から、頂点の数は好ましくは５００００個／ｍｍ2以上、１０００００個／ｍｍ2以下の範囲であり、より好ましくは７００００個／ｍｍ2個以上、８５０００個／ｍｍ2以下である。 The texture structure TX can be formed, for example, by anisotropic etching that applies the difference between the etching rate of the substrate 100 having a (100) plane orientation and the etching rate having a (111) plane orientation. The size of unevenness in the texture structure TX can be defined, for example, by the number of vertices. Although not particularly limited in the present embodiment, the number of vertices is preferably in the range of 50,000/mm 2 or more and 100,000/mm 2 or less, more preferably 70,000, from the viewpoint of light capturing performance and productivity. / mm2 or more and 85000/ mm2 or less.

本実施形態において、第１導電型半導体層１１３及び第２導電型半導体層１１４の表面にも、基板１００のテクスチャ構造ＴＸを反映したテクスチャ構造が存在している例を示した。第２導電型半導体層１１４がテクスチャ構造ＴＸを有していると、リフトオフ層パターン１１６をリフトオフする際に、テクスチャ構造ＴＸの凹において膜厚が薄く且つ膜厚方向にクラックが入りやすくなっており、ここからエッチング溶液がリフトオフ層パターン１１６に到達しやすくなるため、リフトオフが容易になるという利点も得られる。 In this embodiment, an example is shown in which the surfaces of the semiconductor layer 113 of the first conductivity type and the semiconductor layer 114 of the second conductivity type also have texture structures reflecting the texture structure TX of the substrate 100 . If the second-conductivity-type semiconductor layer 114 has the textured structure TX, when the lift-off layer pattern 116 is lifted off, the film thickness is thin in the depressions of the textured structure TX, and cracks are likely to occur in the film thickness direction. , the etching solution can easily reach the lift-off layer pattern 116 from here, so that the advantage of facilitating the lift-off is also obtained.

本実施形態において第２面真性半導体層１２１、第１真性半導体層１１１及び第２真性半導体層１１２は、基板１００への不純物の拡散を抑えつつ、表面パッシベーションを行う。なお、「真性（ｉ型）」とは、導電性不純物を含まない完全な真性に限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物又はｐ型不純物を含む「弱ｎ型」又は「弱ｐ型」の実質的に真性である層をも包含する。 In this embodiment, the second intrinsic semiconductor layer 121, the first intrinsic semiconductor layer 111, and the second intrinsic semiconductor layer 112 perform surface passivation while suppressing diffusion of impurities into the substrate 100. FIG. It should be noted that the term “intrinsic (i-type)” is not limited to a completely intrinsic material containing no conductive impurities, but rather a “weakly conductive material” containing a small amount of n-type or p-type impurities to the extent that the silicon-based layer can function as an intrinsic layer. It also includes layers that are substantially intrinsic of "n-type" or "weakly p-type."

第２面真性半導体層１２１、第１真性半導体層１１１及び第２真性半導体層１１２の材料は、特に限定されないが、非晶質シリコン系薄膜であってもよく、シリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ－Ｓｉ：Ｈ薄膜）であってもよい。なお、ここでいう非晶質とは、長周期で秩序を有していない構造を意味する。すなわち、完全な無秩序なだけでなく、短周期で秩序を有しているものも含まれる。 The materials of the second intrinsic semiconductor layer 121, the first intrinsic semiconductor layer 111, and the second intrinsic semiconductor layer 112 are not particularly limited, but may be an amorphous silicon-based thin film, a hydrogenated silicon film containing silicon and hydrogen. It may be an amorphous silicon-based thin film (a-Si:H thin film). The term "amorphous" as used herein means a long-period, non-ordered structure. In other words, not only complete disorder but also short-period order are included.

第２面真性半導体層１２１、第１真性半導体層１１１及び第２真性半導体層１１２の厚さは、特に限定されないが、パッシベーション層としての効果の観点から、好ましくは２ｎｍ以上であり、高抵抗化により生じる変換特性の低下を抑える観点から、好ましくは２０ｎｍ以下である。 The thicknesses of the second intrinsic semiconductor layer 121, the first intrinsic semiconductor layer 111, and the second intrinsic semiconductor layer 112 are not particularly limited, but from the viewpoint of the effect as a passivation layer, they are preferably 2 nm or more and have high resistance. The thickness is preferably 20 nm or less from the viewpoint of suppressing deterioration of conversion characteristics caused by

第２面真性半導体層１２１、第１真性半導体層１１１及び第２真性半導体層１１２の形成方法は、特に限定されないが、プラズマ化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法を用いることができる。この方法によると、単結晶シリコンへの不純物の拡散を抑制しつつ、基板表面のパッシベーションを有効に行える。また、プラズマＣＶＤ法であれば、真性の半導体層における層中の水素濃度をその厚さ方向において変化させることにより、キャリアの回収を行う上で有効なエネルギーバンドギャッププロファイルの形成を行うことができる。 A method for forming the second intrinsic semiconductor layer 121, the first intrinsic semiconductor layer 111, and the second intrinsic semiconductor layer 112 is not particularly limited, but a plasma chemical vapor deposition (CVD) method can be used. According to this method, it is possible to effectively passivate the substrate surface while suppressing the diffusion of impurities into single crystal silicon. Further, with the plasma CVD method, by changing the hydrogen concentration in the layer in the thickness direction of the intrinsic semiconductor layer, it is possible to form an energy bandgap profile effective for recovering carriers. .

なお、プラズマＣＶＤ法による薄膜の成膜条件は、例えば、基板温度が１００℃以上、３００℃以下、圧力が２０Ｐａ以上、２６００Ｐａ以下、及び高周波のパワー密度が０．００３Ｗ／ｃｍ2以上、０．５Ｗ／ｃｍ2以下とすることができる。 The conditions for forming a thin film by the plasma CVD method are, for example, a substrate temperature of 100° C. or higher and 300° C. or lower, a pressure of 20 Pa or higher and 2600 Pa or lower, and a high frequency power density of 0.003 W/cm 2 or higher and 0.003 W/cm 2 or higher. It can be 5 W/cm 2 or less.

また、成膜の際に使用する原料ガスは、真性の半導体層の場合モノシラン（ＳｉＨ4）及びジシラン（Ｓｉ2Ｈ6）等のシリコン含有ガス、又はそれらのガスと水素（Ｈ2）とを混合したガスとすることができる。 In the case of the intrinsic semiconductor layer, the raw material gas used for film formation is silicon-containing gas such as monosilane (SiH 4 ) and disilane (Si 2 H 6 ), or a mixture of these gases and hydrogen (H 2 ). It can be a mixed gas.

なお、上記のガスに、メタン（ＣＨ4）、アンモニア（ＮＨ3）又はモノゲルマン（ＧｅＨ4）等の異種の元素を含むガスを添加して、シリコンカーバイド（ＳｉＣ）、窒化硅素（ＳｉＮX）又はシリコンゲルマニウム（ＳｉＧｅ）等のシリコン化合物を形成することにより、薄膜のエネルギーバンドギャップを適宜変更してもよい。 Incidentally, a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ) or monogermane (GeH 4 ) is added to the above gas to form silicon carbide (SiC) or silicon nitride (SiN x ). Alternatively, the energy bandgap of the thin film may be appropriately changed by forming a silicon compound such as silicon germanium (SiGe).

本実施形態において第１導電型半導体層１１３がｐ型、第２導電型半導体層１１４がｎ型である例を示したが、逆の導電型にすることもできる。 In the present embodiment, an example in which the semiconductor layer 113 of the first conductivity type is p-type and the semiconductor layer 114 of the second conductivity type is n-type is shown, but the conductivity type may be reversed.

第１導電型半導体層１１３及び第２導電型半導体層１１４の膜厚は、特に限定されないが、パッシベーション層としての効果の観点から、好ましくは２ｎｍ以上であり、高抵抗化により生じる変換特性の低下を抑える観点から、好ましくは２０ｎｍ以下である。 The film thickness of the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 is not particularly limited, but from the viewpoint of the effect as a passivation layer, it is preferably 2 nm or more. is preferably 20 nm or less from the viewpoint of suppressing the

第１導電型半導体層１１３及び第２導電型半導体層１１４は、基板１００の裏側において、第１導電型半導体層１１３と第２導電型半導体層１１４とが真性半導体層を介して電気的に分離されるように配置される。第１導電型半導体層１１３及び第２導電型半導体層１１４の幅は、好ましくは５０μｍ以上、３０００μｍ以下、より好ましくは８０μｍ以上、１０００μｍ以下である。なお、第１導電型半導体層１１３及び第２導電型半導体層１１４の幅は、特に断りがない限り、パターン化された各層の一部分の長さで、パターン化により、例えば、線状になった一部分の延び方向と直交する方向の長さを意味する。 The first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 are electrically separated on the back side of the substrate 100 via the intrinsic semiconductor layer. are arranged to be The width of the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 is preferably 50 μm or more and 3000 μm or less, more preferably 80 μm or more and 1000 μm or less. In addition, unless otherwise specified, the width of the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 is the length of a part of each patterned layer, and the patterning is made into, for example, a linear shape. It means the length in the direction perpendicular to the extending direction of the part.

ｐ型の半導体層は、ｐ型のドーパント（ホウ素等）が添加されたシリコン層であって、不純物拡散の抑制又は直列抵抗の抑制の観点から、非晶質シリコンで形成された層とすることができる。一方、ｎ型の半導体層は、ｎ型のドーパント（リン等）が添加されたシリコン層であって、ｐ型の半導体層と同様に、非晶質シリコン層で形成された層とすることができる。 The p-type semiconductor layer is a silicon layer to which a p-type dopant (such as boron) is added, and is made of amorphous silicon from the viewpoint of suppressing impurity diffusion or suppressing series resistance. can be done. On the other hand, the n-type semiconductor layer is a silicon layer to which an n-type dopant (such as phosphorus) is added, and can be a layer formed of an amorphous silicon layer like the p-type semiconductor layer. can.

第１導電型半導体層１１３及び第２導電型半導体層１１４は、原料ガスとして、モノシラン（ＳｉＨ4）又はジシラン（Ｓｉ2Ｈ6）等のシリコン含有ガス、又はシリコン系ガスと水素（Ｈ2）との混合ガスを用いたプラズマＣＶＤ法等により形成することができる。ｐ型の半導体層を形成する場合には、ドーパントガスとしてジボラン（Ｂ2Ｈ6）等を添加すればよい。ｎ型の半導体層を形成する場合には、ドーパントガスとしてホスフィン（ＰＨ3）等を添加すればよい。また、ホウ素（Ｂ）又はリン（Ｐ）といった不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈した混合ガスを用いてもよい。 The first-conductivity-type semiconductor layer 113 and the second-conductivity-type semiconductor layer 114 are formed using a silicon-containing gas such as monosilane (SiH 4 ) or disilane (Si 2 H 6 ), or a silicon-based gas and hydrogen (H 2 ) as raw material gases. can be formed by a plasma CVD method or the like using a mixed gas of When forming a p-type semiconductor layer, diborane (B 2 H 6 ) or the like may be added as a dopant gas. When forming an n-type semiconductor layer, phosphine (PH 3 ) or the like may be added as a dopant gas. Further, since the amount of impurities such as boron (B) or phosphorus (P) to be added may be very small, a mixed gas obtained by diluting a dopant gas with a raw material gas may be used.

また、ドーパントガスとしてのエネルギーバンドギャップを調整するために、メタン（ＣＨ4）、二酸化炭素（ＣＯ2）、アンモニア（ＮＨ3）又はモノゲルマン（ＧｅＨ4）等の異種の元素を含むガスを添加して、第１導電型半導体層１１３及び第２導電型半導体層１１４の少なくとも一方を合金化してもよい。 Also, in order to adjust the energy bandgap as a dopant gas, a gas containing a different element such as methane (CH 4 ), carbon dioxide (CO 2 ), ammonia (NH 3 ) or monogermane (GeH 4 ) is added. Then, at least one of the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 may be alloyed.

低反射層１２４は、太陽電池が受けた光の反射を抑制する層である。低反射層１２４は、光を透過する透光性の材料からなる層であれば、特に限定されないが、例えば、酸化珪素ＳｉＯX）、窒化珪素（ＳｉＮX）、酸化亜鉛（ＺｎＯ）又は酸化チタン（ＴｉＯX）等からなる層とすることができる。低反射層１２４は、例えば、酸化亜鉛又は酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料を塗布して形成することもできる。 The low-reflection layer 124 is a layer that suppresses reflection of light received by the solar cell. The low-reflection layer 124 is not particularly limited as long as it is a layer made of a translucent material that transmits light. For example, silicon oxide (SiO x ), silicon nitride (SiN x ), zinc oxide (ZnO), or titanium oxide. It can be a layer made of (TiO x ) or the like. The low-reflection layer 124 can also be formed by coating a resin material in which nanoparticles of an oxide such as zinc oxide or titanium oxide are dispersed.

本実施形態において、リフトオフ工程よりも前に低反射層１２４を形成する例を示したが、低反射層１２４は、リフトオフ工程よりも後で形成することもできる。 In this embodiment, an example in which the low-reflection layer 124 is formed before the lift-off process is shown, but the low-reflection layer 124 can also be formed after the lift-off process.

電極層１１９は、幹パターンと枝パターンとを有する櫛歯形状の第１導電型半導体層１１３及び第２導電型半導体層１１４の上に形成されている。電極層１１９の幹パターンの部分に形成された部分はいわゆるバスバー部であり、枝パターンの部分に形成された部分はいわゆるフィンガー部である。 The electrode layer 119 is formed on the first-conductivity-type semiconductor layer 113 and the second-conductivity-type semiconductor layer 114 having a trunk pattern and a branch pattern. The portion formed in the trunk pattern portion of the electrode layer 119 is a so-called busbar portion, and the portion formed in the branch pattern portion is a so-called finger portion.

フィンガー部の線幅は、第１導電型半導体層１１３及び第２導電型半導体層１１４の枝パターンの部分の線幅と同じにすることができる。また、フィンガー部の線幅を枝パターンの部分の線幅よりも狭くすることもできる。また、隣接するフィンガー部同士の短絡を防止できる構成であれば、フィンガー部の幅を枝パターンの部分の線幅よりも広くすることもできる。 The line width of the finger portions can be the same as the line width of the branch pattern portions of the first conductive semiconductor layer 113 and the second conductive semiconductor layer 114 . Also, the line width of the finger portion can be made narrower than the line width of the branch pattern portion. Further, if the structure is such that short-circuiting between adjacent finger portions can be prevented, the width of the finger portions can be made wider than the line width of the branch pattern portion.

電極層１１９は、第１導電型半導体層１１３及び第２導電型半導体層１１４に生じるキャリアを導く輸送層として機能する。電極層１１９は、第１導電型半導体層１１３及び第２導電型半導体層１１４と電気的に接続されるように、各層を覆うように形成すればよい。なお、第１導電型半導体層１１３を覆う電極層１１９Ａと、第２導電型半導体層１１４を覆う電極層１１９Ｂとを、乖離して配置することにより、第１導電型半導体層１１３と第２導電型半導体層１１４との短絡を防止する。 The electrode layer 119 functions as a transport layer that guides carriers generated in the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 . The electrode layer 119 may be formed so as to cover the layers so as to be electrically connected to the first-conductivity-type semiconductor layer 113 and the second-conductivity-type semiconductor layer 114 . By arranging the electrode layer 119A covering the first conductivity type semiconductor layer 113 and the electrode layer 119B covering the second conductivity type semiconductor layer 114 apart from each other, the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 113 are separated from each other. This prevents a short circuit with the semiconductor layer 114 .

本実施形態において、電極層１１９は、透明導電性酸化物からなる透明電極層１１７と、金属電極層１１８とが順次積層された積層電極とした。金属電極層１１８と半導体層との間に透明電極層１１７を設けることにより、金属電極層１１８を構成する金属元素が第１導電型半導体層１１３及び第２導電型半導体層１１４に拡散することを抑制する効果が得られる。また、電気的な接合を良好にする効果も得られる。 In this embodiment, the electrode layer 119 is a laminated electrode in which a transparent electrode layer 117 made of a transparent conductive oxide and a metal electrode layer 118 are sequentially laminated. By providing the transparent electrode layer 117 between the metal electrode layer 118 and the semiconductor layer, diffusion of the metal element forming the metal electrode layer 118 into the first conductivity type semiconductor layer 113 and the second conductivity type semiconductor layer 114 can be prevented. A suppressing effect is obtained. In addition, an effect of improving electrical connection can also be obtained.

透明電極層１１７は、特に限定されないが、例えば、酸化亜鉛（ＺｎＯ）又は酸化インジウム（ＩｎＯX）等により形成することができる。また、酸化インジウムに種々の金属酸化物、例えば酸化チタン（ＴｉＯX）、酸化スズ（ＳｎＯX）、酸化タングステン（ＷＯX）若しくは酸化モリブデン（ＭｏＯX）等を添加した透明導電性酸化物により形成することもできる。酸化インジウムに添加する金属酸化物の量は、好ましくは１重量％以上、１５重量％以下である。 The transparent electrode layer 117 is not particularly limited, but can be made of, for example, zinc oxide (ZnO) or indium oxide (InO x ). In addition, it is formed of a transparent conductive oxide obtained by adding various metal oxides such as titanium oxide (TiO x ), tin oxide (SnO x ), tungsten oxide (WO x ) or molybdenum oxide (MoO x ) to indium oxide. You can also The amount of metal oxide added to indium oxide is preferably 1% by weight or more and 15% by weight or less.

透明電極層１１７の厚さは、好ましくは２０ｎｍ以上、２００ｎｍ以下である。この厚さの透明電極層１１７を形成する方法として、例えば、スパッタ法等の物理気相堆積（ＰＶＤ：Physical Vapor Deposition）法、又は有機金属化合物と酸素又は水との反応を利用した金属有機化学気相堆積（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法等が挙げられる。 The thickness of the transparent electrode layer 117 is preferably 20 nm or more and 200 nm or less. As a method for forming the transparent electrode layer 117 with this thickness, for example, a physical vapor deposition (PVD) method such as a sputtering method, or a metal organic chemical method using a reaction between an organometallic compound and oxygen or water. A vapor phase deposition (MOCVD:Metal-Organic Chemical Vapor Deposition) method and the like are included.

金属電極層１１８は、特に限定されないが、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はニッケル（Ｎｉ）等により形成することができる。 The metal electrode layer 118 is not particularly limited, but can be made of, for example, silver (Ag), copper (Cu), aluminum (Al), nickel (Ni), or the like.

金属電極層１１８の厚さは、好ましくは１μｍ以上、８０μｍ以下である。この厚さの金属電極層１１８を形成する方法として、材料ペーストをインクジェットによる印刷若しくはスクリーン印刷する印刷法、又はめっき法が挙げられる。但し、これには限定されず、蒸着又はスパッタリング法等の真空プロセスを採用してもよい。 The thickness of the metal electrode layer 118 is preferably 1 μm or more and 80 μm or less. As a method for forming the metal electrode layer 118 with this thickness, there is a printing method in which a material paste is printed by inkjet printing or screen printing, or a plating method. However, it is not limited to this, and a vacuum process such as vapor deposition or sputtering may be employed.

本実施形態において、電極層１１９までの構造が形成された状態で、各層の接合面のパッシベーション、ｐ型及びｎ型の半導体層及びその界面における欠陥準位の発生の抑制、並びに透明電極層１１７における透明導電性酸化物の結晶化等を目的として、アニール処理を施すことができる。 In this embodiment, in a state where the structure up to the electrode layer 119 is formed, passivation of the junction surfaces of each layer, suppression of generation of defect levels in the p-type and n-type semiconductor layers and their interface, and transparent electrode layer 117 are performed. Annealing treatment can be performed for the purpose of crystallization of the transparent conductive oxide in the film.

アニール処理は、例えば、各層を形成した基板１００を好ましくは１５０℃以上、２００℃以下のオーブンに投入して行うことができる。この場合、オーブン内は大気雰囲気とすることができる。また、より効果的なアニール処理を行う観点から、水素又は窒素雰囲気としてもよい。また、アニール処理は、各層を形成した基板１００に、赤外線ヒータにより赤外線を照射するＲＴＡ（Rapid Thermal Annealing）等により行うこともできる。 Annealing treatment can be performed, for example, by putting the substrate 100 on which each layer is formed in an oven preferably at 150° C. or higher and 200° C. or lower. In this case, the inside of the oven can be an air atmosphere. Further, from the viewpoint of more effective annealing treatment, a hydrogen or nitrogen atmosphere may be used. The annealing treatment can also be performed by RTA (Rapid Thermal Annealing) or the like in which the substrate 100 on which each layer is formed is irradiated with infrared rays from an infrared heater.

以下に、実施例を用いて本開示の発明についてさらに詳細に説明する。以下の実施例は例示であり、本開示の発明をこれに限定する意図を有しない。 The invention of the present disclosure will be described in further detail below using examples. The following examples are illustrative and are not intended to limit the invention of this disclosure.

＜残渣量の算出＞
残渣量の算出は、リフトオフ層パターン１１６のエッチングとリンスによるリフトオフが終了したセル全体の画像をスキャナーで取得し、２値化処理した画像にて行った。残渣量は、リフトオフ層が完全に除去された場合を０％とし、リフトオフが進行せず、リフトオフ層パターン１１６が完全に残った場合を１００％とした。 <Calculation of residue amount>
The amount of residue was calculated by using a scanner to obtain an image of the entire cell in which lift-off by etching and rinsing of the lift-off layer pattern 116 was completed, and binarizing the image. The residue amount was defined as 0% when the lift-off layer was completely removed, and was defined as 100% when the lift-off layer pattern 116 remained completely without progressing lift-off.

＜電気的特性の測定＞
ＡＭ１．５のスペクトル分布を有するソーラーシミュレータを用いて、得られた裏面電極形太陽電池に２５℃の下で疑似太陽光を１００ｍＷ／ｃｍ2のエネルギー密度で照射し、開放電圧ＶOC（Voltage Open Circuit）、短絡電流ＪSC（Short Circuit Current）、曲線因子ＦＦ(Fill Factor)、及び光電変換効率を測定した。各測定値は、実施例１の裏面電極形太陽電池の測定値を１．００として規格化した。 <Measurement of electrical characteristics>
Using a solar simulator having a spectrum distribution of AM 1.5, the obtained back electrode type solar cell was irradiated with simulated sunlight at an energy density of 100 mW/cm 2 at 25 ° C., and the open circuit voltage V OC (Voltage Open Circuit), short circuit current J SC (Short Circuit Current), fill factor FF (Fill Factor), and photoelectric conversion efficiency were measured. Each measured value was normalized by setting the measured value of the back electrode type solar cell of Example 1 to 1.00.

＜裏面電極型太陽電池の製造＞
まず、基板として、厚さが２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の第１の面及び第２の面に異方性エッチングを行い、基板にピラミッド型のテクスチャ構造を形成した。 <Manufacturing of back electrode type solar cell>
First, a single crystal silicon substrate having a thickness of 200 μm was adopted as the substrate. Anisotropic etching was performed on the first surface and the second surface of the single crystal silicon substrate to form a pyramid-shaped texture structure on the substrate.

基板をＣＶＤ装置に導入し、導入した基板の第１の面及び第２の面に、シリコンからなる真性半導体層（膜厚８ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を１２０Ｐａ、ＳｉＨ4／Ｈ2流量比の値を３／１０、及びパワー密度を０．０１１Ｗ／ｃｍ2とした。 The substrate was introduced into a CVD apparatus, and an intrinsic semiconductor layer (thickness: 8 nm) made of silicon was formed on the first surface and the second surface of the introduced substrate. The deposition conditions were a substrate temperature of 150° C., a pressure of 120 Pa, a SiH 4 /H 2 flow ratio of 3/10, and a power density of 0.011 W/cm 2 .

ＣＶＤ装置を用いて、第１の面の真性半導体層の上にｐ型の水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）からなる第１導電型半導体層を形成した。製膜条件は、基板温度を１５０℃、圧力を６０Ｐａ、ＳｉＨ4／Ｂ2Ｈ6流量比の値を１／３、及びパワー密度を０．０１Ｗ／ｃｍ２とした。また、Ｂ2Ｈ6ガスの流量は、Ｂ2Ｈ6がＨ2により５０００ｐｐｍまで希釈された希釈ガスの流量である。 Using a CVD apparatus, a first conductivity type semiconductor layer composed of a p-type hydrogenated amorphous silicon thin film (thickness: 10 nm) was formed on the intrinsic semiconductor layer on the first surface. The deposition conditions were a substrate temperature of 150° C., a pressure of 60 Pa, a SiH 4 /B 2 H 6 flow ratio of 1/3, and a power density of 0.01 W/cm 2 . Also, the flow rate of the B 2 H 6 gas is the flow rate of the diluent gas obtained by diluting B 2 H 6 with H 2 to 5000 ppm.

プラズマＣＶＤ装置を用いて、第１導電型半導体層の上に、主成分を酸化珪素（ＳｉＯX）とするリフトオフ層を形成した。リフトオフ層の膜厚は４００ｎｍとした。 Using a plasma CVD apparatus, a lift-off layer containing silicon oxide (SiO x ) as a main component was formed on the first conductivity type semiconductor layer. The film thickness of the lift-off layer was set to 400 nm.

リフトオフ層を形成した第１の面に感光性レジスト膜を製膜した。これをフォトリソグラフィ法により露光・現像を行い、リフトオフ層、第１導電型半導体層及び真性半導体層を除去する領域を露出させた。次に基板を、７重量％のフッ化水素に４０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸に浸漬し、リフトオフ層、第1導電型半導体層及び真性半導体層を選択的に除去してリフトオフ層パターンを形成した。 A photosensitive resist film was formed on the first surface on which the lift-off layer was formed. This was exposed and developed by photolithography to expose regions where the lift-off layer, first conductivity type semiconductor layer and intrinsic semiconductor layer were to be removed. Next, the substrate is immersed in ozone/hydrofluoric acid, which is a mixture of 7 wt% hydrogen fluoride and 40 ppm ozone, to selectively remove the lift-off layer, the first conductivity type semiconductor layer, and the intrinsic semiconductor layer to lift off. A layer pattern was formed.

次に、露出した第１の面を濃度が２重量％のフッ化水素酸によって洗浄した後、基板をＣＶＤ装置に導入し、第２の面に真性半導体層（膜厚８ｎｍ）を１回目の真性半導体層と同様の成膜条件で形成した。続いて、形成した真性半導体層の上に、ｎ型の水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）からなる第２導電型半導体層を形成した。製膜条件は、基板温度が１５０℃、圧力が６０Ｐａ、ＳｉＨ4／ＰＨ3／Ｈ2流量比の値が１／２、及びパワー密度が０．０１Ｗ／ｃｍ2とした。また、ＰＨ3ガスの流量は、ＰＨ3がＨ2により５０００ｐｐｍまで希釈された希釈ガスの流量である。 Next, after washing the exposed first surface with hydrofluoric acid having a concentration of 2% by weight, the substrate is introduced into a CVD apparatus, and an intrinsic semiconductor layer (film thickness: 8 nm) is formed on the second surface for the first time. It was formed under the same film formation conditions as the intrinsic semiconductor layer. Subsequently, a second conductivity type semiconductor layer composed of an n-type hydrogenated amorphous silicon thin film (thickness: 10 nm) was formed on the formed intrinsic semiconductor layer. The deposition conditions were a substrate temperature of 150° C., a pressure of 60 Pa, a SiH 4 /PH 3 /H 2 flow rate ratio of 1/2, and a power density of 0.01 W/cm 2 . The flow rate of PH 3 gas is the flow rate of diluent gas obtained by diluting PH 3 with H 2 to 5000 ppm.

第２導電型半導体層が形成された基板を、所定の条件でエッチング槽に浸漬して、リフトオフ層パターンのエッチングを行った。次に、リフトオフ層パターンのエッチングを行った基板に対して、所定の条件でリンス工程を行った。 The substrate on which the second conductivity type semiconductor layer was formed was immersed in an etching tank under predetermined conditions to etch the lift-off layer pattern. Next, the substrate on which the lift-off layer pattern was etched was subjected to a rinsing process under predetermined conditions.

次に、低反射層として、基板の第２の面に窒化硅素層を形成した。その後、マグネトロンスパッタリング装置を用いて、透明電極層となる酸化物膜（膜厚８０ｎｍ）を、基板の第１導電型半導体層及び第２導電型半導体層の上に形成した。透明導電性酸化物としては、酸化スズを１０重量％の濃度で含有する酸化インジウム（ＩＴＯ）をターゲットとして使用した。装置のチャンバ内にアルゴンと酸素との混合ガスを導入し、チャンバ内の圧力を０．３Ｐａに設定した。アルゴンと酸素との混合比率は、抵抗率が最も低くなる（いわゆるボトム）条件とした。また、直流電源を用いて、０．４Ｗ／ｃｍ2の電力密度で成膜を行った。 Next, a silicon nitride layer was formed on the second surface of the substrate as a low reflection layer. After that, using a magnetron sputtering apparatus, an oxide film (thickness: 80 nm) serving as a transparent electrode layer was formed on the first-conductivity-type semiconductor layer and the second-conductivity-type semiconductor layer of the substrate. As a transparent conductive oxide, indium oxide (ITO) containing tin oxide at a concentration of 10% by weight was used as a target. A mixed gas of argon and oxygen was introduced into the chamber of the apparatus, and the pressure inside the chamber was set to 0.3 Pa. The mixing ratio of argon and oxygen was set to the lowest resistivity (so-called bottom) condition. In addition, film formation was performed using a DC power supply at a power density of 0.4 W/cm 2 .

次に、フォトリソグラフィ法により、第１導電型半導体層及び第２導電型半導体層上にまたがっている透明導電性酸化物膜を選択的にエッチングして、透明電極層を形成した。このエッチングにより形成された透明電極層により、ｐ型半導体層上の透明導電性酸化物膜と、ｎ型半導体層上の透明導電性酸化物膜との間の導通を防止した。 Next, a transparent electrode layer was formed by selectively etching the transparent conductive oxide film extending over the first-conductivity-type semiconductor layer and the second-conductivity-type semiconductor layer by photolithography. The transparent electrode layer formed by this etching prevented conduction between the transparent conductive oxide film on the p-type semiconductor layer and the transparent conductive oxide film on the n-type semiconductor layer.

次に、透明電極層の上に、銀ペーストをスクリーン印刷し、温度が１８０℃のオーブンで６０分間の加熱処理を行い、金属電極層を形成した。 Next, a silver paste was screen-printed on the transparent electrode layer and heat-treated in an oven at a temperature of 180° C. for 60 minutes to form a metal electrode layer.

（実施例１）
リフトオフ層パターンをエッチングする際のエッチング液は、７重量％のフッ化水素酸とし、エッチング液への浸漬時間は１０分間とした。 (Example 1)
The etchant for etching the lift-off layer pattern was 7% by weight hydrofluoric acid, and the immersion time in the etchant was 10 minutes.

リフトオフ層パターンをエッチングした後のリンス工程は、基板を超純水からなるリンス液を満たした第１のリンス槽及び第２のリンス槽に順次浸漬して行った。基板を第１のリンス槽に浸漬する際には、一方の幹パターン近傍の辺が下方になる位置（以後、この配置を０°の位置という。）に基板を配置し、枝パターンが延びる方向に沿って基板を下降させることにより、一方の幹パターン近傍の辺が最初にリンス液に接触するようにした。１０秒間浸漬を行った後、基板を引き上げ、ｚ軸を中心に元の位置に対して１８０°基板を回転させた（以後、この位置を１８０°の位置という）。続いて、基板を枝パターンの延びる方向に沿って下降させ、第２のリンス槽に浸漬した。１０秒間浸漬を行った後、基板を引き上げ、残渣量を測定した。 In the rinsing step after etching the lift-off layer pattern, the substrate was sequentially immersed in a first rinsing tank and a second rinsing tank filled with a rinsing liquid consisting of ultrapure water. When the substrate is immersed in the first rinse tank, the substrate is placed in a position where the side near one of the trunk patterns is downward (hereinafter, this placement is referred to as a 0° position), and the direction in which the branch pattern extends. By lowering the substrate along the , the edge near one trunk pattern was brought into contact with the rinse liquid first. After 10 seconds of immersion, the substrate was lifted and rotated 180° relative to the original position about the z-axis (hereinafter referred to as the 180° position). Subsequently, the substrate was lowered along the extending direction of the branch pattern and immersed in the second rinse bath. After immersion for 10 seconds, the substrate was pulled up and the amount of residue was measured.

第２のリンス槽から引き上げた後の残渣量は４％であった。また、電極形成後のＶOC、ＪSC、ＦＦ及び光電変換効率は良好であった。 The residual amount after pulling up from the second rinse bath was 4%. Also, the V OC , J SC , FF and photoelectric conversion efficiency after electrode formation were good.

（実施例２）
第１のリンス槽から引き上げた後、基板を９０°回転させて９０°の位置とし、幹パターンの延びる方向に沿って下降させて、第２のリンス槽に浸漬した以外は、実施例１と同様にした。 (Example 2)
After pulling up from the first rinse bath, the substrate was rotated by 90° to the position of 90°, lowered along the extending direction of the stem pattern, and immersed in the second rinse bath, except that the substrate was dipped in the second rinse bath. I did the same.

第２のリンス槽から引き上げた後の残渣量は１０％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＪSCはいずれも１．００であり、規格化ＦＦ及び規格化光電変換効率はいずれも０．９８であった。 The residual amount after pulling up from the second rinse bath was 10%. Both the normalized V OC and the normalized J SC based on the back contact solar cell of Example 1 were 1.00, and the normalized FF and the normalized photoelectric conversion efficiency were both 0.98. rice field.

（実施例３）
基板を第２のリンス槽から引き上げた後、基板を－９０°回転させて９０°の位置として、幹パターンの延びる方向に沿って下降させて、第３のリンス槽に浸漬し、基板を第３のリンス槽から引き上げた後、基板を１８０°回転させて２７０°の位置として、幹パターンの延びる方向に沿って下降させて、第４のリンス槽に浸漬した以外は、実施例１と同様にした。 (Example 3)
After pulling up the substrate from the second rinse bath, the substrate was rotated by −90° to the position of 90°, lowered along the direction in which the stem pattern extends, and immersed in the third rinse bath. 3, the substrate was rotated 180° to a position of 270°, lowered along the direction in which the trunk pattern extends, and immersed in the fourth rinse bath. made it

第４のリンス槽から引き上げた後の残渣量は０％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＪSCは１．００、規格化ＦＦ及び規格化光電変換効率はいずれも１．０１であった。
（実施例４）
第１のリンス槽から引き上げた後、基板を１８０°回転させて１８０°の位置とし、枝パターンの延びる方向に沿って下降させて、再び第１のリンス槽に浸漬した以外は、実施例１と同様にした。 The amount of residue after pulling up from the fourth rinse tank was 0%. The normalized V OC and normalized J SC of the back contact solar cell of Example 1 were both 1.00, and the normalized FF and normalized photoelectric conversion efficiency were both 1.01.
(Example 4)
After pulling up from the first rinse bath, the substrate was rotated 180° to the 180° position, lowered along the extending direction of the branch pattern, and immersed in the first rinse bath again. did the same.

基板を１８０°の位置として第１のリンス槽に浸漬してから引き上げた後の残渣量は９％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＩSCはいずれも１．００であり、規格化ＦＦ及び規格化光電変換効率はいずれも０．９８であった。 After the substrate was immersed in the first rinse tank at a position of 180° and pulled out, the amount of residue was 9%. Both the normalized V OC and the normalized I SC based on the back electrode type solar cell of Example 1 were 1.00, and the normalized FF and the normalized photoelectric conversion efficiency were both 0.98. rice field.

（実施例５）
リフトオフ層パターンを図９に示すような、基板の一の辺の近傍にのみ幹パターンが設けられている形状とし、第１のリンス槽に浸漬する際に、幹パターンの近傍の第１の辺１００Ａが最初にリンス液に接触するように基板を配置してこの位置を０°の位置とした以外は、実施例１と同様にした。 (Example 5)
The lift-off layer pattern has a shape in which the trunk pattern is provided only in the vicinity of one side of the substrate as shown in FIG. Same as Example 1 except that the substrate was positioned so that the 100A contacted the rinse first and this position was the 0° position.

第２のリンス槽から引き上げた後の残渣量は４％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC、規格化ＪSC、規格化ＦＦ及び光電変換効率はいずれも１．００であった。 The residual amount after pulling up from the second rinse bath was 4%. The normalized V OC , normalized J SC , normalized FF and photoelectric conversion efficiency based on the back contact solar cell of Example 1 were all 1.00.

（実施例６）
第１のリンス槽に浸漬する際に、９０°の位置として第１の辺１００Ａと隣接する辺が最初にリンス液に接触するように基板を下降させ、基板を第２のリンス槽から引き上げた後、基板を１８０°回転させて２７０°の位置としてから第２のリンス槽に浸漬した以外は、実施例５と同様にした。 (Example 6)
When immersed in the first rinse bath, the substrate was lowered so that the side adjacent to the first side 100A first contacted the rinse solution at a position of 90°, and the substrate was pulled up from the second rinse bath. After that, the substrate was rotated by 180° to the position of 270°, and then immersed in the second rinse bath.

第２のリンス槽から引き上げた後の残渣量は１３％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＪSCはいずれも１．００であり、規格化ＦＦ及び規格化光電変換効率はいずれも０．９７であった。 The residual amount after pulling up from the second rinse bath was 13%. Both the normalized V OC and the normalized J SC based on the back contact solar cell of Example 1 were 1.00, and the normalized FF and the normalized photoelectric conversion efficiency were both 0.97. rice field.

（比較例１）
リフトオフ層パターンをエッチングした後のリンスにおいて、第２のリンス槽への浸漬を行わなかった以外は、実施例１と同様にした。 (Comparative example 1)
The procedure was the same as in Example 1, except that immersion in the second rinse bath was not performed in the rinse after etching the lift-off layer pattern.

第１のリンス槽から引き上げた後の残渣量は２０％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＪSCはいずれも１．００であり、規格化ＦＦ及び規格化光電変換効率はいずれも０．９５であった。 The residual amount after pulling up from the first rinse tank was 20%. Both the normalized V OC and the normalized J SC based on the back contact solar cell of Example 1 were 1.00, and the normalized FF and the normalized photoelectric conversion efficiency were both 0.95. rice field.

（比較例２）
リフトオフ層パターンをエッチングした後のリンスにおいて、第１のリンス槽に基板を浸漬する際に、基板の位置を９０°の位置として、幹パターンの延びる方向に沿って下降させた以外は、比較例１と同様にした。 (Comparative example 2)
In the rinse after etching the lift-off layer pattern, when the substrate was immersed in the first rinse bath, the position of the substrate was set at a position of 90° and lowered along the direction in which the trunk pattern extends. Same as 1.

第１のリンス槽から引き上げた後の残渣量は２３％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＪSCはいずれも１．００であり、規格化ＦＦ及び規格化光電変換効率はいずれも０．９４であった。 The residual amount after pulling up from the first rinse tank was 23%. Both the normalized V OC and the normalized J SC based on the back electrode type solar cell of Example 1 were 1.00, and the normalized FF and the normalized photoelectric conversion efficiency were both 0.94. rice field.

（比較例３）
第２のリンス槽へ基板を浸漬する前に、基板を回転させず、基板を０°の位置としたまま第２のリンス槽へ浸漬した以外は、実施例１と同様にした。 (Comparative Example 3)
The same procedure as in Example 1 was performed except that the substrate was not rotated before being immersed in the second rinsing bath, but was immersed in the second rinsing bath while the substrate was at the 0° position.

第２のリンス槽から引き上げた後の残渣量は１５％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOC及び規格化ＪSCはいずれも１．００であり、規格化ＦＦ及び規格化光電変換効率はいずれも０．９６であった。 The residual amount after pulling up from the second rinse bath was 15%. In addition, both the normalized V OC and normalized J SC based on the back electrode type solar cell of Example 1 were 1.00, and the normalized FF and normalized photoelectric conversion efficiency were both 0.96. rice field.

（比較例４）
リフトオフ層パターンをエッチングする際の浸漬時間を２０分とした以外は、比較例３と同様にした。 (Comparative Example 4)
The procedure was the same as in Comparative Example 3, except that the immersion time when etching the lift-off layer pattern was changed to 20 minutes.

第２のリンス槽から引き上げた後の残渣量は１３％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOCは０．９５、規格化ＪSCは１．００、規格化ＦＦは０．９３、規格化光電変換効率は０．８８あり、パッシベーションの低下がみられた。 The residual amount after pulling up from the second rinse bath was 13%. Further, the normalized VOC is 0.95, the normalized JSC is 1.00, the normalized FF is 0.93, and the normalized photoelectric conversion efficiency is 0.88, based on the back electrode type solar cell of Example 1. There was a decrease in passivation.

（比較例５）
リフトオフ層パターンをエッチングする際の浸漬時間を３０分とした以外は、比較例３と同様にした。 (Comparative Example 5)
The procedure was the same as in Comparative Example 3 except that the immersion time when etching the lift-off layer pattern was changed to 30 minutes.

第２のリンス槽から引き上げた後の残渣量は１１％であった。また、実施例１の裏面電極形太陽電池を基準とした規格化ＶOCは０．９０、規格化ＪSCは１．００、規格化ＦＦは０．９０、規格化光電変換効率は０．８１あり、パッシベーションの低下がみられた。 The residual amount after pulling up from the second rinse bath was 11%. In addition, the normalized V OC is 0.90, the normalized J SC is 1.00, the normalized FF is 0.90, and the normalized photoelectric conversion efficiency is 0.81 based on the back electrode type solar cell of Example 1. There was a decrease in passivation.

表１に、各実施例及び比較例の、条件及び結果をまとめて示す。 Table 1 summarizes the conditions and results of each example and comparative example.

Figure 0007195130000001
Figure 0007195130000001

１００ 基板
１００Ａ 第１の辺
１０１ 第１の面
１０２ 第２の面
１１１ 第１真性半導体層
１１２ 第２真性半導体層
１１３ 第１導電型半導体層
１１４ 第２導電型半導体層
１１６ リフトオフ層パターン
１１６Ａ 幹パターン
１１６Ｂ 枝パターン
１１６ａ リフトオフ層
１１７ 透明電極層
１１８ 金属電極層
１１９ 電極層
１１９Ａ 電極層
１１９Ｂ 電極層
１２１ 第２面真性半導体層
１２４ 低反射層
１２５ 分離溝
１４０ エッチング槽
１４１ エッチング溶液
１５０ リンス槽
１５１ リンス液
１６１ 浮き上がった部分 100 substrate 100A first side 101 first surface 102 second surface 111 first intrinsic semiconductor layer 112 second intrinsic semiconductor layer 113 first conductivity type semiconductor layer 114 second conductivity type semiconductor layer 116 lift-off layer pattern 116A trunk pattern 116B branch pattern 116a lift-off layer 117 transparent electrode layer 118 metal electrode layer 119 electrode layer 119A electrode layer 119B electrode layer 121 second surface intrinsic semiconductor layer 124 low reflection layer 125 separation groove 140 etching bath 141 etching solution 150 rinse bath 151 rinse solution 161 raised part

Claims (6)

基板の第１の面に第１導電型半導体層を形成する工程と、
第１導電型半導体層の上にリフトオフ層を形成する工程と、
前記リフトオフ層を選択的に除去してリフトオフ層パターンを形成する工程と、
前記リフトオフ層パターンを覆うように第２導電型半導体層を形成する工程と、
前記リフトオフ層パターンをエッチングする工程と、
前記リフトオフ層パターンをエッチングする工程よりも後で、前記基板をリンス液に浸漬して前記基板の表面に残存するリフトオフ層パターンを除去する工程とを備え、
前記基板の前記リンス液への浸漬は、前記基板の最初に前記リンス液と接する位置が、前回の浸漬の際とは異なった位置となるように複数回繰り返す、裏面電極型太陽電池の製造方法。 forming a first conductivity type semiconductor layer on a first surface of a substrate;
forming a lift-off layer on the semiconductor layer of the first conductivity type;
selectively removing the lift-off layer to form a lift-off layer pattern;
forming a second conductivity type semiconductor layer to cover the lift-off layer pattern;
etching the lift-off layer pattern;
After the step of etching the lift-off layer pattern, removing the lift-off layer pattern remaining on the surface of the substrate by immersing the substrate in a rinse solution,
A method for manufacturing a back contact solar cell, wherein the immersion of the substrate in the rinsing solution is repeated multiple times so that the position of the substrate that initially comes into contact with the rinsing solution is different from that of the previous immersion. . 前記基板の前記リンス液への浸漬を繰り返す際に、毎回新たなリンス液を用いる、請求項１に記載の裏面電極型太陽電池の製造方法。 2. The method for manufacturing a back electrode type solar cell according to claim 1, wherein a new rinse is used every time the substrate is repeatedly immersed in the rinse. 前記基板の前記リンス液への浸漬を繰り返す際に、少なくとも１回は前記基板を１８０°回転させて浸漬を行う、請求項１又は２に記載の裏面電極型太陽電池の製造方法。 3. The method for manufacturing a back electrode type solar cell according to claim 1, wherein when the substrate is repeatedly immersed in the rinse solution, the substrate is rotated by 180[deg.] and immersed at least once. 前記リフトオフ層パターンは、第１の方向に延びる幹パターンと、前記第１の方向と交差する第２の方向に延びる複数の枝パターンとを有し、
前記基板の前記リンス液への浸漬を繰り返す際に、少なくとも１回は前記基板を前記第２の方向に沿って移動させて浸漬を行う、請求項１～３のいずれか１項に記載の裏面電極型太陽電池の製造方法。 The lift-off layer pattern has a trunk pattern extending in a first direction and a plurality of branch patterns extending in a second direction intersecting the first direction,
The back surface according to any one of claims 1 to 3, wherein when the substrate is repeatedly immersed in the rinse liquid , the substrate is immersed by moving the substrate along the second direction at least once. A method for manufacturing an electrode-type solar cell. 前記枝パターンの線幅は、前記幹パターンの線幅よりも細い、請求項４に記載の裏面電極型太陽電池の製造方法。 5. The method for manufacturing a back contact solar cell according to claim 4, wherein the line width of said branch pattern is narrower than the line width of said trunk pattern. 前記幹パターンは、前記枝パターンよりも前記基板の第１の辺に近い位置に前記第１の辺に沿って形成され、
前記基板の前記リンス液への最初の浸漬は、前記第１の辺が他の辺よりも先に前記リンス液と接するように行う、請求項４又は５に記載の裏面電極型太陽電池の製造方法。 the trunk pattern is formed along the first side of the substrate at a position closer to the first side than the branch pattern;
6. The manufacturing of the back contact solar cell according to claim 4, wherein the first immersion of the substrate in the rinse solution is performed so that the first side comes into contact with the rinse solution before the other sides. Method.
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