JP7170482B2 - 情報処理装置及びその制御方法、並びにプログラム - Google Patents
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Description
また、本発明の他の一態様に係る情報処理装置は、ブートプログラムが格納された不揮発性の記憶手段と、書き換えが不可能なメモリ領域を有する第1制御手段と、第2制御手段と、を備え、前記第1制御手段は、前記情報処理装置の起動時に、前記メモリ領域に格納されているプログラムを実行することにより、前記記憶手段に格納されている前記ブートプログラムの検証結果を示す信号の受信を待つ状態に移行し、前記第2制御手段は、前記記憶手段に格納されている前記ブートプログラムの正当性を検証し、当該検証の結果を示す前記信号を前記第1制御手段へ送信し、前記第1制御手段へ前記信号を送信した後に、省電力状態へ移行し、前記第1制御手段は、前記第2制御手段から前記信号を受信すると、前記記憶手段に格納されている前記ブートプログラムを実行することを特徴とする。
図1は、本発明の実施形態に係る画像処理装置である複合機(MFP)のハードウェア構成例を示すブロック図である。本実施形態は、情報処理装置の一例として、メインCPU及びサブCPUを備え、画像処理を行う画像処理装置(画像形成装置)であるMFPに本発明を適用した例について説明する。なお、本発明は、メインCPU及びサブCPUを備える情報処理装置に適用可能であり、例えば、印刷装置、読取装置、複写機、及びファクシミリ装置等にも適用可能である。
図2は、メインCPU101のハードウェア構成例を示すブロック図である。メインCPU101は、信号バス209に接続されたモジュールとして、CPUコア201、SPI I/F202、GPIO(General-purpose input/output)203、OTP領域204、及びSRAM205を備える。
図3は、サブCPU115のハードウェア構成例を示すブロック図である。サブCPU115は、信号バス309に接続されたモジュールとして、CPUコア301、SPI I/F302、GPIO303、OTP領域304、SRAM305、暗号処理部308、及びROM310を備える。
図4は、サブCPU115が出力する検証終了信号116の信号波形の例を示す図である。信号波形401は、ブートコードが正しい(改ざんされていない)との検証結果が得られた場合に出力される信号の波形である。信号波形402は、ブートコードが不正である(改ざんされている)との検証結果が得られた場合に出力される信号の波形である。
図5は、サブCPU115によって実行される処理の手順を示すフローチャートである。MFP1が電源オフ状態から起動して、リセット制御部121から出力されるリセット信号117に従ってリセット状態が解除されると、サブCPU115は、図5の手順による処理を実行する。
図6は、メインCPU101によって実行される処理の手順を示すフローチャートである。MFP1が電源オフ状態から起動して、リセット制御部121から出力されるリセット信号117に従ってリセット状態が解除されると、メインCPU101は、図6の手順による処理を実行する。
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
Claims (12)
- 情報処理装置であって、
ブートプログラムが格納された不揮発性の記憶手段と、
書き換えが不可能なメモリ領域を有する第1制御手段と、
第2制御手段と、を備え、
前記第1制御手段は、前記情報処理装置の起動時に前記第1制御手段のリセット状態の解除に応じて、前記メモリ領域に格納されているプログラムを実行することにより、前記記憶手段に格納されている前記ブートプログラムの検証結果を示す信号の受信を待つ状態に移行し、
前記第2制御手段は、前記第2制御手段のリセット状態の解除に応じて、前記記憶手段に格納されている前記ブートプログラムの正当性を検証し、当該検証の結果を示す前記信号を前記第1制御手段へ送信し、
前記第1制御手段は、前記第2制御手段から前記信号を受信すると、前記記憶手段に格納されている前記ブートプログラムを実行する
ことを特徴とする情報処理装置。 - 前記第2制御手段は、前記検証の結果、前記記憶手段に格納されている前記ブートプログラムが正当であれば、特定パターンを有する信号を前記信号として前記第1制御手段へ送信し、
前記第1制御手段は、前記特定パターンを有する信号を前記第2制御手段から受信すると、前記記憶手段に格納されている前記ブートプログラムを実行する
ことを特徴とする請求項1に記載の情報処理装置。 - 前記第2制御手段は、前記検証の結果、前記記憶手段に格納されている前記ブートプログラムが正当でなければ、前記特定パターンを有する信号を前記第1制御手段へ送信せずに、前記ブートプログラムの改ざんを報知する
ことを特徴とする請求項2に記載の情報処理装置。 - 前記第1制御手段は、前記特定パターンを有する信号を前記第2制御手段から受信すると、受信確認信号を前記第2制御手段へ送信し、当該受信確認信号に応じて前記第2制御手段から送信される前記特定パターンを有する信号を受信すると、前記記憶手段から前記ブートプログラムを読み出して実行する
ことを特徴とする請求項2又は3に記載の情報処理装置。 - 前記メモリ領域には、前記情報処理装置が電源オフ状態から起動した後に前記第1制御手段によって最初に実行されるプログラムが予め格納されている
ことを特徴とする請求項1から4のいずれか1項に記載の情報処理装置。 - 前記情報処理装置が電源オフ状態から起動すると、前記第1制御手段及び前記第2制御手段のリセット状態を解除する解除手段を更に備え、
前記第1制御手段は、前記解除手段によって前記リセット状態が解除されると、前記メモリ領域に格納されている前記プログラムの実行を開始する
ことを特徴とする請求項1から5のいずれか1項に記載の情報処理装置。 - 前記第2制御手段は、前記解除手段によって前記リセット状態が解除されると、前記記憶手段に格納されている前記ブートプログラムの前記検証を開始する
ことを特徴とする請求項6に記載の情報処理装置。 - 前記第2制御手段は、前記ブートプログラムから得られた暗号情報が予め格納された、書き換えが不可能なメモリ領域を有し、
前記第2制御手段は、前記第2制御手段が有する前記メモリ領域に格納されている前記暗号情報を復号して得られたハッシュ値と、前記記憶手段から読み出した前記ブートプログラムのハッシュ値とを比較することにより、前記ブートプログラムの正当性を検証する
ことを特徴とする請求項1から7のいずれか1項に記載の情報処理装置。 - 情報処理装置であって、
ブートプログラムが格納された不揮発性の記憶手段と、
書き換えが不可能なメモリ領域を有する第1制御手段と、
第2制御手段と、を備え、
前記第1制御手段は、前記情報処理装置の起動時に、前記メモリ領域に格納されているプログラムを実行することにより、前記記憶手段に格納されている前記ブートプログラムの検証結果を示す信号の受信を待つ状態に移行し、
前記第2制御手段は、前記記憶手段に格納されている前記ブートプログラムの正当性を検証し、当該検証の結果を示す前記信号を前記第1制御手段へ送信し、前記第1制御手段へ前記信号を送信した後に、省電力状態へ移行し、
前記第1制御手段は、前記第2制御手段から前記信号を受信すると、前記記憶手段に格納されている前記ブートプログラムを実行する
ことを特徴とする情報処理装置。 - ブートプログラムが格納された不揮発性の記憶手段と、書き換えが不可能なメモリ領域を有する第1制御手段と、第2制御手段と、を備える情報処理装置の制御方法であって、
前記第1制御手段が、前記情報処理装置の起動時に前記第1制御手段のリセット状態の解除に応じて、前記メモリ領域に格納されているプログラムを実行することにより、前記記憶手段に格納されている前記ブートプログラムの検証結果を示す信号の受信を待つ状態に移行する工程と、
前記第2制御手段が、前記第2制御手段のリセット状態の解除に応じて、前記記憶手段に格納されている前記ブートプログラムの正当性を検証し、当該検証の結果を示す前記信号を前記第1制御手段へ送信する工程と、
前記第1制御手段が、前記第2制御手段から前記信号を受信すると、前記記憶手段に格納されている前記ブートプログラムを実行する工程と、
を含むことを特徴とする情報処理装置の制御方法。 - ブートプログラムが格納された不揮発性の記憶手段と、書き換えが不可能なメモリ領域を有する第1制御手段と、第2制御手段と、を備える情報処理装置の制御方法であって、
前記第1制御手段が、前記情報処理装置の起動時に、前記メモリ領域に格納されているプログラムを実行することにより、前記記憶手段に格納されている前記ブートプログラムの検証結果を示す信号の受信を待つ状態に移行する工程と、
前記第2制御手段が、前記記憶手段に格納されている前記ブートプログラムの正当性を検証し、当該検証の結果を示す前記信号を前記第1制御手段へ送信し、前記第1制御手段へ前記信号を送信した後に、省電力状態へ移行する工程と、
前記第1制御手段が、前記第2制御手段から前記信号を受信すると、前記記憶手段に格納されている前記ブートプログラムを実行する工程と、
を含むことを特徴とする情報処理装置の制御方法。 - 請求項10又は11に記載の情報処理装置の制御方法の各工程をコンピュータに実行させるためのプログラム。
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