JP7170448B2 - 撮像素子、撮像装置及び信号処理方法 - Google Patents

撮像素子、撮像装置及び信号処理方法 Download PDF

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Description

本発明は、撮像素子、撮像装置及び信号処理方法に関し、特に、フォトンカウント型撮像素子に伴う技術に関する。
従来、デジタルカメラ等に用いられる撮像素子は、フォトダイオード(PD)を電荷蓄積方式で用いることが一般的である。電荷蓄積方式とは、一定期間内にPDに入射したフォトンを光電変換し、電圧値というアナログ量として捉える方式である。電荷蓄積方式では、PDにフォトンが入射されると、PDは入射するフォトンの数に対してほぼ線形に電荷を生成し、蓄積する。PDに蓄積された電荷はフローティングディフュージョン部(FD)へ転送され、電圧に変換される。FDによって変換された電圧はソースフォロワ(SF)によって増幅され、AD変換器によってデジタル信号に変換され、外部に出力される。
電荷蓄積方式の場合、例えばFDの電圧をSFで増幅する際に、SFのゲート界面で発生するRTS(Random Telegraph Signal)ノイズによりS/N比が劣化することが知られている。
一方で、近年アバランシェフォトダイオード(APD)をガイガーモードで動作させた際に発生するアバランシェ現象を利用して、入射したフォトンの数そのものを計測してデジタル信号として出力するフォトンカウント型撮像素子の検討がなされている。
APDをガイガーモードで動作させる時、例えばAPDに1つのフォトンが入射するとアバランシェ現象によって観測可能なレベルの電流が発生する。この電流をパルス信号に変換し、そのパルス信号の数をカウントすることで、入射するフォトンの個数を直接計測することが可能となる。そのため、RTSノイズが発生せず、S/N比の向上が期待されている。APDを用いたセンシングデバイスの一例として、特許文献1では複数画素のAPDから成る測距用センサが開示されている。
ここで従来のフォトンカウント型撮像素子の動作概要について図9を用いて説明する。図9(a)はAPDをガイガーモードで動作させるフォトンカウント型撮像素子の単位画素(以下、「画素」と呼ぶ。)の等価回路を示している。画素は、APDとコンパレータとクエンチ抵抗、抵抗R1、R2より構成される。
APDのアノード端はGNDに接続されており、カソード端はクエンチ抵抗に接続されている。そして、クエンチ抵抗を介して、電圧HVDDによる逆バイアス電圧が印加される。このとき電圧HVDDとGNDの電圧差はAPDをガイガーモードにする為にブレークダウン電圧以上となるように設定する。
図9(b)は、APDをガイガーモードで動作させているときの概念図である。フォトンの入射待ちをしているときは、動作Aの開始点の状態αにいる。ここでAPDにフォトンが入射すると、APDではアバランシェ現象が発生しAPDに大電流が流れる。電流が流れると同時にクエンチ抵抗によって、APDのカソード端の電圧降下が発生する。これはAPDのI-V特性において逆バイアスが低下したことになり、状態が動作Aのように遷移する。APDのカソード端の電圧降下により、APDに印加される逆バイアス電圧が降伏電圧未満となってアバランシェ現象が止まる(状態β)。アバランシェ現象が止まり動作Bに遷移したのち、APDのカソード端は電圧HVDDによりチャージされ、再び動作Aの開始点の状態αに戻る(動作C)。
図9(c)は、状態αから動作A~Cを経てまた状態αに戻るまでのAPDのカソード端の電圧VAPDの推移を示している。時刻t0からt1の期間はフォトン入射待機状態であり、時刻t1でAPDにフォトンが入射すると動作Aを経て時刻t2で状態βに遷移し、その後動作B、動作Cを経て時刻t3で状態αに戻る。
図9(a)に示すようにコンパレータの一方の入力端子にはAPDのカソード端の電圧VAPDが、もう一方の入力端子には基準電圧Vrefを抵抗R1と抵抗Rとで分圧した参照電圧Vthが入力されている。参照電圧Vthは、上記で説明したフォトンが入射した際の電圧VAPDの変化が検出できるようV0とVminの間の電位に設定する。
コンパレータは、電圧VAPDがVthより小さくなり、再び電圧VAPDがVthより大きくなるまでの期間(電圧VAPDがVthレベルを往復した期間)にパルス信号を1つ出力する。そのため、このコンパレータの出力にカウンタを接続しておけば、入射したフォトンの数をカウントすることができる。従って、動作(A)~動作(C)を繰り返すことで、APDに入射したフォトンの数を計測することが可能となる。
特開2014-81253号公報
しかしながら、上述の従来技術ではデッドタイム(不感時間)より短い時間間隔でフォトンが入射すると(すなわち、一定期間内のフォトンの入射数が多くなると)、パルス信号の分離ができなくなって飽和し、高輝度領域でのリニアリティが悪化するという課題がある。
例えば、短い間隔でフォトンが2つ入射した場合、図9(d)に示すように電圧VAPDがVthレベルを往復する回数としては1回だけであるため、カウント値として出力されるのは1になる。つまり、図9(a)に示す画素では、フォトンがデッドタイムより短い間隔で入射した場合正確にカウントすることができない。なお、このようにフォトンが所定時間より短い間隔で入射し正確にカウントできない状態を、以下、「カウント飽和状態」と呼ぶ。
図9(e)は、図9(a)に示す画素により入射フォトンをカウントした時のカウント値を示している。横軸は入射フォトン数、縦軸はカウント値を示している。図からわかるように、入射フォトン数がK1個入射している場合と、K2個入射している場合のいずれにおいてもカウント値はKCとなってしまい、区別をすることができない。つまり、実際の入射フォトン数がK2個であっても、カウント飽和状態か否かを区別することができない。
本発明は上記問題点を鑑みてなされたものであり、画素がカウント飽和状態か否かを判定可能にしたフォトンカウント型の撮像素子を提供することを目的とする。更に、当該撮像素子における画素がカウント飽和状態か否かを判定することを目的とする。
上記目的を達成するために、本発明の撮像素子は、フォトンの入射に応じて、出力電圧が変動する受光素子と、前記出力電圧を互いに異なる複数の参照電圧とそれぞれ比較し、前記出力電圧が前記参照電圧を超えて戻る1回の変動につき、信号を1つ出力する比較手段と、前記出力電圧と前記複数の参照電圧それぞれとの比較により前記比較手段から出力された信号の数を、前記参照電圧ごとにカウントして、カウント値を出力するカウント手段とを有する複数の画素を含む。
本発明によれば、画素がカウント飽和状態か否かを判定可能にしたフォトンカウント型の撮像素子を提供することができる。また、当該撮像素子における画素がカウント飽和状態か否かを判定することができる。
第1及び第2の実施形態における撮像装置の概略構成を示すブロック図。 第1及び第2の実施形態における撮像素子の構成を示す図。 第1の実施形態における画素と画素演算部の一部の構成を示す図。 第1及び第2の実施形態におけるADPのカソード端の出力電圧値とコンパレータ出力例を示す図。 第1の実施形態におけるカウンタ飽和画素判定処理と置き換え処理を示すフローチャート。 第1の実施形態の変形例における画素配置の一例を示す図。 第2の実施形態における画素と画素演算部の一部の構成を示す図。 第2の実施形態の変形例における画素配置の一例を示す図。 従来技術におけるフォトンカウント型撮像素子に関する説明図。
以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。
<第1の実施形態>
第1の実施形態におけるフォトンカウント型撮像素子を用いた撮像システムについて説明する。なお、第1の実施形態では、撮像素子内の全ての画素に2つのコンパレータを有するフォトンカウント型撮像素子において、それぞれのコンパレータに異なる参照信号を入力する場合について示す。
図1は、第1の実施形態における撮像装置の概略構成を示すブロック図である。図1において、レンズ部201は、ズームレンズを含む複数枚のレンズにより構成され、レンズ駆動部202の制御により、Wide端からTele端まで、焦点距離を変化させることができる。
メカニカルシャッタ203と、その後段の絞り204(光量調節部材)は、撮像素子206へ入射する光の照射時間を機械的に制御する露光量調整機構である。メカニカルシャッタ203及び絞り204は、シャッタ・絞り駆動部205によって駆動制御される。
ズームレンズを含むレンズ部201を通った被写体像は、メカニカルシャッタ203及び絞り204により適切な露光量に調整され、撮像素子206に結像される。撮像素子206内の複数の画素に結像した被写体像は、撮像素子206内で2次元のデジタルデータに変換され、撮像信号処理回路207に送られる。なお、撮像素子206の詳細については後述する。
撮像信号処理回路207は、ノイズを軽減するローパスフィルタ処理やシェーディング補正処理、WB調整処理などの各種の画像信号処理、さらにキズ補正処理やダークシェーディング補正処理、黒引き処理等の各種の補正、圧縮等を行って画像データを生成する。
全体制御演算部210は、撮像装置全体の制御と各種演算を行う。タイミング発生部(以下、「TG」と記す。)208は、全体制御演算部210からの制御信号に基づき、撮像素子206を駆動させるための駆動パルスを発生させる。第1メモリ部209は、画像データを一時的に記憶する。
記録媒体制御インターフェース(I/F)部211は、半導体メモリ等の着脱可能な記憶媒体である記録媒体213に対して画像データの記録及び読み出しを行う。表示部212は、画像データ等の表示を行う。外部インターフェース(I/F)部214は、外部コンピュータ等と通信を行う為のインターフェースである。
第2メモリ部215は、全体制御演算部210での演算結果や撮影条件等の各種パラメータを記憶する。操作部216によりユーザーが設定した撮像装置の駆動条件に関する情報は、全体制御演算部210に送られ、これらの情報に基づいて撮像装置全体の制御が行われる。
図2は、撮像素子206の概略構造を示しており、本実施形態では、一例として、センサ基板301と回路基板302とが電気的に接続されるように積層された、積層構造の撮像素子を構成する。
図2(a)において、センサ基板301には、複数の画素303が2次元状に配置された画素アレイが形成される。なお、画素303の詳細な構成については後述する。回路基板302には、画素演算部304及び信号処理回路305が構成される。
画素演算部304は、センサ基板301上の画素毎にバンプ等で電気的に接続され、各画素303を駆動するための制御信号を出力すると共に、画素303からのコンパレータ出力を受け、各種処理を行う。
画素演算部304は、対応する画素毎に入射したフォトンに応じて出力されるコンパレータからのパルス信号の数を計測するカウンタ回路を有する。画素演算部304で計測されたカウント値は、信号処理回路305によって撮像素子206の外部へと出力される。
図2(b)は、撮像素子206で使用されるカラーフィルタアレイの一部を示しており、図2(a)の画素アレイに含まれる。このカラーフィルタの配列は、ベイヤー配列と呼ばれ、第1の色フィルタを赤(R)、第2の色フィルタを緑(Gr)、第3の色フィルタを緑(Gb)、第4の色フィルタを青(B)として繰り返し配列されている。原色の色フィルタ配列の中でも、高い解像度と優れた色再現性を備えた色フィルタ配列である。
次に、図3を参照して、画素303と画素演算部304の一部の構成について説明する。
画素303は、クエンチ抵抗101、受光素子であるAPD102、第1コンパレータ103、第2コンパレータ104、参照電圧VthA、VthBを生成するための抵抗RA1、RA2、RB1、RB2からなる。画素303の各構成要素は、センサ基板301上に配置される。なお、画素アレイに含まれる他の画素も同様の構成を有する。画素演算部304は、各画素303に対応した第1カウンタ105及び第2カウンタ106を含み、回路基板302上に配置される。
APD102のアノード端はGNDに接続されており、カソード端はクエンチ抵抗101に接続されている。そしてAPD102には、クエンチ抵抗101を介して、電圧HVDDによる逆バイアス電圧が印加される。このとき電圧HVDDとGNDの電圧差は、APD102をガイガーモードにする為にブレークダウン電圧以上となるように設定される。
APD102のカソード端の電圧VAPD(出力電圧)は第1コンパレータ103、第2コンパレータ104の一方の入力端に入力される。また、第1コンパレータ103、第2コンパレータ104のもう一方の入力端には、それぞれ基準電圧Vrefを、抵抗RA1とRA2、抵抗RB1とRB2により分圧した参照電圧VthA、VthBとが入力される。
第1コンパレータ103には、APD102のカソード端の電圧VAPDと参照電圧VthAが入力され、電圧VAPDが参照電圧VthAレベルを往復した場合にパルス信号を出力する。同様に第2コンパレータ104には、APD102のカソード端の電圧VAPDと参照電圧VthBが入力され、電圧VAPDが参照電圧VthBレベルを往復した場合にパルス信号を出力する。
第1コンパレータ103及び第2コンパレータ104から出力されたパルス信号は、第1カウンタ105及び第2カウンタ106にそれぞれ入力され、各コンパレータから出力されたパルス信号の数が計測される。
次に、第1の実施形態におけるカウント飽和検出処理、及びカウント飽和画素の出力値のカウント飽和レベルのカウント値への置き換え処理について説明する。
図4(a)は、時刻t1~時刻t7の期間に7つのフォトンP1~P7が順次入射した際の電圧VAPDの変動推移を示したものである。縦軸が電圧VAPD、横軸が時刻を示している。すなわち、電圧VAPDが、フォトン入射待機状態時の電圧V0からアバランシェ現象が発生し、電圧値が最も下がったときの電圧Vminまで変動する様子を示している。
図4(b)及び図4(c)は、それぞれ第1コンパレータ103及び第2コンパレータ104から出力されたパルス信号の推移を示している。縦軸はコンパレータの出力、横軸は時刻を示している。
図4(a)に示す通り、第1コンパレータ103、第2コンパレータ104の参照電圧VthAとVthBは、フォトン入射待機状態時の電圧V0とアバランシェ現象が発生した時の最も低い電圧Vminとの間の値である。また、参照電VthBは、参照電圧VthAよりも小さい値(VthB<VthA)となるように設定される。
時刻t1~時刻t7は、それぞれAPD102にフォトンP1~P7が入射したタイミングを示している。時刻t1~時刻t2、時刻t6~時刻t7、時刻t7~時刻t8の期間は、デッドタイムより長い間隔でフォトンP1、P6、P7が入射している。そのため、フォトンP1、P6、P7により、電圧VAPDはそれぞれ電圧V0からVminまで変動し、APD102のカソードは電圧HVDDによりチャージされ再びフォトン入射待機状態の電圧V0に収束する。
一方、時刻t2~時刻t4及び時刻t4~時刻t6の期間は、デッドタイムより短い間隔でフォトンP2、P3、P4、P5が入射している。そのため、フォトンP2、P4により、電圧VAPDはそれぞれ電圧V0からVminまで変動するが、電圧V0へと収束しきる前にフォトンP3、P5によるアバランシェ現象で再び電圧Vminに到達する。その後、電圧HVDDによりチャージされてフォトン入射待機状態の電圧V0に収束する。
このとき、図4(b)に示すように、閾値VthAを参照電圧として入力する第1コンパレータ103は、フォトンP1、P6、P7の入射による電圧VAPDの変動に対して、それぞれ別々のパルス信号を出力する。しかし、フォトンP2とP3の入射による電圧VAPDの変動は、1つのパルス信号に合成されて出力される。同様にフォトンP4とP5の入射によるVAPDの電圧値の変動も1つのパルス信号に合成されて出力される。
一方、図4(c)に示すように、閾値VthBを参照電圧として入力する第2コンパレータ104は、フォトンP1~P7の入射による電圧VAPDの変動をそれぞれ別々のパルス信号として出力する。
ここで、撮像素子206の2次元画素アレイ上における画素303のアドレス(X,Y)が(x,y)の場合、第1カウンタ105及び第2カウンタ106から得られるカウント値をそれぞれKA(x,y)、KB(x,y)とする(1≦X≦xmax, 1≦Y≦ymax,)。このとき、図4に示す例では、KA(x,y)=5、KB(x,y)=7が得られる。
画素303から得られたカウント値KA(x,y)、KB(x,y)は、信号処理回路305へと出力される。信号処理回路305では、画素303がカウンタ飽和であるか否かの判定処理と、カウンタ飽和と判定された画素(以下、「カウンタ飽和画素」と呼ぶ。)に対し、画素出力値の置き換え処理を行う。以下、信号処理回路305における処理について、図5を参照して説明する。
まず、S10において、画素303からカウント値KA(x,y)、KB(x,y)を取得し、S11において、KA(x,y)とKB(x,y)の差分ΔKを式(1)により算出する。
ΔK=KB(x,y)-KA(x,y) …(1)
S12において、式(1)により得られた差分ΔKと、予め決められたカウンタ飽和判定閾値KthS(KthS>0)とを比較する。差分ΔKがカウンタ飽和判定閾値KthS以上である場合、カウント飽和画素と判定してS13に進む。また、差分ΔKがカウンタ飽和判定閾値KthS未満である場合、カウント飽和画素では無いと判定してS15に進む。
S13では、判定フラグJ(x,y)をカウント飽和画素であることを示す1に設定し、S14において、画素出力値Iout(x,y)として、カウント飽和レベルのカウント値KS(KS>0)を選択する。なお、カウント値KSとしては、例えば、予め決められた露光時間、APD102を露光して図9(e)に示すようなグラフを生成し、得られた最大のカウント値を、実際の露光時間に応じて変更した値を用いることができる。
一方、S15では、判定フラグJ(x,y)をカウント飽和画素では無いことを示す0に設定し、S16において、画素出力値Iout(x,y)として、カウント値KA(x,y)を選択する。
S17において、S13またはS15で設定された判定フラグJ(x,y)と、S14またはS16で選択された画素出力値Iout(x,y)を出力して処理を終了する。信号処理回路305は、上記処理を各画素に対して行う。
撮像素子206の全ての画素303(1≦X≦xmax, 1≦Y≦ymax,)についてS1~S17の処理を行い、判定フラグJ(x,y)及び画素出力値Iout(x,y)を求める。
なお、信号処理回路305では、上記処理で求めた全ての画素303の判定フラグJ(x,y)のうち、判定フラグJ(x,y)=1が設定された画素の数である飽和画素総数KASを算出する。そして、上記処理で求めた全ての画素303の画素出力値Iout(x,y)と飽和画素総数KASは、撮像信号処理回路207へと出力され、画素出力値Iout(x,y)に対しては各種の画像信号処理、補正処理等が行われる。
また、飽和画素総数KASは、撮像信号処理回路207を経て全体制御演算部210へ送られる。全体制御演算部210では、飽和画素総数KASが所定数以上である場合、撮像素子206に入射しているフォトンの入射数が多すぎると判断して絞り204を1段絞るようシャッタ・絞り駆動部205へと指令を出す。なお、本発明はこれに限られるものでは無く、例えば、NDフィルタなどの光学素子を用いて減光制御しても良い。
上記の通り第1の実施形態によれば、フォトンカウント型撮像素子において、各画素がカウント飽和状態か否かを判定することが可能となる。また、カウント飽和状態であると判定した画素については、カウント飽和レベルのカウント値に置き換えて撮像素子から出力することができる。さらに、カウント飽和状態の画素の数が所定数以上になった場合には、撮像素子からの出力データを元に、撮像素子へ入射するフォトン数を減らす制御を行うことができる。
なお、上述した例では、図5に示す処理を撮像素子206内にある信号処理回路305により行うものとして説明したが、これに限るものでは無く、撮像素子206の外部回路にて行ってもよい。例えば、第1カウンタ105及び第2カウンタ106から得られるカウント値KA(x,y)、KB(x,y)を撮像信号処理回路207に出力し、撮像信号処理回路207において図5に示す処理を行うことが考えられる。
<第1の実施形態の変形例>
上述した第1の実施形態では、撮像素子206内の全ての画素303が2つのコンパレータを有し、それぞれのコンパレータに異なる参照信号を入力する場合について説明した。しかしながら、複数画素に1画素だけ2つのコンパレータを有する構成としてもよい。以下、2つのコンパレータを有する画素を「判定画素」と呼ぶ。
図6は、画素アレイにおいて複数の画素303の内、一部の画素303のみを判定画素とした場合のレイアウトの一例を示しており、斜め線で示した画素を判定画素とする。それ以外の画素は、図9(a)で示したように、コンパレータを1つ有する通常の画素である。
図6(a)は、Gb画素のみを判定画素としたもの、図6(b)は4つに1つのGb画素のみを判定画素としたものを示している。一部の画素についてのみ判定画素とした構成の場合、判定画素がカウント飽和しているのか否かを図5のフローチャートを参照して説明したようにして判定することができる。そして、その判定結果を利用して、判定画素の近傍領域がカウント飽和しているのか否か推定する。なお、本発明では、推定方法を特に制限するものでは無い。例えば、隣接する判定画素のうち、予め決められた数を超える判定画素がカウント飽和している場合に、カウント飽和していると判定したり、カウント飽和画素であると判定された判定画素の分布から推定するようにしても良い。
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。第2の実施形態では、撮像素子206内の全ての画素が1つのコンパレータを有するフォトンカウント型撮像素子において、同一の被写体を2度カウントする場合について説明する。なお、本第2の実施形態において、撮像装置の概略構成及び撮像素子206の全体構成は、図1及び図2を参照して第1の実施形態で説明したものと同様であるため、ここでは説明を省略する。
次に図7を参照して、第2の実施形態における画素303と画素演算部304の一部の構成について説明する。図7に示す構成は、第1の実施形態において図3を参照して説明した構成の代わりに用いられる。
画素303は、クエンチ抵抗701、APD702、コンパレータ703、切換えスイッチ704、コンパレータに入力する参照電圧VthA、VthBを生成するための抵抗RA1、RA2、RB1、RB2からなる。画素303の各構成要素は、センサ基板301上に配置される。なお、画素アレイに含まれる他の画素も同様の構成を有する。画素演算部304は、各画素303に対応したカウンタ705を含み、回路基板302上に配置される。
APD702のアノード端はGNDに接続されており、カソード端はクエンチ抵抗701に接続されている。そしてAPD702には、クエンチ抵抗701を介して、電圧HVDDによる逆バイアス電圧が印加される。このとき電圧HVDDとGNDの電圧差は、APD702をガイガーモードにする為にブレークダウン電圧以上となるように設定される。
APD702のカソード端の電圧VAPDは、コンパレータ703の一方の入力端に入力される。また、コンパレータ703のもう一方の入力端には、スイッチ704が接続されている。スイッチ704を切り替えることで、基準電圧Vrefを、抵抗RA1とRA2、抵抗RB1とRB2により分圧した参照電圧VthA、VthBのいずれかが入力されるようにすることができる。
コンパレータ703にAPD702のカソード端の電圧VAPDとVthAとが入力される場合には、電圧VAPDが参照電圧VthAレベルを往復した場合にパルス信号を出力する。同様にコンパレータ703にAPD702のカソード端の電圧VAPDと参照電圧VthBとが入力された場合には、電圧VAPDがVthBレベルを往復した場合にパルス信号を出力する。
コンパレータ703から出力されたパルス信号は、カウンタ705に入力され、パルス信号の数がそれぞれ計測される。
次に、第2の実施形態における上記構成を有する画素303と画素演算部304の動作について、図4を参照しながら説明する。
まず、コンパレータ703の参照電圧がVthAとなるようにスイッチ704を切換え、1回目のフォトンカウントを行う。そして、1回目のフォトンカウントの直後にスイッチ704を切換えてコンパレータ703の参照電圧をVthAからVthBにし、2回目のフォトンカウントを行う。
1回目のフォトンカウントと2回目のフォトンカウントの時間間隔が十分短く、被写体からの入射フォトンの量が変わらないと仮定すると、1回目のフォトンカウント期間と2回目のフォトンカウント期間では、ほぼ同様の電圧VAPDの変動推移が得られる。
さらに、1回目のフォトンカウント期間も2回目のフォトンカウント期間も同じ時刻にフォトンが入射したと仮定すると、図4(a)に示すような電圧VAPDの変動推移となる。その場合、1回目のフォトンカウント期間のコンパレータ703の出力は、図4(b)に示すようなパルス信号となる。同様に、2回目のフォトンカウント期間のコンパレータ703の出力は、図4(c)に示すようなパルス信号となる。
ここで、撮像素子206における2次元画素アレイ上における画素303のアドレスを(x,y)とする。また、1回目のフォトンカウントでカウンタ705から得られるカウント値をKA(x,y)、2回目のフォトンカウントでカウンタ705から得られるカウント値をKB(x,y)とする。このとき、図4に示す例では、KA(x,y)=5、KB(x,y)=7が得られる。
以降は第1の実施形態で図5を参照して説明したのと同様に、カウント飽和検出処理、およびカウント飽和画素の出力値のカウント飽和レベルのカウント値への置き換え処理を実施し、画素出力値Iout(x,y)、判定フラグJ(x,y)を得る。また、全ての画素303の判定フラグJ(x,y)から、飽和画素総数KASを得る。
上記の通り第2の実施形態によれば、フォトンカウント型撮像素子において、各画素に1つのコンパレータを有する場合あっても、参照電圧を切り替えることにより、撮像素子内で各画素がカウント飽和状態か否か判定することが可能となる。
また、カウント飽和状態であると判定した画素については、カウント飽和レベルのカウント値に置き換えて撮像素子から出力することができる。さらに、カウント飽和状態が所定数以上になった場合には、撮像素子からの出力データを元に、撮像素子への入射フォトン数を減らす制御を行うことが可能となる。
なお、図6を参照して説明した第1の実施形態の変形例と同様に、画素アレイにおいて複数の画素303の内、一部の画素303のみを図7に示す構成を有する画素としてもよい。
<第2の実施形態の変形例>
上述した第2の実施形態では、撮像素子206内の全ての画素303が図7に示す構成を有し、参照電圧を切り替えて用いるものとして説明した。これに対し、本変形例では、異なる参照電圧を利用する別の構成について説明する。なお、本変形例における画素303は、図9(a)に示すものと同様の構成を有するが、コンパレータに参照電圧VthA及びVthBのいずれかを供給する。
図8は、画素アレイにおいて画素303のコンパレータに、異なる参照電圧を供給する場合のレイアウトの一例を示す。ドット模様で示した画素303がコンパレータの参照電圧をVthBに固定したもの、それ以外の画素はコンパレータの参照電圧をVthAに固定したものを示している。
図8の例では、Gb画素のみ参照電圧がVthBに固定されている。このとき、GrとGbのカウント値から図5に示す処理を行い、GrとGbの画素がカウント飽和なのか否かを判定し、この結果から、隣接するR、Bの画素もカウント飽和なのか否かを推定し、Gr,Gbと同様の判定結果とする。
なお、参照電圧VthAと参照電圧VthBの生成の仕方は、第1の実施形態で説明したものと同様である。すなわち、図8に示すレイアウトでは、ドット模様で示した画素303では、抵抗RB1とRB2により基準電圧Vrefを分圧し、それ以外の画素303では、抵抗RA1とRA2により基準電圧Vrefを分圧している。このように、各画素のコンパレータに供給する参照電圧を複数の参照電圧のいずれかにする構成とすることで、画素の回路を大きくすること無く、各画素がカウント飽和状態か否か判定することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その主旨の範囲内で種々の変形及び変更が可能である。
101,701:クエンチ抵抗、102,702:APD、103:第1コンパレータ、104:第2コンパレータ、105:第1カウンタ、106:第2カウンタ、201:レンズ部、202:レンズ駆動部、203:メカニカルシャッタ、204:絞り、205:メカシャッタ・絞り駆動部、206:撮像素子、207:撮像信号処理回路、208:タイミング発生部、209:第1メモリ部、210:全体制御演算部、211:記録媒体制御インターフェース部、212:表示部、213:記録媒体、214:外部インターフェース部、215:第2メモリ部、216:操作部、301:センサ基板、302:回路基板、303:画素、304:画素演算部、305:信号処理回路、703:コンパレータ、704:スイッチ、705:カウンタ

Claims (15)

  1. フォトンの入射に応じて、出力電圧が変動する受光素子と、
    前記出力電圧を互いに異なる複数の参照電圧とそれぞれ比較し、前記出力電圧が前記参照電圧を超えて戻る1回の変動につき、信号を1つ出力する比較手段と、
    前記出力電圧と前記複数の参照電圧それぞれとの比較により前記比較手段から出力された信号の数を、参照電圧ごとにカウントして、カウント値を出力するカウント手段と
    を有する複数の画素を含むことを特徴とする撮像素子。
  2. 前記比較手段は、
    前記出力電圧を予め決められた第1の参照電圧と比較し、前記出力電圧が前記第1の参照電圧を超えて戻る1回の変動につき、信号を1つ出力する第1の比較手段と、
    前記出力電圧を、前記第1の参照電圧と異なる予め決められた第2の参照電圧と比較し、前記出力電圧が前記第2の参照電圧を超えて戻る1回の変動につき、信号を1つ出力する第2の比較手段と、を有し、
    前記カウント手段は、
    前記第1の比較手段から出力された信号の数をカウントして、第1のカウント値を出力する第1のカウント手段と、
    前記第2の比較手段から出力された信号の数をカウントして、第2のカウント値を出力する第2のカウント手段と
    を有することを特徴とする請求項1に記載の撮像素子。
  3. 前記複数の参照電圧は、第1の参照電圧と、前記第1の参照電圧と異なる第2の参照電圧とを含み、
    前記複数の画素はそれぞれ、前記第1の参照電圧および前記第2の参照電圧を切り替えて、前記比較手段に供給する切り替え手段を更に有し、
    前記カウント手段は、前記出力電圧を前記第1の参照電圧と比較したときに前記比較手段から出力された信号の数をカウントして、第1のカウント値を出力すると共に、前記出力電圧を前記第2の参照電圧と比較したときに前記比較手段から出力された信号の数をカウントして、第2のカウント値を出力することを特徴とする請求項1に記載の撮像素子。
  4. 前記複数の画素は、前記撮像素子の全ての画素であることを特徴とする請求項1乃至3のいずれか1項に記載の撮像素子。
  5. フォトンの入射に応じて、出力電圧が変動する受光素子をそれぞれ有する複数の第1の画素と複数の第2の画素とを含む画素アレイを有し、
    前記第1の画素は、
    第1の参照電圧を生成する第1の生成手段と、
    前記出力電圧を前記第1の参照電圧と比較し、前記出力電圧が前記第1の参照電圧を超えて戻る1回の変動につき、信号を1つ出力する第1の比較手段と、
    前記第1の比較手段から出力された信号の数をカウントして、第1のカウント値を出力する第1のカウント手段と、を含み、
    前記第2の画素は、
    前記第1の参照電圧と異なる第2の参照電圧を生成する第2の生成手段と、
    前記出力電圧を前記第2の参照電圧と比較し、前記出力電圧が前記第2の参照電圧を超えて戻る1回の変動につき、信号を1つ出力する第2の比較手段と、
    前記第2の比較手段から出力された信号の数をカウントして、第2のカウント値を出力する第2のカウント手段と、を含む
    ことを特徴とする撮像素子。
  6. フォトンが入射していない場合の前記出力電圧と前記第1の参照電圧との差が、フォトンが入射していない場合の前記出力電圧と前記第2の参照電圧との差よりも小さいことを特徴とする請求項2、3、5のいずれか1項に記載の撮像素子。
  7. 前記受光素子はガイガーモードで駆動されたアバランシェフォトダイオードであって、前記画素は更にクエンチ抵抗を含むことを特徴とする請求項1乃至6のいずれか1項に記載の撮像素子。
  8. 前記参照電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定手段を更に有することを特徴とする請求項1乃至7のいずれか1項に記載の撮像素子。
  9. 前記飽和した画素と判定された画素から、予め決められたカウント値を前記撮像素子の外部に出力することを特徴とする請求項8に記載の撮像素子。
  10. 請求項1乃至9のいずれか1項に記載の撮像素子と、
    信号処理手段と
    を有することを特徴とする撮像装置。
  11. 請求項1乃至7のいずれか1項に記載の撮像素子と、
    前記撮像素子から出力された前記参照電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定手段と
    を有することを特徴とする撮像装置。
  12. 光量調節部材を有し、
    前記飽和した画素と判定された画素の数が予め決められた数以上の場合に、前記光量調節部材により、前記受光素子に入射する光量を制限することを特徴とする請求項11に記載の撮像装置。
  13. 請求項8または9に記載の撮像素子と、
    光量調節部材を有し、
    前記飽和した画素と判定された画素の数が予め決められた数以上の場合に、前記光量調節部材により、前記受光素子に入射する光量を制限することを特徴とする撮像装置。
  14. フォトンの入射に応じて出力電圧が変動する複数の受光素子から出力される信号の信号処理方法であって、
    比較手段が、前記出力電圧を互いに異なる複数の参照電圧の少なくとも一つと比較し、前記出力電圧が前記参照電圧を超えて戻る1回の変動につき、信号を1つ出力する比較工程と、
    カウント手段が、前記出力電圧と前記複数の参照電圧との比較により出力された信号の数を前記参照電圧ごとにカウントして、カウント値を出力するカウント工程と、
    判定手段が、前記参照電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定工程と
    を有することを特徴とする信号処理方法。
  15. フォトンの入射に応じて出力電圧が変動する複数の受光素子と、前記出力電圧を互いに異なる複数の参照電圧の少なくとも一方と比較し、前記出力電圧が前記参照電圧を超えて戻る1回の変動につき、信号を1つ出力する比較手段と、前記出力電圧と前記複数の参照電圧との比較により出力された信号の数を、前記参照電圧ごとにカウントして、カウント値を出力するカウント手段と、を有する複数の画素を含む撮像素子から出力される信号の信号処理方法であって、
    入力手段が、前記参照電圧ごとに得られたカウント値を入力する入力工程と、
    判定手段が、前記参照電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定工程と、
    を有することを特徴とする信号処理方法。
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