JP7167639B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device.

従来、ＭＯＳゲート（金属膜－酸化膜－半導体が順に積層された３層構造からなる絶縁ゲート）構造を備えた半導体装置では、活性領域に、ゲート電極の材料であるポリシリコン（ｐｏｌｙ－Ｓｉ）による寄生抵抗Ｒｇ１が形成されるが、この寄生抵抗Ｒｇ１の抵抗値のばらつきは大きい。この寄生抵抗Ｒｇ１の抵抗値のばらつきを制御するために、ゲートパッドとゲート電極との間に、ゲート抵抗として、寄生抵抗Ｒｇ１よりも抵抗値が高く、かつ自身の抵抗値のばらつきの小さい平面平板状の内蔵抵抗Ｒｇ２が直列に接続されることが提案されている（例えば、下記特許文献１参照。）。 2. Description of the Related Art Conventionally, in a semiconductor device having a MOS gate structure (insulated gate having a three-layer structure in which a metal film, an oxide film, and a semiconductor are stacked in order), polysilicon (poly-Si), which is the material of the gate electrode, is placed in the active region. A parasitic resistance Rg1 is formed due to a large amount of variation in the resistance value of the parasitic resistance Rg1. In order to control the variation in the resistance value of the parasitic resistance Rg1, a flat plate having a resistance value higher than that of the parasitic resistance Rg1 and having a small variation in its own resistance value is provided as a gate resistance between the gate pad and the gate electrode. It has been proposed that a built-in resistor Rg2 having a shape is connected in series (for example, see Patent Document 1 below).

また、ゲートパッドとゲート電極との間に内蔵抵抗Ｒｇ２を直列に接続したＭＯＳ型半導体装置において、半導体基板上に、ゲートパッドに隣り合うように、内蔵抵抗Ｒｇ２の抵抗値を測定するための電極パッド（以下、測定用パッドとする）が配置されることが提案されている（例えば、下記特許文献２参照。）。測定用パッドは、内蔵抵抗を挟んでゲートパッドに電気的に接続される。測定用パッドは、ゲートパッド等の他の電極パッドと同じ電極材料で形成される。従来の半導体装置の製造方法について説明する。図３５～３９は、従来の半導体装置の製造途中の状態を示す断面図である。 In a MOS semiconductor device in which a built-in resistor Rg2 is connected in series between a gate pad and a gate electrode, an electrode for measuring the resistance value of the built-in resistor Rg2 is provided on the semiconductor substrate so as to be adjacent to the gate pad. It has been proposed to arrange a pad (hereinafter referred to as a measurement pad) (see, for example, Patent Document 2 below). The measurement pad is electrically connected to the gate pad across the built-in resistor. The measurement pad is made of the same electrode material as other electrode pads such as the gate pad. A conventional method for manufacturing a semiconductor device will be described. 35 to 39 are cross-sectional views showing states in the middle of manufacturing a conventional semiconductor device.

まず、図３５に示すように、半導体基板（半導体ウエハ）１０１’のおもて面において、ＭＯＳゲート構造（不図示）と離れた位置に、フィールド酸化膜１０２を介して、ゲートポリシリコン層１０３を形成する。このゲートポリシリコン層１０３は、ゲートパッド１１１（図３９参照）とゲート電極（不図示）との間に直列に接続される内蔵抵抗Ｒｇ２である。次に、ゲートポリシリコン層１０３を層間絶縁膜１０４で覆う。次に、層間絶縁膜１０４のコンタクトホールを介してゲートポリシリコン層１０３に接続された金属電極１０５，１０６を形成する。 First, as shown in FIG. 35, on the front surface of a semiconductor substrate (semiconductor wafer) 101', a gate polysilicon layer 103 is formed via a field oxide film 102 at a position apart from a MOS gate structure (not shown). to form This gate polysilicon layer 103 is a built-in resistor Rg2 connected in series between a gate pad 111 (see FIG. 39) and a gate electrode (not shown). Next, the gate polysilicon layer 103 is covered with an interlayer insulating film 104 . Next, metal electrodes 105 and 106 connected to gate polysilicon layer 103 through contact holes in interlayer insulating film 104 are formed.

金属電極１０５，１０６は、互いに離れた位置に配置され、ゲートポリシリコン層１０３を介して電気的に接続される。金属電極１０５，１０６は、半導体基板１０１’側から例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウムシリコン（ＡｌＳｉ）膜を順に積層してなる積層構造を有する。次に、金属電極１０５，１０６を第１ポリイミド層１０７で覆う。次に、第１ポリイミド層１０７を選択的に除去して、第１ポリイミド層１０７の開口部１２１，１２２に、それぞれ金属電極１０５，１０６の表面の、ニッケル（Ｎｉ）めっき膜１０８，１０９の形成領域に対応する部分を露出させる。 The metal electrodes 105 and 106 are arranged apart from each other and electrically connected through the gate polysilicon layer 103 . The metal electrodes 105 and 106 have a laminated structure in which, for example, a titanium (Ti) film, a titanium nitride (TiN) film and an aluminum silicon (AlSi) film are laminated in order from the semiconductor substrate 101' side. The metal electrodes 105 and 106 are then covered with a first polyimide layer 107 . Next, the first polyimide layer 107 is selectively removed to form nickel (Ni) plating films 108 and 109 on the surfaces of the metal electrodes 105 and 106 in the openings 121 and 122 of the first polyimide layer 107, respectively. Expose a portion corresponding to the area.

次に、図３６に示すように、第１ポリイミド層１０７の開口部１２１，１２２において、金属電極１０５，１０６上にそれぞれ触媒層１２３，１２４を形成する。次に、図３７に示すように、当該触媒層１２３，１２４をそれぞれ核としてＮｉめっき膜１０８，１０９を成長させる。金属電極１０５およびＮｉめっき膜１０８は、ゲートパッド１１１を構成する。金属電極１０６およびＮｉめっき膜１０９は、測定用パッド１１２を構成する。ゲートパッド１１１および測定用パッド１１２の表面は、それぞれはんだ１１３（図３９参照）との濡れ性のよいＮｉめっき膜１０８，１０９で構成される。 Next, as shown in FIG. 36, catalyst layers 123 and 124 are formed on the metal electrodes 105 and 106 in the openings 121 and 122 of the first polyimide layer 107, respectively. Next, as shown in FIG. 37, Ni plating films 108 and 109 are grown using the catalyst layers 123 and 124 as nuclei. Metal electrode 105 and Ni plating film 108 constitute gate pad 111 . The metal electrode 106 and the Ni plating film 109 constitute the measurement pad 112 . The surfaces of the gate pad 111 and the measurement pad 112 are respectively composed of Ni plating films 108 and 109 with good wettability with the solder 113 (see FIG. 39).

次に、図３８に示すように、第１ポリイミド層１０７およびＮｉめっき膜１０８，１０９を第２ポリイミド層１１０で覆う。次に、第２ポリイミド層１１０を選択的に除去して、Ｎｉめっき膜１０８，１０９をそれぞれ露出させる。次に、図３９に示すように、半導体基板１０１’を切断して個々のチップ状に個片化することで、半導体装置が完成する。この個片化された半導体基板（半導体チップ）１０１の実装時、ゲートパッド１１１の最表面のＮｉめっき膜１０８に、はんだ１１３が塗布され、はんだ１１３を介して端子ピン（不図示）が接合される。 Next, as shown in FIG. 38, the first polyimide layer 107 and the Ni plating films 108 and 109 are covered with a second polyimide layer 110. Then, as shown in FIG. Next, the second polyimide layer 110 is selectively removed to expose the Ni plating films 108 and 109, respectively. Next, as shown in FIG. 39, the semiconductor device is completed by cutting the semiconductor substrate 101' into individual chips. When mounting the individualized semiconductor substrate (semiconductor chip) 101, solder 113 is applied to the Ni plating film 108 on the outermost surface of the gate pad 111, and a terminal pin (not shown) is joined through the solder 113. be.

特開２０１６－０５８４６６号公報JP 2016-058466 A 特開２０１７－０１１００７号公報Japanese Unexamined Patent Application Publication No. 2017-011007

しかしながら、半導体基板１０１が炭化珪素（ＳｉＣ）等のシリコンよりもバンドギャップが広い半導体からなる場合、チップサイズが小さいため、ゲートパッド１１１と測定用パッド１１２との距離ｄ１０１（図３９参照）が近くなる。これに加えて、上述したように、ゲートパッド１１１および測定用パッド１１２の表面はともに、はんだとの濡れ性のよいＮｉめっき膜１０８，１０９である。このため、ゲートパッド１１１に端子ピン（不図示）をはんだ接合するときに、測定用パッド１１２上にはんだが濡れ広がり、はんだを介してゲートパッド１１１と測定用パッド１１２とが短絡する虞がある。この問題は、ゲートパッド１１１に端子ピンをはんだ接合するときに限らず、ゲートパッド１１１以外の他の電極パッドに端子ピンをはんだ接合するときにも同様に生じる。 However, when the semiconductor substrate 101 is made of a semiconductor such as silicon carbide (SiC) having a wider bandgap than silicon, the chip size is small, so the distance d101 (see FIG. 39) between the gate pad 111 and the measurement pad 112 is short. Become. In addition to this, as described above, the surfaces of the gate pad 111 and the measurement pad 112 are both Ni plating films 108 and 109 with good wettability with solder. Therefore, when a terminal pin (not shown) is soldered to the gate pad 111, the solder may wet and spread on the measurement pad 112, and the gate pad 111 and the measurement pad 112 may be short-circuited through the solder. . This problem occurs not only when soldering a terminal pin to the gate pad 111 but also when soldering a terminal pin to an electrode pad other than the gate pad 111 .

この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板上に配置された測定用パッドと他の電極パッドとの短絡を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION In order to solve the above-described problems of the prior art, the present invention provides a semiconductor device and a method of manufacturing a semiconductor device capable of preventing a short circuit between a measurement pad and another electrode pad arranged on the same semiconductor substrate. intended to provide

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の第１主面側に、金属膜－酸化膜－半導体が順に積層された３層構造からなる絶縁ゲート構造が設けられている。前記半導体基板の第１主面に、絶縁膜を介してゲートパッドが設けられている。前記ゲートパッドは、前記絶縁ゲート構造の前記金属膜であるゲート電極に電気的に接続されている。前記半導体基板の第１主面に、前記絶縁膜を介してゲートポリシリコン層が設けられている。前記ゲートポリシリコン層は、前記ゲート電極と前記ゲートパッドとの間に直列に接続されている。前記半導体基板の第１主面に、前記絶縁膜を介して、所定の抵抗値を測定するための電極パッドが設けられている。前記電極パッドは、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続されている。前記ゲートパッドの最表面は、はんだとの濡れ性のよい第１金属膜である。前記電極パッドの最表面は、前記はんだとの濡れ性の悪い第２金属膜である。 In order to solve the above problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following features. An insulated gate structure having a three-layer structure in which a metal film, an oxide film, and a semiconductor are laminated in this order is provided on the first main surface side of the semiconductor substrate. A gate pad is provided on the first main surface of the semiconductor substrate via an insulating film. The gate pad is electrically connected to the gate electrode, which is the metal film of the insulated gate structure. A gate polysilicon layer is provided on the first main surface of the semiconductor substrate with the insulating film interposed therebetween. The gate polysilicon layer is connected in series between the gate electrode and the gate pad. An electrode pad for measuring a predetermined resistance value is provided on the first main surface of the semiconductor substrate through the insulating film. The electrode pad is electrically connected to the gate pad through the gate polysilicon layer. The outermost surface of the gate pad is a first metal film having good wettability with solder. The outermost surface of the electrode pad is a second metal film having poor wettability with the solder.

また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜は、ニッケル膜もしくは金膜であることを特徴とする。 Moreover, in the semiconductor device according to the present invention, in the invention described above, the first metal film is a nickel film or a gold film.

また、この発明にかかる半導体装置は、上述した発明において、前記第２金属膜は、アルミニウムを含む金属膜であることを特徴とする。 Moreover, in the semiconductor device according to the present invention, in the invention described above, the second metal film is a metal film containing aluminum.

また、この発明にかかる半導体装置は、上述した発明において、前記ゲートパッドは、アルミニウムを含む第３金属膜と、前記第３金属膜を覆う前記第１金属膜と、の積層膜であることを特徴とする。 Further, in the semiconductor device according to the present invention, in the above invention, the gate pad is a laminated film of a third metal film containing aluminum and the first metal film covering the third metal film. Characterized by

また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、前記はんだを介して前記ゲートパッドに端子ピンが接合されるときに前記ゲートパッドの上に塗布される前記はんだが濡れ広がる範囲内に配置されていることを特徴とする。 In the semiconductor device according to the present invention, in the above invention, the electrode pad is wetted by the solder applied on the gate pad when the terminal pin is joined to the gate pad through the solder. It is characterized by being arranged in a wide range.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備える。前記パッシベーション膜の前記第１開口部から、濡れ広がった前記はんだの外周までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１ｍｍ以下であることを特徴とする。 In the above-described invention, the semiconductor device according to the present invention is a passivation device having a first opening and a second opening covering the first main surface of the semiconductor substrate and exposing the electrode pad and the gate pad, respectively. A membrane is further provided. A distance from the first opening of the passivation film to an outer periphery of the wet-spreading solder is 1 mm or less in a direction parallel to one side of the rectangular planar semiconductor substrate.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備える。前記パッシベーション膜の前記第１開口部から前記第２開口部までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１．２ｍｍ以下であることを特徴とする。 In the above-described invention, the semiconductor device according to the present invention is a passivation device having a first opening and a second opening covering the first main surface of the semiconductor substrate and exposing the electrode pad and the gate pad, respectively. A membrane is further provided. A distance from the first opening to the second opening of the passivation film is 1.2 mm or less in a direction parallel to one side of the rectangular planar semiconductor substrate.

また、この発明にかかる半導体装置は、上述した発明において、前記所定の抵抗値は、前記ゲートポリシリコン層による内蔵抵抗の抵抗値であることを特徴とする。 Further, in the semiconductor device according to the present invention, in the invention described above, the predetermined resistance value is the resistance value of the built-in resistance of the gate polysilicon layer.

また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドと前記ゲートポリシリコン層との間に、すべての前記ゲート電極が直列に接続されている。前記所定の抵抗値は、前記ゲート電極による寄生抵抗と、前記ゲートポリシリコン層による内蔵抵抗と、の合成抵抗の抵抗値であることを特徴とする。 Further, in the semiconductor device according to the present invention, all the gate electrodes are connected in series between the electrode pad and the gate polysilicon layer in the above invention. The predetermined resistance value is a combined resistance value of a parasitic resistance due to the gate electrode and a built-in resistance due to the gate polysilicon layer.

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート構造は、前記半導体基板の第１主面から所定深さに達するトレンチと、前記トレンチの内部に、前記酸化膜であるゲート絶縁膜を介して設けられた前記ゲート電極と、を有するトレンチゲート構造であることを特徴とする。 In the semiconductor device according to the present invention, in the invention described above, the insulating gate structure includes a trench reaching a predetermined depth from the first main surface of the semiconductor substrate, and a gate made of the oxide film inside the trench. and the gate electrode provided through an insulating film.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は炭化珪素からなることを特徴とする。 Further, according to the semiconductor device of the present invention, in the invention described above, the semiconductor substrate is made of silicon carbide.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した絶縁ゲート構造、ゲートパッド、ゲートポリシリコン層および電極パッドを備えた半導体装置の製造方法であって、次の特徴を有する。前記半導体基板の第１主面側に前記絶縁ゲート構造を形成する第１工程を行う。前記半導体基板の第１主面に、前記ゲートポリシリコン層が埋め込まれた前記絶縁膜を形成する第２工程を行う。前記絶縁膜の上に、前記ゲートパッドとして第１金属電極を形成する第３工程を行う。前記絶縁膜の上に、前記電極パッドとして第２金属電極を形成する第４工程を行う。前記第１金属電極の表面に、前記ゲートパッドとして、はんだとの濡れ性のよい第１金属膜を形成する第５工程を行う。前記電極パッドの最表面を前記第２金属電極とする。前記第４工程では、前記第２金属電極の最表面を前記はんだとの濡れ性の悪い第２金属膜とする。 In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device manufacturing method according to the present invention provides a semiconductor device comprising the above-described insulated gate structure, gate pad, gate polysilicon layer and electrode pad. and has the following characteristics. A first step of forming the insulated gate structure on the first main surface side of the semiconductor substrate is performed. A second step of forming the insulating film in which the gate polysilicon layer is embedded is performed on the first main surface of the semiconductor substrate. A third step of forming a first metal electrode as the gate pad on the insulating film is performed. A fourth step of forming a second metal electrode as the electrode pad on the insulating film is performed. A fifth step is performed to form a first metal film having good wettability with solder as the gate pad on the surface of the first metal electrode. The outermost surface of the electrode pad is used as the second metal electrode. In the fourth step, the outermost surface of the second metal electrode is formed as a second metal film having poor wettability with the solder.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程は、前記半導体基板の第１主面に、前記第１金属電極が露出された開口部を有するレジスト膜を形成する工程を行う。前記第１金属膜を成長させるための核となる触媒層を、前記レジスト膜の開口部から表面上にわたって形成する工程を行う。前記レジスト膜とともに前記レジスト膜の上の前記触媒層を除去して、前記第１金属電極の上のみに前記触媒層を残す工程を行う。前記触媒層を核として、前記第１金属膜となるめっき膜を成長させる工程を行うことを特徴とする。 Further, in the method of manufacturing a semiconductor device according to the present invention, in the above-described invention, the fifth step includes forming a resist film having an opening through which the first metal electrode is exposed on the first main surface of the semiconductor substrate. Perform the forming step. A step of forming a catalyst layer serving as a core for growing the first metal film over the surface from the opening of the resist film is performed. removing the catalyst layer on the resist film together with the resist film to leave the catalyst layer only on the first metal electrode; A step of growing a plated film to be the first metal film is performed using the catalyst layer as a nucleus.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程と前記第４工程とを同時に行う。前記第５工程では、前記第３工程と前記第４工程とを同時に行うことで最表面がはんだとの濡れ性の悪い第３金属膜となった前記第１金属電極の表面のみを前記第１金属膜で覆うことを特徴とする。 Further, in the method of manufacturing a semiconductor device according to the present invention, in the invention described above, the third step and the fourth step are performed simultaneously. In the fifth step, only the surface of the first metal electrode, the outermost surface of which has become the third metal film having poor wettability with solder, is removed from the first metal electrode by simultaneously performing the third step and the fourth step. It is characterized by being covered with a metal film.

本発明にかかる半導体装置および半導体装置の製造方法によれば、測定用の電極パッドの最表面は、はんだとの濡れ性が悪く、はんだを弾きやすい。このため、同一の半導体基板上に配置された測定用の電極パッドとゲートパッド等の他の電極パッドとの短絡を防止することができるという効果を奏する。 According to the semiconductor device and the method for manufacturing a semiconductor device according to the present invention, the outermost surface of the electrode pad for measurement has poor wettability with solder and tends to repel solder. Therefore, it is possible to prevent a short circuit between an electrode pad for measurement and other electrode pads such as a gate pad, which are arranged on the same semiconductor substrate.

実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。1 is a plan view showing the layout of the semiconductor device according to the first embodiment as viewed from the front surface side of the semiconductor substrate; FIG. 図１の切断線Ａ１－Ａ３における断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along line A1-A3 in FIG. 1; 図２の等価回路の回路構成を示す回路図である。3 is a circuit diagram showing a circuit configuration of an equivalent circuit of FIG. 2; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。2 is a plan view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。2 is a plan view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。2 is a plan view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the second embodiment; 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the second embodiment; 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the second embodiment; 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the second embodiment; 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the second embodiment; 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor device according to a third embodiment; 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor device according to a third embodiment; 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor device according to a third embodiment; 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor device according to a third embodiment; 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor device according to a third embodiment; 実施の形態３にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。FIG. 12 is a cross-sectional view showing another example of the state in the middle of manufacturing the semiconductor device according to the third embodiment; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。FIG. 12 is a plan view showing an example of the layout of the semiconductor device according to the fourth embodiment, viewed from the front surface side of the semiconductor substrate; 実施の形態５にかかる半導体回路装置の等価回路の一例を示す回路図である。FIG. 11 is a circuit diagram showing an example of an equivalent circuit of a semiconductor circuit device according to a fifth embodiment; 図３１の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。32 is a cross-sectional view schematically showing a cross-sectional structure of one semiconductor chip of the semiconductor circuit device of FIG. 31; FIG. 実施の形態５にかかる半導体回路装置の等価回路の一例を示す回路図である。FIG. 11 is a circuit diagram showing an example of an equivalent circuit of a semiconductor circuit device according to a fifth embodiment; 図３３の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。34 is a cross-sectional view schematically showing a cross-sectional structure of one semiconductor chip of the semiconductor circuit device of FIG. 33; FIG. 従来の半導体装置の製造途中の状態を示す断面図である。It is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device. 従来の半導体装置の製造途中の状態を示す断面図である。It is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device. 従来の半導体装置の製造途中の状態を示す断面図である。It is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device. 従来の半導体装置の製造途中の状態を示す断面図である。It is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device. 従来の半導体装置の製造途中の状態を示す断面図である。It is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device.

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Preferred embodiments of the method for manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, layers and regions prefixed with n or p mean that electrons or holes are majority carriers, respectively. Also, + and - attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached, respectively. In the following description of the embodiments and the accompanying drawings, the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted.

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）を半導体材料として用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ、以下、ＳｉＣ－ＭＯＳＦＥＴとする）を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 (Embodiment 1)
Regarding the structure of the semiconductor device according to the first embodiment, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using silicon carbide (SiC) as a semiconductor material: a MOS having an insulated gate having a three-layer structure of metal-oxide film-semiconductor type field effect transistor (hereinafter referred to as SiC-MOSFET) will be described as an example. FIG. 1 is a plan view showing the layout of the semiconductor device according to the first embodiment viewed from the front surface side of the semiconductor substrate.

図１に示す実施の形態１にかかる半導体装置２０は、ＭＯＳＦＥＴと同一の半導体基板（半導体チップ）１０上に、ゲートポリシリコン（ｐｏｌｙ－Ｓｉ）層１４による内蔵抵抗Ｒｇ２（図３参照）が配置された半導体装置である。半導体基板１０は例えば炭化珪素（ＳｉＣ）からなり、チップサイズが例えば３ｍｍ2程度と小さい。半導体基板１０のおもて面上には、ソースパッド１１、ゲートパッド１２および測定用パッド１５が互いに離れて配置され、ポリイミド層２８により電気的に絶縁されている。ポリイミド層２８は、パッシベーション膜として機能する。 In the semiconductor device 20 according to the first embodiment shown in FIG. 1, a built-in resistor Rg2 (see FIG. 3) formed by a gate polysilicon (poly-Si) layer 14 is arranged on the same semiconductor substrate (semiconductor chip) 10 as the MOSFET. It is a semiconductor device manufactured by The semiconductor substrate 10 is made of silicon carbide (SiC), for example, and has a small chip size of, for example, about 3 mm 2 . A source pad 11 , a gate pad 12 and a measurement pad 15 are arranged apart from each other on the front surface of the semiconductor substrate 10 and electrically insulated by a polyimide layer 28 . The polyimide layer 28 functions as a passivation film.

ソースパッド１１およびゲートパッド１２は、例えば、略矩形状の平面形状を有する金属層であり、同一の積層構造で同一階層に配置されている。ソースパッド１１は、活性領域１における有効領域２（図２参照）のほぼ全面に配置され、有効領域２と略同じ平面形状を有する。ゲートパッド１２および測定用パッド１５は、活性領域１における無効領域３（図２参照）に配置されている。ソースパッド１１、ゲートパッド１２および測定用パッド１５の各表面は、端子ピン（不図示）の接合箇所を除いて、ポリイミド層２８に覆われていてもよい。図１には、ソースパッド１１、ゲートパッド１２および測定用パッド１５を太線で示し、ポリイミド層２８の開口部２９，３０，３０’を破線で示す。 The source pad 11 and the gate pad 12 are, for example, metal layers having a substantially rectangular planar shape, and are arranged on the same layer in the same layered structure. Source pad 11 is arranged almost entirely over effective region 2 (see FIG. 2) in active region 1 and has substantially the same planar shape as effective region 2 . Gate pad 12 and measurement pad 15 are arranged in invalid area 3 (see FIG. 2) in active area 1 . Each surface of the source pad 11, the gate pad 12, and the measurement pad 15 may be covered with a polyimide layer 28, except for joints of terminal pins (not shown). In FIG. 1, source pad 11, gate pad 12 and measurement pad 15 are shown in bold lines, and openings 29, 30, 30' in polyimide layer 28 are shown in broken lines.

有効領域２は、活性領域１のうちの無効領域３を除く領域であり、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置され、ＭＯＳＦＥＴとして機能する。具体的には、有効領域２は、活性領域１のうちの、ゲートパッド１２、測定用パッド１５、後述するゲートポリシリコン層１４および後述するゲート電極２３ａの延在部２３ａ’が配置されていない領域であり、活性領域１の大半を占める。有効領域２は、例えば、ゲートパッド１２が配置される部分を内側へ凹ませた凹部を有する略矩形状の平面形状を有する。 The effective region 2 is a region of the active region 1 excluding the ineffective region 3, in which MOSFET unit cells (components of an element) are arranged and functions as a MOSFET. Specifically, the effective region 2 does not include the gate pad 12, the measurement pad 15, the gate polysilicon layer 14 described later, and the extended portion 23a' of the gate electrode 23a described later. area and occupies most of the active area 1 . The effective area 2 has, for example, a substantially rectangular planar shape with a recess formed by recessing a portion where the gate pad 12 is arranged.

無効領域３は、ＭＯＳＦＥＴとして機能しない領域であり、ＭＯＳＦＥＴの単位セルが配置されていない。無効領域３には、ゲートパッド１２、測定用パッド１５、ゲートポリシリコン層１４およびゲート電極２３ａの延在部２３ａ’が配置されている。各端子ピンは、それぞれ自身が接合された電極パッドの電位を外部に取り出す外部接続用端子となる。端子ピンは所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板１０のおもて面に対して略垂直に立てた状態で電極パッドにはんだ接合される。 The invalid region 3 is a region that does not function as a MOSFET, and MOSFET unit cells are not arranged therein. A gate pad 12, a measurement pad 15, a gate polysilicon layer 14, and an extension portion 23a' of a gate electrode 23a are arranged in the invalid region 3. As shown in FIG. Each terminal pin serves as an external connection terminal for taking out the potential of the electrode pad to which it is joined. The terminal pin is a rod-shaped (cylindrical) wiring member having a predetermined diameter, and is soldered to the electrode pad while standing substantially perpendicular to the front surface of the semiconductor substrate 10 .

ゲートパッド１２には、ゲートポリシリコン層１４を介してゲートフィンガー１３が電気的に接続されている。ゲートフィンガー１３は、エッジ終端領域４と活性領域１との境界に沿ってエッジ終端領域４に設けられ、活性領域１の周囲を略矩形状に囲む。エッジ終端領域４は、活性領域１と半導体基板（半導体チップ）１０の側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。 A gate finger 13 is electrically connected to the gate pad 12 via a gate polysilicon layer 14 . The gate finger 13 is provided in the edge termination region 4 along the boundary between the edge termination region 4 and the active region 1 and surrounds the active region 1 in a substantially rectangular shape. The edge termination region 4 is a region between the active region 1 and the side surface of the semiconductor substrate (semiconductor chip) 10, and holds the breakdown voltage (withstand voltage) by relaxing the electric field on the front surface side of the semiconductor substrate 10. area. The withstand voltage is the limit voltage at which the element does not malfunction or break down.

ゲートフィンガー１３には、すべてのゲート電極２３（図２，３参照）が電気的に接続されている。ゲート電極２３は、例えば、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に設けられたゲートトレンチ２１の両端部それぞれにおいてゲートフィンガー１３に電気的に接続されている。ゲートフィンガー１３は、ゲートポリシリコン層１４と同一階層に配置されたポリシリコン層である。ゲートフィンガー１３は、ゲートポリシリコン層１４に電気的に接続されている。 All gate electrodes 23 (see FIGS. 2 and 3) are electrically connected to the gate fingers 13 . The gate electrode 23 is provided at each end of the gate trench 21 provided in a stripe shape extending in a direction X (hereinafter referred to as a first direction) parallel to the front surface of the semiconductor substrate 10, for example. is electrically connected to The gate finger 13 is a polysilicon layer arranged on the same layer as the gate polysilicon layer 14 . Gate finger 13 is electrically connected to gate polysilicon layer 14 .

ゲートフィンガー１３により、ゲートポリシリコン層１４の材料であるポリシリコンによる内蔵抵抗Ｒｇ２と、ゲート電極２３の材料であるポリシリコンによる寄生抵抗Ｒｇ１と、が直列に接続される。これら内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗は、実施の形態１にかかる半導体装置２０の全体のゲート抵抗Ｒｇ３の抵抗値である。ゲートフィンガー１３には、測定用パッド１５が接続されている。測定用パッド１５は、内蔵抵抗Ｒｇ２の抵抗値を測定する電極パッドである。 The gate finger 13 connects the built-in resistance Rg2 made of polysilicon that is the material of the gate polysilicon layer 14 and the parasitic resistance Rg1 made of polysilicon that is the material of the gate electrode 23 in series. A combined resistance of the built-in resistance Rg2 and the parasitic resistance Rg1 is the resistance value of the entire gate resistance Rg3 of the semiconductor device 20 according to the first embodiment. A measurement pad 15 is connected to the gate finger 13 . The measurement pad 15 is an electrode pad for measuring the resistance value of the built-in resistor Rg2.

測定用パッド１５は、ゲートフィンガー１３とゲート電極２３との複数の接続点のうちの最もゲートポリシリコン層１４寄りの接続点と、ゲートフィンガー１３とゲートポリシリコン層１４との接続点と、の間に接続される。これによって、測定用パッド１５とゲートパッド１２との間に、ゲートポリシリコン層１４の材料であるポリシリコンによる内蔵抵抗Ｒｇ２が接続される。このため、測定用パッド１５によって、当該内蔵抵抗Ｒｇ２の抵抗値を測定することができる。 The measurement pad 15 is provided between a connection point closest to the gate polysilicon layer 14 among a plurality of connection points between the gate finger 13 and the gate electrode 23 and a connection point between the gate finger 13 and the gate polysilicon layer 14 . connected between As a result, a built-in resistor Rg2 made of polysilicon, which is the material of the gate polysilicon layer 14, is connected between the measurement pad 15 and the gate pad 12. As shown in FIG. Therefore, the measurement pad 15 can measure the resistance value of the built-in resistor Rg2.

具体的には、測定用パッド１５は、例えば活性領域１のコーナー部に配置され、当該活性領域１のコーナー部でゲートフィンガー１３に接続されている。測定用パッド１５は、例えば、活性領域１の４つのコーナー部のうち、ゲートポリシリコン層１４に最も近いコーナー部でゲートフィンガー１３に接続されている。活性領域１のコーナー部とは、略矩形状の平面形状を有する活性領域１の頂点である。内蔵抵抗Ｒｇ２の抵抗値の測定後、測定用パッド１５は絶縁物（不図示）で覆われる。測定用パッド１５が他の領域と電気的に絶縁されることで、製品としての半導体チップの信頼性を向上させることができる。 Specifically, the measurement pads 15 are arranged, for example, at the corners of the active region 1 and connected to the gate fingers 13 at the corners of the active region 1 . The measurement pad 15 is connected to the gate finger 13 at, for example, the corner closest to the gate polysilicon layer 14 among the four corners of the active region 1 . The corner portion of the active region 1 is the vertex of the active region 1 having a substantially rectangular planar shape. After measuring the resistance value of the built-in resistor Rg2, the measurement pad 15 is covered with an insulator (not shown). By electrically insulating the measurement pads 15 from other regions, the reliability of the semiconductor chip as a product can be improved.

次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２は、図１の切断線Ａ１－Ａ３における断面構造を示す断面図である。図１の切断線Ａ１－Ａ２は、測定用パッド１５を通り、活性領域１を、半導体基板１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに平行に切断する切断線である。図１の切断線Ａ２－Ａ３は、ゲートポリシリコン層１４および測定用パッド１５を通り、活性領域１を第１方向Ｘに平行に切断する切断線である。図２では、半導体基板１０の内部に設けられた各半導体領域を図示省略する。図３は、図２の等価回路の回路構成を示す回路図である。 Next, a cross-sectional structure of the semiconductor device 20 according to the first embodiment will be described. FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along line A1-A3 in FIG. A cutting line A1-A2 in FIG. 1 passes through the measurement pad 15 and extends through the active region 1 in a direction parallel to the front surface of the semiconductor substrate 10 and perpendicular to the first direction X (hereinafter referred to as the second direction). ) is a cutting line that cuts parallel to Y. A cutting line A2-A3 in FIG. 1 is a cutting line passing through the gate polysilicon layer 14 and the measurement pad 15 and cutting the active region 1 parallel to the first direction X. As shown in FIG. In FIG. 2, each semiconductor region provided inside the semiconductor substrate 10 is omitted from illustration. FIG. 3 is a circuit diagram showing the circuit configuration of the equivalent circuit of FIG.

図２に示すように、活性領域１の有効領域２において、半導体基板１０のおもて面側には、ＭＯＳＦＥＴの各単位セルの一般的なトレンチゲート構造が第１方向Ｘ（図１参照）に延びるストライプ状に設けられている。トレンチゲート構造は、図示省略するｐ型ベース領域、図示省略するｎ+型ソース領域、トレンチ（ゲートトレンチ）２１、ゲート絶縁膜２２およびゲート電極２３からなる。ｐ型ベース領域は、隣り合うゲートトレンチ２１間（メサ領域）に、ゲートトレンチ２１よりも浅い深さで設けられている。ｐ型ベース領域は、第２方向Ｙへ両側のゲートトレンチ２１まで延在している。 As shown in FIG. 2, in the effective region 2 of the active region 1, on the front surface side of the semiconductor substrate 10, a general trench gate structure of each unit cell of the MOSFET is formed in the first direction X (see FIG. 1). It is provided in a stripe shape extending to the The trench gate structure includes a p-type base region (not shown), an n + -type source region (not shown), a trench (gate trench) 21 , a gate insulating film 22 and a gate electrode 23 . The p-type base region is provided between adjacent gate trenches 21 (mesa regions) at a depth shallower than that of the gate trenches 21 . The p-type base region extends in the second direction Y to the gate trenches 21 on both sides.

ｎ+型ソース領域は、ｐ型ベース領域の内部に選択的に設けられ、ゲートトレンチ２１の側壁のゲート絶縁膜２２を挟んでゲート電極２３に対向する。ゲート電極２３は、ゲートトレンチ２１の第１方向Ｘの両端部においてゲートフィンガー１３（図１参照）に電気的に接続されている。ゲート電極２３は、ポリシリコンからなる。層間絶縁膜２４は、半導体基板１０のおもて面に設けられ、ゲート電極２３を覆う。ソース電極２５は、層間絶縁膜２４のコンタクトホールを介してｐ型ベース領域およびｎ+型ソース領域に電気的に接続されている。 The n + -type source region is selectively provided inside the p-type base region and faces the gate electrode 23 with the gate insulating film 22 on the side wall of the gate trench 21 interposed therebetween. The gate electrode 23 is electrically connected to the gate fingers 13 (see FIG. 1) at both ends of the gate trench 21 in the first direction X. As shown in FIG. Gate electrode 23 is made of polysilicon. An interlayer insulating film 24 is provided on the front surface of the semiconductor substrate 10 and covers the gate electrode 23 . The source electrode 25 is electrically connected to the p-type base region and the n + -type source region through contact holes in the interlayer insulating film 24 .

ソース電極２５は、低抵抗で安価な例えばアルミニウム（Ａｌ）膜である。また、ソース電極２５は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層した積層膜であってもよい。ソース電極２５の最表面は、アルミニウム膜に代えて、例えば、アルミニウム－シリコン（ＡｌＳｉ）膜またはアルミニウム－シリコン－銅（ＡｌＳｉＣｕ）膜で構成されてもよい。ソース電極２５の表面は、端子ピン（不図示）の接合箇所を除いて、ポリイミド層２８に覆われている。 The source electrode 25 is a low-resistance, inexpensive aluminum (Al) film, for example. Also, the source electrode 25 may be a laminated film in which, for example, a titanium (Ti) film, a titanium nitride (TiN) film and an aluminum (Al) film are laminated in order. The outermost surface of the source electrode 25 may be composed of, for example, an aluminum-silicon (AlSi) film or an aluminum-silicon-copper (AlSiCu) film instead of the aluminum film. The surface of the source electrode 25 is covered with a polyimide layer 28 except for the joints of terminal pins (not shown).

ソース電極２５の表面にアルミニウムを含む金属膜が露出する場合、はんだとの濡れ性が悪いため、ソース電極２５の表面の、端子ピンの接合箇所は、はんだとの濡れ性のよい金属からなるめっき膜２６で覆われている。はんだ塗布時において「はんだとの濡れ性がよい」とは、液状のはんだが当該はんだを塗布した箇所から外側へ分断されずに流れて広がる（濡れ広がる）ことである。また、めっき膜２６への端子ピンのはんだ接合時において「はんだとの濡れ性がよい」は、濡れ広がった液状のはんだが端子ピンに這い上がるように端子ピン側へ分断されずに流れて戻ることである。めっき膜２６は、例えば、ニッケルリン（ＮｉＰ）めっき膜であってもよいし、金（Ａｕ）めっき膜であってもよいし、ニッケルリンめっき膜と金めっき膜との積層膜であってもよい。ソース電極２５およびめっき膜２６は、ソースパッド１１を構成する。めっき膜２６には、半導体基板１０の実装時に端子ピン（不図示）がはんだ接合される。 When a metal film containing aluminum is exposed on the surface of the source electrode 25, the wettability with solder is poor. It is covered with a membrane 26 . "Good wettability with solder" at the time of solder application means that the liquid solder flows and spreads (wets and spreads) outward from the portion where the solder is applied without being divided. Also, when the terminal pin is soldered to the plating film 26, "good wettability with solder" means that the wet and spread liquid solder flows back to the terminal pin side without being broken so that it crawls up the terminal pin. That is. The plating film 26 may be, for example, a nickel phosphorus (NiP) plating film, a gold (Au) plating film, or a laminated film of a nickel phosphorus plating film and a gold plating film. good. Source electrode 25 and plating film 26 constitute source pad 11 . A terminal pin (not shown) is soldered to the plating film 26 when the semiconductor substrate 10 is mounted.

活性領域１の無効領域３において、半導体基板１０のおもて面は、フィールド酸化膜２７で覆われている。フィールド酸化膜２７上には、最も測定用パッド１５寄りに配置されたゲートトレンチ２１ａ（２１）の内部からゲート電極２３ａが延在している。このゲート電極２３ａの、フィールド酸化膜２７上に延在する部分（以下、延在部とする）２３ａ’は、無効領域３で終端している。また、フィールド酸化膜２７上には、ゲート電極２３ａの延在部２３ａ’と離れて、ゲートポリシリコン層１４が設けられている。 The front surface of the semiconductor substrate 10 is covered with a field oxide film 27 in the invalid region 3 of the active region 1 . On the field oxide film 27, the gate electrode 23a extends from the inside of the gate trench 21a (21) arranged closest to the measurement pad 15. As shown in FIG. A portion 23 a ′ of the gate electrode 23 a extending over the field oxide film 27 (hereinafter referred to as an extension portion) terminates at the invalid region 3 . A gate polysilicon layer 14 is provided on the field oxide film 27 apart from the extended portion 23a' of the gate electrode 23a.

ゲート電極２３ａの延在部２３ａ’、および、ゲートポリシリコン層１４は、層間絶縁膜２４で覆われている。ゲート電極２３ａの延在部２３ａ’は、例えば、層間絶縁膜２４を挟んでソース電極２５の一部に厚さ方向Ｚに対向する。ゲート電極２３ａの延在部２３ａ’は、図示省略する部分でゲートフィンガー１３に電気的に接続され、ゲート電位に固定されている。また、ゲート電極２３ａの延在部２３ａ’は、後述する金属電極３１によりゲートポリシリコン層１４に電気的に接続されている。 The extended portion 23 a ′ of the gate electrode 23 a and the gate polysilicon layer 14 are covered with an interlayer insulating film 24 . The extending portion 23a' of the gate electrode 23a faces, for example, a portion of the source electrode 25 in the thickness direction Z with the interlayer insulating film 24 interposed therebetween. The extended portion 23a' of the gate electrode 23a is electrically connected to the gate finger 13 at a portion not shown and fixed to the gate potential. An extending portion 23a' of the gate electrode 23a is electrically connected to the gate polysilicon layer 14 by a metal electrode 31 which will be described later.

金属電極３１，３２は、活性領域１の無効領域３において、層間絶縁膜２４上に設けられている。金属電極３１，３２同士は、ゲートポリシリコン層１４により電気的に接続されている。具体的には、金属電極３１は、層間絶縁膜２４を挟んで、ゲート電極２３ａの延在部２３ａ’およびゲートポリシリコン層１４に厚さ方向Ｚに対向し、これら対向する部分で、それぞれ層間絶縁膜２４のコンタクトホールを介してゲート電極２３ａの延在部２３ａ’およびゲートポリシリコン層１４に接続されている。 Metal electrodes 31 and 32 are provided on interlayer insulating film 24 in invalid region 3 of active region 1 . Metal electrodes 31 and 32 are electrically connected to each other by gate polysilicon layer 14 . Specifically, the metal electrode 31 faces the extended portion 23a′ of the gate electrode 23a and the gate polysilicon layer 14 in the thickness direction Z with the interlayer insulating film 24 interposed therebetween. It is connected to the extended portion 23a' of the gate electrode 23a and the gate polysilicon layer 14 through a contact hole in the insulating film 24. As shown in FIG.

金属電極３２は、層間絶縁膜２４を挟んでゲートポリシリコン層１４に厚さ方向Ｚに対向し、当該対向する部分で、層間絶縁膜２４のコンタクトホールを介してゲートポリシリコン層１４に接続されている。金属電極３１，３２は、例えばソース電極２５と同じ積層構造を有する。金属電極３１，３２およびソース電極２５は互いに離れて配置され、これらの電極間の部分はポリイミド層２８で覆われている。金属電極３１，３２の外周がポリイミド層２８で覆われていてもよい。 The metal electrode 32 faces the gate polysilicon layer 14 in the thickness direction Z with the interlayer insulating film 24 interposed therebetween, and is connected to the gate polysilicon layer 14 through a contact hole in the interlayer insulating film 24 at the facing portion. ing. The metal electrodes 31 and 32 have the same laminated structure as the source electrode 25, for example. The metal electrodes 31 and 32 and the source electrode 25 are spaced apart from each other, and the portion between these electrodes is covered with a polyimide layer 28 . The outer peripheries of the metal electrodes 31 and 32 may be covered with a polyimide layer 28 .

金属電極３１は、測定用パッド１５を構成する。測定用パッド１５の表面は金属電極３１であり、はんだとの濡れ性の悪い材料で構成される。はんだとの濡れ性の悪い材料とは、例えばアルミニウムやアルミニウムシリコンである。これによって、測定用パッド１５の表面は、ソースパッド１１やゲートパッド１２に端子ピンをはんだ接合するときに塗布したはんだが濡れ広がりにくい。金属電極３１は、内蔵抵抗Ｒｇ２の測定時に露出されている。金属電極３１は、内蔵抵抗Ｒｇ２の抵抗値の測定後の製品時には絶縁物で覆われている。 The metal electrode 31 constitutes the measurement pad 15 . The surface of the measurement pad 15 is a metal electrode 31, which is made of a material having poor wettability with solder. A material having poor wettability with solder is, for example, aluminum or aluminum silicon. As a result, the surface of the measurement pad 15 is less likely to be wetted and spread by the solder applied when the terminal pin is soldered to the source pad 11 or the gate pad 12 . The metal electrode 31 is exposed when measuring the built-in resistance Rg2. The metal electrode 31 is covered with an insulator when the product is manufactured after the resistance value of the built-in resistor Rg2 is measured.

金属電極３２の表面は、はんだとの濡れ性のよい金属からなるめっき膜３３で覆われている。めっき膜３３は、例えば、ニッケルリンめっき膜であってもよいし、金めっき膜であってもよいし、ニッケルリンめっき膜および金めっき膜を順に積層した積層膜であってもよい。金属電極３２およびめっき膜３３は、ゲートパッド１２を構成する。このように、ゲートパッド１２の表面は、測定用パッド１５の表面と異なり、はんだとの濡れ性のよい材料で構成されている。めっき膜３３には、半導体基板１０（図９Ｂ参照）の実装時に端子ピン（不図示）がはんだ接合される。半導体基板１０の裏面の表面層にはｎ+型ドレイン領域（不図示）が設けられている。半導体基板１０の裏面に、ドレイン電極（不図示）が設けられている。なお、本実施例ではめっき法を用いてめっき膜３３を形成しているが、ニッケル膜や金膜を形成できればめっき法でなくとも構わない。 The surface of the metal electrode 32 is covered with a plating film 33 made of a metal with good wettability with solder. The plating film 33 may be, for example, a nickel-phosphorus plating film, a gold-plating film, or a laminated film in which a nickel-phosphorus plating film and a gold-plating film are laminated in this order. Metal electrode 32 and plating film 33 constitute gate pad 12 . Thus, unlike the surface of the measurement pad 15, the surface of the gate pad 12 is made of a material with good solder wettability. A terminal pin (not shown) is soldered to the plating film 33 when the semiconductor substrate 10 (see FIG. 9B) is mounted. An n + -type drain region (not shown) is provided in the surface layer of the back surface of the semiconductor substrate 10 . A drain electrode (not shown) is provided on the back surface of the semiconductor substrate 10 . Although the plating film 33 is formed using the plating method in this embodiment, the plating method may be used as long as a nickel film or a gold film can be formed.

図２，３に示すように、実施の形態１にかかる半導体装置２０には、ＭＯＳＦＥＴの各単位セルのゲート－ソース間に、ゲート絶縁膜２２の、ゲートトレンチ２１の側壁に沿った部分で寄生容量Ｃ１が形成される。ゲート電極２３ａの延在部２３ａ’とソースパッド１１との間の層間絶縁膜２４で寄生容量Ｃ２が形成される。ゲート電極２３ａの延在部２３ａ’と半導体基板１０のおもて面との間のフィールド酸化膜２７で寄生容量Ｃ３が形成される。測定用パッド１５と半導体基板１０のおもて面との間の層間絶縁膜２４およびフィールド酸化膜２７で寄生容量Ｃ４が形成される。 As shown in FIGS. 2 and 3, the semiconductor device 20 according to the first embodiment has a parasitic gate insulating film 22 along the side wall of the gate trench 21 between the gate and source of each unit cell of the MOSFET. A capacitance C1 is formed. A parasitic capacitance C2 is formed in the interlayer insulating film 24 between the extended portion 23a' of the gate electrode 23a and the source pad 11. As shown in FIG. Field oxide film 27 between extending portion 23a' of gate electrode 23a and the front surface of semiconductor substrate 10 forms a parasitic capacitance C3. Interlayer insulating film 24 and field oxide film 27 between measurement pad 15 and the front surface of semiconductor substrate 10 form parasitic capacitance C4.

ゲートポリシリコン層１４と半導体基板１０のおもて面との間のフィールド酸化膜２７で寄生容量Ｃ５が形成される。層間絶縁膜２４およびフィールド酸化膜２７の厚さを調整することで、これらの寄生容量Ｃ１～Ｃ５を調整可能である。寄生容量Ｃ１～Ｃ５は、ゲートパッド１２とソースパッド１１との間に並列に接続されている。このため、ゲートパッド１２とソースパッド１１との間に並列に接続されたいずれかの寄生容量Ｃ１～Ｃ５を大きくすることで、層間絶縁膜２４およびフィールド酸化膜２７で形成される全体の寄生容量を大きくすることができる。 Field oxide film 27 between gate polysilicon layer 14 and the front surface of semiconductor substrate 10 forms parasitic capacitance C5. By adjusting the thicknesses of the interlayer insulating film 24 and the field oxide film 27, these parasitic capacitances C1 to C5 can be adjusted. The parasitic capacitances C1-C5 are connected in parallel between the gate pad 12 and the source pad 11. As shown in FIG. Therefore, by increasing one of the parasitic capacitances C1 to C5 connected in parallel between the gate pad 12 and the source pad 11, the entire parasitic capacitance formed by the interlayer insulating film 24 and the field oxide film 27 is increased. can be increased.

次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図４～８，９Ｂは、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図９Ａは、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図１０，１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図１０，１１には、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す。まず、活性領域１における有効領域２において、半導体基板（半導体ウエハ）１０’のおもて面側にトレンチゲート構造（図２参照）を形成する。 Next, a method for manufacturing the semiconductor device 20 according to the first embodiment will be described. 4 to 8 and 9B are cross-sectional views showing states in the middle of manufacturing the semiconductor device according to the first embodiment. 9A is a plan view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment; FIG. 10 and 11 are plan views showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 10 and 11 show layouts of the semiconductor device according to the first embodiment viewed from the front surface side of the semiconductor substrate. First, in an effective region 2 in an active region 1, a trench gate structure (see FIG. 2) is formed on the front surface side of a semiconductor substrate (semiconductor wafer) 10'.

次に、図４に示すように、活性領域１における無効領域３において、半導体基板１０’のおもて面上に、フィールド酸化膜２７を介して、ゲートポリシリコン層１４を形成する。ゲートポリシリコン層１４は、トレンチゲート構造を構成するゲート電極２３と同時に形成されてもよい。次に、ゲート電極２３およびゲートポリシリコン層１４を層間絶縁膜２４で覆う。次に、層間絶縁膜２４を選択的に除去して、層間絶縁膜２４の所定箇所に、層間絶縁膜２４を厚さ方向Ｚに貫通するコンタクトホールを形成する。 Next, as shown in FIG. 4, the gate polysilicon layer 14 is formed on the front surface of the semiconductor substrate 10' in the invalid region 3 in the active region 1 with the field oxide film 27 interposed therebetween. The gate polysilicon layer 14 may be formed simultaneously with the gate electrode 23 forming the trench gate structure. Next, the gate electrode 23 and the gate polysilicon layer 14 are covered with an interlayer insulating film 24 . Next, the interlayer insulating film 24 is selectively removed to form a contact hole penetrating the interlayer insulating film 24 in the thickness direction Z at a predetermined location of the interlayer insulating film 24 .

次に、層間絶縁膜２４のコンタクトホールを介してｐ型ベース領域およびｎ+型ソース領域に接するソース電極２５（図２参照）を形成する。層間絶縁膜２４のコンタクトホールを介してゲートポリシリコン層１４に接する金属電極３１，３２を形成する。金属電極３１，３２は、互いに離れた位置に配置される。金属電極３１，３２は、例えばソース電極２５と同時に形成されてもよい。次に、一般的な脱脂・洗浄により、金属電極３１，３２の表面に付着している油脂性の汚れや異物を除去して清浄する。 Next, the source electrode 25 (see FIG. 2) is formed in contact with the p-type base region and the n + -type source region through the contact hole of the interlayer insulating film 24 . Metal electrodes 31 and 32 are formed in contact with gate polysilicon layer 14 through contact holes in interlayer insulating film 24 . The metal electrodes 31 and 32 are arranged at positions separated from each other. The metal electrodes 31 and 32 may be formed simultaneously with the source electrode 25, for example. Next, the surfaces of the metal electrodes 31 and 32 are cleaned by removing greasy stains and foreign matter adhering to the surfaces by general degreasing and cleaning.

次に、エッチングにより、金属電極３１，３２の表面の自然酸化膜を除去する。次に、自然酸化膜の除去時に金属電極３１，３２の表面に浮き出たスマットを硝酸（ＨＮＯ3）等による酸洗浄により除去する。スマットとは、例えば、金属電極３１，３２の最表面層であるアルミニウムシリコン膜中に含まれるシリコン（Ｓｉ）やマグネシウム（Ｍｇ）である。次に、金属電極３１，３２の表面に、めっき膜３３の形成領域に対応する部分が開口したレジスト膜４１を形成する。レジスト膜４１の開口部４２には、金属電極３２を露出させる。 Next, the native oxide film on the surfaces of the metal electrodes 31 and 32 is removed by etching. Next, the smut that has emerged on the surfaces of the metal electrodes 31 and 32 during the removal of the natural oxide film is removed by acid cleaning with nitric acid (HNO 3 ) or the like. Smut is, for example, silicon (Si) or magnesium (Mg) contained in the aluminum silicon film that is the outermost surface layer of the metal electrodes 31 and 32 . Next, a resist film 41 is formed on the surfaces of the metal electrodes 31 and 32 with openings corresponding to regions where the plating film 33 is to be formed. The metal electrode 32 is exposed through the opening 42 of the resist film 41 .

次に、図５に示すように、一般的なジンケート処理により、後の無電解めっき処理で用いる例えばニッケルリンめっき浴中のニッケルと置換されやすい亜鉛（Ｚｎ）膜を触媒層４３として形成する。触媒層４３は、レジスト膜４１の開口部４２において金属電極３２に接し、金属電極３２の、レジスト膜４１の開口部４２に露出する部分からレジスト膜４１上にわたって形成される。次に、図６に示すように、レジスト膜４１を剥離し、レジスト膜４１とともにレジスト膜４１上の触媒層４３を除去（リフトオフ）することで、金属電極３２上にのみ触媒層４３を残す。 Next, as shown in FIG. 5, a zinc (Zn) film is formed as a catalyst layer 43 by a general zincate treatment, which is easily replaced with nickel in a nickel-phosphorus plating bath used later in the electroless plating treatment. The catalyst layer 43 is in contact with the metal electrode 32 at the opening 42 of the resist film 41 and is formed over the resist film 41 from the portion of the metal electrode 32 exposed through the opening 42 of the resist film 41 . Next, as shown in FIG. 6, the resist film 41 is stripped, and the catalyst layer 43 on the resist film 41 is removed (lifted off) together with the resist film 41, leaving the catalyst layer 43 only on the metal electrode 32. Next, as shown in FIG.

次に、図７に示すように、例えばニッケルリンめっき浴を用いた一般的な無電解めっき処理により、触媒層４３中の亜鉛をニッケルリンめっき浴中のニッケルと置換させて、めっき膜３３となるニッケルリンめっき膜を成長させる。このように触媒層４３を核としてめっき膜３３を成長させることで、金属電極３２の表面の触媒層４３を形成した箇所に密着性よくめっき膜３３を形成することができる。 Next, as shown in FIG. 7, zinc in the catalyst layer 43 is replaced with nickel in the nickel phosphorus plating bath by a general electroless plating process using, for example, a nickel phosphorus plating bath to form a plated film 33. A nickel phosphorous plating film is grown. By growing the plated film 33 using the catalyst layer 43 as a nucleus in this manner, the plated film 33 can be formed on the surface of the metal electrode 32 where the catalyst layer 43 is formed with good adhesion.

ニッケルリンめっき膜を下地として例えば置換金めっき処理を行って形成した金めっき膜をめっき膜３３としてもよい。ゲートパッド１２の最表面のめっき膜３３の形成とともに、ソースパッド１１の最表面のめっき膜２６を形成してもよい。めっき膜３３，２６を同時に形成する場合、レジスト膜４１（図５参照）にさらに、ソース電極２５を露出させた開口部を形成すればよい。 The plating film 33 may be a gold plating film formed by, for example, immersion gold plating using a nickel phosphorus plating film as a base. The plating film 33 on the top surface of the gate pad 12 may be formed together with the plating film 26 on the top surface of the source pad 11 . When the plating films 33 and 26 are formed simultaneously, an opening exposing the source electrode 25 may be further formed in the resist film 41 (see FIG. 5).

次に、図８に示すように、金属電極３１，３２およびめっき膜３３をポリイミド層２８で覆う。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０にそれぞれ金属電極３１およびめっき膜３３を露出させる。ここまでの工程により、金属電極３１からなる測定用パッド１５が形成される。金属電極３２およびめっき膜３３からなるゲートパッド１２が形成される。ソース電極２５およびめっき膜２６からなるソースパッド１１が形成される。 Next, as shown in FIG. 8, the metal electrodes 31 and 32 and the plating film 33 are covered with a polyimide layer 28. Then, as shown in FIG. Next, the polyimide layer 28 is selectively removed to expose the metal electrode 31 and the plating film 33 in the openings 29 and 30 of the polyimide layer 28, respectively. Through the steps up to this point, the measurement pad 15 composed of the metal electrode 31 is formed. A gate pad 12 comprising a metal electrode 32 and a plating film 33 is formed. A source pad 11 consisting of the source electrode 25 and the plated film 26 is formed.

ゲートパッド１２の表面は、はんだ１６（図９Ｂ参照）との濡れ性のよいめっき膜３３である。ソースパッド１１の表面は、はんだ１７，１８（図１０参照）との濡れ性のよい金属からなるめっき膜２６である。測定用パッド１５の表面は、はんだ１６～１８との濡れ性が悪い金属電極３１である。金属電極３１の、ポリイミド層２８の開口部２９に露出された部分は、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２の抵抗値を測定するときに、抵抗測定用プローブの接触箇所となる。 The surface of the gate pad 12 is a plated film 33 with good wettability with the solder 16 (see FIG. 9B). The surface of the source pad 11 is a plated film 26 made of a metal with good wettability with the solders 17 and 18 (see FIG. 10). The surface of the measurement pad 15 is a metal electrode 31 having poor wettability with the solders 16-18. The portion of the metal electrode 31 exposed through the opening 29 of the polyimide layer 28 becomes the contact point of the resistance measuring probe when measuring the resistance value of the built-in resistor Rg2 of the gate polysilicon layer 14 .

次に、図９Ａに示すように、半導体基板（半導体ウエハ）１０’をダイシング（切断）して個々のチップ状に個片化することで、半導体装置２０が完成する。図９Ａには、個片化された半導体基板（半導体チップ）１０をハッチングで示す。符号４４は半導体基板１０’のダイシングラインである。また、図９Ａには，各半導体基板１０の活性領域１に配置された素子構造をまとめて符号１’を付した細線の矩形で示す。 Next, as shown in FIG. 9A, the semiconductor device 20 is completed by dicing (cutting) the semiconductor substrate (semiconductor wafer) 10' into individual chips. In FIG. 9A, individualized semiconductor substrates (semiconductor chips) 10 are indicated by hatching. Reference numeral 44 is a dicing line of the semiconductor substrate 10'. In addition, in FIG. 9A, the device structures arranged in the active regions 1 of the semiconductor substrates 10 are collectively indicated by thin-line rectangles denoted by 1'.

そして、図９Ｂ，１０に示すように、この個片化された半導体基板（半導体チップ）１０の実装時、ポリイミド層２８の開口部３０に露出された、ゲートパッド１２の最表面のめっき膜３３に、例えば端子ピン１つ分のはんだ１６が塗布される。ポリイミド層２８の開口部３０’に露出された、ソースパッド１１の最表面のめっき膜２６に、例えば端子ピン２つ分のはんだ１７，１８が塗布される。 Then, as shown in FIGS. 9B and 10, when the individualized semiconductor substrate (semiconductor chip) 10 is mounted, the plated film 33 on the outermost surface of the gate pad 12 exposed through the opening 30 of the polyimide layer 28 is removed. is coated with solder 16 for, for example, one terminal pin. Solders 17 and 18 for two terminal pins, for example, are applied to the plating film 26 on the outermost surface of the source pad 11 exposed in the opening 30 ′ of the polyimide layer 28 .

はんだ１６の塗布時、はんだ１６は、ポリイミド層２８の開口部３０の内部に充填されてめっき膜３３に接するとともに、ポリイミド層２８上を、半導体基板１０のおもて面から見て略円形状に濡れ広がる。このポリイミド層２８上を濡れ広がるはんだ１６がポリイミド層２８の開口部２９に露出された測定用パッド１５上に流れ込んだとしても、測定用パッド１５の表面ははんだ１６を弾きやすいため、測定用パッド１５の表面にはんだ１６が濡れ広がりにくい。 When the solder 16 is applied, the solder 16 fills the inside of the opening 30 of the polyimide layer 28 and comes into contact with the plating film 33, and spreads over the polyimide layer 28 in a substantially circular shape when viewed from the front surface of the semiconductor substrate 10. Spread wet. Even if the solder 16 that wets and spreads on the polyimide layer 28 flows onto the measurement pad 15 exposed in the opening 29 of the polyimide layer 28, the surface of the measurement pad 15 easily repels the solder 16. Solder 16 is less likely to wet and spread on the surface of 15 .

このように、はんだ１６が測定用パッド１５の表面に濡れ広がりにくいことで、測定用パッド１５（すなわちポリイミド層２８の開口部２９）の配置の自由度が高くなる。例えば、測定用パッド１５は、当該測定用パッド１５上にはんだ１６が濡れ広がる位置に配置されていてもよいし、濡れ広がったはんだ１６の端部よりもはんだ１６から離れた位置に配置されていてもよい。測定用パッド１５の配置がはんだ１６が濡れ広がる位置に近いほど本発明は有用である。 Since the solder 16 is less likely to wet and spread on the surface of the measurement pad 15 in this way, the degree of freedom in arranging the measurement pad 15 (that is, the opening 29 of the polyimide layer 28) is increased. For example, the measurement pad 15 may be arranged at a position where the solder 16 is wetted and spread on the measurement pad 15, or arranged at a position farther from the solder 16 than the edge of the solder 16 that is wet and spread. may The closer the measurement pad 15 is to the position where the solder 16 wets and spreads, the more useful the present invention is.

例えば、半導体基板１０のチップサイズが３．８ｍｍ四方である場合、各部の寸法や各部間の距離は次の値をとる。ポリイミド層２８の開口部３０は、半導体基板１０のおもて面から見て１辺の幅ｗ１を０．６ｍｍ程度とした略正方形状の平面形状を有する。ポリイミド層２８の開口部２９は、半導体基板１０のおもて面から見て１辺の幅ｗ２を０．１７ｍｍ程度とした略正方形状の平面形状を有する。半導体基板１０のおもて面から見て略円形状に濡れ広がったはんだ１６の直径φ１は１．５６０ｍｍ程度である。 For example, when the chip size of the semiconductor substrate 10 is 3.8 mm square, the dimensions of each part and the distance between each part take the following values. The opening 30 of the polyimide layer 28 has a substantially square planar shape with a side width w1 of about 0.6 mm when viewed from the front surface of the semiconductor substrate 10 . The opening 29 of the polyimide layer 28 has a substantially square planar shape with a side width w2 of about 0.17 mm when viewed from the front surface of the semiconductor substrate 10 . The diameter φ1 of the solder 16 that spreads in a substantially circular shape as viewed from the front surface of the semiconductor substrate 10 is about 1.560 mm.

この場合、ポリイミド層２８の、測定用パッド１５が露出された開口部２９が、ポリイミド層２８の、ゲートパッド１２が露出された開口部３０から、半導体基板１０の１辺に平行な方向（図１０では第１方向Ｘ）に例えば１．２ｍｍ以下程度の近い距離ｗ１１に配置された場合に、本発明は特に有用である。また、ポリイミド層２８の、測定用パッド１５が露出された開口部２９が、濡れ広がったはんだ１６の外周から半導体基板１０の１辺に平行な方向（図１０では第１方向Ｘ）に例えば１ｍｍ以下程度の近い距離ｗ１２に配置された場合に、本発明は特に有用である。 In this case, the opening 29 of the polyimide layer 28 where the measurement pad 15 is exposed extends from the opening 30 of the polyimide layer 28 where the gate pad 12 is exposed in a direction parallel to one side of the semiconductor substrate 10 (Fig. 10 is arranged at a short distance w11, for example of the order of 1.2 mm or less in the first direction X), the invention is particularly useful. Also, the opening 29 of the polyimide layer 28 where the measurement pad 15 is exposed is, for example, 1 mm in the direction parallel to one side of the semiconductor substrate 10 (the first direction X in FIG. 10) from the periphery of the solder 16 that has wetted and spread. The present invention is particularly useful when placed at a distance w12 as close as:

ポリイミド層２８の開口部３０’内の２箇所に、それぞれはんだ１７，１８が塗布される。はんだ１７，１８の塗布時、はんだ１７，１８は、ポリイミド層２８の開口部３０’の内部に充填されてめっき膜２６に接するとともに、半導体基板１０のおもて面から見て略円形状にポリイミド層２８上を濡れ広がり、互いに接する。ソースパッド１１の近くに測定用パッド１５を配置する場合、これら濡れ広がったはんだ１７，１８の外周に近い位置に測定用パッド１５が配置されるほど本発明は有用である。 Solders 17 and 18 are applied to two locations in the opening 30' of the polyimide layer 28, respectively. When the solders 17 and 18 are applied, the solders 17 and 18 are filled inside the openings 30' of the polyimide layer 28 and are in contact with the plating film 26, and have a substantially circular shape when viewed from the front surface of the semiconductor substrate 10. They wet and spread on the polyimide layer 28 and come into contact with each other. When the measurement pad 15 is arranged near the source pad 11, the present invention is more useful when the measurement pad 15 is arranged at a position closer to the perimeters of the solders 17 and 18 that have wetted and spread.

例えば、半導体基板１０のチップサイズが３．８ｍｍ四方である場合、半導体基板１０のおもて面から見て略円形状に濡れ広がったはんだ１７，１８の直径φ１も例えば１．５６０ｍｍ程度である。このため、ソースパッド１１の近くに測定用パッド１５を配置する場合、ポリイミド層２８の、測定用パッド１５が露出された開口部２９が、濡れ広がったはんだ１７，１８の外周から半導体基板１０の１辺に平行な方向に例えば１ｍｍ以下程度の距離に配置された場合に、本発明は特に有用である。 For example, when the chip size of the semiconductor substrate 10 is 3.8 mm square, the diameter φ1 of the solders 17 and 18 that spread out in a substantially circular shape as viewed from the front surface of the semiconductor substrate 10 is also about 1.560 mm. . For this reason, when the measurement pad 15 is arranged near the source pad 11, the opening 29 of the polyimide layer 28 where the measurement pad 15 is exposed is exposed to the semiconductor substrate 10 from the perimeter of the solders 17 and 18 that have wetted and spread. The present invention is particularly useful when they are arranged at a distance of about 1 mm or less in a direction parallel to one side.

次に、ゲートパッド１２の最表面のめっき膜３３に、はんだ１６を介して端子ピン（不図示）をはんだ接合する。ソースパッド１１の最表面のめっき膜２６に、はんだ１７，１８それぞれを介して２つの端子ピン（不図示）をはんだ接合する。このとき、はんだ１６は、はんだとの濡れ性のよいめっき膜３３上を流動し、接触している端子ピンに這い上がりながら当該端子ピンをめっき膜３３に引き寄せて接合する。はんだ１７，１８は、めっき膜２６上を流動し、接触している端子ピンに這い上がりながら当該端子ピンをめっき膜２６に引き寄せて接合する。 Next, a terminal pin (not shown) is soldered to the plated film 33 on the outermost surface of the gate pad 12 via solder 16 . Two terminal pins (not shown) are soldered to the plated film 26 on the outermost surface of the source pad 11 via solders 17 and 18, respectively. At this time, the solder 16 flows on the plated film 33 having good wettability with the solder, crawls up the contacting terminal pin, and draws the terminal pin to the plated film 33 for bonding. The solders 17 and 18 flow on the plated film 26 and creep up on the contacting terminal pins, drawing the terminal pins to the plated film 26 for bonding.

端子ピンをはんだ接合した後（以下、ピン立て後とする）のはんだ１６’～１８’は略円錐状をなし、その直径φ１’～φ３’はピン立て前の濡れ広がった状態のはんだ１６～１８の直径φ１～φ３よりも小さくなる（図１０，１１）。また、測定用パッド１５の表面ははんだとの濡れ性が悪いため、ピン立て後に測定用パッド１５上にはんだ１６～１８の一部が残ったとしても、ピン立て後に測定用パッド１５上に残ったはんだは、端子ピンとゲートパッド１２とを接合するはんだ１６’～１８’と分断される。 The solder 16' to 18' after soldering the terminal pin (hereinafter referred to as "after pin standing") has a substantially conical shape, and its diameter φ1' to φ3' is the same as the solder 16 in the wet and spread state before pin standing. 18 diameters φ1 to φ3 (FIGS. 10 and 11). Further, since the surface of the measurement pad 15 has poor wettability with solder, even if a part of the solder 16 to 18 remains on the measurement pad 15 after pinning, it remains on the measurement pad 15 after pinning. The solder is broken with the solder 16'-18' joining the terminal pin and the gate pad 12. FIG.

以上の工程により、実施の形態１にかかる半導体装置２０を実装した半導体回路装置が完成する。 Through the above steps, a semiconductor circuit device mounting the semiconductor device 20 according to the first embodiment is completed.

以上、説明したように、実施の形態１によれば、ゲートパッドの最表面をはんだとの濡れ性のよい金属膜とし、測定用パッドの最表面をはんだとの濡れ性の悪い金属膜とする。これにより、ゲートパッドに端子ピンをはんだ接合する際に、ゲートパッドの表面に塗布されたはんだが、測定用パッドの表面にまで濡れ広がったとしても、測定用パッドの最表面は、はんだとの濡れ性が悪く、はんだを弾きやすい。このため、同一の半導体基板上に配置された測定用パッドとゲートパッドとがはんだにより短絡することを防止することができる。 As described above, according to the first embodiment, the outermost surface of the gate pad is formed of a metal film with good wettability with solder, and the outermost surface of the measurement pad is formed with a metal film with poor wettability with solder. . As a result, when the terminal pin is soldered to the gate pad, even if the solder applied to the surface of the gate pad spreads to the surface of the measurement pad, the outermost surface of the measurement pad will remain in contact with the solder. It has poor wettability and repels solder easily. Therefore, it is possible to prevent the measurement pad and the gate pad arranged on the same semiconductor substrate from being short-circuited by solder.

（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１２～１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、金属電極３１上に形成されためっき膜５２を除去することで、測定用パッド１５の表面に、はんだとの濡れ性の悪い金属電極３１を露出させる点である。 (Embodiment 2)
Next, a method for manufacturing the semiconductor device according to the second embodiment will be described. 12 to 16 are cross-sectional views showing states in the middle of manufacturing the semiconductor device according to the second embodiment. The method of manufacturing the semiconductor device according to the second embodiment differs from the method of manufacturing the semiconductor device according to the first embodiment in that the plating film 52 formed on the metal electrode 31 is removed so that the measurement pad 15 is removed. The point is that the metal electrode 31 with poor wettability with solder is exposed on the surface.

具体的には、まず、図１２に示すように、実施の形態１と同様に、活性領域１における有効領域２におけるトレンチゲート構造（図２参照）の形成から、金属電極３１，３２の形成までの工程を行う。次に、金属電極３１，３２をポリイミド層２８で覆う。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０にそれぞれ金属電極３１，３２を露出させる。次に、一般的な方法により金属電極３１，３２の表面の脱脂・洗浄、自然酸化および酸洗浄を行う。 Specifically, first, as shown in FIG. 12, as in the first embodiment, from the formation of the trench gate structure (see FIG. 2) in the effective region 2 in the active region 1 to the formation of the metal electrodes 31 and 32. Carry out the process of Next, the metal electrodes 31 and 32 are covered with a polyimide layer 28 . Polyimide layer 28 is then selectively removed to expose metal electrodes 31 and 32 in openings 29 and 30 of polyimide layer 28, respectively. Next, the surfaces of the metal electrodes 31 and 32 are degreased, washed, naturally oxidized and washed with an acid by general methods.

次に、図１３に示すように、実施の形態１と同様に、一般的なジンケート処理により、ポリイミド層２８の開口部２９，３０の内部においてそれぞれ金属電極３１，３２上に、後の無電解めっき処理で形成するめっき膜５２の核となる触媒層５１を形成する。次に、図１４に示すように、実施の形態１と同様に、一般的な無電解めっき処理により、触媒層５１を核として、ゲートパッド１２の最表面のめっき膜３３となるめっき膜５２を成長させる。 Next, as shown in FIG. 13, as in the first embodiment, a general zincate treatment is performed on the metal electrodes 31 and 32 inside the openings 29 and 30 of the polyimide layer 28, respectively. A catalyst layer 51 is formed as a core of a plated film 52 formed by plating. Next, as shown in FIG. 14, as in the first embodiment, a plated film 52, which will be the plated film 33 on the outermost surface of the gate pad 12, is formed using a catalyst layer 51 as a nucleus by a general electroless plating process. grow.

次に、図１５に示すように、ポリイミド層２８およびめっき膜５２上にレジスト膜５３を形成する。次に、レジスト膜５３を選択的に除去して、ポリイミド層２８の開口部２９内のめっき膜５２を露出する。次に、レジスト膜５３をマスクとしてエッチングを行い、ポリイミド層２８の開口部２９内のめっき膜５２を除去する。ポリイミド層２８の開口部３０内には、めっき膜５２の、ゲートパッド１２の最表面のめっき膜３３となる部分が残る。 Next, as shown in FIG. 15, a resist film 53 is formed on the polyimide layer 28 and the plating film 52 . Next, the resist film 53 is selectively removed to expose the plating film 52 in the opening 29 of the polyimide layer 28 . Next, etching is performed using the resist film 53 as a mask to remove the plating film 52 in the opening 29 of the polyimide layer 28 . A portion of the plating film 52 that will become the plating film 33 on the outermost surface of the gate pad 12 remains in the opening 30 of the polyimide layer 28 .

ゲートパッド１２の最表面のめっき膜３３を形成するとともに、ソースパッド１１の最表面のめっき膜２６を形成してもよい。この場合、金属電極３１，３２およびソース電極２５上にも触媒層５１を形成し、当該触媒層５１を核としてめっき膜５２を成長させる。そして、めっき膜５２の、金属電極３２およびソース電極２５上の部分を、それぞれ、ゲートパッド１２の最表面のめっき膜３３、および、ソースパッド１１の最表面のめっき膜２６として残せばよい。次に、レジスト膜５３を除去する。 The plating film 33 on the outermost surface of the gate pad 12 may be formed and the plating film 26 on the outermost surface of the source pad 11 may be formed. In this case, the catalyst layer 51 is also formed on the metal electrodes 31 and 32 and the source electrode 25, and the plated film 52 is grown using the catalyst layer 51 as a nucleus. Then, portions of the plating film 52 on the metal electrode 32 and the source electrode 25 are left as the topmost plating film 33 of the gate pad 12 and the topmost plating film 26 of the source pad 11, respectively. Next, the resist film 53 is removed.

次に、図１６に示すように、ポリイミド層を堆積して、ポリイミド層２８の厚さを厚くする。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０，３０’にそれぞれ金属電極３１およびめっき膜３３，２６を露出させる。ここまでの工程により、金属電極３１からなる測定用パッド１５が形成される。金属電極３２およびめっき膜３３からなるゲートパッド１２が形成される。ソース電極２５およびめっき膜２６からなるソースパッド１１が形成される。 A polyimide layer is then deposited to increase the thickness of polyimide layer 28, as shown in FIG. Next, the polyimide layer 28 is selectively removed to expose the metal electrode 31 and the plating films 33, 26 in the openings 29, 30, 30' of the polyimide layer 28, respectively. Through the steps up to this point, the measurement pad 15 composed of the metal electrode 31 is formed. A gate pad 12 comprising a metal electrode 32 and a plating film 33 is formed. A source pad 11 consisting of the source electrode 25 and the plated film 26 is formed.

次に、ポリイミド層２８の強度を向上させるための熱処理（キュア）を行う。その後、実施の形態１と同様に、半導体基板１０’のダイシング以降の工程を行うことで、図１～３，９Ａに示す半導体装置２０や、当該半導体装置２０を実装（図９Ｂ，１０参照）した半導体回路装置が完成する。 Next, heat treatment (curing) is performed to improve the strength of the polyimide layer 28 . 1 to 3 and 9A and the semiconductor device 20 are mounted (see FIGS. 9B and 10) by performing the steps after the dicing of the semiconductor substrate 10′ in the same manner as in the first embodiment. A semiconductor circuit device is completed.

以上、説明したように、実施の形態２によれば、測定用パッドの最表面に、はんだとの濡れ性のよいめっき膜を形成した場合においても、その後、測定用パッドの最表面の当該めっき膜を除去することで、実施の形態１と同様の効果を得ることができる。 As described above, according to the second embodiment, even when a plating film having good wettability with solder is formed on the outermost surface of the measurement pad, the plating film on the outermost surface of the measurement pad is subsequently applied. By removing the film, an effect similar to that of the first embodiment can be obtained.

（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１７～２１は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。図２２は、実施の形態３にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、測定用パッド１５を構成する金属電極３１の表面に、無電解めっき処理により形成されるめっき膜の核となる触媒層５４を形成しない点である。 (Embodiment 3)
Next, a method for manufacturing the semiconductor device according to the third embodiment will be described. 17 to 21 are cross-sectional views showing states in the middle of manufacturing the semiconductor device according to the third embodiment. FIG. 22 is a cross-sectional view showing another example of a state in the middle of manufacturing the semiconductor device according to the third embodiment. The semiconductor device according to the third embodiment is different from the semiconductor device according to the second embodiment in that the plating film formed on the surface of the metal electrode 31 constituting the measurement pad 15 by electroless plating becomes the nucleus. The point is that the catalyst layer 54 is not formed.

具体的には、まず、図１７に示すように、実施の形態２と同様に、活性領域１における有効領域２におけるトレンチゲート構造（図２参照）の形成から、金属電極３１，３２の形成までの工程を行う。次に、金属電極３１，３２をポリイミド層２８で覆う。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部３０に金属電極３２を露出させる。次に、一般的な方法により金属電極３２の表面の脱脂・洗浄、自然酸化および酸洗浄を行う。 Specifically, as shown in FIG. 17, as in the second embodiment, from the formation of the trench gate structure (see FIG. 2) in the effective region 2 in the active region 1 to the formation of the metal electrodes 31 and 32. Carry out the process of Next, the metal electrodes 31 and 32 are covered with a polyimide layer 28 . Polyimide layer 28 is then selectively removed to expose metal electrodes 32 in openings 30 in polyimide layer 28 . Next, the surface of the metal electrode 32 is degreased, washed, naturally oxidized, and washed with an acid by a general method.

次に、図１８に示すように、実施の形態２と同様に、一般的なジンケート処理により、ポリイミド層２８の開口部３０の内部において金属電極３２上に、後の無電解めっき処理で形成するめっき膜３３の核となる触媒層５４を形成する。次に、図１９に示すように、実施の形態２と同様に、一般的な無電解めっき処理により、触媒層５４を核としてめっき膜３３を成長させる。 Next, as shown in FIG. 18, similar to the second embodiment, a general zincate process is performed to form a metal electrode 32 on the metal electrode 32 inside the opening 30 of the polyimide layer 28 by a subsequent electroless plating process. A catalyst layer 54 serving as the core of the plating film 33 is formed. Next, as shown in FIG. 19, similarly to the second embodiment, a plating film 33 is grown using the catalyst layer 54 as a nucleus by general electroless plating.

次に、図２０に示すように、ポリイミド層２８およびめっき膜３３上にレジスト膜５５を形成する。次に、レジスト膜５５を選択的に除去して、ポリイミド層２８の開口部２９の形成領域に対応する部分を開口する。次に、レジスト膜５５をマスクとしてエッチングを行い、ポリイミド層２８を選択的に除去して、ポリイミド層２８に開口部２９を形成する。ポリイミド層２８の開口部２９には、金属電極３１が露出される。そして、レジスト膜５５を除去する。 Next, as shown in FIG. 20, a resist film 55 is formed on the polyimide layer 28 and the plating film 33. Then, as shown in FIG. Next, the resist film 55 is selectively removed to open a portion of the polyimide layer 28 corresponding to the formation region of the opening 29 . Next, etching is performed using the resist film 55 as a mask to selectively remove the polyimide layer 28 to form an opening 29 in the polyimide layer 28 . A metal electrode 31 is exposed in the opening 29 of the polyimide layer 28 . Then, the resist film 55 is removed.

ゲートパッド１２の最表面のめっき膜３３を形成するとともに、ソースパッド１１の最表面のめっき膜２６を形成してもよい。この場合、ポリイミド層２８に、金属電極３２を露出する開口部３０を形成する際に、ソース電極２５を露出する開口部３０’も形成すればよい。これによって、めっき膜３３を形成するための無電解めっき処理時に、触媒層５４を核として、ソース電極２５上にめっき膜２６が形成される。 The plating film 33 on the outermost surface of the gate pad 12 may be formed and the plating film 26 on the outermost surface of the source pad 11 may be formed. In this case, when the opening 30 exposing the metal electrode 32 is formed in the polyimide layer 28, the opening 30' exposing the source electrode 25 may also be formed. Thus, during the electroless plating process for forming the plating film 33 , the plating film 26 is formed on the source electrode 25 with the catalyst layer 54 as the nucleus.

次に、図２１に示すように、ポリイミド層を堆積して、ポリイミド層２８の厚さを厚くする。次に、ポリイミド層２８上にレジスト膜５６を形成する。次に、レジスト膜５６を選択的に除去して、ポリイミド層２８の開口部２９，３０，３０’の形成領域に対応する部分をそれぞれ開口する。次に、レジスト膜５６をマスクとしてエッチングを行い、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０，３０’にそれぞれ金属電極３１およびめっき膜３３，２６を露出させる。 A polyimide layer is then deposited to increase the thickness of polyimide layer 28, as shown in FIG. A resist film 56 is then formed on the polyimide layer 28 . Next, the resist film 56 is selectively removed to open portions of the polyimide layer 28 corresponding to formation regions of the openings 29, 30 and 30'. Next, etching is performed using the resist film 56 as a mask to selectively remove the polyimide layer 28 to expose the metal electrode 31 and the plating films 33 and 26 in the openings 29, 30 and 30' of the polyimide layer 28, respectively. .

そして、レジスト膜５６を除去する。ここまでの工程により、金属電極３１からなる測定用パッド１５が形成される。金属電極３２およびめっき膜３３からなるゲートパッド１２が形成される。ソース電極２５およびめっき膜２６からなるソースパッド１１が形成される。その後、実施の形態２と同様に、ポリイミド層２８のキュア以降の工程を行うことで、図１～３，９Ａに示す半導体装置２０や、当該半導体装置２０を実装（図９Ｂ，１０参照）した半導体回路装置が完成する。 Then, the resist film 56 is removed. Through the steps up to this point, the measurement pad 15 composed of the metal electrode 31 is formed. A gate pad 12 comprising a metal electrode 32 and a plating film 33 is formed. A source pad 11 consisting of the source electrode 25 and the plated film 26 is formed. 1 to 3 and 9A and the semiconductor device 20 were mounted (see FIGS. 9B and 10) by performing the steps after the curing of the polyimide layer 28 in the same manner as in the second embodiment. A semiconductor circuit device is completed.

上述した実施の形態３にかかる半導体装置の製造方法において、レジスト膜５５をマスクとしてエッチングすることでポリイミド層２８に開口部２９を形成することに代えて、図２２に示すように、ポリイミド層２８の、開口部２９の形成領域にレーザー５７を照射することで、ポリイミド層２８に開口部２９を形成してもよい。 In the method of manufacturing the semiconductor device according to the third embodiment described above, instead of forming the opening 29 in the polyimide layer 28 by etching using the resist film 55 as a mask, as shown in FIG. Alternatively, the openings 29 may be formed in the polyimide layer 28 by irradiating the regions where the openings 29 are to be formed with the laser 57 .

以上、説明したように、実施の形態３によれば、測定用パッドの表面に、めっき膜の核となる触媒層を形成しないことで、当該触媒層を核としためっき膜が測定用パッドの最表面に形成されない。これにより、測定用パッドの最表面がはんだとの濡れ性の悪い金属膜となるため、実施の形態１，２と同様の効果を得ることができる。 As described above, according to the third embodiment, by not forming the catalyst layer serving as the nucleus of the plating film on the surface of the measurement pad, the plating film having the catalyst layer as the nucleus is formed on the surface of the measurement pad. It is not formed on the outermost surface. As a result, the outermost surface of the measurement pad becomes a metal film having poor wettability with solder, so that the same effects as in the first and second embodiments can be obtained.

（実施の形態４）
次に、実施の形態４にかかる半導体装置として、実施の形態１にかかる半導体装置２０のゲートフィンガー１３および測定用パッド１５の配置の一例について説明する。図２３～３０は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図２３～３０には、ゲートトレンチ２１と、当該ゲートトレンチ２１の内部のゲート電極２３と、をまとめて、ゲートフィンガー１３を示す直線よりも細い直線で示す。また、図２３～３０では、ゲート絶縁膜２２と、ゲートフィンガー１３よりも外側（半導体基板１０の端部側）の部分と、を図示省略する。 (Embodiment 4)
Next, an example of arrangement of the gate fingers 13 and the measurement pads 15 of the semiconductor device 20 according to the first embodiment will be described as a semiconductor device according to the fourth embodiment. 23 to 30 are plan views showing an example of the layout of the semiconductor device according to the fourth embodiment viewed from the front surface side of the semiconductor substrate. In FIGS. 23 to 30, the gate trench 21 and the gate electrode 23 inside the gate trench 21 are shown collectively by straight lines thinner than the straight lines showing the gate fingers 13. FIG. 23 to 30, the gate insulating film 22 and the portion outside the gate finger 13 (on the edge side of the semiconductor substrate 10) are omitted from illustration.

図２３に示す実施の形態４にかかる半導体装置２０ａは、実施の形態１にかかる半導体装置２０である。図２４～３０に示す実施の形態４にかかる半導体装置２０ｂ～２０ｈは、それぞれ実施の形態１にかかる半導体装置２０の変形例である。ゲートフィンガー１３および測定用パッド１５は、測定用パッド１５とゲートパッド１２との間にゲートポリシリコン層１４が電気的に接続されていればよく、これらの配置は種々変更可能である。実施の形態４にかかる半導体装置２０ａ～２０ｈは、ゲートフィンガー１３および測定用パッド１５の配置が異なることを除いて、同一の構成となっている。 A semiconductor device 20a according to the fourth embodiment shown in FIG. 23 is the semiconductor device 20 according to the first embodiment. Semiconductor devices 20b to 20h according to the fourth embodiment shown in FIGS. 24 to 30 are modifications of the semiconductor device 20 according to the first embodiment. The gate finger 13 and the measurement pad 15 only need to be electrically connected to the gate polysilicon layer 14 between the measurement pad 15 and the gate pad 12, and their arrangement can be changed in various ways. The semiconductor devices 20a to 20h according to the fourth embodiment have the same configuration except that the arrangement of the gate fingers 13 and the measurement pads 15 is different.

ゲートトレンチ２１は、第１方向Ｘに延在するストライプ状に配置されている。ゲートパッド１２は、例えば、活性領域１の、第１方向Ｘに平行な１辺付近において当該１辺の略中央付近に配置されている。図２３～３０には図示省略するが、ソースパッド１１は、活性領域１における有効領域２のほぼ全面に配置されている（図１参照）。そして、図２３に示す実施の形態４にかかる半導体装置２０ａにおいては、測定用パッド１５は、例えば、略矩形状の平面形状を有する活性領域１の１つの頂点に相当するコーナー部に配置され、活性領域１のコーナー部においてゲートフィンガー１３に接続されている。 The gate trenches 21 are arranged in stripes extending in the first direction X. As shown in FIG. The gate pad 12 is arranged, for example, in the vicinity of one side of the active region 1 parallel to the first direction X and in the vicinity of the approximate center of the one side. Although not shown in FIGS. 23 to 30, the source pad 11 is arranged almost entirely over the effective region 2 in the active region 1 (see FIG. 1). In the semiconductor device 20a according to the fourth embodiment shown in FIG. 23, the measurement pad 15 is arranged, for example, at a corner corresponding to one vertex of the active region 1 having a substantially rectangular planar shape, It is connected to the gate finger 13 at the corner of the active region 1 .

図２４に示す実施の形態４にかかる半導体装置２０ｂは、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ａ、ゲート電極２３、ゲートフィンガー１３ｂおよび測定用パッド１５の順に電気的に接続されている。具体的には、測定用パッド１５は、活性領域１の、ゲートパッド１２に近い１辺に対向する１辺の端部にあたるコーナー部に配置されている。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに、各辺に沿って第２方向Ｙに略平行に延在するゲートフィンガー１３（１３ａ，１３ｂ）が配置される。ゲート電極２３の両端部はそれぞれ異なるゲートフィンガー１３ａ，１３ｂに電気的に接続される。 In the semiconductor device 20b according to the fourth embodiment shown in FIG. 24, the gate pad 12, the gate polysilicon layer 14, the gate finger 13a, the gate electrode 23, the gate finger 13b and the measurement pad 15 are electrically connected in this order. . Specifically, the measurement pads 15 are arranged at the corners corresponding to the ends of the sides of the active region 1 that are opposite to the sides close to the gate pads 12 . Gate fingers 13 (13a, 13b) extending substantially parallel to the second direction Y along each side are arranged on each pair of opposite sides of the active region 1 which are perpendicular to the side near the gate pad 12. . Both ends of the gate electrode 23 are electrically connected to different gate fingers 13a and 13b.

ゲートフィンガー１３ａは、活性領域１の、ゲートパッド１２に近い１辺と直交する１辺から、ゲートパッド１２に近い１辺に沿って延在する略Ｌ字状をなす。このゲートフィンガー１３ａの一端にゲートポリシリコン層１４を介してゲートパッド１２が電気的に接続されている。ゲートフィンガー１３ａは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。ゲートフィンガー１３ｂは、ゲートパッド１２に近い１辺と直交する１辺に沿って延在する略直線状の平面形状をなす。このゲートフィンガー１３ｂの一端に測定用パッド１５が電気的に接続されている。ゲートフィンガー１３ｂは、測定用パッド１５とゲート電極２３とを電気的に接続する。 The gate finger 13a has a substantially L shape extending along the side of the active region 1 near the gate pad 12 from the side perpendicular to the side near the gate pad 12 . A gate pad 12 is electrically connected through a gate polysilicon layer 14 to one end of the gate finger 13a. Gate finger 13 a electrically connects gate polysilicon layer 14 and gate electrode 23 . The gate finger 13b has a substantially straight planar shape extending along one side perpendicular to the side near the gate pad 12 . A measurement pad 15 is electrically connected to one end of the gate finger 13b. Gate finger 13 b electrically connects measurement pad 15 and gate electrode 23 .

図２５に示す実施の形態４にかかる半導体装置２０ｃは、活性領域１の２箇所で、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ｃ、ゲート電極２３、ゲートフィンガー１３ｄおよび測定用パッド１５の順に電気的に接続されている。具体的には、活性領域１の、ゲートパッド１２に近い１辺に対向する１辺の両端部にあたる各コーナー部に、それぞれ異なる測定用パッド１５が互いに離れて配置されている。活性領域１の略中央部を通って、第２方向Ｙに平行に延在する直線状にゲートフィンガー１３（１３ｃ）が配置されている。このゲートフィンガー１３ｃの一端にゲートポリシリコン層１４を介してゲートパッド１２に電気的に接続されている。 A semiconductor device 20c according to the fourth embodiment shown in FIG. are electrically connected in order. Specifically, different measurement pads 15 are arranged apart from each other at corner portions corresponding to both ends of one side of the active region 1 that is close to the gate pad 12 . Gate fingers 13 ( 13 c ) are arranged in a straight line extending parallel to the second direction Y through substantially the center of the active region 1 . One end of the gate finger 13c is electrically connected to the gate pad 12 through the gate polysilicon layer 14. As shown in FIG.

また、ゲートフィンガー１３ｃは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。ゲート電極２３の略中央部は、ゲートフィンガー１３ｃに電気的に接続されている。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに、各辺に沿って第２方向Ｙに略平行に延在する直線状にゲートフィンガー１３（１３ｄ）が配置されている。これら各ゲートフィンガー１３ｄには、それぞれ異なる測定用パッド１５が電気的に接続されている。ゲートフィンガー１３ｄは、測定用パッド１５とゲート電極２３とを電気的に接続する。ゲート電極２３の両端部は、それぞれ異なるゲートフィンガー１３ｄに電気的に接続されている。 Gate finger 13 c electrically connects gate polysilicon layer 14 and gate electrode 23 . A substantially central portion of the gate electrode 23 is electrically connected to the gate finger 13c. Gate fingers 13 (13d) are arranged linearly extending substantially parallel to the second direction Y along each side of a pair of opposite sides of the active region 1 which are perpendicular to the side near the gate pad 12. ing. A different measurement pad 15 is electrically connected to each of these gate fingers 13d. Gate finger 13 d electrically connects measurement pad 15 and gate electrode 23 . Both ends of the gate electrode 23 are electrically connected to different gate fingers 13d.

図２６に示す実施の形態４にかかる半導体装置２０ｄは、ゲートパッド１２’、ゲートポリシリコン層１４、ゲートフィンガー１３ｅ、ゲート電極２３、ゲートフィンガー１３ｆおよび測定用パッド１５の順に電気的に接続されている。この場合、例えば、活性領域１の、第２方向Ｙに平行な１辺の両端部にあたる各コーナー部に、それぞれゲートパッド１２’および測定用パッド１５が配置される。活性領域１の、測定用パッド１５が配置されたコーナー部と対角となるコーナー部を共有する２辺に沿って延在するゲートフィンガー１３（１３ｅ）が配置されている。活性領域１の、ゲートパッド１２’および測定用パッド１５が両端部にそれぞれ配置された１辺に沿ってゲートフィンガー１３（１３ｆ）が配置されている。 In the semiconductor device 20d according to the fourth embodiment shown in FIG. 26, the gate pad 12', the gate polysilicon layer 14, the gate finger 13e, the gate electrode 23, the gate finger 13f and the measurement pad 15 are electrically connected in this order. there is In this case, for example, the gate pad 12 ′ and the measurement pad 15 are arranged at each corner corresponding to both ends of one side parallel to the second direction Y of the active region 1 . Gate fingers 13 (13e) are arranged to extend along two sides of the active region 1 that share a corner portion diagonal to the corner portion where the measurement pad 15 is arranged. Gate fingers 13 (13f) are arranged along one side of the active region 1 where the gate pad 12' and the measurement pad 15 are arranged at both ends thereof.

ゲート電極２３の両端部はそれぞれゲートフィンガー１３ｅ，１３ｆに電気的に接続されている。一方のゲートフィンガー１３ｅは、活性領域１の２辺に沿って延在する略Ｌ字状の平面形状をなす。このゲートフィンガー１３ｅの一端にゲートポリシリコン層１４を介してゲートパッド１２’が電気的に接続されている。ゲートフィンガー１３ｅは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。他方のゲートフィンガー１３ｆは、活性領域１の１辺に沿って延在する略直線状の平面形状をなす。このゲートフィンガー１３ｆの一端は測定用パッド１５に電気的に接続され、他端はゲートパッド１２’に達しない位置で終端している。ゲートフィンガー１３ｆは、測定用パッド１５とゲート電極２３とを電気的に接続する。 Both ends of the gate electrode 23 are electrically connected to the gate fingers 13e and 13f, respectively. One gate finger 13 e has a substantially L-shaped planar shape extending along two sides of the active region 1 . A gate pad 12' is electrically connected through the gate polysilicon layer 14 to one end of the gate finger 13e. Gate finger 13 e electrically connects gate polysilicon layer 14 and gate electrode 23 . The other gate finger 13f has a substantially straight planar shape extending along one side of the active region 1 . One end of this gate finger 13f is electrically connected to the measurement pad 15, and the other end terminates at a position not reaching the gate pad 12'. Gate finger 13 f electrically connects measurement pad 15 and gate electrode 23 .

これら図２４～２６に示す実施の形態４にかかる半導体装置２０ｂ～２０ｄにおいては、ソースパッド１１（図１参照）に近い位置に測定用パッド１５が配置されている。このようにソースパッド１１に近い位置に測定用パッド１５が配置されたとしても、測定用パッド１５の表面がはんだ１７，１８との濡れ性の悪い材料で構成されていることで、測定用パッド１５とソースパッド１１とがはんだ１７，１８を介して短絡することを防止することができる。 In semiconductor devices 20b to 20d according to the fourth embodiment shown in FIGS. 24 to 26, measurement pads 15 are arranged at positions close to source pads 11 (see FIG. 1). Even if the measurement pad 15 is arranged at a position close to the source pad 11 in this way, the surface of the measurement pad 15 is made of a material having poor wettability with the solders 17 and 18, so that the measurement pad 15 and source pad 11 can be prevented from being short-circuited through solders 17 and 18. FIG.

また、図２４～２６に示す実施の形態４にかかる半導体装置２０ｂ～２０ｄにおいては、ゲートパッド１２と測定用パッド１５との間に、ゲートポリシリコン層１４と、すべてのゲート電極２３と、が直列に接続される。この場合、測定用パッド１５は、ゲートフィンガー１３とゲート電極２３との複数の接続点のうちの最もゲートポリシリコン層１４から離れた接続点と、ゲートフィンガー１３とゲートポリシリコン層１４との接続点と、の間に接続される。このため、各半導体基板１０それぞれにおいて、測定用パッド１５により、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗である全体のゲート抵抗Ｒｇ３を測定可能である。 Further, in semiconductor devices 20b to 20d according to the fourth embodiment shown in FIGS. connected in series. In this case, the measurement pad 15 connects the gate finger 13 and the gate polysilicon layer 14 to the connection point farthest from the gate polysilicon layer 14 among the plurality of connection points between the gate finger 13 and the gate electrode 23 . connected between the points and Therefore, in each semiconductor substrate 10, the measurement pad 15 can measure the overall gate resistance Rg3, which is the combined resistance of the built-in resistance Rg2 and the parasitic resistance Rg1.

図２７～３０に示す実施の形態４にかかる半導体装置２０ｅ～２０ｈにおいては、測定用パッド１５は、はんだ１６の塗布時に、当該測定用パッド１５上にはんだ１６（図９）が濡れ広がる程度にゲートパッド１２（図３０ではゲートパッド１２’）に近い位置に配置されている。この場合、測定用パッド１５は、例えば、ゲートポリシリコン層１４に厚さ方向Ｚに対向する位置に配置される。図２７～３０に示す実施の形態４にかかる半導体装置２０ｅ～２０ｈの、測定用パッド１５以外の構成は、それぞれ、図２３～２６に示す実施の形態４にかかる半導体装置２０ａ～２０ｄと同様である。 In semiconductor devices 20e to 20h according to the fourth embodiment shown in FIGS. It is arranged at a position close to the gate pad 12 (gate pad 12' in FIG. 30). In this case, the measurement pad 15 is arranged at a position facing the gate polysilicon layer 14 in the thickness direction Z, for example. The configurations of the semiconductor devices 20e to 20h according to the fourth embodiment shown in FIGS. 27 to 30 are the same as those of the semiconductor devices 20a to 20d according to the fourth embodiment shown in FIGS. be.

以上、説明したように、実施の形態４によれば、実施の形態１にかかる半導体装置に適用可能である。 As described above, according to the fourth embodiment, it can be applied to the semiconductor device according to the first embodiment.

（実施の形態５）
次に、実施の形態５にかかる半導体回路装置として、実施の形態１にかかる半導体装置２０を複数並列に接続した半導体回路装置の一例について説明する。図３１，３３は、実施の形態５にかかる半導体回路装置の等価回路の一例を示す回路図である。図３２，３４は、それぞれ図３１，３３の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。図３１，３２には、実施の形態１にかかる半導体装置２０を適用したＭＯＳＦＥＴ６０を複数備えた半導体回路装置６４を示す。ＭＯＳＦＥＴ６０は、炭化珪素からなる半導体基板（半導体チップ）１０を用いて作製（製造）されている。 (Embodiment 5)
Next, an example of a semiconductor circuit device in which a plurality of semiconductor devices 20 according to the first embodiment are connected in parallel will be described as a semiconductor circuit device according to the fifth embodiment. 31 and 33 are circuit diagrams showing examples of equivalent circuits of the semiconductor circuit device according to the fifth embodiment. 32 and 34 are cross-sectional views schematically showing cross-sectional structures of one semiconductor chip of the semiconductor circuit devices of FIGS. 31 and 33, respectively. 31 and 32 show a semiconductor circuit device 64 having a plurality of MOSFETs 60 to which the semiconductor device 20 according to the first embodiment is applied. MOSFET 60 is fabricated (manufactured) using a semiconductor substrate (semiconductor chip) 10 made of silicon carbide.

図３３，３４には、実施の形態１にかかる半導体装置２０を適用したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）７０を複数備えた半導体回路装置７４を示す。ＩＧＢＴ７０は、例えば、シリコン（Ｓｉ）からなる半導体基板（半導体チップ）１０を用いて作製（製造）されている。図３２では、半導体基板１０に形成されたＭＯＳＦＥＴ６０の、ゲートトレンチ６１、ゲート絶縁膜６２およびゲート電極６３以外の各部を図示省略する。図３４では、半導体基板１０に形成されたＩＧＢＴ７０の、ゲートトレンチ７１、ゲート絶縁膜７２およびゲート電極７３以外の各部を図示省略する。 33 and 34 show a semiconductor circuit device 74 having a plurality of IGBTs (Insulated Gate Bipolar Transistors) 70 to which the semiconductor device 20 according to the first embodiment is applied. The IGBT 70 is fabricated (manufactured) using a semiconductor substrate (semiconductor chip) 10 made of silicon (Si), for example. In FIG. 32, the parts other than the gate trench 61, the gate insulating film 62 and the gate electrode 63 of the MOSFET 60 formed on the semiconductor substrate 10 are omitted. In FIG. 34, the parts other than the gate trench 71, the gate insulating film 72 and the gate electrode 73 of the IGBT 70 formed on the semiconductor substrate 10 are omitted.

図３１に示す実施の形態５にかかる半導体回路装置６４は、並列に接続された複数のＭＯＳＦＥＴ６０を備える。このＭＯＳＦＥＴ６０は、図１～３に示す実施の形態１にかかる半導体装置２０の構造を備える。各半導体基板１０それぞれにおいて、半導体基板１０に作製（製造）されたＭＯＳＦＥＴ６０のゲート電極６３とＰＧ（Ｐｒｏｔｅｃｔｉｖｅ Ｇｒｏｕｎｄ）との間に、ゲート電極６３による寄生抵抗Ｒｇ１と、半導体基板１０上に付加したゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、が直列に接続された等価回路となる。 A semiconductor circuit device 64 according to the fifth embodiment shown in FIG. 31 includes a plurality of MOSFETs 60 connected in parallel. This MOSFET 60 has the structure of the semiconductor device 20 according to the first embodiment shown in FIGS. In each semiconductor substrate 10, between the gate electrode 63 of the MOSFET 60 fabricated (manufactured) on the semiconductor substrate 10 and PG (Protective Ground), a parasitic resistance Rg1 due to the gate electrode 63 and a gate added on the semiconductor substrate 10 and the built-in resistor Rg2 formed by the polysilicon layer 14 are connected in series.

ＭＯＳＦＥＴ６０を並列に複数接続することで、所定の電流量を実現している。各半導体基板１０において、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２の両端はそれぞれゲートパッド１２および測定用パッド１５に接続されている。符号Ｒｇ４は、ＰＧと、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、の間に形成された、半導体基板１０によるチップ抵抗Ｒｇ４であり、例えば３０Ω程度である。半導体基板１０の半導体材料として炭化珪素を用いていることで、半導体基板１０のチップサイズは小さく、例えば３ｍｍ2程度である。 A predetermined amount of current is realized by connecting a plurality of MOSFETs 60 in parallel. In each semiconductor substrate 10, both ends of the built-in resistor Rg2 formed by the gate polysilicon layer 14 are connected to the gate pad 12 and the measurement pad 15, respectively. Symbol Rg4 is a chip resistance Rg4 of the semiconductor substrate 10 formed between PG and the built-in resistance Rg2 of the gate polysilicon layer 14, and is about 30Ω, for example. Since silicon carbide is used as the semiconductor material of the semiconductor substrate 10, the chip size of the semiconductor substrate 10 is small, eg, about 3 mm 2 .

半導体基板１０のチップサイズは小さいことで、ゲートトレンチ６１の個数が少なく、かつゲートトレンチ６１が浅いため、ゲート電極６３となるポリシリコンの体積が小さい。したがって、ゲート電極６３による寄生抵抗Ｒｇ１の抵抗値が大きい（図３２）。また、所定電流量を得るために並列に接続する半導体基板１０の個数が多くなる。この場合、各半導体基板１０それぞれにおいて全体のゲート抵抗Ｒｇ３のばらつきを制御するには、各半導体基板１０の内蔵抵抗Ｒｇ２の抵抗値をそれぞれ高くすればよい。 Since the chip size of the semiconductor substrate 10 is small, the number of gate trenches 61 is small and the gate trenches 61 are shallow, so the volume of polysilicon that becomes the gate electrode 63 is small. Therefore, the resistance value of parasitic resistance Rg1 due to gate electrode 63 is large (FIG. 32). In addition, the number of semiconductor substrates 10 connected in parallel is increased in order to obtain a predetermined amount of current. In this case, in order to control the variation of the overall gate resistance Rg3 in each semiconductor substrate 10, the resistance value of the built-in resistor Rg2 of each semiconductor substrate 10 should be increased.

寄生抵抗Ｒｇ１の抵抗値が大きく、寄生抵抗Ｒｇ１の抵抗値と内蔵抵抗Ｒｇ２の抵抗値とが近い抵抗値になると、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３を決めることができない。寄生抵抗Ｒｇ１の抵抗値が大きく、寄生抵抗Ｒｇ１の抵抗値と内蔵抵抗Ｒｇ２の抵抗値とが近い抵抗値になる場合とは、具体的には、例えば、寄生抵抗Ｒｇ１の抵抗値および内蔵抵抗Ｒｇ２の抵抗値がそれぞれ７Ω程度および８Ω程度であり、全体のゲート抵抗Ｒｇ３の抵抗値が１５Ω程度（＝７Ω＋８Ω）となる場合である。 If the resistance value of the parasitic resistor Rg1 is large and the resistance value of the parasitic resistor Rg1 and the resistance value of the built-in resistor Rg2 are close to each other, the resistance value of the built-in resistor Rg2 cannot determine the overall gate resistance Rg3. When the resistance value of the parasitic resistance Rg1 is large and the resistance value of the parasitic resistance Rg1 and the resistance value of the internal resistance Rg2 are close to each other, specifically, for example, the resistance value of the parasitic resistance Rg1 and the resistance value of the internal resistance Rg2 are about 7Ω and about 8Ω, respectively, and the total resistance value of the gate resistor Rg3 is about 15Ω (=7Ω+8Ω).

この場合、各半導体基板１０で寄生抵抗Ｒｇ１の抵抗値がばらついていると、内蔵抵抗Ｒｇ２で全体のゲート抵抗Ｒｇ３を制御することができない。このため、各半導体基板１０において、測定用パッド１５により、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗を測定して全体のゲート抵抗Ｒｇ３とする。測定用パッド１５により、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗を測定するには、測定用パッド１５とゲートパッド１２との間に、すべてのゲート電極６３と、ゲートポリシリコン層１４とが直列に接続される（図２４～２６参照）。 In this case, if the resistance value of the parasitic resistance Rg1 varies among the semiconductor substrates 10, the built-in resistance Rg2 cannot control the overall gate resistance Rg3. Therefore, in each semiconductor substrate 10, the combined resistance of the built-in resistance Rg2 and the parasitic resistance Rg1 is measured by the measurement pad 15 to obtain the total gate resistance Rg3. In order to measure the combined resistance of the built-in resistance Rg2 and the parasitic resistance Rg1 with the measurement pad 15, all the gate electrodes 63 and the gate polysilicon layer 14 are provided between the measurement pad 15 and the gate pad 12. They are connected in series (see FIGS. 24-26).

図３３に示す実施の形態５にかかる半導体回路装置７４が図３１に示す実施の形態５にかかる半導体回路装置６４と異なる点は、次の２点である。１つ目の相違点は、ＭＯＳＦＥＴ６０に代えて、ＩＧＢＴ７０が配置されている点である。２つ目の相違点は、ゲート電極７３となるポリシリコンの体積が大きいことで、ゲート電極７３による寄生抵抗Ｒｇ１が小さい点である。ゲート電極７３となるポリシリコンの体積が大きいのは、半導体材料としてシリコンを用いていることで、炭化珪素を用いた場合と比べて、チップサイズが大きく、例えば１０ｍｍ2程度であることから、ゲートトレンチ７１の個数が多く、かつゲートトレンチ７１が深いことによる。 The semiconductor circuit device 74 according to the fifth embodiment shown in FIG. 33 differs from the semiconductor circuit device 64 according to the fifth embodiment shown in FIG. 31 in the following two points. The first difference is that an IGBT 70 is arranged instead of the MOSFET 60 . The second difference is that the volume of polysilicon that forms the gate electrode 73 is large, so the parasitic resistance Rg1 due to the gate electrode 73 is small. The reason why the volume of the polysilicon that forms the gate electrode 73 is large is that silicon is used as a semiconductor material, and the chip size is larger, for example, about 10 mm 2 , compared to the case of using silicon carbide. This is because the number of trenches 71 is large and the gate trenches 71 are deep.

図３３に示す実施の形態５にかかる半導体回路装置７４は、各半導体基板１０それぞれにおいて、半導体基板１０に作製されたＩＧＢＴ７０のゲート電極７３とＰＧとの間に、ゲート電極７３による寄生抵抗Ｒｇ１と、半導体基板１０上のゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、が直列に接続されている。すなわち、図３３に示す実施の形態５にかかる半導体回路装置７４は、図３１に示す実施の形態５にかかる半導体回路装置６４と同様に、ゲート電極７３による寄生抵抗Ｒｇ１のばらつきを抑制するために、ゲート抵抗としてゲートポリシリコン層１４による内蔵抵抗Ｒｇ２を内蔵する。 A semiconductor circuit device 74 according to the fifth embodiment shown in FIG. 33 has a parasitic resistance Rg1 due to the gate electrode 73 and a , and a built-in resistor Rg2 formed by the gate polysilicon layer 14 on the semiconductor substrate 10 are connected in series. That is, in the semiconductor circuit device 74 according to the fifth embodiment shown in FIG. 33, similar to the semiconductor circuit device 64 according to the fifth embodiment shown in FIG. , a built-in resistor Rg2 formed by the gate polysilicon layer 14 is built in as a gate resistor.

図３３に示す実施の形態５にかかる半導体回路装置７４において、所定電流量を得るために並列に接続する半導体基板１０の個数は少ない。各半導体基板１０において全体のゲート抵抗Ｒｇ３のばらつきを制御するには、内蔵抵抗Ｒｇ２の抵抗値を寄生抵抗Ｒｇ１の抵抗値よりも１桁程度高くすれば足りる。例えば、寄生抵抗Ｒｇ１の抵抗値および内蔵抵抗Ｒｇ２の抵抗値がそれぞれ０．１Ωオーダー程度および７．５Ω程度であるため、全体のゲート抵抗Ｒｇ３の抵抗値は内蔵抵抗Ｒｇ２の抵抗値とほぼ同じとなる。このため、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３の抵抗値を決めることができる。 In the semiconductor circuit device 74 according to the fifth embodiment shown in FIG. 33, the number of semiconductor substrates 10 connected in parallel to obtain a predetermined amount of current is small. In order to control the variation of the overall gate resistance Rg3 in each semiconductor substrate 10, it is sufficient to make the resistance value of the built-in resistance Rg2 higher than the resistance value of the parasitic resistance Rg1 by about one digit. For example, since the resistance value of the parasitic resistor Rg1 and the resistance value of the built-in resistor Rg2 are on the order of 0.1Ω and 7.5Ω, respectively, the resistance value of the entire gate resistor Rg3 is almost the same as the resistance value of the built-in resistor Rg2. Become. Therefore, the resistance value of the entire gate resistor Rg3 can be determined by the resistance value of the built-in resistor Rg2.

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ゲートパッドの最表面の金属膜は端子ピンをはんだ接合可能な金属膜であればよく、めっき膜に代えて、はんだとの濡れ性のよい金属膜を蒸着法により形成してもよい。また、実施の形態１～４においては、炭化珪素を半導体材料とした場合を例に説明しているが、窒化ガリウム（ＧａＮ）等、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体を半導体材料とした場合や、実施の形態５のようにシリコンを半導体材料とした場合にも本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。 As described above, the present invention is not limited to the above-described embodiment, and can be variously modified without departing from the scope of the present invention. For example, the metal film on the outermost surface of the gate pad may be a metal film to which the terminal pins can be soldered, and instead of the plating film, a metal film having good wettability with solder may be formed by vapor deposition. In the first to fourth embodiments, silicon carbide is used as a semiconductor material. The present invention can also be applied to the case of using silicon as the material, or to the case of using silicon as the semiconductor material as in the fifth embodiment. Moreover, the present invention is similarly established even if the conductivity type (n-type, p-type) is reversed.

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。 INDUSTRIAL APPLICABILITY As described above, the semiconductor device and the method for manufacturing a semiconductor device according to the present invention are useful for power semiconductor devices used in power converters and power supply devices for various industrial machines.

１ 活性領域
１’ 活性領域に配置された素子構造
２ 活性領域の有効領域
３ 活性領域の無効領域
４ エッジ終端領域
１０ 半導体基板（半導体チップ）
１０' 半導体基板（半導体ウエハ）
１１ ソースパッド
１２，１２' ゲートパッド
１３，１３ａ～１３ｆ ゲートフィンガー
１４ ゲートポリシリコン層
１５ 測定用パッド
１６～１８ はんだ塗布時のはんだ
１６'～１８’ ピン立て後のはんだ
２０，２０ａ～２０ｈ 半導体装置
２１，６１，７１ ゲートトレンチ
２１ａ 最も測定用パッド寄りに配置されたゲートトレンチ
２２，６２，７２ ゲート絶縁膜
２３，６３，７３ ゲート電極
２３ａ 最も測定用パッド寄りのゲートトレンチの内部のゲート電極
２３ａ' 最も測定用パッド寄りのゲートトレンチの内部のゲート電極の延在部
２４ 層間絶縁膜
２５ ソース電極
２６，３３，５２ めっき膜
２７ フィールド酸化膜
２８ ポリイミド層
２９，３０，３０' ポリイミド層の開口部
３１，３２ 金属電極
４１，５３，５５，５６ レジスト膜
４２ レジスト膜の開口部
４３，５１，５４ 触媒層
４４ ダイシングライン
５７ レーザー
６０ ＭＯＳＦＥＴ
６４，７４ 半導体回路装置
Ｃ１～Ｃ５ 寄生容量
Ｒｇ１ ゲート電極による寄生抵抗
Ｒｇ２ ゲートポリシリコン層による内蔵抵抗
Ｒｇ３ 全体のゲート抵抗
Ｒｇ４ チップ抵抗
Ｘ 半導体基板のおもて面に平行な方向にゲートトレンチが延在する方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 厚さ方向
ｗ１ ポリイミド層の、ゲートパッドが露出された開口部の幅
ｗ２ ポリイミド層、測定用パッドが露出された開口部の１辺の幅
ｗ１１ ポリイミド層の、測定用パッドが露出された開口部から、ポリイミド層の、ゲートパッドが露出された開口部までの距離
ｗ１２ ポリイミド層の、測定用パッドが露出された開口部から、濡れ広がったはんだの外周までの距離
φ１～φ３ はんだ塗布時の濡れ広がったはんだの直径
φ１'～φ３’ ピン立て後のはんだの直径 REFERENCE SIGNS LIST 1 active area 1' element structure arranged in the active area 2 effective area of the active area 3 ineffective area of the active area 4 edge termination area 10 semiconductor substrate (semiconductor chip)
10' semiconductor substrate (semiconductor wafer)
11 source pads 12, 12' gate pads 13, 13a to 13f gate fingers 14 gate polysilicon layer 15 measurement pads 16 to 18 solder at the time of solder application 16' to 18' solder after pinning 20, 20a to 20h semiconductor device 21, 61, 71 Gate trench 21a Gate trench arranged closest to the measurement pad 22, 62, 72 Gate insulating film 23, 63, 73 Gate electrode 23a Gate electrode inside the gate trench closest to the measurement pad 23a' Extension of gate electrode inside gate trench closest to measurement pad 24 Interlayer insulating film 25 Source electrode 26, 33, 52 Plating film 27 Field oxide film 28 Polyimide layer 29, 30, 30' Polyimide layer opening 31 , 32 metal electrode 41, 53, 55, 56 resist film 42 opening of resist film 43, 51, 54 catalyst layer 44 dicing line 57 laser 60 MOSFET
64, 74 Semiconductor circuit device C1 to C5 Parasitic capacitance Rg1 Parasitic resistance due to gate electrode Rg2 Built-in resistance due to gate polysilicon layer Rg3 Overall gate resistance Rg4 Chip resistance X Gate trench extends parallel to front surface of semiconductor substrate existing direction (first direction)
Y direction parallel to the front surface of the semiconductor substrate and orthogonal to the first direction (second direction)
Z Thickness direction w1 Width of the opening in the polyimide layer where the gate pad is exposed w2 Width of one side of the opening where the measurement pad is exposed in the polyimide layer w11 Opening in the polyimide layer where the measurement pad is exposed w12 Distance from the opening of the polyimide layer where the measurement pad is exposed to the perimeter of the wet and spread solder φ1 to φ3 At the time of solder application Diameter of wet and spread solder φ1' to φ3' Diameter of solder after pinning

Claims (14)

半導体基板の第１主面側に設けられた、金属膜－酸化膜－半導体が順に積層された３層構造からなる絶縁ゲート構造と、
前記半導体基板の第１主面に絶縁膜を介して設けられ、前記絶縁ゲート構造の前記金属膜であるゲート電極に電気的に接続されたゲートパッドと、
前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲート電極と前記ゲートパッドとの間に直列に接続されたゲートポリシリコン層と、
前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続された、所定の抵抗値を測定するための電極パッドと、
を備え、
前記ゲートパッドの最表面は、はんだとの濡れ性のよい第１金属膜であり、
前記電極パッドの最表面は、前記はんだとの濡れ性の悪い第２金属膜であることを特徴とする半導体装置。 an insulated gate structure having a three-layer structure in which a metal film, an oxide film, and a semiconductor are laminated in order, provided on the first main surface side of the semiconductor substrate;
a gate pad provided on the first main surface of the semiconductor substrate via an insulating film and electrically connected to a gate electrode that is the metal film of the insulated gate structure;
a gate polysilicon layer provided on the first main surface of the semiconductor substrate via the insulating film and connected in series between the gate electrode and the gate pad;
an electrode pad for measuring a predetermined resistance value provided on the first main surface of the semiconductor substrate via the insulating film and electrically connected to the gate pad via the gate polysilicon layer;
with
The outermost surface of the gate pad is a first metal film with good wettability with solder,
A semiconductor device, wherein the outermost surface of the electrode pad is a second metal film having poor wettability with the solder. 前記第１金属膜は、ニッケル膜もしくは金膜であることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said first metal film is a nickel film or a gold film. 前記第２金属膜は、アルミニウムを含む金属膜であることを特徴とする請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein said second metal film is a metal film containing aluminum. 前記ゲートパッドは、アルミニウムを含む第３金属膜と、前記第３金属膜を覆う前記第１金属膜と、の積層膜であることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。 4. The gate pad according to claim 1, wherein said gate pad is a laminated film of a third metal film containing aluminum and said first metal film covering said third metal film. semiconductor equipment. 前記電極パッドは、前記はんだを介して前記ゲートパッドに端子ピンが接合されるときに前記ゲートパッドの上に塗布される前記はんだが濡れ広がる範囲内に配置されていることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。 3. The electrode pad is arranged in a range in which the solder applied on the gate pad spreads when the terminal pin is joined to the gate pad through the solder. 5. The semiconductor device according to any one of 1 to 4. 前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備え、
前記パッシベーション膜の前記第１開口部から、濡れ広がった前記はんだの外周までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１ｍｍ以下であることを特徴とする請求項５に記載の半導体装置。 further comprising a passivation film covering the first main surface of the semiconductor substrate and having a first opening and a second opening through which the electrode pad and the gate pad are exposed, respectively;
The distance from the first opening of the passivation film to the perimeter of the wet-spreading solder is 1 mm or less in a direction parallel to one side of the rectangular planar semiconductor substrate. Item 6. The semiconductor device according to item 5. 前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備え、
前記パッシベーション膜の前記第１開口部から前記第２開口部までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１．２ｍｍ以下であることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。 further comprising a passivation film covering the first main surface of the semiconductor substrate and having a first opening and a second opening through which the electrode pad and the gate pad are exposed, respectively;
2. A distance from said first opening to said second opening of said passivation film is 1.2 mm or less in a direction parallel to one side of said rectangular planar semiconductor substrate. 7. The semiconductor device according to any one of 1 to 6. 前記所定の抵抗値は、前記ゲートポリシリコン層による内蔵抵抗の抵抗値であることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。 8. The semiconductor device according to claim 1, wherein said predetermined resistance value is a resistance value of a built-in resistance of said gate polysilicon layer. 前記電極パッドと前記ゲートポリシリコン層との間に、すべての前記ゲート電極が直列に接続されており、
前記所定の抵抗値は、前記ゲート電極による寄生抵抗と、前記ゲートポリシリコン層による内蔵抵抗と、の合成抵抗の抵抗値であることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。 all the gate electrodes are connected in series between the electrode pad and the gate polysilicon layer;
8. The predetermined resistance value according to claim 1, wherein said predetermined resistance value is a combined resistance value of a parasitic resistance due to said gate electrode and a built-in resistance due to said gate polysilicon layer. semiconductor equipment. 前記絶縁ゲート構造は、
前記半導体基板の第１主面から所定深さに達するトレンチと、
前記トレンチの内部に、前記酸化膜であるゲート絶縁膜を介して設けられた前記ゲート電極と、を有するトレンチゲート構造であることを特徴とする請求項１～９のいずれか一つに記載の半導体装置。 The insulated gate structure is
a trench reaching a predetermined depth from the first main surface of the semiconductor substrate;
10. The trench gate structure according to any one of claims 1 to 9, wherein the gate electrode is provided inside the trench via a gate insulating film which is the oxide film. semiconductor device. 前記半導体基板は炭化珪素からなることを特徴とする請求項１～１０のいずれか一つに記載の半導体装置。 11. The semiconductor device according to claim 1, wherein said semiconductor substrate is made of silicon carbide. 半導体基板の第１主面側に設けられた、金属膜－酸化膜－半導体が順に積層された３層構造からなる絶縁ゲート構造と、前記半導体基板の第１主面に絶縁膜を介して設けられ、前記絶縁ゲート構造の前記金属膜であるゲート電極に電気的に接続されたゲートパッドと、前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲート電極と前記ゲートパッドとの間に直列に接続されたゲートポリシリコン層と、前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続された、所定の抵抗値を測定するための電極パッドと、を備えた半導体装置の製造方法であって、
前記半導体基板の第１主面側に前記絶縁ゲート構造を形成する第１工程と、
前記半導体基板の第１主面に、前記ゲートポリシリコン層が埋め込まれた前記絶縁膜を形成する第２工程と、
前記絶縁膜の上に、前記ゲートパッドとして第１金属電極を形成する第３工程と、
前記絶縁膜の上に、前記電極パッドとして第２金属電極を形成する第４工程と、
前記第１金属電極の表面に、前記ゲートパッドとして、はんだとの濡れ性のよい第１金属膜を形成する第５工程と、
を含み、
前記電極パッドの最表面を前記第２金属電極とし、
前記第４工程では、前記第２金属電極の最表面を前記はんだとの濡れ性の悪い第２金属膜とすることを特徴とする半導体装置の製造方法。 an insulated gate structure having a three-layer structure in which a metal film, an oxide film, and a semiconductor are laminated in order, provided on the first main surface side of a semiconductor substrate; and an insulating film provided on the first main surface of the semiconductor substrate. a gate pad electrically connected to the gate electrode which is the metal film of the insulated gate structure; and a gate polysilicon layer connected in series between and on the first main surface of the semiconductor substrate via the insulating film and electrically connected to the gate pad via the gate polysilicon layer. A method of manufacturing a semiconductor device comprising an electrode pad for measuring a predetermined resistance value,
a first step of forming the insulated gate structure on the first main surface side of the semiconductor substrate;
a second step of forming the insulating film embedded with the gate polysilicon layer on the first main surface of the semiconductor substrate;
a third step of forming a first metal electrode as the gate pad on the insulating film;
a fourth step of forming a second metal electrode as the electrode pad on the insulating film;
a fifth step of forming a first metal film having good solder wettability as the gate pad on the surface of the first metal electrode;
including
The outermost surface of the electrode pad is the second metal electrode,
A method of manufacturing a semiconductor device, wherein, in the fourth step, the outermost surface of the second metal electrode is a second metal film having poor wettability with the solder. 前記第５工程は、
前記半導体基板の第１主面に、前記第１金属電極が露出された開口部を有するレジスト膜を形成する工程と、
前記第１金属膜を成長させるための核となる触媒層を、前記レジスト膜の開口部から表面上にわたって形成する工程と、
前記レジスト膜とともに前記レジスト膜の上の前記触媒層を除去して、前記第１金属電極の上のみに前記触媒層を残す工程と、
前記触媒層を核として、前記第１金属膜となるめっき膜を成長させる工程と、を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。 The fifth step is
forming a resist film having an opening exposing the first metal electrode on the first main surface of the semiconductor substrate;
a step of forming a catalyst layer serving as a core for growing the first metal film over the surface from the opening of the resist film;
removing the catalyst layer on the resist film together with the resist film to leave the catalyst layer only on the first metal electrode;
13. The method of manufacturing a semiconductor device according to claim 12, further comprising: growing a plated film to be said first metal film using said catalyst layer as a nucleus. 前記第３工程と前記第４工程とを同時に行い、
前記第５工程では、前記第３工程と前記第４工程とを同時に行うことで最表面がはんだとの濡れ性の悪い第３金属膜となった前記第１金属電極の表面のみを前記第１金属膜で覆うことを特徴とする請求項１２または１３に記載の半導体装置の製造方法。 Simultaneously performing the third step and the fourth step,
In the fifth step, only the surface of the first metal electrode, the outermost surface of which has become the third metal film having poor wettability with solder, is removed from the first metal electrode by simultaneously performing the third step and the fourth step. 14. The method of manufacturing a semiconductor device according to claim 12, wherein the metal film covers the semiconductor device.
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