JP7167086B2 - circuit, chip, imaging device, imaging system, moving body - Google Patents
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Description
本発明は、回路、チップ、撮像装置、撮像システム、移動体に関する。 The present invention relates to circuits, chips, imaging devices, imaging systems, and moving objects.
光電変換部の信号をAD変換するAD変換部が複数行複数列に渡って配された撮像装置が特許文献1に記載されている。 Japanese Unexamined Patent Application Publication No. 2002-100001 describes an imaging apparatus in which AD converters for AD-converting signals from photoelectric converters are arranged over a plurality of rows and columns.
特許文献1に記載の撮像装置では、1列のAD変換部が1つの垂直バスに接続される。この垂直バスは、各列に対応して設けられた信号保持部に接続される。各列の信号保持部から順次、出力部にデジタル信号が伝送される。
In the imaging device described in
特許文献1の撮像装置では、複数のビットのデジタル信号のうち、互いに異なるビットを各々が保持するビットメモリと、デジタル信号を伝送する伝送線の接続形態について検討がなされていない。
In the imaging apparatus of
本実施例は、伝送線の配線数の増加を抑えながら、複数のビットのデジタル信号の伝送を高速化する技術を提供するものである。 This embodiment provides a technique for speeding up the transmission of digital signals of a plurality of bits while suppressing an increase in the number of transmission lines.
本発明は上記の課題を鑑みて為されたものであり、一の態様は、アナログ信号をデジタル信号に変換する複数のAD変換部がそれぞれに配された複数のアレイと、前記複数のアレイの各々に配された前記複数のAD変換部にカウント信号を出力するカウンタと、前記複数のアレイの各々に配された前記複数のAD変換部に供給するランプ信号を生成するランプ信号生成回路とを備え、前記カウンタが、平面視において、前記複数のアレイのうちの第1アレイと第2アレイとの間の領域に配されており、前記ランプ信号生成回路が、前記領域とは別の領域であって、前記複数のアレイのうちの一のアレイと、別の一のアレイとの間の領域に配されていることを特徴とする回路である。 The present invention has been made in view of the above problems. One aspect of the present invention is to provide a plurality of arrays each having a plurality of AD converters for converting analog signals into digital signals; a counter for outputting a count signal to the plurality of AD converters arranged in each of the arrays; and a ramp signal generator for generating a ramp signal to be supplied to the plurality of AD converters arranged in each of the plurality of arrays. a circuit , wherein the counter is arranged in a region between a first array and a second array among the plurality of arrays in plan view, and the ramp signal generation circuit is separate from the region and is arranged in a region between one array of the plurality of arrays and another array .
本発明により、伝送線の配線数の増加を抑えながら、複数のビットのデジタル信号の伝送を高速化する技術を提供することができる。 According to the present invention, it is possible to provide a technique for speeding up the transmission of digital signals of a plurality of bits while suppressing an increase in the number of transmission lines.
以下、図面を参照しながら各実施例を説明する。 Each embodiment will be described below with reference to the drawings.
(実施例1)
図1(a)は、本実施例の撮像装置が備える、第1チップ1、第2チップ5を示した図である。第1チップ1には、複数行および複数列に渡って光電変換部13が配されている。また、第2チップ5には、複数行および複数列に渡って、AD変換部(以降ADCとする)21が配されている。ADC21は、光電変換部13が生成する信号に基づく信号を複数のビットのデジタル信号にAD変換する。なお、ここでは光電変換部13とADC21のみを図示しているが、他に光電変換部13を制御する制御線、光電変換部13が蓄積した電荷に基づく信号を伝送する信号線が適宜、第1チップ1、第2チップ5に配される。また、垂直走査回路、タイミングジェネレータ等の駆動回路が適宜、第1チップ1あるいは第2チップ5に配される。
(Example 1)
FIG. 1(a) is a diagram showing a
図1(b)は、第1チップ1、第2チップ5の断面図である。第1チップ1と第2チップ5は、接合面2を介して接続されている。この接合面2では、第1チップ1のもっとも上層に位置する配線および絶縁層と、第2チップ5のもっとも上層に位置する配線および絶縁層とが接続される。配線としては典型的にはCuが用いられる。他の例としてAlを用いることもできる。第1チップ1、第2チップ5のそれぞれのもっとも上層に位置する配線は接続部3を介して接続される。
FIG. 1B is a cross-sectional view of the
図2は、本実施例の画素11の等価回路図である。画素11は、光電変換部13としてフォトダイオードを有する。画素11のフォトダイオード13には、不図示の1つのマイクロレンズと、カラーフィルタを透過した光が入射する。
FIG. 2 is an equivalent circuit diagram of the
フォトダイオード13は、転送トランジスタ603を介して、フローティングディフージョン部(以下、FD部)605に接続されている。また、転送トランジスタ603のゲートは、制御線650を介して、不図示の垂直走査回路に接続されている。制御線650は、信号Txを伝送する。
The
FD部605は、リセットトランジスタ606と、増幅トランジスタ607のゲートに接続されている。
The
リセットトランジスタ606および増幅トランジスタ607は、電源電圧Vddが供給される。リセットトランジスタ606のゲートは、制御線660を介して、不図示の垂直走査回路に接続されている。制御線660は、信号Rxを伝送する。
A power supply voltage Vdd is supplied to the
増幅トランジスタ607は、選択トランジスタ608に接続されている。選択トランジスタ608のゲートは、制御線665を介して、不図示の垂直走査回路に接続されている。制御線665は信号PSELxを伝送する。
The
選択トランジスタ608は、信号線201に接続されている。
The
図3は本実施例の撮像装置の第2チップ5の構成を示したブロック図である。
FIG. 3 is a block diagram showing the configuration of the
第2チップ5は、ADC21が複数行複数列に渡って配されたAD変換領域(図中でADC Arrayと表記)22を複数有する。つまり、AD変換領域22もまた、複数行複数列に渡って配されている。各AD変換領域22に対応して、バッファメモリ(図中ではbuffer memoryと表記)25が設けられている。AD変換領域22のADC21とバッファメモリ25とが図3では不図示の伝送線によって接続されている。
The
また、第2チップ5は、第1チップ1に配された画素11を行ごとに順次走査する垂直走査回路(図中ではVSCANと表記)24を有する。
The
第2チップ5は、デジタル信号処理回路(図中でDFEと表記した。以降DFEとする)28を有する。DFE28は、バッファメモリ25から出力されるデジタル信号に対して種々の処理(ノイズ減算処理、ゲイン補正・オフセット補正等の各種補正等)を行う。第2チップ5は、2つのDFE28を有する。1つのDFE28は、複数のバッファメモリ25から出力されるデジタル信号を処理する。
The
本実施例のADC21は、ランプ信号と、光電変換部の生成した信号に基づく信号とを比較するランプ信号比較型のAD変換を行う。第2チップ5は、このランプ信号を生成するランプ信号生成部35(図中ではRamp Gen.と表記)を有する。
The
第2チップ5は、各種の制御信号を生成するタイミングジェネレータ(図中でTGと表記した。以降TGとする)30、ランプ信号比較型のAD変換で用いる、グレイコードのカウント信号を生成するカウンタ(図中でCounterと表記)31とを有する。
The
第2チップ5は、DFE28が処理した信号を、撮像装置の外部に出力するデータインターフェース部(図中ではdata I/Fと表記。以降IF部とする)35を有する。
The
図4(a)は、1つのAD変換領域22、1つのバッファメモリ25に関わる構成の詳細を示したブロック図である。
FIG. 4A is a block diagram showing the details of the configuration related to one
AD変換領域22は、複数行複数列のADC21として、m行n列のADC21を有する。
The
AD変換領域22には、AD変換領域22から、AD変換領域22の外部に設けられたバッファメモリ25に延在する、複数の伝送線43を有する。1つの伝送線43は、1列複数行に配されたADC21に接続されている。つまり、複数の伝送線43の各々が、1列複数行のADC21に接続されるように、複数の伝送線43がAD変換領域22に配されている。
The
また、第2チップ5には、複数行複数列のADC21を行ごとに走査するADC走査回路(図中ではADC SCANと表記)41を有する。ADC21は、後述するが、光電変換部13の信号に対応する信号をAD変換して得られるデジタル信号を保持するメモリを有する。このメモリが、伝送線43に接続される。そして、ADC走査回路41は、ADC21の各メモリを行ごとに選択する。ADC走査回路41に選択されたメモリから、伝送線43に、当該メモリが保持したデジタル信号が出力される。
The
伝送線43に出力された信号は、伝送線43を介してバッファメモリ25に伝送される。バッファメモリ25は、後述するが、複数のビットのデジタル信号の各ビットの信号(以降、ビット信号と表記する)を保持するメモリ(以降ビットメモリと表記する)が複数行複数列に渡って配されている。第2チップ5は、バッファメモリ25を垂直走査するメモリ垂直走査回路(図中ではMEM VSCANと表記)45と、バッファメモリ25を水平走査するメモリ水平走査回路(図中ではMEM HSCANと表記)48とを有する。
The signal output to the
メモリ垂直走査回路45と、メモリ水平走査回路48とによって選択されたビットメモリから、伝送線49を介してDFE28にビット信号が伝送される。
A bit signal is transmitted from the bit memory selected by the memory
図4(b)はADC21の構成を示したブロック図である。ADC21は、図1(b)で示した、第2チップ5と第1チップ1とを接続する接続部3を介して、図2に示した信号線201に接続されている。電流源50は、第2チップ5に設けられており、図1(b)に示した接続部3を介して、図2に示した信号線201に電流を供給する。これにより、画素11の増幅トランジスタ607はソースフォロワ動作を行う。別の言い方をすれば、電流源50と、増幅トランジスタ607はソースフォロワ回路を形成する。
FIG. 4(b) is a block diagram showing the configuration of the
ADC21は、比較器51、第1メモリ55を有する。比較器51には、図3に示したランプ信号生成部35からランプ信号VRMPが出力される。比較器51は、ランプ信号VRMPと、信号線201から出力される画素11の信号とを比較した結果を示す比較結果信号を第1メモリ55に出力する。第1メモリ55には、図3に示したカウンタ31から、カウント信号Countが出力される。カウント信号Countは、クロック信号をグレイコードで計数した信号である。第1メモリ55は、比較結果信号の信号レベルが変化したタイミングに基づいて、その時点のカウント信号Countを保持する。この各ビットメモリ550a~dが保持するカウント信号Coutの各ビット信号は、光電変換部13が生成した信号に基づく信号に対応するデジタル信号の各ビット信号である。
本実施例では、第1メモリ55は、ADC21に含まれている。このため、複数行複数列に渡って配された第1メモリ55を有するメモリ領域は、本実施例ではAD変換領域22である。
In this embodiment, the
第1メモリ55には、図4(a)に示したADC走査回路41から走査信号が出力される。アクティブレベルの走査信号が入力された第1メモリ55は、保持したデジタル信号を伝送線43に出力する。
A scanning signal is output to the
図5は、図4に示したADC21と、バッファメモリ25の構成を示したブロック図である。ここでは、複数行複数列に配されたADC21のうち、1つのADC21に着目して説明する。他のADC21についても、以下に説明するADC21と同じ構成を備える。
FIG. 5 is a block diagram showing the configuration of
第1メモリ55は、第1ビットメモリ550a~dを有する。第1ビットメモリ550a~dのそれぞれは、カウント信号Countのうちの各ビットの信号を保持するメモリである。比較器51の比較結果信号が、第1ビットメモリ55a~dに出力される。
The
また、第1ビットメモリ550a~dに、ADC走査回路41から走査信号S1~S4が入力される。ADC走査回路41は、複数の第1ビットメモリ550a~dを第1方向(行が進む方向)に走査する第1走査回路である。また、第1ビットメモリ550a~dには1つの伝送線43が接続される。つまり、伝送線43は、複数の第1ビットメモリが接続された第1伝送線である。ADC走査回路41は、走査信号S1~S4を順にアクティブレベルとする。これにより、第1ビットメモリ550aから順に伝送線43にビット信号を出力する。つまり、伝送線43は、1つのAD変換部21が出力するデジタル信号の各ビット信号をシリアルに伝送する。
Further, scanning signals S1 to S4 are input from the
その後、ADC走査回路41は、走査信号S5~S8を順にアクティブレベルにする。これにより、複数行のAD変換部21のデジタル信号の各ビット信号が、1つの伝送線43にシリアル転送される。
After that, the
バッファメモリ25は、第2ビットメモリがアレイ状に配された、ビットメモリ部250を有する。また、バッファメモリ25は、第1選択回路60、第2選択回路65を有する。第1選択回路60には、図3に示したTG30から制御信号SEL1が入力される。また、第2選択回路65には、図3に示したTG30から制御信号SEL2が入力される。
The
ビットメモリ部250は、1列のADC21に対して、複数列設けられた第2ビットメモリを有する。複数列の第2ビットメモリのうちの、ある列の第2ビットメモリは1つのメモリ群と言える。また、別の列の第2ビットメモリは、別のメモリ群と言える。つまり、ビットメモリ250は、1列のADC21に対して、複数のメモリ群を有すると言える。第1選択回路60は、信号SEL1がアクティブレベルの場合には、複数列設けられた第2ビットメモリのうちの一方の列に、伝送線43から伝送される各ビット信号を伝送する。第1選択回路60は、信号SEL1がノンアクティブレベルの場合には、複数列設けられた第2ビットメモリのうちの他方の列に、伝送線43から伝送される各ビット信号を伝送する。
The
メモリ垂直走査回路45は、走査信号Sxy(xは1~8、yは1~2の値)を対応する第2ビットメモリに出力する。メモリ垂直走査回路45は、複数の第2ビットメモリ250a~hを第1方向(行が進む方向)に走査する第2走査回路である。
The memory
バッファメモリ25は伝送線群520を有する。伝送線群520の詳細は後述するが、複数の伝送線を備える。
The
アクティブレベルの走査信号Sxyが入力された第2ビットメモリに、第1選択回路60から出力されるビット信号が保持される。
The bit signal output from the
第2選択回路65は、TG30から出力される信号SEL2がアクティブレベルである場合は、第2ビットメモリの一方の列からビット信号が伝送される伝送線群520をスイッチSW2に接続する。一方、信号SEL2がノンアクティブレベルである場合は、第2ビットメモリの他方の列からビット信号が伝送される伝送線群520をスイッチSW2に接続する。
When the signal SEL2 output from the
メモリ水平走査回路48は、走査信号Hw(wは1~nの数)を対応するスイッチSWw(wは1~nの数)に出力する。メモリ水平走査回路48は、走査信号Hwを走査信号H1から順にアクティブレベルとする。これにより、スイッチSW1から順に、伝送線群49にビット信号を出力する。メモリ水平走査回路48は、複数の組の各々の第2伝送線と第3伝送線を走査する第3走査回路である。
The memory
図6は、図5に示したバッファメモリ25の詳細を示した図である。伝送線群520は、伝送線520a~hを備える。また、ビットメモリ部250は、第2ビットメモリ250a~hを備える。第2ビットメモリ250aは、伝送線520aに接続される。同じく、第2ビットメモリ250b~hのそれぞれは、伝送線520b~hのうちの対応する伝送線520z(zはb~hのいずれか)に接続される。例えば、伝送線520aは複数の第2ビットメモリ250a~hの一部の第2ビットメモリである第2ビットメモリ250aが接続された第2伝送線である。また、伝送線520bは複数の第2ビットメモリ250a~hの他の一部の第2ビットメモリである第2ビットメモリ250bが接続された第3伝送線である。
FIG. 6 is a diagram showing details of the
第2選択回路65は、伝送線520a~hのそれぞれに対応して配された、選択回路65a~hを有する。伝送線群49は、伝送線490a~hを有する。選択回路65a~hのそれぞれは、対応するスイッチSWを介して、伝送線490a~hのいずれかの対応する伝送線に接続される。伝送線490aは、複数のメモリ群の一方のメモリ群の第2伝送線と、複数のメモリ群の他方のメモリ群の第2伝送線とがせ選択的に接続される第4伝送線である。また、伝送線490bは、複数のメモリ群の一方のメモリ群の第3伝送線と、複数のメモリ群の他方のメモリ群の第3伝送線とが選択的に接続される第5伝送線である。
The
図7は、本実施例の撮像装置の動作を示したタイミング図である。 FIG. 7 is a timing chart showing the operation of the imaging device of this embodiment.
図7に示した信号は、図2~図6で参照した信号に対応している。図7に示したVLINEは、信号線201の電位である。
The signals shown in FIG. 7 correspond to the signals referenced in FIGS. VLINE shown in FIG. 7 is the potential of the
期間P1に、垂直走査回路24は、信号を出力させる画素行に出力する信号RXをアクティブレベルとする。これにより、リセットトランジスタ606がアクティブとなり、FD部605の電位がリセットされる。信号線201には、リセットが解除されたFD部605の電位に対応する信号(ノイズ信号)が、増幅トランジスタ607から選択トランジスタ608を介して出力される。
During the period P1, the
期間P2に、ランプ信号生成部35は、ランプ信号VRMPの電位の単調変化を開始する。ここでいう単調変化とは、電位の変化の方向が、変化の開始から終了までの間、同じ方向に維持されることを意味する。ランプ信号の単位時間当たりの電位変化率が、変化の開始から終了までの間に変化が有った場合においても、これは電位の単調変化の範囲内である。
In the period P2, the
期間P2において、比較結果信号の信号レベルが変化した時のカウント信号Countを、第1メモリ55の各々の第1ビットメモリ550a~dが保持する。このカウント信号Countは、ノイズ信号に基づくデジタル信号である。これをNデータと表記する。
In the period P2, each of the
期間P4では、TG30が第1選択回路60に出力する信号SEL1をアクティブレベルとしている。これにより、第1ビットメモリ550a~dから出力されるビット信号が、第1選択回路60と、第2ビットメモリ部250の一方の列の第2ビットメモリ250a~hとに接続された伝送線に出力される。
In the period P4, the signal SEL1 output from the
期間P4に、ADC走査回路41は、走査信号S1~S8を順次アクティブレベルとする。これにあわせて、メモリ垂直走査回路45は、走査信号S11、S21、S31、S41、S51、S61、S71、S81を順次アクティブレベルとする。
During the period P4, the
例えば、走査信号S1がアクティブレベルに有る場合に、走査信号S11がアクティブレベルにある。これにより、第1ビットメモリ550aが出力したビット信号が、第2ビットメモリ部250の一方の列の、第2ビットメモリ250aに保持される。以下、同様にして、1つのADC21の第1メモリ55が保持したNデータのビット信号が、第2ビットメモリ250a~dに保持される。そして、同じ列で別の行のADC21の第1メモリ55が保持したNデータのビット信号が、第2ビットメモリ250e~hに保持される。
For example, when scanning signal S1 is at active level, scanning signal S11 is at active level. As a result, the bit signal output from the
また、この期間P4の一部に含まれる期間である期間P3に、垂直走査回路24は、信号Txをアクティブレベルとする。これにより、光電変換部13が生成した電荷が、FD部605に転送される。この結果、FD部605は、光電変換部13が生成した電荷に対応する電位となる。よって、信号線201には、光電変換部13が生成した電荷に対応するFD部605の電位に対応する信号(光信号)が、増幅トランジスタ607から選択トランジスタ608を介して出力される。
In addition, the
先述したように、期間P3は、期間P4の一部の期間に含まれる期間である。つまり、第1ビットメモリ550a~dから、第2ビットメモリ250a~hにビット信号を伝送する動作と、光電変換部13からFD部605への電荷の転送動作とが並行して行われる。
As described above, the period P3 is a period included in part of the period P4. That is, the operation of transmitting bit signals from the
期間P5に、ランプ信号生成部35は、ランプ信号VRMPの電位の単調変化を開始する。
In the period P5, the
期間P5において、比較結果信号の信号レベルが変化した時のカウント信号Countを、第1メモリ55の各々の第1ビットメモリ550a~dが保持する。このカウント信号Countは、光信号に基づくデジタル信号である。これをSデータと表記する。
In the period P5, each of the
また、期間P5では、メモリ水平走査回路48が、走査信号Hw(wは1~n)を順次アクティブレベルとする。これにより、第2ビットメモリ部250の一方の列の第2ビットメモリ250a~hが保持したNデータが、伝送線群49に出力される。
Also, in the period P5, the memory
期間P7では、TG30が第1選択回路60に出力する信号SEL2をアクティブレベルとしている。これにより、第1ビットメモリ550a~dから出力されるビット信号が、第1選択回路60と、第2ビットメモリ部250の他方の列の第2ビットメモリ250a~hとに接続された伝送線に出力される。
In the period P7, the signal SEL2 output from the
期間P7に、ADC走査回路41は、走査信号S1~S8を順次アクティブレベルとする。これにあわせて、メモリ垂直走査回路45は、走査信号S12、S22、S32、S42、S52、S62、S72、S82を順次アクティブレベルとする。
During the period P7, the
例えば、走査信号S1がアクティブレベルに有る場合に、走査信号S12がアクティブレベルにある。これにより、第1ビットメモリ550aが出力したビット信号が、第2ビットメモリ部250の他方の列の、第2ビットメモリ250aに保持される。以下、同様にして、1つのADC21の第1メモリ55が保持したSデータのビット信号が、第2ビットメモリ250a~dに保持される。そして、同じ列で別の行のADC21の第1メモリ55が保持したSデータのビット信号が、第2ビットメモリ250e~hに保持される。
For example, when scanning signal S1 is at active level, scanning signal S12 is at active level. As a result, the bit signal output from the
また、この期間P7の一部に含まれる期間である期間P6に、垂直走査回路24は、次の画素行に供給する信号Rxをアクティブレベルとする。これにより、次行のリセットトランジスタ606がアクティブとなり、FD部605の電位がリセットされる。信号線201には、次行の画素11からノイズ信号が出力される。
In addition, during period P6, which is a period included in part of this period P7, the
期間P8、P9に、メモリ水平走査回路48が、走査信号Hw(wは1~n)を順次アクティブレベルとする。これにより、第2ビットメモリ部250の他方の列の第2ビットメモリ250a~hが保持したSデータが、伝送線群49に出力される。
During periods P8 and P9, the memory
また、期間P9と一部重なる期間である期間P10に、先の期間P4と同じく、1つのADC21の第1メモリ55が保持したNデータのビット信号が、第2ビットメモリ250a~dに保持される。そして、同じ列で別の行のADC21の第1メモリ55が保持したNデータのビット信号が、第2ビットメモリ250e~hに保持される。
Further, during a period P10 that partially overlaps with the period P9, the N data bit signals held by the
つまり、第2ビットメモリ部250の他方の列の第2ビットメモリ250a~hが保持したSデータの伝送線群49への出力動作と、第1ビットメモリ550a~dから第2ビットメモリ250a~hへの出力動作を並行して行うことができる。これは、第2ビットメモリ250a~hが、1列の第1ビットメモリ550a~dに対して、複数列備えていることによる効果である。つまり、第1ビットメモリ550aに対して、複数の第2ビットメモリ250aを備え、この複数の第2ビットメモリ250aの中から選択的にビット信号を出力できるためである。これにより、第1ビットメモリ550a~dから第2ビットメモリ250a~hの転送の待機時間を減らすことができる。
That is, the operation of outputting the S data held by the
また、本実施例は、第1ビットメモリ550a~dは伝送線43によってシリアルに伝送される。一方、第2ビットメモリ250a~hは伝送線520a~h、伝送線490a~hによってパラレルに伝送される。これにより、第1ビットメモリ550a~dからの信号をシリアル伝送とすることにより、AD変換領域22における伝送線の配線面積を削減することができる。AD変換領域22は、AD変換を行うために多くの素子を有する回路を備えている。したがって、AD変換領域22の領域面積が十分に確保できない場合には、AD変換部の個数を減らす場合が生じる。この場合には複数行の画素11のAD変換を終えるまでに要する期間が長大化する。したがって、AD変換部の面積の圧迫の要因となる、伝送線の配線面積を低減することにより、AD変換部の個数を充分に確保することができる。
Also, in this embodiment, the
一方で、シリアル伝送は、複数のビットのデジタル信号の伝送に、パラレル伝送と比べて時間が掛かる。よってAD変換領域の外部に設けられたバッファメモリ25からのデジタル信号をパラレル伝送によって行う。これにより、複数行、複数列の画素11に対応するデジタル信号の撮像装置からの読み出しを高速化することができる。
On the other hand, serial transmission takes more time than parallel transmission to transmit a digital signal of a plurality of bits. Therefore, the digital signal from the
また、パラレル伝送によるデジタル信号の高速読み出しは、走査信号の信号変動、伝送線の信号変動によるノイズが生じる。このノイズは、AD変換部に伝搬するとAD変換の精度の低下を生じさせる。具体的には、比較器51の電源線、ランプ信号VRMPの伝送線、信号線201と比較器51との間の伝送線にノイズが重畳すると、比較結果信号の信号レベルの変化するタイミングが、本来変化するタイミングとは別のタイミングとなる。このため、本来得られるデジタル信号の値とは異なるデジタル信号が取得されることとなる。一方、本実施例の撮像装置は、ノイズパラレル伝送を行うバッファメモリを、AD変換領域22の外部に設けている。これにより、AD変換の精度の低下を抑制することができる。
Further, high-speed reading of digital signals by parallel transmission causes noise due to signal fluctuations in scanning signals and signal fluctuations in transmission lines. When this noise propagates to the AD converter, it causes a decrease in AD conversion accuracy. Specifically, when noise is superimposed on the power line of the
また、バッファメモリ25を備えず、AD変換領域22からDFE28にデジタル信号を伝送する場合には次の課題が有る。この場合、複数行複数列のAD変換部21の中から、XYアドレスを指定してデジタル信号を読み出すことが想定される。AD変換領域22は、比較器51を含むAD変換を行うための素子が多く設けられている。したがって、AD変換領域22からDFE28にデジタル信号を伝送する場合、AD変換部21とDFE28との伝送経路の配線長が最も短いAD変換部21と、最も長いAD変換部21との差が大きくなる。したがって、AD変換部21からDFE28への伝送時間を、伝送距離が最長のAD変換部21を基準に決定すると、AD変換領域22からDFE28へのデジタル信号の伝送時間が長大化する。一方、AD変換部21からDFE28への伝送時間を、伝送距離が最短のAD変換部21を基準に決定すると、AD変換領域22からDFE28へのデジタル信号の伝送不良が生じる。
Further, when the digital signal is transmitted from the
一方、本実施例では、複数行複数列のAD変換部21から、垂直走査によってバッファメモリ25にデジタル信号を伝送する。そして、バッファメモリ25の垂直走査および水平走査によってDFE28にデジタル信号を伝送する。これにより、各AD変換部21からDFE28へのデジタル信号の伝送距離の差を低減することができる。これにより、デジタル信号の伝送に充分な長さの時間を確保しながら、高速なデジタル信号の伝送を行うことができる。
On the other hand, in this embodiment, a digital signal is transmitted to the
なお、本実施例では、1列複数行のAD変換部21に対し、伝送線43が1本設けられた例を説明したが、この例に限定されるものでは無い。例えば、図8に示すように、1列複数行のAD変換部21のうち、一部のAD変換部21が伝送線43-1に接続され、他の一部のAD変換部21が伝送線43-2に接続される形態であってもよい。この場合には、複数行のAD変換部21から並行して、ビット信号をバッファメモリ25に伝送することができる。
In this embodiment, an example in which one
なお、本実施例では、伝送線520a~hの1つが、ビットメモリ250a~hの1つに対応して設けられている例を説明したが、この例に限定されるものでは無い。つまり、伝送線520a(第2伝送線)に第2ビットメモリ250a~hの一部の複数の第2ビットメモリが接続され、別の伝送線520b(第3伝送線)に第2ビットメモリ250a~hの他の一部の複数の第2ビットメモリが接続される形態であってもよい。この場合において、第2ビットメモリの一部のビットメモリと、他の一部のビットメモリとから、ビット信号がパラレルに伝送される。よって、バッファメモリ25からDFE28への信号伝送を高速化する効果が得られる。
In this embodiment, one of the
また、本実施例では、比較器51に入力される参照信号の一例として、ランプ信号を用いた例を説明した。本実施例はこの例に限定されるものでは無く、参照信号の別の例として、逐次比較型のAD変換に用いられる参照信号としてもよい。
Also, in this embodiment, as an example of the reference signal input to the
(実施例2)
実施例1の撮像装置と異なる点を中心に説明する。実施例1の撮像装置は第1チップ1、第2チップ5を積層した撮像装置であった。本実施例の撮像装置は、第1チップ、第2チップ、第3チップとして3つのチップを積層した撮像装置である。
(Example 2)
The description will focus on the differences from the imaging apparatus of the first embodiment. The imaging device of Example 1 was an imaging device in which the
図9は、本実施例の撮像装置の模式図である。第1チップ101、第2チップ102、第3チップ103が積層されている。第1チップ101は、光電変換部13が複数行複数列に渡って配されている。
FIG. 9 is a schematic diagram of the imaging device of this embodiment. A
第2チップ102にはAD変換部21が複数行複数列に渡って配されている。
In the
第3チップ103には、バッファメモリ25と、DFE28とを備える領域が、複数行複数列配されている。
In the
図10(a)は本実施例の撮像装置の構成を示したブロック図である。図10(a)では、図3に示したブロックと同じ機能を有するブロックに、図3で付した符号と同じ符号を付している。本実施例の撮像装置は、AD変換部21の外部に第1メモリ55が設けられている。第1メモリ55は、第3チップ103に配されている。本実施例では、AD変換領域22とは別の領域に、複数行複数列の第1メモリ55が配されたメモリ領域が配されている。
FIG. 10(a) is a block diagram showing the configuration of the imaging apparatus of this embodiment. In FIG. 10(a), blocks having the same functions as the blocks shown in FIG. 3 are given the same reference numerals as those shown in FIG. The imaging apparatus of this embodiment is provided with a
図10(b)は、本実施例のAD変換部21に関わる構成を示したブロック図である。第1メモリ55がAD変換部21の外部に設けられている点以外は、図4(b)の構成と同じとすることができる。
FIG. 10B is a block diagram showing a configuration related to the
本実施例においても、第1メモリ55とバッファメモリ25との間の信号伝送と、バッファメモリ25とDFE28との間の信号伝送は実施例1と同じとすることができる。
Also in this embodiment, the signal transmission between the
このように、本実施例の撮像装置は、比較器51を有するAD変換部と、AD変換部の出力を受ける第1メモリ55とが別のチップに設けられた場合においても、実施例1と同じ効果を得ることができる。
As described above, the image pickup apparatus of the present embodiment is similar to that of the first embodiment even when the AD conversion section having the
(実施例3)
本実施例の撮像装置について、実施例1と異なる点を中心に説明する。
(Example 3)
The image pickup apparatus of this embodiment will be described with a focus on the differences from the first embodiment.
本実施例の撮像装置は、FD部605に入力ノードが接続されたトランジスタ(実施例1で言えば増幅トランジスタ607)が、比較器が備える差動対の入力トランジスタとして動作する。
In the imaging apparatus of this embodiment, the transistors (amplifying
図11は、本実施例の撮像装置の回路を示した回路図である。 FIG. 11 is a circuit diagram showing the circuit of the imaging device of this embodiment.
第1チップ1には、光電変換部(フォトダイオード)913、転送トランジスタ914、リセットトランジスタ915、FD部920を有する画素912が配されている。画素912は、図1のように、複数行および複数列に渡って配されている。
A
また、画素912は、入力トランジスタ917-1、917-2、電流源919を有する。
The
第2チップ5には、カレントミラー回路を構成するトランジスタ群918、メモリ部921、ランプ信号生成部911が配されている。
The
トランジスタ群918の共通ノードには、電源電圧VDDが供給される。また、電流源919の一方の主ノードは入力トランジスタ917-1、917-2が接続される。電流源919の他方の主ノードは電源電圧GND(接地電位)が供給される。
A common node of the
入力トランジスタ917-1、917-2、カレントミラー回路を構成するトランジスタ群918、電流源919によって差動対925が構成される。差動対925の複数の入力ノードとして、入力トランジスタ917-1、917-2が設けられている。差動対925の入力トランジスタ917-1は制御ノードであるゲートがFD部920に接続されている。また、入力トランジスタ917-1は転送トランジスタ914を介して光電変換部913に接続されていることから、入力トランジスタ917-1は光電変換部913に接続された、差動対925の入力ノードと言える。
A
また、入力トランジスタ917-2の制御ノードであるゲートは、伝送線916を介して、ランプ信号生成部911に接続されていることから、入力トランジスタ917-2は、ランプ信号生成部911が接続された、差動対925の入力ノードと言える。
Further, since the gate, which is the control node of the input transistor 917-2, is connected to the
差動対925の一部である入力トランジスタ917-1、917-2、電流源919は、光電変換部913が配された第1チップ1に配されている。一方、差動対925の他の一部であるカレントミラー回路であるトランジスタ群918は第2チップ5に配されている。そして、本実施例では、ランプ信号生成部911は、差動対925の一部である入力トランジスタ917-1、917-2、電流源919は、光電変換部913が配された第1チップ1とは別のチップである第2チップ5に配されている。
The input transistors 917-1 and 917-2 and the
差動対925は、入力トランジスタ917-1の制御ノードの電位と、入力トランジスタ917-2の制御ノードの電位とを比較した結果を示す比較結果信号COUTを出力する比較器である。すなわち、差動対925を備える比較器と、メモリ部921は、光電変換部913が蓄積した電荷に基づくアナログ信号をデジタル信号に変換するAD変換部である。
The
本実施例のメモリ部921は、実施例1で述べた第1メモリ55とすることができる。そして、この第1メモリ55の後段に、実施例1と同じく、バッファメモリ25を設ける。そして、バッファメモリ25の後段にDFE28を設ける。
The
第1メモリ55とバッファメモリ25との間の信号伝送と、バッファメモリ25とDFE28との間の信号伝送は実施例1と同じとすることができる。
Signal transmission between the
このように、本実施例のように、FD部(浮遊拡散部)が接続された入力ノードを有する入力トランジスタが、差動対の入力トランジスタである場合においても、実施例1の撮像装置と同じ効果を得ることができる。 As described above, even when the input transistors having the input node to which the FD section (floating diffusion section) is connected are the input transistors of the differential pair as in the present embodiment, the imaging device of the first embodiment is the same. effect can be obtained.
なお、これまでの実施例は、画素の電荷蓄積期間の開始同士、終了同士が行ごとで異なるローリングシャッタ動作を説明した。これまでの実施例は、画素の電荷蓄積期間の開始同士、終了同士が複数行複数列で同じグローバルシャッタ動作であっても、行うことができる。 In the embodiments described so far, the rolling shutter operation in which the start and end of the charge accumulation period of the pixels are different for each row has been described. The embodiments described so far can be performed even when the start and end of the charge accumulation period of the pixels are the same global shutter operation for a plurality of rows and a plurality of columns.
(実施例4)
図12は、本実施例による撮像システム500の構成を示すブロック図である。本実施例の撮像システム500は、上述の各実施例で述べた撮像装置のいずれかの構成を適用した撮像装置200を含む。撮像システム500の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図12に、上述の各実施例のいずれかの撮像装置を撮像装置200として適用したデジタルスチルカメラの構成例を示す。
(Example 4)
FIG. 12 is a block diagram showing the configuration of an
図12に例示した撮像システム500は、撮像装置200、被写体の光学像を撮像装置200に結像させるレンズ5020、レンズ5020を通過する光量を可変にするための絞り504、レンズ5020の保護のためのバリア506を有する。レンズ5020及び絞り504は、撮像装置200に光を集光する光学系である。
An
撮像システム500は、また、撮像装置200から出力される出力信号の処理を行う信号処理部5080を有する。信号処理部5080は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部5080は、撮像装置200より出力される出力信号に対してAD変換処理を実施する機能を備えていてもよい。この場合、撮像装置200の内部には、必ずしもAD変換回路を有する必要はない。
The
撮像システム500は、更に、画像データを一時的に記憶するためのバッファメモリ部510、外部コンピュータ等と通信するための外部インターフェース部(外部I/F部)512を有する。更に撮像システム500は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体514、記録媒体514に記録又は読み出しを行うための記録媒体制御インターフェース部(記録媒体制御I/F部)516を有する。なお、記録媒体514は、撮像システム500に内蔵されていてもよく、着脱可能であってもよい。
The
更に撮像システム500は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部518、撮像装置200と信号処理部5080に各種タイミング信号を出力するタイミング発生部520を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム500は、少なくとも撮像装置200と、撮像装置200から出力された出力信号を処理する信号処理部5080とを有すればよい。全体制御・演算部518及びタイミング発生部520は、撮像装置200の制御機能の一部又は全部を実施するように構成してもよい。
The
撮像装置200は、画像用信号を信号処理部5080に出力する。信号処理部5080は、撮像装置200から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部5080は、画像用信号を用いて、画像を生成する。
The
上述した各実施例の撮像装置による撮像装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。 By configuring an imaging system using the imaging apparatus according to each of the embodiments described above, it is possible to realize an imaging system capable of acquiring a higher-quality image.
(実施例5)
本実施例の撮像システム及び移動体について、図13及び図14を用いて説明する。
(Example 5)
An imaging system and a moving object according to this embodiment will be described with reference to FIGS. 13 and 14. FIG.
図13は、本実施例による撮像システム及び移動体の構成例を示す概略図である。図14は、本実施例による撮像システムの動作を示すフロー図である。 FIG. 13 is a schematic diagram showing a configuration example of an imaging system and a moving object according to this embodiment. FIG. 14 is a flowchart showing the operation of the imaging system according to this embodiment.
本実施例では、車載カメラに関する撮像システムの一例を示す。図13は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム701は、撮像装置702、画像前処理部715、集積回路703、光学系714を含む。光学系714は、撮像装置702に被写体の光学像を結像する。撮像装置702は、光学系714により結像された被写体の光学像を電気信号に変換する。撮像装置702は、上述の各実施例のいずれかの撮像装置である。画像前処理部715は、撮像装置702から出力された信号に対して所定の信号処理を行う。画像前処理部715の機能は、撮像装置702内に組み込まれていてもよい。撮像システム701には、光学系714、撮像装置702及び画像前処理部715が、少なくとも2組設けられており、各組の画像前処理部715からの出力が集積回路703に入力されるようになっている。
In this embodiment, an example of an imaging system for an in-vehicle camera is shown. FIG. 13 shows an example of a vehicle system and an imaging system mounted thereon. The
集積回路703は、撮像システム用途向けの集積回路であり、メモリ705を含む画像処理部704、光学測距部706、視差演算部707、物体認知部708、異常検出部709を含む。画像処理部704は、画像前処理部715の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ705は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部706は、被写体の合焦や、測距を行う。視差演算部707は、複数の撮像装置702により取得された複数の画像データから視差(視差画像の位相差)の算出を行う。物体認知部708は、車、道、標識、人等の被写体の認知を行う。異常検出部709は、撮像装置702の異常を検出すると、主制御部713に異常を発報する。
The
集積回路703は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、FPGA(Field Programmable Gate Array)やASIC(Application Specific Integrated Circuit)等によって実現されてもよいし、これらの組合せによって実現されてもよい。
The
主制御部713は、撮像システム701、車両センサ710、制御ユニット720等の動作を統括・制御する。なお、主制御部713を持たず、撮像システム701、車両センサ710、制御ユニット720が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う(例えばCAN規格)方法も取りうる。
A
集積回路703は、主制御部713からの制御信号を受け或いは自身の制御部によって、撮像装置702へ制御信号や設定値を送信する機能を有する。例えば、集積回路703は、撮像装置702内の電圧スイッチ13をパルス駆動させるための設定や、フレーム毎に電圧スイッチ13を切り替える設定等を送信する。
The
撮像システム701は、車両センサ710に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ710は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム701は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部711に接続されている。特に、衝突判定機能に関しては、撮像システム701や車両センサ710の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
The
また、撮像システム701は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置712にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部713は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置712は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
The
本実施例では、車両の周囲、例えば前方又は後方を撮像システム701で撮影する。図13(b)に、車両前方を撮像システム701で撮像する場合の撮像システム701の配置例を示す。
In this embodiment, the
2つの撮像装置702は、車両700の前方に配置される。具体的には、車両700の進退方位又は外形(例えば車幅)に対する中心線を対称軸に見立て、その対称軸に対して2つの撮像装置702が線対称に配置されると、車両700と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置702は、運転者が運転席から車両700の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置712は、運転者の視野に入りやすい配置が好ましい。
Two
次に、撮像システム701における撮像装置702の故障検出動作について、図14を用いて説明する。撮像装置702の故障検出動作は、図14に示すステップS810~S880に従って実施される。
Next, failure detection operation of the
ステップS810は、撮像装置702のスタートアップ時の設定を行うステップである。すなわち、撮像システム701の外部(例えば主制御部713)又は撮像システム701の内部から、撮像装置702の動作のための設定を送信し、撮像装置702の撮像動作及び故障検出動作を開始する。
Step S<b>810 is a step of performing settings for startup of the
次いで、ステップS820において、有効画素から画素信号を取得する。また、ステップS830において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップS820とステップS830とは逆でもよい。 Next, in step S820, pixel signals are obtained from effective pixels. Also, in step S830, an output value is obtained from a failure detection pixel provided for failure detection. This failure detection pixel has a photoelectric conversion section like the effective pixel. A predetermined voltage is written in the photoelectric conversion unit. The failure detection pixel outputs a signal corresponding to the voltage written to the photoelectric conversion section. Note that steps S820 and S830 may be reversed.
次いで、ステップS840において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。 Next, in step S840, whether or not the expected output value of the failure-detected pixel corresponds to the actual output value from the failure-detected pixel is determined.
ステップS840における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップS850に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップS860へと移行する。ステップS860では、走査行の画素信号をメモリ705に送信して一次保存する。そののち、ステップS820に戻り、故障検出動作を継続する。
As a result of the pertinence determination in step S840, if the expected output value and the actual output value match, the process proceeds to step S850, it is determined that the imaging operation is performed normally, and the processing step proceeds to step S860. and migrate. In step S860, the pixel signals of the scanning line are transmitted to the
一方、ステップS840における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップS870に移行する。ステップS870において、撮像動作に異常があると判定し、主制御部713、又は警報装置712に警報を発報する。警報装置712は、表示部に異常が検出されたことを表示させる。その後、ステップS880において撮像装置702を停止し、撮像システム701の動作を終了する。
On the other hand, if the result of the pertinence determination in step S840 is that the expected output value and the actual output value do not match, the process proceeds to step S870. In step S870, it is determined that there is an abnormality in the imaging operation, and an alarm is issued to the
なお、本実施例では、1行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、1フレーム毎に故障検出動作を行ってもよい。 In this embodiment, the flowchart is looped for each line, but the flowchart may be looped for a plurality of lines, or the failure detection operation may be performed for each frame.
なお、ステップS870の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。 Note that the issuing of the warning in step S870 may be notified to the outside of the vehicle via a wireless network.
また、本実施例では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システム701は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体(移動装置)に適用することができる。加えて、移動体に限らず、高度道路交通システム(ITS)等、広く物体認識を利用する機器に適用することができる。
In addition, in this embodiment, control for avoiding collision with other vehicles has been described, but it is also applicable to control for automatically driving following another vehicle or control for automatically driving so as not to stray from the lane. . Furthermore, the
[変形実施例]
本発明は、上記実施例に限らず種々の変形が可能である。
[Modified embodiment]
The present invention is not limited to the above embodiments, and various modifications are possible.
例えば、いずれかの実施例の一部の構成を他の実施例に追加した例や、他の実施例の一部の構成と置換した例も、本発明の実施例である。 For example, an example in which a part of the configuration of one of the embodiments is added to another embodiment or an example in which a part of the configuration of another embodiment is replaced is also an embodiment of the present invention.
また、上述の実施例は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。 In addition, the above-described embodiments are merely examples of specific implementations of the present invention, and the technical scope of the present invention should not be construed to be limited by these exemplifications. That is, the present invention can be embodied in various forms without departing from its technical concept or main features.
1 第1チップ
5 第2チップ
21 AD変換部(ADC)
22 AD変換領域(ADC Array)
25 バッファメモリ
28 デジタル信号処理回路(DFE)
30 タイミングジェネレータ(TG)
31 カウンタ
35 ランプ信号生成部
1
22 AD conversion area (ADC Array)
25
30 timing generator (TG)
31
Claims (23)
前記複数のアレイの各々に配された前記複数のAD変換部にカウント信号を出力するカウンタと、
前記複数のアレイの各々に配された前記複数のAD変換部に供給するランプ信号を生成するランプ信号生成回路とを備え、
前記カウンタが、平面視において、前記複数のアレイのうちの第1アレイと第2アレイとの間の領域に配されており、
前記ランプ信号生成回路が、前記領域とは別の領域であって、前記複数のアレイのうちの一のアレイと、別の一のアレイとの間の領域に配されていることを特徴とする回路。 a plurality of arrays each having a plurality of AD converters for converting analog signals into digital signals;
a counter that outputs a count signal to the plurality of AD converters arranged in each of the plurality of arrays ;
a ramp signal generation circuit for generating a ramp signal to be supplied to the plurality of AD converters arranged in each of the plurality of arrays ;
The counter is arranged in a region between a first array and a second array among the plurality of arrays in plan view,
The ramp signal generation circuit is arranged in a region different from the above region and between one array of the plurality of arrays and another one of the arrays. circuit.
前記複数の回路領域の各々は、
アナログ信号をデジタル信号に変換する複数のAD変換部を含むアレイと、
前記アレイから出力される前記デジタル信号を保持する複数のメモリを含むメモリアレイとを含み、
前記第1回路領域は前記アレイとして第1アレイを有し、
前記第2回路領域は前記アレイとして第2アレイを有し、
前記複数の回路領域の各々の前記複数のAD変換部にカウント信号を出力するカウンタと、
前記複数の回路領域の各々に配された前記複数のAD変換部に供給するランプ信号を生成するランプ信号生成回路とを備え、
前記カウンタが、前記複数の回路領域のうちの第1回路領域と第2回路領域の間の領域に配され、
前記ランプ信号生成回路が、前記領域とは別の領域であって、前記複数の回路領域のうちの一の回路領域と、別の一の回路領域との間の領域に配されていることを特徴とする回路。 including a plurality of circuit regions including a first circuit region and a second circuit region ;
each of the plurality of circuit regions,
an array including a plurality of AD converters for converting analog signals to digital signals;
a memory array including a plurality of memories holding the digital signals output from the array ;
the first circuit region has a first array as the array;
the second circuit region has a second array as the array;
a counter that outputs a count signal to each of the plurality of AD converters in each of the plurality of circuit regions ;
a ramp signal generation circuit for generating a ramp signal to be supplied to the plurality of AD converters arranged in each of the plurality of circuit regions ;
the counter is arranged in a region between a first circuit region and a second circuit region among the plurality of circuit regions ;
wherein the ramp signal generation circuit is disposed in a region different from the region and between one circuit region and another circuit region among the plurality of circuit regions; A circuit characterized by:
前記複数行のうちの一の行の複数列に配された複数のAD変換部に前記カウント信号を伝送する第1線と、
前記複数行のうちの別の一の行の複数列に配された複数のAD変換部に前記カウント信号を伝送する第2線と、
前記カウント信号を前記第1線および前記第2線に供給する第3線とを備えることを特徴とする請求項1~4のいずれか1項に記載の回路。 The plurality of AD conversion units are arranged over a plurality of rows and columns,
a first line that transmits the count signal to a plurality of AD converters arranged in a plurality of columns in one row among the plurality of rows;
a second line for transmitting the count signal to a plurality of AD converters arranged in a plurality of columns of another row among the plurality of rows;
A circuit as claimed in any preceding claim, comprising a third line for supplying said count signal to said first line and said second line .
前記第1線が接続された複数のAD変換部は前記走査回路と第1走査線で接続され、
前記第2線が接続された複数のAD変換部は前記走査回路と第2走査線で接続されることを特徴とする請求項5に記載の回路。 a scanning circuit that scans the plurality of AD converters of the first array and sequentially reads out the digital signals from the AD converters;
the plurality of AD converters to which the first line is connected are connected to the scanning circuit by the first scanning line;
6. The circuit according to claim 5 , wherein the plurality of AD converters to which the second lines are connected are connected to the scanning circuit by the second scanning lines.
前記第1アレイは、前記カウンタと、前記第1デジタル信号処理回路との間の領域に配されていることを特徴とする請求項1~6のいずれか1項に記載の回路。 Having a first digital signal processing circuit that processes the digital signal,
7. A circuit as claimed in any preceding claim, wherein the first array is arranged in an area between the counter and the first digital signal processing circuit.
前記第1インターフェース部と前記第1アレイとの間に、前記第1デジタル信号処理回路が配されていることを特徴とする請求項7に記載の回路。 A first interface unit that outputs a signal to the outside of the circuit,
8. The circuit of claim 7 , wherein the first digital signal processing circuit is arranged between the first interface section and the first array.
前記第2アレイは、前記カウンタと、前記第2デジタル信号処理回路との間の領域に配されていることを特徴とする請求項7~8のいずれか1項に記載の回路。 Having a second digital signal processing circuit that processes the digital signal,
9. A circuit according to any one of claims 7 to 8 , characterized in that said second array is arranged in an area between said counter and said second digital signal processing circuit.
前記第2インターフェース部と前記第2アレイとの間に、前記第2デジタル信号処理回路が配されていることを特徴とする請求項10に記載の回路。 A second interface unit that outputs a signal to the outside of the circuit,
11. The circuit of claim 10 , wherein the second digital signal processing circuit is arranged between the second interface section and the second array.
前記第2走査回路と、前記第1アレイの間に複数の前記アレイのうちの第3アレイが設けられていることを特徴とする請求項13に記載の回路。 The circuit includes a second scanning circuit that scans a plurality of analog output circuits that output the analog signal,
14. The circuit of claim 13 , wherein a third of said plurality of arrays is provided between said second scanning circuit and said first array.
前記第3アレイと前記第1デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第3メモリアレイが配され、
前記回路は、前記アナログ信号を出力する複数のアナログ出力回路を走査する第2走査回路を備え、
前記第2走査回路と前記第1メモリアレイとの間に、前記第3メモリアレイが配されている請求項9に記載の回路。 The circuit further has a third array and a fourth array in which a plurality of AD converters are arranged over a plurality of rows and a plurality of columns,
a third memory array having a plurality of memories arranged over a plurality of rows and a plurality of columns each holding the digital signal, arranged between the third array and the first digital signal processing circuit;
The circuit includes a second scanning circuit that scans a plurality of analog output circuits that output the analog signal,
10. The circuit of claim 9 , wherein said third memory array is disposed between said second scanning circuit and said first memory array.
前記第2アレイは、前記カウンタと、前記第2デジタル信号処理回路との間の領域に配され、
前記第2アレイと前記第2デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第2メモリアレイを有し、
前記第4アレイと前記第2デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第4メモリアレイが配され、
前記第2走査回路と前記第2メモリアレイとの間に、前記第4メモリアレイが配されている請求項17に記載の回路。 Having a second digital signal processing circuit that processes the digital signal,
the second array is arranged in an area between the counter and the second digital signal processing circuit;
between the second array and the second digital signal processing circuit, a second memory array having a plurality of memories arranged over a plurality of rows and a plurality of columns each holding the digital signal;
a fourth memory array having a plurality of memories arranged over a plurality of rows and a plurality of columns each holding the digital signal, arranged between the fourth array and the second digital signal processing circuit;
18. The circuit of claim 17 , wherein said fourth memory array is interposed between said second scanning circuit and said second memory array.
前記複数のアレイの各々に配された前記複数のAD変換部にカウント信号を出力するカウンタと、
前記複数のアレイの各々に配された前記複数のAD変換部に供給するランプ信号を生成するランプ信号生成回路とを備え、
前記カウンタが、平面視において、前記複数のアレイのうちの第1アレイと第2アレイとの間の領域に配されており、
前記ランプ信号生成回路が、前記領域とは別の領域であって、前記複数のアレイのうちの一のアレイと、別の一のアレイとの間の領域に配されていることを特徴とするチップ。 a plurality of arrays each having a plurality of AD converters for converting analog signals into digital signals;
a counter that outputs a count signal to the plurality of AD converters arranged in each of the plurality of arrays ;
a ramp signal generation circuit for generating a ramp signal to be supplied to the plurality of AD converters arranged in each of the plurality of arrays ;
The counter is arranged in a region between a first array and a second array among the plurality of arrays in plan view,
The ramp signal generation circuit is arranged in a region different from the above region and between one array of the plurality of arrays and another one of the arrays. chips.
前記複数の回路領域の各々は、
アナログ信号をデジタル信号に変換する複数のAD変換部を含むアレイと、
前記アレイから出力される前記デジタル信号を保持する複数のメモリを含むメモリアレイとを含み、
前記第1回路領域は前記アレイとして第1アレイを有し、
前記第2回路領域は前記アレイとして第2アレイを有し、
前記複数の回路領域の各々の前記複数のAD変換部にカウント信号を出力するカウンタと、
前記複数の回路領域の各々に配された前記複数のAD変換部に供給するランプ信号を生成するランプ信号生成回路とを備え、
前記カウンタが、前記複数の回路領域のうちの第1回路領域と第2回路領域の間の領域に配され、
前記ランプ信号生成回路が、前記領域とは別の領域であって、前記複数の回路領域のうちの一の回路領域と、別の一の回路領域との間の領域に配されていることを特徴とするチップ。 including a plurality of circuit regions including a first circuit region and a second circuit region ;
each of the plurality of circuit regions,
an array including a plurality of AD converters for converting analog signals to digital signals;
a memory array including a plurality of memories holding the digital signals output from the array ;
the first circuit region has a first array as the array;
the second circuit region has a second array as the array;
a counter that outputs a count signal to each of the plurality of AD converters in each of the plurality of circuit regions ;
a ramp signal generation circuit for generating a ramp signal to be supplied to the plurality of AD converters arranged in each of the plurality of circuit regions ;
the counter is arranged in a region between a first circuit region and a second circuit region among the plurality of circuit regions ;
wherein the ramp signal generation circuit is disposed in a region different from the region and between one circuit region and another circuit region among the plurality of circuit regions; Characteristic chip.
前記アナログ信号を前記チップに出力する、光電変換部を備える別のチップとが積層された撮像装置。 A chip on which the circuit according to any one of claims 1 to 18 is arranged;
An imaging device in which another chip having a photoelectric conversion unit that outputs the analog signal to the chip is stacked.
前記移動体の移動を制御する制御部をさらに有することを特徴とする移動体。 A moving body having the imaging device according to claim 21 ,
A moving object, further comprising a control unit for controlling movement of the moving object.
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