JP7164795B2 - 固定周波数ｄｃ－ｄｃコンバータ - Google Patents

Description

電子デバイスが、より多様な応用例においてますます用いられており、そうした電子デバイスにとって、ますます広範囲の状況にわたり一層効率的及び効果的に動作するために、スイッチングタイプの電力供給が必要とされる。いくつかの電力供給のための制御回路要素は、広い安定範囲を有するように最適化される。しかし、広範囲の状況にわたって安定性を維持するために最適化された制御回路要素は、ＤＣ（直流電流）負荷における高速過渡現象に応答する能力が一層遅くなり得る。これに対し、高速過渡現象に応答するために最適化された電力供給のための制御回路要素は、一層低い安定性を有し得、高速過渡現象に応答するとき、比較的大量のＥＭＩを放出することがあり得る。

或る電力コンバータシステムにおいて、インダクタに対する電力の印加を制御するためのＰＷＭサイクルの間、回路要素が、第１及び第２のＰＷＭ信号を生成する。回路要素は、ＡＣ及びＤＣ成分を有するエラー信号を生成し、エラー信号は、インダクタに印加される又はインダクタによってつくられる電力の表示に応答して生成される。回路要素は、エラー信号に応答してフィードバック制御信号を生成する。第１及び第２のＰＷＭ信号は、フィードバック制御信号に応答して制御される。

本開示に従った直接増幅ランプトラッキング制御されたバックコンバータシステムの概略図である。

本開示に従った直接増幅ランプトラッキングコンバータの概略図である。

本開示に従った直接増幅ランプトラッキングのための積分器の概略図である。

本開示に従った直接増幅ランプトラッキングのための積分器の周波数応答のスペクトル図である。

本開示に従った直接増幅ランプトラッキングのためのゲイン及びレベルシフタの機能図である。

本開示に従った直接増幅ランプトラッキングのための差動差分増幅器ベースのゲイン及びレベルシフタの概略図である。

本開示に従った直接増幅ランプトラッキングのための相互コンダクタンスベースのゲイン及びレベルシフタの概略図である。

本開示に従った直接増幅ランプトラッキングのための過渡フィードフォワード回路の機能図である。

本開示に従った直接増幅ランプトラッキングのための差動差分増幅器ベースの過渡フィードフォワード回路の概略図である。

本開示に従った直接増幅ランプトラッキングのための相互コンダクタンスベースの過渡フィードフォワード回路の概略図である。

本開示に従った直接増幅ランプトラッキングのためのランプループ回路の機能図である。

本開示に従った直接増幅ランプトラッキングのためのスイッチング回路サンプルアンドホールド電流情報生成器の概略図である。

本開示に従った直接増幅ランプトラッキングのためのループコンパレータの概略図である。

本開示に従った直接増幅ランプトラッキングのためのパルス幅変調論理回路の概略図である。

本開示に従った直接増幅ランプトラッキングコンバータの定常状態動作における選択された波形の波形図である。

本開示に従った直接増幅ランプトラッキングコンバータの合成された波形の波形図である。

本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷に応答した、合成された波形の波形図である。

本開示に従った直接増幅ランプトラッキングコンバータの減少した負荷に応答した、合成された波形の波形図である。

本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷と、その後に続く減少した負荷に対する波形応答の波形図である。

例示の実施形態は、過渡現象に対して敏速に応答する一方で、比較的安定した動作を提供し、ＥＭＩ放出を最小化する。

ＤＣ－ＤＣ電力コンバータは、誘導性構成要素に対する入力電力の印加を制御し（例えば、スイッチオン及びオフし）、そのため、入力電力の電流より大きい電流が出力され得る。誘導性構成要素に対する入力電力の印加は、固定又は可変であり得るスイッチング周波数に従って切り替えられる。固定周波数コンバータには、（スイッチング周波数が固定されたままである）真の固定周波数コンバータ、及び、（過渡負荷状況に応答するためにスイッチング周波数が変更され得る）疑似固定周波数コンバータが含まれる。

ＤＣ－ＤＣ電力コンバータは、過渡負荷状況に応答するための補償回路を含み得る（例えば、ここで、応答は、印加された負荷が変化するとき、一定の出力電圧を維持するためのものである）。内部補償回路が、ＤＣ－ＤＣ電力コンバータのパッケージング内に完全に実装され得、一方、外部補償回路が外部構成要素を必要とする。

内部補償を備える固定周波数電力コンバータは、ピーク電流モード制御技法に従って動作し得る。しかし、内部補償を備える固定周波数電力コンバータは、高速過渡現象負荷状況に応答するのが比較的遅いことがある。外部補償構成要素（これは、サイズ、コスト、及び電力の考慮に起因して省かれることがある）がない場合、補償回路の安定性の範囲が、内部ループ補償及びスロープ補償回路が高速過渡現象（例えば、敏速に変化する）負荷状況に応答し得る速度が制限され得る。さらに、内部補償固定周波数電力コンバータは、大きな負荷電流の測定に関連する難しさが原因で、小さな負荷電流印加に制限されることがある。

疑似固定周波数コンバータは、フィードバックベースの位相ロックループ（ＰＬＬ）回路のコンスタントオン時間（又はヒステリシス）制御に従って動作し得る。また、疑似固定周波数コンバータは、内部補償及び／又は外部補償に従って動作し得る。内部補償疑似固定周波数コンバータは、スイッチング周波数を変化させることによって高速過渡現象負荷状況に応答し得る。しかし、スイッチング周波数を変化させることは、通常、電磁干渉（ＥＭＩ）の付加的な放出となり、これは、電気ノイズを増加させ得、信号対ノイズ比を悪化させ得る。広いループ帯域幅動作のために設計される補償回路において、スイッチング周波数を変化させることは、スイッチング周波数におけるジッタを誘発することがあり、これはＥＭＩの放出の一因となる。

ポータブルな応用例（例えば、ハンドヘルド又はオートモーティブ応用例）において、固定周波数電力コンバータのサイズ及び重さを低減するために、比較的高いスイッチング周波数が用いられる。しかし、固定周波数コンバータのスイッチング速度は、スイッチングノイズ及び構造上の制限によって制限され得る。例えば、高電流／低Ｒ_ｄｓｏｎ（ドレインソース間オン抵抗）感知のためのノイズブランキング時間、ループコンパレータ応答時間、及び（例えば、入力電力を切り替えるための）ドライバ伝播遅延に起因してレイテンシが生じる。そのようなレイテンシは、コンバータが動作し得る全体的な周波数を制限する傾向がある。全体的な周波数の制限は、固定周波数コンバータのスイッチング周波数を、例えば、約３ＭＨｚより低く制限し得る。

対照的に、本願において説明される電力コンバータの固定周波数動作に対する直接増幅ランプトラッキング（directly amplified ramp tracking：ＤＡＲＴ）制御は、高速過渡現象負荷状況に応答するための真の固定周波数電力コンバータ動作を可能にする一方で、比較的高い負荷電流であっても内部補償制御に依拠する。説明されるＤＡＲＴ制御方法に従って動作する固定周波数電力コンバータは、例えば、約３又は４ＭＨｚより大きい高スイッチング周波数で動作し得る。

図１は、概して１００とした、本開示に従った例示の直接増幅ランプトラッキング制御されたバックコンバータシステムの概略図である。図１において、ＤＡＲＴコンバータ１１０は、バックコンバータシステム１００の動作を制御するための内部補償コントローラである。

動作において、ＤＡＲＴコンバータ１１０は、入力信号Ｖ_ＩＮから入力電力を受け取る。ＤＡＲＴコンバータ１１０は、入力信号Ｖ_ＩＮに応答して、及び、フィードバック電圧信号Ｖ_ＦＢに応答して、切り替えられた出力電力信号Ｖ_ＳＷを生成する。切り替えられた出力電力信号Ｖ_ＳＷは、生成される出力電圧Ｖ_ｏｕｔをレギュレートするために配される。切り替えられた出力電力信号Ｖ_ＳＷは、コイルＬ_Ｏの第１の端子に結合される。コイルＬ_Ｏは、例えば、切り替えられた出力電力信号Ｖ_ＳＷの電圧を、コイルＬ_Ｏの第２の端子における第２の電圧に変換するためのインダクタである。

コイルＬ_Ｏの第２の端子における第２の電圧出力は、出力電圧Ｖ_ｏｕｔを生成するために、コンデンサＣ_ｏｕｔによってローパスフィルタされる。負荷Ｒ_ｌｏａｄは、レギュレートされた出力電圧Ｖ_ｏｕｔで電流Ｉ_Ｏを受け取る。しかし、負荷Ｒ_ｌｏａｄは、（例えば、高速過渡現象負荷状況を生成するときに）動的に変動し、これが、Ｖ_ｏｕｔの電圧を変化させる。一連のＲ_ｓ１及びＲ_ｓ２によって形成される分圧器は、Ｖ_ｏｕｔの電圧の変化の表示を提供するため信号Ｖ_ＦＢを（中央ノードにおいて）生成する。ＤＡＲＴコンバータ１１０内の（例えば、図２を参照して後述する）回路要素を制御するため、Ｖ_ｏｕｔの電圧の変化の表示のスルーレートを増加させるために、任意選択のフィードフォワードコンデンサＣ_ＦＦがＲ_ｓ１と並列に結合され得る。

従って、ＤＡＲＴコンバータ１１０は、外部補償構成要素を備えて又は外部補償構成要素を備えずに動作し得、一つ（例えば、一つのみ）の（例えば、外部に生成されるフィードバック電圧Ｖ_ＦＢを結合するために用いられ、パッケージングコストを低減し得る）電圧レギュレーション制御ループ入力ピンを用いてＶ_ｏｕｔの電圧をレギュレートし得る。必要とされる外部構成要素の数を低減することで、システムのコスト及び全体的なサイズが低減され得る。また、必要とされる外部構成要素の低減は、パッケージングされたＤＡＲＴコンバータ１１０の最終用途設計を簡略化し得る。

図２は、概して２００とした、本開示に従った例示の直接増幅ランプトラッキングコンバータの概略図である。図２において、（ＤＡＲＴコンバータ１１０に類似する）例示のＤＡＲＴコンバータ２００が、概して、電圧ループ２１０回路、ループコンパレータ２２０、ランプループ２３０回路、ＰＷＭ論理２４０回路、固定周波数オシレータ２５０、ドライバ２６０、スイッチング回路２７０、サンプル／ホールド２８０回路、及びＤＣ電流フィードバック表示生成器２９０を含むものとして説明される。ＤＡＲＴコンバータ２００の構成要素は、（例えば、２００と同じ広がりを持つ）単一基板上に形成され得る。代替として、コンバータ２００は、ＤＡＲＴコントローラ集積回路（ＩＣ）及び外部スイッチング回路２７０（すなわち、外部スイッチングトランジスタ）と共に実装され得、ＤＡＲＴコントローラＩＣは、スイッチング回路を駆動するためのドライバ出力端子を含む。

電圧ループ２１０回路及びランプループ２３０回路は、各々、（例えば、ループコンパレータ２２０の出力において提供される）フィードバック制御信号を内部に生成するため、制御信号のＡＣ（交流電流）びＤＣ（直流電流）成分を個別に最適化するために配される。制御信号は、（例えば、出力信号Ｖ_ＳＷを介して）外部インダクタのスイッチングを制御するために結合される。

例示の電圧ループ２１０回路は、ループコンパレータ２２０のフィードバック制御信号を生成するためのＤＣ成分制御信号及びＡＣ成分制御信号を生成するために、外部に生成されるＶ_ＦＢ信号に応答する。電圧ループ２１０回路は、一層高いゲイン及び非常に遅いスルーレート制御信号（例えば、後述するＶ_{ＲＥＦ－ＩＮＴ}及びＶ_ｃｔｒｌ信号）を生成するために最適化されるＤＣ部を含む。また、電圧ループ２１０回路は、高スルーレート及び比較的制限されたゲイン制御信号（例えば、後述する電圧フィードフォワードＶ_ＴＦＦ信号）を生成するためのＡＣ部を含む。

電圧ループ２１０回路は、過渡フィードフォワード２１２回路、ゲイン及びレベルシフタ２１４、並びに積分器２１６を含む。一般に、電圧ループ２１０回路は、ループコンバータ２２０への入力のための制御信号（例えば、Ｖ_ＴＦＦ、Ｖ_ＣＯＭ、及びＶ_ｃｔｒｌ）を生成するため、フィードバック電圧信号Ｖ_ＦＢを電圧基準信号Ｖ_ＲＥＦと比較する。

過渡フィードフォワード２１２回路は、信号Ｖ_ＦＢ及びＶ_ＲＥＦに応答して信号Ｖ_ＴＦＦ及びＶ_ＣＯＭを生成する。過渡フィードフォワード２１２回路は、Ｖ_ＦＢ信号及びＶ_ＲＥＦ信号間の高周波数差を示すための第１のエラー信号を生成するためＶ_ＦＢをＶ_ＲＥＦと比較する。第１のエラー信号は、５００パーセント近辺から１０００パーセント近辺の固定ゲインで増幅される。第１の増幅されたエラー信号は、Ｖ_ＴＦＦ信号を生成するためにハイパスフィルタされる。過渡フィードフォワードブロックは、即時の処理のために高周波数情報をループコンパレータ２００に敏速に提供することによって、高速過渡現象負荷状況に対するＤＡＲＴコンバータ２００の応答を改善する。過渡フィードフォワード２１２回路は、後述で図６Ａ、図６Ｂ、及び図６Ｃを参照してさらに説明される。

信号Ｖ_ＣＯＭはＤＣ電圧基準信号であり、ＤＣ電圧基準信号は、高アナログ電力レールと低アナログ電力レールとの間に電圧を生成するために分圧器によって生成され得る。生成された電圧が、高アナログ電力レールと低アナログ電力レールとの間の中間（例えば、それらの平均）にあるとき、信号Ｖ_ＣＯＭと比較して生成された信号のダイナミックレンジが最適化される。

積分器２１６は、Ｖ_ＦＢとＶ_ＲＥＦとの差を積分し、信号Ｖ_{ＲＥＦ－ＩＮＴ}を生成する。積分器２１６は、システム（例えば、システム１００）におけるＤＣ出力電圧エラーを（事実上なくすとは言わないまでも）低減するため、長い時定数に従って動作する。例えば、Ｖ_ＦＢ信号における降下が、入力レジスタ（例えば、５Ｍオーム）及びフィードバックコンデンサ（例えば、２０ｐＦ）に応答して決定される時定数に従って、信号Ｖ_{ＲＥＦ－ＩＮＴ}を立ち上がらせる。

ゲイン及びレベルシフタ２１４は、Ｖ_ＦＢ及びＶ_{ＲＥＦ－ＩＮＴ}信号に応答してＶ_ｃｒｔｌ信号を生成する。ゲイン及びレベルシフタ２１４は、（例えば、Ｖ_ＦＢ電圧の減少に応答して増加する）第２のエラー信号を生成するために、Ｖ_ＦＢ及びＶ_{ＲＥＦ－ＩＮＴ}信号間の差を感知する。第２のエラー信号は、５００パーセント近辺から１０００パーセント近辺の固定ゲインで増幅される。第２の増幅されたエラー信号は、出力のためのＶ_ｃｒｔｌ信号を生成するために、固定共通電圧に基づいて正規化（例えば、レベルシフト）される。

ゲイン及びレベルシフタ２１４は、下記で図５Ａ、図５Ｂ、及び図５Ｃを参照してさらに説明される。

ランプループ２３０回路は、フィードバック制御信号を生成するため、ＤＣ成分制御信号及びＡＣ成分制御信号を生成するために、入力電圧Ｖ_ＩＮ信号に応答する。ランプループ２３０回路は、ループフィードバックの安定性を増大させるため、及び、スイッチングジッタを最小化するため、（ランプループ２３０の）第１のエラー信号を生成するためのＡＣ成分部分を含む。また、ランプループ２３０回路は、スロープ補償のための第２のエラー信号を生成するために最適化されるＤＣ成分部分を含む。第２のエラー信号は低ＤＣオフセットを含み、低ＤＣオフセットは、第２のエラー信号の積分の速度要件を低くする。

ランプループ２３０回路は、ランプ生成器２３２及びスロープ補償２３４回路を含む。ランプループ２３０回路は、Ｖ_ＩＮ及びＰＷＭ_ＩＮＴに応答してランプ電圧信号Ｖ_ＲＡＭＰを生成する（信号Ｖ_ＲＡＭＰ及びＰＷＭ_ＩＮＴは、例えば、図１１～図１５を参照して後述する）。スロープ補償機能性は、ＰＷＭ_ＩＮＴのデューティサイクルが５０パーセントより大きいときにも提供され得る。

ランプ生成器２３２は、電圧Ｖ_ＩＮに基づいてＶ_{ＳＬＯＰＥ}のランプスロープを変化させる（例えば、信号Ｖ_{ＳＬＯＰＥ}は、図１１を参照して後述される）。電圧Ｖ_ＩＮは、切り替えられたインダクタに印加される電力の表示である。信号ＰＷＭ_ＩＮＴがハイであるとき、信号Ｖ_ＲＡＭＰは、（立ち上がりエッジの間）ピーク振幅まで立ち上がる。信号ＰＷＭ_ＩＮＴがローであるとき、信号Ｖ_ＲＡＭＰは、（立ち下がりエッジの間）立ち下がる。

スロープ補償２３４回路はＶ_{ＳＬＯＰＥ}及びＶ_Ｓ／Ｈ信号を生成する。Ｖ_{ＳＬＯＰＥ}信号は、８０ｍＶ／μ秒近辺の立ち上がりスロープ及びほぼ垂直の立ち下がりスロープを有する鋸歯波形である。Ｖ_Ｓ／Ｈ信号は、ＰＷＭ論理２４０回路によって生成されるＤＩＳＣＨＡＲＧＥ及びＳ／Ｈ信号に応答して生成される。図７を参照して後述されるように、Ｖ_ＲＡＭＰは、Ｖ_{ＳＬＯＰＥ}を生成するためにローパスフィルタされ、Ｖ_{ＳＬＯＰＥ}は、Ｖ_Ｓ／Ｈ信号を生成するためのＳ／Ｈ信号に応答して各ＰＷＭサイクルにサンプリングされる。

ランプループ２３０回路（及び、ランプ生成器２３２及びスロープ補償２３４回路）は、下記の図７を参照してさらに説明される。

ループコンパレータ２２０は、各入力信号（例えば、各エラー信号）を結合し、ＰＷＭサイクルが終了されるべきときを示すためのフィードバック制御信号を生成する。ＰＷＭサイクルを終了させるための表示は、ループコンパレータ２２０に対する正入力の合計が、ループコンパレータ２２０に対する負入力の合計より高いとき、アサートされる。ループコンパレータ２２０の動作は、図９に関して後述される。

ＰＷＭ論理２４０回路は、ＰＷＭサイクルが終了されるべきときを示すためのフィードバック制御信号に応答する。ＰＷＭ論理２４０回路は、ＰＷＭ_ＩＮＴ信号（ランプ生成器２３２を制御するための「内部」ＰＷＭ信号）を生成し、ＰＷＭ_ＥＸＴ信号（ドライバ２６０を制御するための「外部」ＰＷＭ信号）を生成する。ＰＷＭ_ＩＮＴ信号及びＰＷＭ_ＥＸＴ信号は、（固定周波数オシレータ２５０によって生成される）システムクロックと、ループコンパレータ２２０によって出力されるＰＷＭサイクルを終了させるための表示（例えば、フィードバック制御信号）とに応答して生成される。ＰＷＭ論理２４０回路は、下記の図１０を参照してさらに説明される。

（例えば、固定周波数）オシレータ２５０は、（例えば、固定周波数）クロック信号を生成するために配される。ＰＷＭ論理２４０回路によって生成された制御信号は、クロック信号に対して同期される。オシレータ２５０の周波数を変化させることによって電気ノイズ（例えば、ＥＭＩ）が生成されるが、（例えば、クロック信号の周波数が変更され得るように）オシレータの動作周波数が変更され得る実装が考えられる。種々の例において、一層高いＥＭＩレベルが結果として生じ得るが、ＤＡＲＴコンバータが、外部及び／又は疑似固定周波数オシレータに応答して用いられ得る。

スイッチング回路２７０は、外部コイル（例えば、ノードＶ_ＳＷに結合される、図１のコイルＬ_Ｏ）を励磁するためにハイサイドトランジスタを介して電流をソース（例えば、印加）するため、及び、外部コイルの電源を断つためにローサイドトランジスタを介して電流をソースするために、ＰＷＭ_ＥＸＴ信号に応答する。動作の連続モードにおいて、コイルの電流は、ＰＷＭスイッチングサイクルのいかなるポイントでもゼロレベルに達しない。スイッチング回路２７０は、下記の図８を参照してさらに説明される。

スイッチング回路２７０のローサイドトランジスタを介してソースされる電流は、電流負荷（例えば、図１の電流Ｉ_Ｏ）の表示を提供するために測定され得る。サンプル／ホールド２８０回路は、ノイズブランキング時間の間、下側トランジスタでつくられる電圧をサンプリングするように配される。サンプリングされた電圧は、下側トランジスタのＲ_ｄｓｏｎ（ドレインソース間オン抵抗）に従って、下側トランジスタのドレイン‐ソースでつくられる電圧である。サンプル／ホールド回路は、各ＰＷＭスイッチングサイクルの間、サンプリングされた電圧を一定に保つように配される。ＤＣ電流フィードバック表示生成器２９０は、信号ＤＣＩ（直流電流表示）を生成するように配される。信号ＤＣＩは、（図９を参照して後述されるように）ＰＷＭサイクルを終了させるための表示を生成するため、ループコンパレータ２２０によって用いられ得る。

図３は、概して３００とした、本開示に従った直接増幅ランプトラッキングのための例示の積分器の概略図である。図３において、（積分器２１６に類似する）例示の積分器３００が、概して、差動差分増幅器３１０（ＡＭＰ_{ＥＲＲＯＲ}）を含むものとして説明される。差動差分増幅器３１０は、第１のｇ_ｍ（相互コンダクタンス）増幅器３１２及び第２のｇ_ｍ増幅器３１４を含む。第１のｇ_ｍ増幅器３１２及び第２のｇ_ｍ増幅器３１４の出力は、合計され、ユニティゲインバッファ３１６（Ｘ１）によってバッファされる。バッファ３１６の出力は、差動差分増幅器３１２の出力信号Ｖ_{ＲＥＦ－ＩＮＴ}である。

差動差分増幅器３１０は、積分器として配される４入力エラー増幅器として配される。第１のｇ_ｍ増幅器３１２は、非反転入力Ｖ１及び反転入力Ｖ２を含む。第１のｇ_ｍ増幅器３１２は、レジスタＲ_ｉｎｔ（積分器レジスタ）及びコンデンサＣ_ｉｎｔ（積分器コンデンサ）、並びに差動差分増幅器３１０の出力に応答して、フィードバック電圧Ｖ_ＦＢ及び基準電圧Ｖ_ＲＥＦの差を積分する。

第２のｇ_ｍ増幅器３１４は、非反転入力Ｖ３及び反転入力Ｖ４を含む。第２のｇ_ｍ増幅器３１４は、（バッファ３２０を介してノードＶ３に結合される）基準電圧Ｖ_ＲＥＦに応答して、及び、レジスタＲ_ｋ１、Ｒ_ｋ２、及びＲ_ＤＣＭを含むフィードバックレジスタネットワークに応答して、積分のゲインを制御する。バッファ３２０は、Ｒ_ｋ１及びＲ_ｋ２の負荷からＶ_ＲＥＦ信号を隔離する。レジスタＲ_ＤＣＭは、選択信号ＤＣＭに応答して、レジスタＲ_ｋ２と並列に選択的に結合される。選択信号ＤＣＭは、積分結果Ｖ_{ＲＥＦ－ＩＮＴ}のゲインを低減させるためにフィードバック抵抗Ｒ_ｋ２を低減させるため、不連続モード動作の間アサートされる。積分器３００のゲインの低減は、例えば、電力段がトライステート状態にされるときに生じる長期間の事象において、積分器３００の飽和防止を助ける。

ＤＣＭ関数が必要とされない種々の例において、レジスタＲ_ｋ２が一定であり、積分器３００が固定ゲインを有するように、ＤＣＭ選択信号端子は取り除かれ得る。

差動差分増幅器３１０は、
Ｖ_１－Ｖ_２＝Ｖ_４－Ｖ_３ （１）
となるようなＶ１、Ｖ２、Ｖ３、及びＶ４入力を含み、Ｖ_４について求めると、
Ｖ_４＝２Ｖ_ＲＥＦ－Ｖ_２ （２）
となる。

Ｖ_２及びＶ_４について求めると、それぞれ、

となる。

従って、積分器３００のＡＣ応答（例えば、変換関数）は、

であり、ここで、

であり、ｓはラプラス演算子である。

図４は、本開示に従った直接増幅ランプトラッキングのための積分器の周波数応答の例示のスペクトル図である。図４は、概して４００としたスペクトル図を示す。プロット４０２は、周波数（例えば、１ＧＨｚまでＤＣ）にわたるゲイン（例えば、ｄＢ単位）を示す。低周波数（例えば、１０Ｈｚ近辺）のゲインは、１５の値ｋに対して２３ｄＢ近辺から、５０の値ｋに対して３４ｄＢ近辺まで変動し、ここで、ｋは、積分器３００の出力レジスタＲ_ｋ２対入力レジスタＲ_ｋ１の比である。

積分器３００のＤＣゲインはｋの関数であり、ｋは、レジスタＲ_ｋ１及びＲ_ｋ２の値に従って決定される。ｋの値は、過度なゲインを伴わずに、システム損失をオフセットするための充分な（しかし過度でない）量のゲインを提供するように選択される（そうでない場合、メインのファスト制御ループとの干渉を増大させる恐れがある）。積分器変換関数の「ゼロ」が、ＤＡＲＴコントローラのフィードバックループの安定性の向上を助ける。

或るヒステリシス制御の（例えば、ＰＬＬ疑似固定周波数コンバータにおける）例において、積分器３００の「極」の位置は、フィードバックコントローラのファストループと干渉しないように、充分に低く選択される。積分器３００の極位置は、ミラー効果（例えば、出力に対する寄生静電容量入力）と関連する比較的小さな入力コンデンサＣ_ｉｎｔに従って最小化される。極位置は、

として表され得る。

図５Ａは、本開示に従った直接増幅ランプトラッキングのための例示のゲイン及びレベルシフタの機能図である。図５Ａは、概して５００とした、Ｖ_ｃｔｒｌ信号生成器を示す。Ｖ_ｃｔｒｌ信号生成器５００は、ゲイン及びレベルシフタ２１４に類似する。Ｖ_ｃｔｒｌ信号生成器５００は、信号Ｖ_{ＲＥＦ－ＩＮＴ}と信号Ｖ_ＦＢとの間の差（これは、例えば、エラー信号である）を決定するための減算器（ＳＵＢ）５０２を含む。ゲインバッファ５０４は、信号Ｖ_ＣＯＭの加算のため、減算器５０２の出力を正規化するように配される。信号Ｖ_ＣＯＭは、アナログ高電力レール（例えば、ＡＶＤＤ）とアナログ低電力レール（例えば、アナログ接地）との平均（例えば、「共通」）である一定の信号である。加算器５０６は、信号Ｖ_ＣＯＭをゲインバッファ５０４の正規化された出力に加算することに応答して、Ｖ_ｃｔｒｌ信号を生成するように配される。

種々の例において、Ｖ_ｃｔｒｌ信号生成器５００は、差動差分増幅器（例えば、図５ＢのＤＤＡ５１０を参照）又はｇ_ｍ増幅器（例えば、相互コンダクタンス、例えば、図５Ｃのｇ_ｍ増幅器５１０）であり得る。一般に、ＤＤＡは、低出力インピーダンス及び正確なゲイン制御を含むが、一層高いコストを要し、一層高いバイアス電流を消費する。対照的に、ｇ_ｍ増幅器は、必要とする実装コストが一層低く、一層高い帯域幅を含むが、一層高い出力インピーダンスも含む。

Ｖ_ｃｔｒｌ信号生成器５００は、ＤＡＲＴコンバータ１１０を制御するためのＶ_ｃｔｒｌ信号を生成し、ＤＡＲＴコンバータ１１０は、バックコンバータシステム１００を制御する。バックコンバータシステム１００が、（例えば、更に、Ｖ_ｃｔｒｌ信号の出力に負荷をかける）付加的な（例えば、内部）制御回路を含まないとき、Ｖ_ｃｔｒｌ信号生成器は、低出力インピーダンスを必ずしも必要としない。そのような場合、一層低いコスト及び一層低い電力消費の理由で、ｇ_ｍ増幅器の例が選択され得る。バックコンバータシステム１００が付加的な制御回路を含まないとき、一層低いコスト及び一層低い電力消費の理由で、ＤＤＡの例が選択され得る。

図５Ｂは、本開示に従った、直接増幅ランプトラッキングのための例示の差動差分増幅器ベースのゲイン及びレベルシフタの概略図である。図５Ｂは、概して５１０とした差動差分増幅器回路を示す。差動差分増幅器回路５１０は、Ｖ_ｃｔｒｌ信号生成器５００のＤＤＡ実装の例である。差動差分増幅器回路５１０はＤＤＡ５１２を含み、ＤＤＡ５１２は、ｇ_ｍ増幅器５１４及び５１６、コンデンサＣ_Ｔ、レジスタＲ_Ｔ、並びにバッファ５１８を含む。

バッファ５１８は、ＥＭＩベースノイズの注入を克服するための信号Ｖ_ｃｔｒｌを充分に駆動するための低インピーダンス出力バッファである。信号Ｖ_ｃｔｒｌは、第１のレジスタＲ_Ｎ１及び第２のレジスタＲ_Ｎ２を含むゲイン制御レジスタネットワークに結合される。レジスタベースのフィードバックは、正確なゲイン制御を保証することを助ける。コンデンサＣ_Ｔ及びレジスタＲ_Ｔは、フィードバックループアーキテクチャの安全性を保証することを助けるための補償を提供する。

ｇ_ｍ増幅器５１４及び５１６は、大きな静止電流を引き出し得、比較的コストがかかる。ｇ_ｍ増幅器５１４は、Ｖ_{ＲＥＦ－ＩＮＴ}に結合される非反転入力、及び、Ｖ_ＦＢに結合される反転入力を含む。ｇ_ｍ増幅器５１６は、Ｖ_ＣＯＭに結合される非反転入力、及び、Ｖ_ｆｂｎに結合される反転入力を含む。

信号Ｖ_ｆｂｎ（抵抗性ネットワーク「ｎ」フィードバック電圧）は、抵抗性ネットワーク、信号Ｖ_ＣＯＭ、及び信号Ｖ_ｃｔｒｌに応答して、第１のレジスタＲ_Ｎ１と第２のレジスタＲ_Ｎ２との共通ノードにおいて生成される。ｇ_ｍ増幅器５１４及び５１６の出力は、両方の出力のためＲ_Ｎ１及びＲ_Ｎ２によって形成されるフィードバックループが互いに等しいように共通に結合される。従って、
Ｖ_ｆｂｎ－Ｖ_Ｃ０Ｍ＝Ｖ_{ＲＥＦ＿ＩＮＴ}－Ｖ_ＦＢ （８）
である。

また、Ｖ_ｃｔｒｌは、

として表され得る。

図５Ｃは、本開示に従った、直接増幅ランプトラッキングのための例示の相互コンダクタンスベースのゲイン及びレベルシフタの概略図である。図５Ｃは、概して５２０としたｇ_ｍ増幅器回路を示し、ｇ_ｍ増幅器回路は、ｇ_ｍ増幅器５２２及びレジスタＲ_ｇａｉｎを含む。ｇ_ｍ増幅器５２０は、Ｖ_ｃｔｒｌ信号生成器５００のｇ_ｍ増幅器実装の例である。

差動差分増幅器回路５１０と比較して、ｇ_ｍ増幅器５２０は、一層低いコストで一層低い静止電力消費を有して実装され得る。ｇ_ｍ増幅器回路５２０のゲインは、ｇ_ｍ増幅器５２２及びレジスタＲ_ｇａｉｎによって決定される。相互コンダクタンス出力は、（例えば、固定）レジスタＲ_ｇａｉｎにつくられる電圧であり、相互コンダクタンス出力は１／Ｒ_ｇａｉｎに比例する。従って、出力信号Ｖ_ｃｔｒｌに対する総ゲインは、レジスタＲ_ｇａｉｎによって良好に制御され、
Ｖ_ｃｔｒｌ＝Ｇｍ・Ｒ_ｇａｉｎ・（Ｖ_{ＲＥＦ＿ＩＮＴ}－Ｖ_ＦＢ）＋Ｖ_ＣＯＭ （１０）
として表され得る。

ｇ_ｍ増幅器回路５２０出力インピーダンスは、レジスタＲ_ｇａｉｎと並列のｇ_ｍ増幅器５２２の出力インピーダンスである。従って、付加的な回路の入力によってロードされるときに信号Ｖ_ｃｔｒｌの付加的な伝送路負荷をサポートするために、追加の出力バッファが用いられ得る。

図６Ａは、本開示に従った、直接増幅ランプトラッキングのための例示の過渡フィードフォワード回路の機能図である。図６Ａは、概して６００としたＶ_ＴＦＦ（過渡フィードフォワード電圧）信号生成器を示す。Ｖ_ＴＦＦ信号生成器６００は、過渡フィードフォワード２１２回路に類似する。Ｖ_ＴＦＦ信号生成器６００は、信号Ｖ_ＦＢと信号Ｖ_ＲＥＦとの間の（例えば、ａである）差を決定するための減算器（ＳＵＢ）６０２を含む。

ゲインバッファ６０４は、コンデンサＣ_ＨＰＦ及びレジスタＲ_ＨＰＦによって行われるハイパスフィルタのため、減算器６０２の出力を緩衝するために配される。ゲインバッファ６０４出力は、コンデンサＣ_ＨＰＦの第１の端子に結合され、コンデンサＣ_ＨＰＦの第２の端子は、レジスタＲ_ＨＰＦの第１の端子に結合される。レジスタＲ_ＨＰＦの第２の端子は信号Ｖ_ＣＯＭに結合される。信号Ｖ_ＴＦＦは、コンデンサＣ_ＨＰＦとレジスタＲ_ＨＰＦとの間の共通ノードにおいてつくられる。

信号Ｖ_ＴＦＦは、

として表され得る。

図６Ｂは、本開示に従った、直接増幅ランプトラッキングのための例示の差動差分増幅器ベースの過渡フィードフォワード回路の概略図である。図６Ｂは、概して６１０とした差動差分増幅器回路を示す。差動差分増幅器回路６１０は、Ｖ_ＴＦＦ信号生成器６００のＤＤＡ実装の例である。差動差分増幅器回路６１０はＤＤＡ６１２を含み、ＤＤＡ６１２は、ｇ_ｍ増幅器６１４及び６１６、コンデンサＣ_Ｔ、レジスタＲ_Ｔ、並びにバッファ６１８を含む。

バッファ６１８は、ＥＭＩベースノイズの注入を克服するため、信号Ｖ_ＴＦＦを充分に駆動するための低インピーダンス出力バッファである。バッファ６１８は、コンデンサＣ_ＨＰＦ及びレジスタＲ_ＨＰＦによって行われるハイパスフィルタのため、ｇ_ｍ増幅器６１４及び６１６（及び補償ネットワークコンデンサＣ_Ｔ及びレジスタＲ_Ｔ）の出力を緩衝するために配される。バッファ６１８出力は、コンデンサＣ_ＨＰＦの第１の端子に結合され、コンデンサＣ_ＨＰＦは、レジスタＲ_ＨＰＦの第１の端子に結合される第２の端子を含む。レジスタＲ_ＨＰＦの第２の端子は信号Ｖ_ＣＯＭに結合される。信号Ｖ_ＴＦＦは、コンデンサＣ_ＨＰＦとレジスタＲ_ＨＰＦとの間の共通ノードにおいてつくられる。

ｇ_ｍ増幅器６１４及び６１６は、大きな静止電流を引き出し得、比較的コストがかかる。ｇ_ｍ増幅器６１４は、Ｖ_ＦＢに結合される非反転入力、及び、Ｖ_ＲＥＦに結合される反転入力を含む。ｇ_ｍ増幅器６１６は、Ｖ_ＣＯＭに結合される非反転入力、及び、レジスタＲ_ｎ２とＲ_ｎ１との間の共通ノード（Ｖ_ｆｂｎ）に結合される反転入力を含む。

信号Ｖ_ｆｂｎ（フィードバック電圧「ｎ」）は、抵抗性ネットワーク、信号Ｖ_ＣＯＭ、及び信号Ｖ_ｆｂｎに応答して、第１のレジスタＲ_ｎ１及び第２のレジスタＲ_ｎ２の共通ノードにおいて生成される。ｇ_ｍ増幅器６１４及び６１６の出力は、両方の出力のためＲ_ｎ１及びＲ_ｎ２によって形成されるフィードバックループが同じノードによって駆動されるように共通に結合される。従って、差動差分増幅器回路６１０のゲインは、
Ｒ_ｎ１＝（ＧＡＩＮ－１）×Ｒ_ｎ２ （１２）
として表され得る。

図６Ｃは、本開示に従った、直接増幅ランプトラッキングのための例示の相互コンダクタンスベースの過渡フィードフォワード回路の概略図である。図６Ｃは、概して６２０としたｇ_ｍ増幅器回路を示し、ｇ_ｍ増幅器回路は、ｇ_ｍ増幅器６２２、レジスタＲ_ｇａｉｎ、コンデンサＣ_ＨＰＦ、及びレジスタＲ_ＨＰＦを含む。ｇ_ｍ増幅器６２０は、Ｖ_ＴＦＦ信号生成器６００のｇ_ｍ増幅器実装の例である。

差動差分増幅器回路６１０と比較して、ｇ_ｍ増幅器６２０は、一層低いコストで一層低い静止電力消費を有して実装され得る。ｇ_ｍ増幅器回路６２０の変換関数は、ｇ_ｍ増幅器６２２及びレジスタＲ_ｇａｉｎのゲイン並びに（コンデンサＣ_ＨＰＦ及びレジスタＲ_ＨＰＦによって形成される）ハイパスフィルタによって決定される。従って、ｇ_ｍ増幅器回路６２０の出力は、式１１に従って表され得る。

差動差分増幅器回路６１０及び／又はｇ_ｍ増幅器回路６２０過渡フィードフォワード過渡ブロックは、Ｖ_ＦＢとＶ_ＲＥＦとの間の過渡電圧変化を増幅（例えば、隔離及び拡大）するためのものである。増幅された過渡信号は、信号Ｖ_ＴＦＦを生成するために、（例えば、Ｃ_ＨＰＦ及びＲ_ＨＰＦによって）ハイパスフィルタされる。信号Ｖ_ＴＦＦは、ループコンパレータ出力信号の生成のためループコンパレータ２２０によって信号Ｖ_ＣＯＭと比較される（ループコンパレータ２２０は、ＰＷＭ論理２４０回路、ランプループ２３０回路、及びループコンパレータ２２０それ自体を含むフィードバック制御ループの一部を形成する）。

また、或る同ゲインステージのＤＤＡの例において、ゲインバッファ５０４の出力は、差動差分増幅器回路６１０のコンデンサＣ_ＨＰＦ及びレジスタＲ_ＨＰＦによって形成されるハイパスフィルタを駆動するために用いられ得る。しかし、ハイパスフィルタの負荷効果が、信号Ｖ_ｃｔｒｌに影響を及ぼし得る。

或る同ゲインステージのｇ_ｍ増幅器例において、追加の分岐（例えば、電流ミラー）が、増幅器例６２０のコンデンサＣ_ＨＰＦ及びレジスタＲ_ＨＰＦによって形成されるハイパスフィルタに結合するための出力電流をソースし得る。追加の分岐のコストは比較的非常に低い。

図７は、本開示に従った、直接増幅ランプトラッキングのための例示のランプループ回路の機能図である。図７は、概して７００としたランプループ回路を示す。ランプループ回路７００（これは、ランプループ２３０回路に類似する）は、ランプ生成器７１０及びスロープ補償器７２０回路を含む。

ランプ生成器７１０は、レベルシフタ７１２及び７１４と、レジスタＲ_ＲＡＭＰ及びＲ_ＢＩＡＳ、並びにプログラム可能なコンデンサＣ_ＲＡＭＰを含むＲＣネットワークと含む。ランプ生成器７１０は、タイミング信号ＰＷＭ_ＩＮＴを受け取るように配される。タイミング信号ＰＷＭ_ＩＮＴは、外部ＰＷＭ信号ＰＷＭ_ＥＸＴの立ち上がりエッジの前に、８０ｎｓ近辺で生じる立ち上がりエッジによって特徴付けられる内部ＰＷＭ信号である（外部ＰＷＭ信号ＰＷＭ_ＥＸＴは、スイッチング回路２７０に対する選択的なトグルのため、ドライバ２６０を制御するためのものである）。従って、第１のＰＷＭ信号（例えば、ＰＷＭ_ＥＸＴ）及び第２のＰＷＭ信号（例えば、ＰＷＭ_ＩＮＴ）が、（例えば、第１のＰＷＭ信号の少なくとも一部が、第２のＰＷＭ信号の一部と同時にアサートされるように）重複し得る。

ＰＷＭ_ＩＮＴ信号の高部分は、レベルシフタ７１２によって最大ＶＤＤまでレベルシフトされ、レベルシフタ７１４によって最大ＶＩＮまでシフトアップされる。レベルシフトされたＰＷＭ_ＩＮＴ信号は、ＲＣネットワークを駆動するように結合される。Ｖ_ＲＡＭＰ信号は、Ｃ_ＲＡＭＰの陽極板（例えば、端子）上に生成される。Ｖ_ＲＡＭＰのスルーレート（及びＶ_{ＳＬＯＰＥ}信号のスルーレート）は、ＲＡＭＰ－ＡＤＪ（ランプ調節）信号の値に基づいてＣ_ＲＡＭＰの静電容量を変化させることによって調節（例えば、微調整）され得る。ＲＡＭＰ－ＡＤＪ信号の値は、過渡応答性能を最適化するために、ピンストラッピング（pin-strapping）又はＰＭＢｕｓ（電力管理バス）コマンドを介して調節され得る。

スロープ補償器７２０回路は、平均ローパスフィルタ（ＬＰＦ）７２２と、バッファ７２４と、レジスタＲ_{ＳＬＯＰＥ}及びプログラム可能なコンデンサＣ_{ＳＬＯＰＥ}を含むＲＣネットワークと、スロープコンデンサＣ_{ＳＬＯＰＥ}を放電するためのスイッチ７２６と、平均ＬＰＦ７２８とを含む。スロープ補償器７２０回路は、鋸歯波形Ｖ_{ＳＬＯＰＥ}を生成する（信号Ｖ_{ＳＬＯＰＥ}は、例えば、図１１を参照して後述される）。Ｖ_ＲＡＭＰ信号の立ち下がりエッジは、Ｖ_{ＳＬＯＰＥ}の立ち上がりエッジのスロープと類似する及び／又は等しい（但し、極性が反対の）スロープを有する。

平均ＬＰＦ７２２及びバッファ７２４は、Ｖ_ＲＡＭＰ信号に応答して、（例えば、実際のＶ_ｏｕｔ電圧に比例する）平均ＤＣ電圧を生成する。平均ＤＣ電圧は、スロープ補償器７２０の（Ｒ_{ＳＬＯＰＥ}及びＣ_{ＳＬＯＰＥ}を含む）ＲＣネットワークを駆動するためのものであり、ここで、スロープ補償電圧Ｖ_{ＳＬＯＰＥ}は、Ｒ_{ＳＬＯＰＥ}及びＣ_{ＳＬＯＰＥ}の共通ノードにおいて生成される。スロープ補償電圧Ｖ_{ＳＬＯＰＥ}のスロープは、ＲＣネットワークのＲＣ（レジスタ－コンデンサ）時定数に応答して決定される。信号Ｖ_{ＳＬＯＰＥ}は、ループコンパレータ出力信号の生成のため、ループコンパレータ２２０の入力に結合される。

ＤＩＳＣＨＡＲＧＥ信号は、ゼロから１（論理状態）までのクロック信号変化に応答して、ＰＷＭ論理回路２４０によって生成される短パルスである。ＤＩＳＣＨＡＲＧＥ信号は、スロープコンデンサＣ_{ＳＬＯＰＥ}を放電するためにスイッチ７２６を閉じる（これが、Ｖ_{ＳＬＯＰＥ}信号の立ち上がりを終了させ、Ｖ_{ＳＬＯＰＥ}信号を、生成された平均ＤＣ電圧まで立ち下がらせる）。ＤＩＳＣＨＡＲＧＥ信号パルスが終了した（イナクティブ状態に遷移した）後、スロープコンデンサＣ_{ＳＬＯＰＥ}が平均ＤＣ電圧に基づいて再び充電し始めるように、スイッチ７２６が開かれる（これが、Ｖ_{ＳＬＯＰＥ}信号を再び立ち上がらせ、そのため鋸歯波形が生成される）。

Ｓ／Ｈ信号は、ゼロから１までのＰＷＭ_ＩＮＴ信号変化に応答してＰＷＭ論理回路２４０によって生成される短パルスである。Ｓ／Ｈ信号は、ＰＷＭ_ＩＮＴがイナクティブ状態に遷移するとき、スロープ補償信号Ｖ_{ＳＬＯＰＥ}の（例えば、瞬時の）値に応答して、ホールドＤＣ電圧を生成するために、平均ＬＰＦ７２８をトリガする。Ｖ_{ＳＬＯＰＥ}のホールドＤＣ電圧は、Ｖ_{ＳＬＯＰＥ}信号のＤＣオフセットの効果を低下させるために、ループコンパレータ２２０の入力に結合される。

ＰＷＭ_ＩＮＴのデューティサイクルが５０％より高いとき、（例えば、フィードバック駆動される）コンバータ２００が安定することを保証するのを助けるために、スロープ補償は、ループコンパレータ出力信号の生成のためループコンパレータ２２０に入力される。信号Ｖ_ＲＡＭＰの平均は、

として表され得、ここで、Ｒ_ＢＩＡＳ及びＲ_ＲＡＭＰは、ランプ生成器７１０のＲＣネットワークのレジスタである。

Ｒ_ＲＡＭＰ及びＲ_ＢＩＡＳを介する放電電流は、

として表され得る。

立ち下がりスロープｍ２は、

として表され得る。

ＰＷＭ_ＩＮＴのデューティサイクルが５０％より高いとき、ループ安定性を保証するのを助けるため、立ち上がりスロープｍは、

として表され得る。

スロープ補償が（例えば、システム１００の配置の前に）本質的に最適化され得るように、Ｖ_ｏｕｔ、Ｒ_ＲＡＭＰ、及びＣ_ＲＡＭＰは予め決定された値とし得る。ＤＡＲＴコンバータの本質的に最適化されたスロープ補償は、幾つかのピーク電流モード制御方法より効率的であり得る。

ピーク電流モード制御のため、スロープ補償は、配置の後、特定のインダクタの選択に起因して生じ得る最悪の状況を基準にして固定され得る。その結果、スロープ補償のための比較的大きなマージンが提供され、そのため、負荷過渡現象に対するシステム応答が、最適の応答時間から劣化する。

対照的に、Ｖ_ＲＡＭＰの立ち下がりスロープのスルーレートは予め決定され得る。従って、直接増幅ランプトラッキング制御されたコンバータスロープ補償設計は、比較的広い設計マージンを提供することなく最適化され得る。比較的広い設計マージンがあると、システム過渡応答に影響を及ぼし得る。

図８は、本開示に従った、直接増幅ランプトラッキングのための例示のスイッチング回路サンプルアンドホールド信号生成器の概略図である。図８において、例示のスイッチング回路サンプルアンドホールド信号生成器８００が、概して、スイッチング回路８１０（これはスイッチング回路２７０に類似する）、サンプル／ホールド８１２回路（これは、サンプル／ホールド２８０回路に類似する）、及びＤＣ電流フィードバック表示生成器８１４（これは、ＤＣ電流フィードバック表示生成器２９０回路に類似する）を含むものとして説明される。

二極周波数でのＱ値（例えば、品質係数）を減少させるために（ここで、１又はそれ以下のＱ値はループ安定性を増加させる）、小さなＤＣ電流フィードバックが、ループコンパレータ２２０によって駆動されるフィードバックループに付加される。電流情報は、バックコンバータの電力段から（例えば、スイッチング回路８１０のローサイドＦＥＴでつくられる電圧から）感知される。ローサイドＦＥＴでつくられる電圧は、（例えば、ローサイドＦＥＴがオンであるとき、外部インダクタを介して流れる）電流に比例する。

ローサイドＦＥＴでつくられるこの電圧は、ノイズブランキング時間の後、サンプル／ホールド８１２回路によってサンプリング及びホールドされる。ＤＣ電流フィードバック表示生成器８１４は、サンプリング及びホールドされた（Ｓ／Ｈ）電圧からの電流情報を、スイッチング回路８１０の下側ＦＥＴを介して引き出された電流に比例する電流に変換するためのトランスインピーダンス増幅器である。ＤＣ電流（ＤＣＩ）フィードバック表示生成器８１４の出力（例えば、信号ＤＣＩ）は、フィードバック電流としてループコンパレータ２２０に結合される。

Ｖ_ＲＡＭＰがインダクタ電流変化のＡＣ部をエミュレートするので、複素インピーダンスが存在する。例えば、二極ピークが、ＤＡＲＴのボードプロット分析に従って、ＬＣベースの変換関数に基づいて存在する。複素インピーダンスは、振幅及び位相の両方においてフィードバック信号の周波数依存となる。従って、位相角は二極近辺で減少する。トランスインピーダンス帯域幅が二極周波数近辺にあるとき、位相マージンは減少されることがある。適切な位相マージンを維持するために、比較的少量のＤＣ電流情報が、信号ＤＣＩを介して入力として、ループコンパレータ２２０に付加される。信号ＤＣＩは、Ｖ_ｃｔｒｌレベルを調節するために、ループコンパレータ２２０によって処理される。従って、ＤＣＩ信号フィードバックを付加することが、二極周波数での位相マージンを改善し、（例えば、ＤＡＲＴ回路要素が、配置されたＤＡＲＴ回路のユーザによって選ばれるインダクタンスを有するインダクタに結合されるとき）ＤＡＲＴによって一層広い安定範囲を達成し得る。

図９は、概して９００とした、本開示に従った直接増幅ランプトラッキングのための例示のループコンパレータの概略図である。図９において、例示のループコンパレータ９００（これは、ループコンパレータ２２０に類似し得る）が、概して、ＤＣＩフィードバック９１０回路、減算器（ＳＵＢ）９２０、９２２及び９２４、加算器９３０、並びに出力バッファ９４０を含むものとして説明される。

ループコンパレータ９００は、入力信号Ｖ_ＴＦＦ（過渡フィードフォワード電圧）、Ｖ_ＣＯＭ（共通基準電圧）、Ｖ_ＲＡＭＰ、Ｖ_ｃｔｒｌ、ＤＣＩ（負荷電流フィードバック情報）、Ｖ_{ＳＬＯＰＥ}、及びＶ_Ｓ／Ｈ（ＰＷＭ_ＩＮＴ信号の立ち下がりエッジに応答してサンプリングされるスロープ補償信号Ｖ_{ＳＬＯＰＥ}の一部）を比較するために配される。ＰＷＭ_ＩＮＴ及びＰＷＭ_ＥＸＴ信号の各々の立ち下がりエッジは、ループコンパレータ２２０によって、フィードバック制御信号出力に応答して開始される。従って、ループコンパレータ２２０は、フィードバックループベースの構成における入力信号の比較に基づいて、（例えば、外部コイルを駆動するための）ＰＷＭパルスを終了させる。

例えば、減算器９２０は、Ｖ_ＣＯＭからＶ_ＴＦＦ信号を減算するため、及び、加算器９３０の第１の入力との比較の（例えば、アナログ）結果を提供するために配される。ＤＣＩフィードバック回路９１０は、Ｖ_ＣＶＩ（電圧電流制御）信号を生成するため、Ｖ_ｃｔｒｌ信号からＤＣＩ信号を減算するために配される。減算器９２２は、Ｖ_ＲＡＭＰからＶ_ＣＶＩ信号を減算するため、及び、加算器９３０の第２の入力との比較の（例えば、アナログ）結果を提供するために配される。減算器９２４は、Ｖ_{ＳＬＯＰＥ}からＶ_Ｓ／Ｈ信号を減算するため、及び、加算器９３０の第３の入力との比較の（例えば、アナログ）結果を提供するために配される。加算器９３０は、合成された出力信号を生成するため、第１、第２、及び第３の入力を加算するように配され、合成された出力信号は、ループコンパレータ出力を生成するためにバッファ９４０によって緩衝される。

従って、正入力の合計Ｖ_ｐｏｓ＝Ｖ_ＴＦＦ＋Ｖ_ＲＡＭＰ＋Ｖ_{ＳＬＯＰＥ}は、負入力の合計Ｖ_ｎｅｇ＝Ｖ_ＣＶＩ＋Ｖ_ＣＯＭ＋Ｖ_Ｓ／Ｈと比較される。Ｖ_ｐｏｓがＶ_ｎｅｇより大きくなるとき、ループコンパレータの出力はハイに遷移し、これが、ＰＷＭ_ＩＮＴ及びＰＷＭ_ＥＸＴのアサートを終了させる（例えば、ＰＷＭ_ＩＮＴ及びＰＷＭ_ＥＸＴ信号をローにさせる）。

また、負荷電流フィードバック情報ＤＣＩは、ループコンパレータの６つのその他の入力の任意の一つと合成され得る。例えば、信号ＤＣＩは、Ｖ_ＣＯＭ及びＶ_ｃｔｒｌ信号のいずれかと合成され得る。なぜなら、それらの変化率が比較的遅く、ソースインピーダンスが低いからである。従って、Ｖ_ＣＶＩとＶ_ｃｔｒｌとの間の電圧差は、負荷電流フィードバック情報ＤＣＩに応答して負荷電流に比例して変化する。

図１０は、概して１０００とした、本開示に従った直接増幅ランプトラッキングのための例示のパルス幅変調論理回路の概略図である。図１０において、例示のＰＷＭ論理１０００回路（これは、ＰＷＭ論理２４０回路に類似し得る）は、ラッチ１００２、ゲート１００４、立ち上がりエッジ遅延バッファ１００６、インバータ１００８、Ｓ／Ｈパルス生成器１０１０、及び放電パルス生成器１０１２を含む。一般に、ＰＷＭ論理１０００回路は、（ランプ生成器２３２を駆動するための）ＰＷＭ_ＩＮＴ信号、（ドライバ２６０を駆動するための）ＰＷＭ_ＥＸＴ信号、並びに（スロープ補償回路２３４を駆動するための）Ｓ／Ｈ及び放電信号を生成するためにループコンパレータ出力とシステムクロック信号とを受け取るように配される。

（波形１０２０に示されるような）クロック信号１０２２は、各ＰＷＭサイクルにおいてＤＡＲＴを制御するためＤＡＲＴコンバータ２００の回路要素を同期させる。例えば、放電信号１０３０パルスは、クロック信号１０２２の立ち上がりエッジに応答して放電パルス生成器１０１２をトリガすることによって、クロックサイクル毎に生成される。

ラッチ１００２は、クロック信号１０２２の立ち上がりエッジに応答してＰＷＭ_ＩＮＴ信号１０２６をアサートする。ラッチ１００２は、ループコンパレータ信号１０２４の立ち上がりエッジに応答してＰＷＭ_ＩＮＴ信号１０２６をディアサートする。ＰＷＭ_ＩＮＴ信号１０２６は、Ｖ_ＲＡＭＰ信号のタイミングを制御する。例えば、Ｖ_ＲＡＭＰ信号は、ＰＷＭ_ＩＮＴ信号１０２６がハイのときに立ち上がり、Ｖ_ＲＡＭＰ信号は、ＰＷＭ_ＩＮＴ信号１０２６がローのときに立ち下がる（例えば、図１１の波形１１１４及び１１０８を参照）。

ＰＷＭ_ＥＸＴ信号１０２８は、ＰＷＭ_ＩＮＴ信号１０２６に対する遅延した応答において生成される。例えば、ＰＷＭ_ＩＮＴ信号１０２６は、立ち上がりエッジ遅延バッファ１００６に結合される。立ち上がりエッジ遅延バッファ１００６は、入力信号の立ち上がりエッジを、例えば８０ｎｓの間、遅延させるように配される。立ち上がりエッジ遅延バッファ１００６の出力は、ＰＷＭ_ＩＮＴ信号１０２８を生成するために、ＰＷＭ_ＩＮＴ信号１０２６と論理的にＡＮＤされる。従って、ＰＷＭ_ＥＸＴ信号１０２８は、ＰＷＭ_ＩＮＴ信号１０２８の立ち上がりエッジの後の（例えば、約８０ｎｓの）固定立ち上がりエッジ遅延時間１０３４の後、ハイに駆動される。また、ＰＷＭ_ＥＸＴ信号１０２８は、ＰＷＭ_ＩＮＴ信号１０２６の立ち下がりエッジと同時にローに駆動される。ＰＷＭ_ＥＸＴ信号１０２８は、スイッチング回路２７０のスイッチノード電圧を駆動するためドライバ２６０に結合される。スイッチング回路２７０のスイッチノード電圧がハイに駆動されるとき、信号Ｖ_ＳＷのノードはハイに駆動される。

Ｓ／Ｈ信号１０３２は、ＰＷＭ_ＩＮＴ信号１０２６に応答して生成される。例えば、Ｓ／Ｈ信号１０３２はインバータ１００８に結合され、インバータ１００８は、Ｓ／Ｈパルス生成器１０１０に結合される。生成されたＳ／Ｈ信号１０３２は、狭パルス（約１０ｎｓ幅）を含み、これは、ＰＷＭ_ＩＮＴ信号１０２６の立ち下がりエッジによってトリガされる。Ｓ／Ｈ信号１０３２は、ＰＷＭ_ＩＮＴ信号１０２６の立ち下がりエッジに応答して、（例えば、スイッチ７２６を閉じることによって）スロープ補償鋸歯電圧のサンプリングを開始する。サンプリング及びホールドされた電圧は、Ｖ_{ＳＬＯＰＥ}信号のＤＣオフセットを低減するため、ループコンパレータ２２０入力に結合される。

図１１は、概して１１００とした、本開示に従った直接増幅ランプトラッキングコンバータの定常状態動作における選択された波形の例示の波形図である。図１１において、波形１１００は、波形Ｖ_ＣＯＭ１１０２、Ｖ_ＴＦＦ１１０４、Ｖ_ＣＶＩ１１０６、Ｖ_ＲＡＭＰ１１０８、Ｖ_Ｓ／Ｈ１１１０、Ｖ_{ＳＬＯＰＥ}１１１２、ＰＷＭ_ＩＮＴ１１１４、及びＰＷＭ_ＥＸＴ１１１６を含む。波形１１００は、例えば、定常状態において動作するＤＡＲＴコンバータ２００を示す。

ループコンパレータ２２０の負荷過渡現象に対する応答が高められるようにＶ_ＴＦＦ１１０４のＤＣ成分を除くために、信号Ｖ_ＣＯＭ１１０２及びＶ_ＴＦＦ１１０４の第１のペアが、（例えば、Ｖ_ＴＦＦ１１０４からＶ_ＣＯＭ１１０２を減算することによって）合成される。信号Ｖ_ＣＯＭ１１０２は、アナログ高電力レールとアナログ低電力レールとの平均として、（例えば、分圧器によって）生成される一定の信号であり、その平均は、Ｖ_ＣＯＭ１１０２と比較される信号のダイナミックレンジを最大化する。Ｖ_ＴＦＦ１１０４は、信号Ｖ_ＦＢの増幅されたＡＣ成分である（例えば、これは、図１の生成された出力電圧Ｖ_ｏｕｔに応答して、一連のＲ_ｓ１及びＲ_ｓ２によって形成される分圧器によって生成される）。

ＤＡＲＴコンバータ（例えば、１１０及び／又は２００）の定常状態動作の間、過渡変化はゼロであり、信号Ｖ_ＴＦＦ１１０４の値は、Ｖ_ＣＯＭ１１０２信号の値にほぼ等しい。例示された波形によって示されるように、Ｖ_ＴＦＦ１１０４は、比較的少量のＶ_ｏｕｔリップルを含む。Ｖ_ＴＦＦ１１０４の平均電圧レベルは、Ｖ_ＣＯＭ１１０２の値に等しく、Ｖ_ＣＯＭ１１０２の値は、Ｖ_ＣＯＭを基準にして正規化されるその他のシステム信号からのオフセットを最小化する。

フィードバックループの安定性を高めるため、信号Ｖ_ＣＶＩ１１０６及びＶ_ＲＡＭＰ１１０８の第２のペアが合成される（例えば、Ｖ_ＣＶＩ１１０６がＶ_ＲＡＭＰ１１０８から減算される）。定常状態動作の間、Ｖ_ＲＡＭＰ１１０８の平均電圧は、Ｖ_ＣＯＭ１１０２の電圧とほぼ同じである。Ｖ_ＲＡＭＰ１１０８の波形は、ＰＷＭ_ＩＮＴ１１１４がハイのとき、一層高くランプする。Ｖ_ＲＡＭＰ１１０８のスロープは、ランプ生成器７１０のＶＩＮ及びレジスタＲ_ＲＡＭＰ及びコンデンサＣ_ＲＡＭＰに応答して決定される。Ｖ_ＲＡＭＰ１１０８振幅がＶ_ＣＶＩ信号１１０６のレベルに達するとき、ＰＷＭ_ＩＮＴ１１１４は、それに応じて（例えば、ループコンパレータ２２０の伝播遅延の後）ローに遷移する。ＰＷＭ_ＩＮＴ１１１４信号がローに遷移した後、Ｖ_ＲＡＭＰ信号１１０８は、次のクロック信号の間、ＰＷＭ_ＩＮＴ１１１４信号が再びアサートされるまで一層低くランプする。

Ｖ_ＣＶＩ信号１１０６は、ＤＣ電流フィードバック信号ＤＣＩ（これは、例えば、ＤＣ電流フィードバック表示生成器２９０によって生成される）に応答して、及び、Ｖ_ｃｔｒｌ信号（これは、例えば、ゲイン及びレベルシフタ２１４によって生成される）に応答して生成される。負荷電流が増加されるとき、信号ＤＣＩの増加が、信号Ｖ_ＣＶＩ１１０６のレベルを低減させる（例えば、Ｖ_ｃｔｒｌ信号のレベルから下向きに移動する）。Ｖ_ＣＶＩ１１０６の低減に応答して、ＤＡＲＴフィードバックループは、（例えば、Ｖ_ｃｔｒｌ信号が負荷電流の増加に応答して一層高くされるように）Ｖ_ｃｔｒｌ信号を一層高くさせる。従って、信号Ｖ_ＣＶＩ１１０６は、Ｖ_ＲＡＭＰ１１０８のピークを交差し、Ｖ_ｃｔｒｌ信号のレベルは、負荷電流における変化に応答して変動する。負荷電流がないとき、信号Ｖ_ＣＶＩ１１０６の電圧は、Ｖ_ｃｔｒｌ信号の電圧とほぼ同じである。

スロープ補償を提供するため、信号Ｖ_Ｓ／Ｈ１１１０及びＶ_{ＳＬＯＰＥ}１１１２の第３のペアが合成される（例えば、Ｖ_Ｓ／Ｈ１１１０はループコンパレータ２２０によってＶ_{ＳＬＯＰＥ}１１１２から減算される）。スロープ補償鋸歯波形Ｖ_{ＳＬＯＰＥ}１１１２は、スロープ補償をフィードバック制御ループに付加する。Ｖ_Ｓ／Ｈ１１１０信号は、各ＰＷＭ_ＩＮＴ立ち下がりエッジに応答してＶ_{ＳＬＯＰＥ}１１１２の値をサンプリング及びホールドすることによって生成される。サンプリングされた電圧Ｖ_Ｓ／Ｈ１１１０をＶ_{ＳＬＯＰＥ}１１１２の（例えば、瞬時の）値から減算することが、積分（これは、フィードバック制御ループのダイナミックレンジを増加させる）の前に、フィードバック制御ループのＤＣオフセットを低減させる。

上述のように、ＰＷＭ_ＥＸＴ１１１６信号は、外部インダクタを切り替えるためのスイッチング回路（例えば、２７０）を制御する。（内部フィードバック制御ループを制御するための）ＰＷＭ_ＩＮＴ１１１４信号は、ＰＷＭ_ＥＸＴ１１１６信号より広い約８０ｎｓである（また、ＰＷＭ_ＥＸＴ１１１６信号の約８０ｎｓ前に開始される）。８０ｎｓの遅延時間は、（例えば、外部インダクタが切り替えられる前に）フィードバック制御ループに応答するためにループコンパレータ２２０回路に時間を提供する。

図１２は、概して１２００とした、本開示に従った直接増幅ランプトラッキングコンバータの合成された波形の例示の波形図である。図１２において、波形１２００は、合成された正入力波形（Ｖ_ｐｏｓ）１２０４及び合成された負入力波形（Ｖ_ｎｅｇ）１２０２を含む。例えば、正入力波形１２０４は、正の合計
Ｖ_ｐｏｓ＝Ｖ_ＴＦＦ＋Ｖ_ＲＡＭＰ＋Ｖ_{ＳＬＯＰＥ} （１７）
として表され得、負入力波形１２０２は、負の合計
Ｖ_ｎｅｇ＝Ｖ_ＣＶＩ＋Ｖ_Ｃ０Ｍ＋Ｖ_Ｓ／Ｈ （１８）
として表され得る。

信号Ｖ_ｐｏｓ１２０４がＶ_ｎｅｇ１２０２より高いとき、ループコンパレータ２２０は、（例えば、ループコンパレータ２２０のレイテンシの後）ハイに遷移する。信号ＰＷＭ_ＩＮＴ１２０６及びＰＷＭ_ＥＸＴ１２０８の両方が（例えば、ループコンパレータ２２０の出力がハイ状態に遷移することに応答して）ローにされ、これが、外部インダクタが励磁されるＰＷＭサイクルの「オン時間」部分を終了させる。

信号ＰＷＭ_ＩＮＴ１２０６のアサートの開始時の放電パルス（例えば、１０１２参照）のアサートは、Ｖ_ｐｏｓ１２０４信号を、最小Ｖ_ｎｅｇ電圧１２１０を下回って下向きにする。放電パルスが終わった後、Ｖ_ＲＡＭＰ及びＶ_{ＳＬＯＰＥ}信号は増加し、これが、Ｖ_ｐｏｓ１２０４信号を、最小電圧１２１０を上回って上昇させる。Ｖ_ｐｏｓ１２０４信号がＶ_ｎｅｇ１２０２信号まで達すると、ループコンパレータ２２０は、ＰＷＭ_ＩＮＴ信号１２０６及びＰＷＭ_ＥＸＴ信号１２０８のアサートを終わらせるため、トリガされる。

最小電圧１２１０から立ち上がってＶ_ｎｅｇ１２０２信号に達するまでのＶ_ｐｏｓ１２０４信号の立ち上がり時間は、ＰＷＭ_ＥＸＴ信号１２０８の最小オン時間を決定する。ＰＷＭ_ＥＸＴ信号１２０８の幅が比較的ゼロに近い（例えば、１０ナノ秒）ときでさえ、制御のための充分なマージンを提供するために、充分なＰＷＭ_ＩＮＴ信号１２０６幅及びＶ_ＲＡＭＰ振幅のヘッドルームがあることが、電圧及び時間のスケーリングの検査によって明らかである。従って、ＤＡＲＴ技法は、（例えば、幾つかのピーク電流モード制御の一層低い周波数制限と比較すると）非常に高いスイッチング周波数動作によく適している。

図１３は、概して１３００とした、本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷に応答した合成された波形の例示の波形図である。図１３において、波形１３００は、Ｖ_ｎｅｇ１３０２信号、Ｖ_ｐｏｓ１３０４信号、ＰＷＭ_ＩＮＴ信号１３１０、ＰＷＭ_ＥＸＴ信号１３１２、及びＳＷ１３１４信号を含む。概して、図１３は、増加した負荷に対する例示のシステム応答を示す。

負荷ステップアップ過渡現象の間、出力電圧Ｖ_ｏｕｔは、増加した負荷によって引き込まれる電流の増加に基づいて下がる。低下された出力電圧Ｖ_ｏｕｔに応答して、Ｖ_ｎｅｇ１３０２信号（ループコンパレータ２２０の負入力の合計）は増加し、Ｖ_ｐｏｓ１３０４信号（ループコンパレータ２２０の正入力の合計）のスロープは減少する。デューティサイクルのオンの割合は、出力電圧Ｖ_ｏｕｔをターゲット電圧に向かって上昇させるために増加される。

或る例示のシナリオにおいて、負荷ステップアップ過渡現象が１ｍｓの目盛り近辺で生じる。遅延バッファにより誘発される遅延（及び／又はクロック同期化ゲーティング）を伴わずに、ＤＡＲＴ制御ループは、負荷ステップアップ過渡現象に対する応答を敏速に開始する。例えば、Ｖ_ｎｅｇ１３０２信号は、上向きに及び直近の電圧を超えて上昇し、一方、Ｖ_ｐｏｓ１３０４信号のＶ_ＴＦＦ電圧成分は、谷点１３０６を低下させ、Ｖ_ｐｏｓ１３０４信号のスロープを変化させる。従って、デューティサイクルのオンの割合は、負荷ステップアップ過渡現象に応答して増加される。

Ｖ_ｎｅｇ１３０２信号が次のＰＷＭサイクルにおいて増加し続けるので、Ｖ_ｐｏｓ１３０４信号のＶ_ＴＦＦ電圧成分は、Ｖ_ｐｏｓ１３０４信号の別の低下した谷点を誘発し、続いて起こるデューティサイクルは、出力電圧Ｖ_ｏｕｔを増加させるために延長される。従って、デューティサイクルのオンの割合は、負荷ステップアップ過渡現象に応答して増加される。スイッチング信号ＳＷ１３１４は、（例えば、スイッチング回路ドライバ伝播レイテンシによって改変されるように）ＰＷＭ_ＥＸＴ１３１２とタイミング（及びオンの割合）が類似する。

図１４は、概して１４００とした、本開示に従った直接増幅ランプトラッキングコンバータの減少した負荷に応答した、合成された波形の例示の波形図である。図１４において、波形１４００は、Ｖ_ｎｅｇ１４０２信号、Ｖ_ｐｏｓ１４０４信号、ＰＷＭ_ＩＮＴ信号１４０６、ＰＷＭ_ＥＸＴ信号１４０８、及びＳＷ１４１０信号を含む。概して、図１４は、減少した負荷に対する例示のシステム応答を示す。

負荷ステップダウン過渡現象の間、出力電圧Ｖ_ｏｕｔは、減少した負荷によって引き出される電流の減少に基づいて上昇する。上昇した出力電圧Ｖ_ｏｕｔに応答して、Ｖ_ｎｅｇ１４０２信号（ループコンパレータ２２０の負入力の合計）は減少し、Ｖ_ｐｏｓ１４０４信号（ループコンパレータ２２０の正入力の合計）のスロープは初期的に増加する。デューティサイクルのオンの割合は、出力電圧Ｖ_ｏｕｔがターゲット電圧に向かって下がるのを助けるために（０パーセントにさえ）減少される。

或る例示のシナリオにおいて、負荷ステップダウン過渡現象が１．５ｍｓの目盛り近辺で生じ、出力電圧Ｖ_ｏｕｔが上昇する。遅延バッファにより誘発される遅延（及び／又はクロック同期化ゲーティング）を伴わずに、ＤＡＲＴ制御ループは出力電圧Ｖ_ｏｕｔ上昇に応答する。例えば、Ｖ_ｎｅｇ１４０２信号は立ち下がり、一方、Ｖ_ｐｏｓ１４０４信号のＶ_ＴＦＦ電圧成分は、Ｖ_ｐｏｓ１４０４信号のスロープに対する変化に応じて上向きに上昇する。負荷ステップダウン過渡現象の大きさが比較的大きいので、Ｖ_ｐｏｓ１４０４信号のＶ_ＴＦＦ成分は比較的大きく、（例えば、通常、下向きの傾向がある）Ｖ_ｐｏｓ１４０４信号の一部は、正のスロープに変更される。従って、デューティサイクルのオンの割合は、負荷ステップダウン過渡現象に応答して減少され、出力電圧Ｖ_ｏｕｔはターゲット電圧に向かって低下される。

負荷過渡現象解放が充分に大きいとき、ＰＷＭ_ＥＸＴ信号１４０８及びＳＷ信号１４１０は、負荷ステップダウン過渡現象に対する最適の応答を提供するために省かれ得る。ＰＷＭ_ＥＸＴ１４０８信号がアサートされないような場合（というのも、例えば、アサートされたＰＷＭ_ＥＸＴ１４０８信号は、さもなければ最小ＰＷＭ_ＥＸＴ幅要件を満たさない）、出力電圧Ｖ_ｏｕｔがターゲット電圧に向かって低下されている連続する期間にわたってＤＡＲＴ制御ループが維持されるように、内部ＰＷＭ_ＩＮＴ１４０６信号は依然として周期的にアサートされる。

図１５は、概して１５００とした、本開示に従った直接増幅ランプトラッキングコンバータの増加した負荷と、その後に続く減少した負荷とに対する波形応答の例示の波形図である。図１５において、波形１５００は、Ｖ_ｏｕｔ１５０２信号、インダクタ電流１５０４、Ｖ_ｃｔｒｌ信号１５０８、及びＶ_ＣＶＩ信号１５１０を含む。概して、図１５は、増加した負荷及び減少した負荷に対する例示のシステム応答を示す。

負荷電流が増加するとき、例えば、ターゲットとされる（例えば、レギュレートされた）電圧までＶ_ｏｕｔ１５０２信号を回復するために充分なレベルにインダクタ電流１５０４が上昇するまでＶ_ｏｕｔ１５０２信号が下がる。Ｖ_ｏｕｔ１５０２信号の降下に応答して、Ｖ_ｃｔｒｌ信号１５０８及びＶ_ＣＶＩ信号１５１０は、ＰＷＭのオンの割合が増加するように上昇する（これが、インダクタ電流１５０４を増加させる）。負荷電流が０Ａから２０Ａまで変化するとき、インダクタ電流１５０４は同じ量の電流だけ変化する。ＤＣ電流フィードバック（ＤＣＩ）は、２０Ａの負荷電流増加に対し、Ｖ_ｃｔｒｌ信号１５０８のレベルを、Ｖ_ＣＶＩ信号１５１０を約６０ｍＶ上回って上昇させる。

負荷電流が減少するとき、例えば、ターゲットとされる（例えば、レギュレートされた）電圧までＶ_ｏｕｔ１５０２信号を下げるために充分なレベルまでＰＷＭのオンの割合がインダクタ電流１５０４を減少させるまで、Ｖ_ｏｕｔ１５０２信号が上昇する。ターゲットにされた電圧を上回ってＶ_ｏｕｔ１５０２信号が上昇するとき、Ｖ_ｃｔｒｌ信号１５０８及びＶ_ＣＶＩ信号１５１０は、ＰＷＭオンの割合が減少するように下がる（これが、インダクタ電流１５０４を減少させる）。ターゲットにされた電圧を下回ってＶ_ｏｕｔ１５０２信号が下がるとき、Ｖ_ｃｔｒｌ信号１５０８及びＶ_ＣＶＩ信号１５１０は、ＰＷＭオンの割合が増加するように上昇し（これが、インダクタ電流１５０４を増加させ）、ターゲットにされた電圧近辺でＶ_ｏｕｔ１５０２信号がレギュレートされるように、Ｖ_ｏｕｔ１５０２信号が上昇する。

負荷電流が変化するとき、ＤＣＩ信号（これは、例えば、ＤＣ電流フィードバックループを形成するために用いられる）は、Ｖ_ｃｔｒｌ信号１５０８の電圧レベルを変化させる。ＤＣＩ信号は、電力段二極のＱ値を減少させ、比較的大きな出力コンデンサ（例えば、バックコンバータシステム１００のコンデンサＣ_ｏｕｔ）に関連する位相マージンを増加させる。

１ｍｓの目盛りにおいて、制御電圧Ｖ_ｃｔｒｌ１５０８及びＶ_ＣＶＩ１５１０は、負荷セットアップ過渡現象に敏速に応答するために迅速に上昇する。負荷セットアップ過渡事象の後、制御電圧Ｖ_ＣＶＩは低負荷電流状況と同じレベルに戻り、一方、Ｖ_ｃｔｒｌ信号１５０８は、Ｖ_ｃｔｒｌ信号１５０８の低負荷電流状況レベルを約６０ｍＶ上回ったレベルに戻る。積分器２１６は、少なくとも６０ｍＶのシステムオフセットの電圧振幅に効率的に対応するように配される。従って、ＤＡＲＴの説明に従って配されるコンバータは、高負荷電流での高周波数動作（例えば、４０アンペア近辺より大きな電流で４ＭＨｚ近辺を上回る動作）に適している。

これに対し、ピーク電流モード制御のための制御電圧は、同様の負荷電流に応答して約４００ｍＶ変化し得る。制御電圧の比較的大きな電圧振幅により、ピーク電流モードの間の内部補償を最適化するための一層大きな課題が生じる。

特許請求の範囲内で、説明した実施形態における改変が可能であり、その他の実施形態が可能である。

Claims (20)

1. 回路であって、
   パルス幅変調（ＰＷＭ）サイクルの間にインダクタに対する電力の印加を制御するための第１のＰＷＭ信号を生成し、前記ＰＷＭサイクルの間に前記第１のＰＷＭ信号と部分的に重なる第２のＰＷＭ信号を生成するように構成されるＰＷＭ論理回路であって、前記第２のＰＷＭ信号が前記第１のＰＷＭ信号より前の立ち上がりエッジと前記第１のＰＷＭ信号と同じ立ち下がりエッジとを有する、前記ＰＷＭ論理回路と、
   前記第２のＰＷＭ信号に応答してエラー制御信号を生成するように構成されるループ回路要素と、
   エラー信号を比較することに応答してフィードバック制御信号を生成するように構成されるコンパレータであって、前記第１のＰＷＭ信号の幅が前記フィードバック制御信号に応答して選択的に制御される、前記コンパレータと、
   を含む、回路。
2. 請求項１に記載の回路であって、
   前記ＰＷＭ論理回路が、固定周波数クロック信号に応答して各ＰＷＭサイクルを生成するように更に構成される、回路。
3. 請求項２に記載の回路であって、
   前記第２のＰＷＭ信号の幅が前記フィードバック制御信号に応答して選択的に制御される、回路。
4. 請求項１に記載の回路であって、
   前記エラー制御信号の１つが、前記インダクタの電圧応答をエミュレートするために鋸歯波形の平均電圧に応答して前記ループ回路要素によって生成されるスロープ補償信号であり、
   前記スロープ補償信号が、ＲＣ（レジスタ－コンデンサ）時定数に応答して決定されるスロープを含み、
   前記スロープ補償信号が、前記第２のＰＷＭ信号に応答してリセットされる、回路。
5. 請求項１に記載の回路であって、
   前記ループ回路要素が、前記インダクタによってつくられる出力電圧をハイパスフィルタリングすることに応答してＡＣ成分エラー信号を生成するように構成される電圧ループ回路を含む、回路。
6. 請求項５に記載の回路であって、
   前記ループ回路要素が、前記インダクタによってつくられる出力電圧を積分することに応答してＤＣ成分エラー信号を生成するように構成される電圧ループ回路を更に含み、
   前記ＤＣ成分エラー信号が、前記ＤＣ成分エラー信号を生成するための差動差分増幅器（ＤＤＡ）のゲインを制御する、回路。
7. 請求項４に記載の回路であって、
   前記ループ回路要素が、前記インダクタに結合するための入力電圧に応答してＡＣ成分エラー信号を生成するように構成されるランプループ回路を含む、回路。
8. 請求項７に記載の回路であって、
   前記ランプループ回路のＡＣ成分エラー信号が、前記第２のＰＷＭ信号に応答してエミュレーションコンデンサを充電及び放電することによって生成され、
   前記エミュレーションコンデンサが、前記インダクタに結合するための前記入力電圧への前記インダクタのランプ応答をエミュレートするように構成される、回路。
9. 請求項７に記載の回路であって、
   前記ランプループ回路が、前記ランプループ回路のＡＣ成分エラー信号をローパスフィルタリングすることに応答して生成されるスロープを周期的にサンプリングすることに応答して、ＤＣ成分エラー信号を生成するように更に構成される、回路。
10. 請求項１に記載の回路であって、
    前記ループ回路要素が、前記インダクタによってつくられる出力電圧をハイパスフィルタリングすることに応答してＡＣ成分エラー信号を生成し、前記インダクタによってつくられる出力電圧を積分することに応答してＤＣ成分エラー信号を生成するように構成される電圧ループ回路を含む、回路。
11. 請求項１０に記載の回路であって、
    前記ループ回路要素が、前記インダクタに結合するための入力電圧に応答してＡＣ成分エラー信号を生成し、ランプループ回路の前記ＡＣ成分エラー信号をローパスフィルタすることに応答して生成されるスロープを周期的にサンプリングすることに応答してＤＣ成分エラー信号を生成するように構成される、前記ランプループ回路を更に含む、回路。
12. 請求項１１に記載の回路であって、
    前記コンパレータが、前記電圧ループ回路のＡＣ成分エラー信号と前記電圧ループ回路のＤＣ成分エラー信号と前記ランプループ回路のＡＣ成分エラー信号と前記ランプループ回路のＤＣ成分エラー信号とに応答して前記フィードバック制御信号を生成するように更に構成される、回路。
13. 請求項１２に記載の回路であって、
    前記第１のＰＷＭ信号に応答して前記インダクタに電力を結合するように構成されるスイッチング回路であって、前記インダクタの入力端子を前記インダクタに結合する前記入力電圧に結合する上側トランジスタと、前記インダクタの入力端子を接地電圧に結合する下側トランジスタとを含む、前記スイッチング回路を更に含む、回路。
14. 請求項１３に記載の回路であって、
    前記コンパレータが、前記下側トランジスタのソースとドレインとの間でつくられる電圧に応答して前記フィードバック制御信号を生成するように更に構成される、回路。
15. システムであって、
    基板と、
    前記基板上に配され、ＰＷＭサイクルの間にインダクタに対する電力の印加を制御するための第１のＰＷＭ信号を生成し、前記ＰＷＭサイクルの間に前記第１のＰＷＭ信号と部分的に重なる第２のＰＷＭ信号を生成するように構成されるパルス幅変調（ＰＷＭ）論理回路であって、前記第２のＰＷＭ信号が前記第１のＰＷＭ信号より前の立ち上がりエッジと前記第１のＰＷＭ信号と同じ立ち下がりエッジとを有する、前記ＰＷＭ論理回路と、
    前記基板上に配され、前記第２のＰＷＭ信号に応答してエラー制御信号を生成するように構成されるループ回路要素と、
    前記基板上に配され、エラー信号を比較することに応答してフィードバック制御信号を生成するように構成されるコンパレータであって、前記第１のＰＷＭ信号の幅と前記第２のＰＷＭ信号の幅とが前記フィードバック制御信号に応答して選択的に制御される、前記コンパレータと、
    前記基板上に配され、前記第１のＰＷＭ信号がアサートされるときに前記インダクタの入力端子を前記インダクタに結合するための入力電圧に結合し、前記ＰＷＭ信号がディアサートされるときに前記インダクタの入力端子を接地電圧に結合するように構成されるスイッチング回路要素と、
    を含む、システム。
16. 請求項１５に記載のシステムであって、
    前記ループ回路要素が、前記第２のＰＷＭ信号に応答して前記エラー制御信号を生成するように更に構成され、
    前記ループ回路要素が、前記インダクタによってつくられる出力電圧をハイパスフィルタリングすることに応答してＡＣ成分エラー信号を生成し、前記インダクタによってつくられる出力電圧を積分することに応答してＤＣ成分エラー信号を生成するように構成される電圧ループ回路を含み、
    前記ループ回路要素が、前記インダクタに結合するための入力電圧に応答してＡＣ成分エラー信号を生成し、ランプループ回路のＡＣ成分エラー信号をローパスフィルタリングすることに応答して生成されるスロープを周期的にサンプリングすることに応答してＤＣ成分エラー信号を生成するように構成される、前記ランプループ回路を更に含む、システム。
17. 請求項１６に記載のシステムであって、
    前記コンパレータが、前記電圧ループ回路のＡＣ成分エラー信号と、前記電圧ループ回路のＤＣ成分エラー信号と、前記ランプループ回路のＡＣ成分エラー信号と、前記ランプループ回路のＤＣ成分エラー信号と、前記第１のＰＷＭ信号がディアサートされるときに前記スイッチング回路においてつくられる電圧とに応答して、前記フィードバック制御信号を生成するように更に構成される、システム。
18. 方法であって、
    ＰＷＭサイクルの間にインダクタに対する電力の印加を制御するための第１のＰＷＭ信号を生成することと、
    前記ＰＷＭサイクルの間に第１のＰＷＭ信号と部分的に重なる第２のＰＷＭ信号を生成することであって、前記第２のＰＷＭ信号が前記第１のＰＷＭ信号より前の立ち上がりエッジと前記第１のＰＷＭ信号と同じ立ち下がりエッジとを有する、前記第２のＰＷＭ信号を生成することと、
    前記インダクタに関連するフィードバック信号に応答してエラー制御信号を生成することと、
    エラー信号を比較することに応答してフィードバック制御信号を生成することであって、前記第１のＰＷＭ信号の幅と前記第２のＰＷＭ信号の幅とが前記フィードバック制御信号に応答して選択的に制御される、前記フィードバック制御信号を生成することと、
    を含む、方法。
19. 請求項１８に記載の方法であって、
    前記第１のＰＷＭ信号がアサートされるときに前記インダクタの入力端子を前記インダクタに結合するための入力電圧に結合することと、
    前記第１のＰＷＭ信号がディアサートされるときに前記インダクタの入力端子を接地電圧に結合することと、
    を更に含む、方法。
20. 請求項１８に記載の方法であって、
    前記エラー制御信号の１つ又は複数が、前記インダクタに関連するフィードバック信号のハイパスフィルタリングに応答して生成され、
    前記エラー制御信号の１つ又は複数が、前記インダクタに関連するフィードバック信号のローパスフィルタリングに応答して生成される、方法。

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