JP7160463B2 - Power sequence control circuit - Google Patents
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Description
本発明は、 電源シーケンス制御回路に関する。 The present invention relates to a power sequence control circuit.
マイクロコンピュータ（以下、マイコンとも称す）としては、一つのチップに複数の電源端子を有しているものが知られている。この場合、マイコンの起動時には、それぞれの電源端子に対して所定のシーケンスで電圧の印加を開始し、停止時には、起動時と逆のシーケンスでそれぞれの電源端子への電圧の印加を停止する。例えば、電圧値が低い順に各電源端子への電圧を印加し、電圧値が高い順に各電源端子への電圧を印加を停止する。 A known microcomputer (hereinafter also referred to as a microcomputer) has a plurality of power supply terminals on one chip. In this case, when the microcomputer is started, voltage application to each power supply terminal is started in a predetermined sequence, and when the microcomputer is stopped, voltage application to each power supply terminal is stopped in a sequence opposite to that during startup. For example, voltage is applied to each power supply terminal in ascending order of voltage value, and application of voltage to each power supply terminal is stopped in descending order of voltage value.
特許文献１では、複数の構成要素からなる電子機器に電力を供給する電源装置であって、前記複数の構成要素に電力をそれぞれ供給する複数の電源回路と、前記複数の電源回路を起動制御するための起動制御データを格納する記憶回路とを備え、前記複数の電源回路が、起動の際に、前記記憶回路に格納される起動制御データに基づいて起動制御される電源装置が提案されている。
複数の電源端子を備えるマイコンに対しては、前述のように起動時と停止時に所定のシーケンスで電圧を印加しているが、起動シーケンスの途中で停止が指示された場合や、停止時のシーケンスの途中で起動が指示された場合、各電源端子に対する電圧印加の開始や停止が正しい順序で行われないことがある。この場合、上限電圧の低い回路に高い電圧がかかり、損傷することがある。 For microcomputers with multiple power supply terminals, voltage is applied in a predetermined sequence during startup and shutdown as described above. If a start-up instruction is given in the middle of , the start and stop of voltage application to each power supply terminal may not be performed in the correct order. In this case, a high voltage is applied to a circuit with a low upper limit voltage, and it may be damaged.
そこで、本発明の目的は、複数の負荷回路に対して適切なシーケンスで電力を供給する電源シーケンス制御回路を提供することにある。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a power supply sequence control circuit that supplies power to a plurality of load circuits in an appropriate sequence.
上記課題を解決するため、本発明の電源シーケンス制御回路は、
制御信号に応じて複数の負荷回路に規定の順序で電力供給の開始又は停止を行わせるシーケンス回路と、
最初に電力を供給する負荷回路への電力供給が開始されてから最後に電力を供給する負荷回路への電力供給が開始されるまでの起動シーケンスの間、又は最初に電力供給を停止する負荷回路への電力供給が停止されてから最後に電力供給を停止する負荷回路への電力供給が停止されるまでの停止シーケンスの間、前記制御信号を遮断する遮断回路と、
前記制御信号が遮断されていない場合に前記制御信号の値に応じた信号を前記シーケンス回路へ出力し、前記制御信号が遮断されている場合に、遮断前の記制御信号の値に応じた信号を前記シーケンス回路へ出力するラッチ回路と、
前記起動シーケンス又は前記停止シーケンスが完了した場合に、前記ラッチ回路による遮断前の値に応じた信号を出力する状態を解除する解除回路と、
を備える。
In order to solve the above problems, the power supply sequence control circuit of the present invention includes:
a sequence circuit that causes a plurality of load circuits to start or stop power supply in a prescribed order according to a control signal;
During the startup sequence from the start of power supply to the load circuit that supplies power first to the start of power supply to the load circuit that supplies power last, or the load circuit that first stops power supply a cutoff circuit that cuts off the control signal during a stop sequence from when the power supply to the load circuit is stopped until the power supply to the load circuit whose power supply is finally stopped;
A signal corresponding to the value of the control signal is output to the sequence circuit when the control signal is not blocked, and a signal corresponding to the value of the control signal before blocking is output when the control signal is blocked. to the sequence circuit; and
a cancellation circuit that cancels the state of outputting a signal corresponding to the value before interruption by the latch circuit when the startup sequence or the shutdown sequence is completed;
Prepare.
前記電源シーケンス制御回路は、
前記ラッチ回路が、
前記制御信号を入力され、当該制御信号と同じ論理値の信号を出力するバッファと、
前記バッファの出力を前記バッファの入力側に帰還させる素子と、
を備えてもよい。
The power sequence control circuit,
The latch circuit
a buffer that receives the control signal and outputs a signal having the same logical value as the control signal;
an element that feeds back the output of the buffer to the input side of the buffer;
may be provided.
前記電源シーケンス制御回路は、
前記ラッチ回路が、
前記制御信号を入力され、当該制御信号と同じ論理値の信号を出力するバッファと、
前記起動シーケンスの間、前記バッファの出力を前記バッファの入力側に帰還させる第一のスイッチング素子と、
前記停止シーケンスの間、前記バッファをバイパスさせる第二のスイッチング素子と、を備えてもよい。
The power sequence control circuit,
The latch circuit
a buffer that receives the control signal and outputs a signal having the same logical value as the control signal;
a first switching element that feeds back the output of the buffer to the input of the buffer during the start-up sequence;
a second switching device for bypassing the buffer during the deactivation sequence.
本発明によれば、複数の負荷回路に対して適切なシーケンスで電力を供給する電源シーケンス制御回路を提供することができる。 According to the present invention, it is possible to provide a power supply sequence control circuit that supplies power to a plurality of load circuits in an appropriate sequence.
〈装置構成〉
以下、本発明の実施の形態について説明する。図１は、本実施形態に係る電源シーケンス制御回路１００の構成を示す図、図２は、比較例としての電源シーケンス制御回路９０の構成を示す図である。電源シーケンス制御回路９０，１００は、ドライブレコーダ等の車載装置において、マイクロコンピュータ（マイコンとも称す）に電力を供給する。
<Device configuration>
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below. FIG. 1 is a diagram showing the configuration of a power
図１に示すように、電源シーケンス制御回路１００は、電源回路１１～１３や、オア回路２１、アンド回路２２、バッファ３１～３３、時定数設定回路４０、ラッチ回路５０、遮断回路６０、解除回路７０、入力端子２９を備えている。なお、本実施形態のシーケンス回路２０は、オア回路２１、アンド回路２２、バッファ３１～３３、時定数設定回路４０を備えている。
As shown in FIG. 1, the power supply
ユーザの操作等により起動信号が入力端子２９に入力されると、電源シーケンス制御回路１００は、電力の供給開始や供給停止のシーケンスを行う。本実施形態において、起動信号は、電力の供給を行う場合に「Ｈｉｇｈ」、電力供給を行わない場合に「Ｌｏｗ」となる信号（制御信号）である。起動信号は例えば、ドライブレコーダが搭載された車両のＡＣＣ（アクセサリ）電源や、ＩＧ（イグニッション）電源がＯＮの時に「Ｈｉｇｈ」、ＡＣＣ電源や、ＩＧ電源がＯＦＦの時に「Ｌｏｗ」となる信号であってもよい。
When a start signal is input to the
入力端子２９に入力された起動信号は、遮断回路６０と、時定数設定回路４０の抵抗Ｒ１を介してバッファ３１に入力される。抵抗Ｒ１とバッファ３１の間には、コンデンサＣ１の一端が接続され、当該コンデンサＣ１の他端が接地されている。
The activation signal input to the
バッファ３１の出力端は、オア回路２１及びアンド回路２２に接続されている。また、バッファ３１の出力端は、時定数設定回路４０の抵抗Ｒ２を介してバッファ３２の入力端に接続されている。抵抗Ｒ２とバッファ３２の間には、コンデンサＣ２の一端が接続され、当該コンデンサＣ２の他端が接地されている。
The output terminal of the
バッファ３２の出力端は、電源回路１２に接続されていると共に、時定数設定回路４０の抵抗Ｒ３を介してバッファ３３の入力端に接続されている。抵抗Ｒ３とバッファ３３の間には、コンデンサＣ３の一端が接続され、当該コンデンサＣ３の他端が接地されている。
The output terminal of the
バッファ３３の出力端は、オア回路２１及びアンド回路２２に接続されている。オア回路２１の出力端は、電源回路１１に接続され、アンド回路２２の出力端は、電源回路１３に接続されている。
The output terminal of the
電源回路１１～１３は、それぞれマイコン８０の電源端子Ｔ１～Ｔ３と接続され、所定のシーケンスで各電源端子Ｔ１～Ｔ３へ電力を供給する。なお、マイコン８０は、各電源端子に接続されている負荷回路で必要とされる電力の電圧値が異なっており、この電圧値は、電源端子Ｔ１よりも電源端子Ｔ２、電源端子Ｔ２よりも電源端子Ｔ３において高い値となっている。このため、マイコン８０は、起動時のシーケンス（以下、起動シーケンスとも称す）では、電源端子Ｔ１、電源端子Ｔ２、電源端子Ｔ３の順序で電力を供給し、停止時のシーケンスでは、電源端子Ｔ３、電源端子Ｔ２、電源端子Ｔ１の順序で電力の供給を停止する仕様となっている。
The
時定数設定回路４０は、各バッファ３１～３３が「Ｈｉｇｈ」又は「Ｌｏｗ」に切り替わるタイミングを設定している。時定数設定回路４０の抵抗Ｒ１は、バッファ３１側へ流れる電流を制限するように所定の抵抗値に設定されている。そして、起動信号が「Ｈｉｇｈ」又は「Ｌｏｗ」に切り替わるタイミングに対して、信号ｂｕｆｆｉｎの切り替わるタイミングが所定時間遅延するように、コンデンサＣ１の容量が設定されている。同様に、抵抗Ｒ２は、バッファ３２側に流れる電流を制限するように所定の抵抗値に設定されている。そして、信号ｂｕｆｆ１が「Ｈｉｇｈ」又は「Ｌｏｗ」に切り替わるタイミングに対して、バッファ３２に入力される信号の切り替わるタイミングが所定時間遅延するように、コンデンサＣ２の容量が設定されている。抵抗Ｒ３は、バッファ３３側に流れる電流を制限するように所定の抵抗値に設定されている。そして、信号ｂｕｆｆ２が「Ｈｉｇｈ」又は「Ｌｏｗ」に切り替わるタイミングに対して、バッファ３３に入力される信号の切り替わるタイミングが所定時間遅延するように、コンデンサＣ３の容量が設定されている。
A time
遮断回路６０は、起動信号が入力されて、起動又は停止のシーケンスが開始された場合
に、このシーケンスの途中で反転した起動信号が入力されないように、当該シーケンスが完了するまで起動信号を遮断する。例えば、電源回路１１へ入力される信号ＥＮ１が「Ｈｉｇｈ」となって、電源端子Ｔ１への電力供給を行っており、電源回路１３へ入力される信号ＥＮ３が「Ｌｏｗ」となって、電源端子Ｔ３への電力供給が行われていない状態は、起動又は停止のシーケンスの途中である。このため、遮断回路６０は、信号ＥＮ１が「Ｈｉｇｈ」、及び信号ＥＮ３が「Ｌｏｗ」の場合に、トランジスタＴＲ１をＯＦＦにして起動信号を遮断する。図１の例では、トランジスタＴＲ１が、ｐｎｐ型のトランジスタであり、エミッタが入力端子２９に接続され、コレクタが抵抗Ｒ１を介してバッファ３１に接続されている。トランジスタＴＲ１のベースは、トランジスタＴＲ２を介してグランドに接続される。また、トランジスタＴＲ１のベースには、信号ＥＮ１が入力される。信号ＥＮ１は、起動シーケンスで最初に電力供給が開始される電源回路１１、即ち、停止時のシーケンスで最後に電力供給が停止される電源回路１１に入力される信号である。
When a start signal is input and a start or stop sequence is started, the
トランジスタＴＲ２は、例えばｎｐｎ型のトランジスタであり、コレクタがトランジスタＴＲ１のベースと接続され、エミッタがグランドに接続される。また、起動シーケンスで最後に電力供給が開始される電源回路１３、即ち、停止時のシーケンスで最初に電力供給が停止される電源回路１３に入力される信号ＥＮ３が、トランジスタＴＲ２のベースに入力される。
The transistor TR2 is, for example, an npn-type transistor, and has a collector connected to the base of the transistor TR1 and an emitter connected to the ground. Further, the signal EN3 input to the
ラッチ回路５０は、バッファ３１と抵抗ＲＡを有している。ラッチ回路５０は、バッファ３１の出力信号を入力へ帰還させることで、起動又は停止のシーケンス中に、起動信号が遮断回路６０によって遮断された状態でも、バッファ３１の出力信号ｂｕｆｆ１を安定的に保持させる。
The
解除回路７０は、ラッチ回路５０によってバッファ３１の出力信号ｂｕｆｆ１が保持された状態を解除し、出力信号ｂｕｆｆ１が入力端子２９に入力される起動信号に応じた値となる状態へ復帰させる。図１の例では、抵抗ＲＲの一端が、トランジスタＴＲ１のコレクタと抵抗Ｒ１の間に接続され、他端がトランジスタＴＲ３を介してグランドに接続されている。トランジスタＴＲ３は、信号ＥＮ３に応じてＯＮ／ＯＦＦを切り替える。図１の例において、トランジスタＴＲ３は、ｎｐｎ型のトランジスタであり、コレクタが抵抗ＲＲと接続され、エミッタがグランドに接続され、ベースに信号ＥＮ３が入力されるように構成されている。
The
なお、本実施形態では、トランジスタＴＲ１～ＴＲ３をトランジスタで構成したが、これに限らず、他のスイッチング素子であってもよい。また、遮断回路６０や解除回路７０は、図１の回路構成に限らず、図１と同様に信号ＥＮ１及び信号ＥＮ３に応じて起動信号を遮断する又はラッチ回路のラッチ状態を解除する機能を実行するものであれば、論理回路で構成する等、他の回路構成としてもよい。
Although the transistors TR1 to TR3 are configured by transistors in the present embodiment, they are not limited to this, and may be other switching elements. In addition, the blocking
図２に示す電源シーケンス制御回路９０は、図１の電源シーケンス制御回路１００と比べて、ラッチ回路５０、遮断回路６０、解除回路７０を省いた構成である。即ち、電源シーケンス制御回路９０において、電源回路１１～１３や、オア回路２１、アンド回路２２、バッファ３１～３３、時定数設定回路４０の構成は、前述の電源シーケンス制御回路１００と同じであるため、再度の説明を省略する。
The power supply
〈電源シーケンス制御回路９０のシーケンス制御〉
図３は、比較例としての電源シーケンス制御回路９０において、起動及び停止のシーケンスを正常に行った場合の各部の信号状態を示すタイミングチャート、図４は、比較例としての電源シーケンス制御回路９０において、起動シーケンスの途中で停止を行った場合の各部の信号状態を示すタイミングチャート、図５は、比較例としての電源シーケンス制
御回路９０において、停止シーケンスの途中で起動を行った場合の各部の信号状態を示すタイミングチャートである。図３～図５では、横軸に時間をとり、縦軸に各信号の電圧の高さをとって、各信号の低いラインが「Ｌｏｗ」の状態を示し、高いラインが「Ｈｉｇｈ」の状態を示している。
<Sequence Control of Power Supply
FIG. 3 is a timing chart showing the signal state of each part when the start and stop sequences are normally performed in the power
電源シーケンス制御回路９０において、入力端子２９に入力された起動信号が「Ｈｉｇｈ」となると、抵抗Ｒ１を介してコンデンサＣ１を満たした後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｈｉｇｈ」となるので、図３に示すように起動信号の立ち上がりから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
In the power supply
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が開始される。
When the signal buff1 becomes "High", the output signal of the
また、信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、抵抗Ｒ２を介してコンデンサＣ２を満たした後にバッファ３２の入力信号が「Ｈｉｇｈ」となるので、信号ｂｕｆｆ１の立ち上がりから所定時間遅延してバッファ３２の出力側の信号ｂｕｆｆ２が「Ｈｉｇｈ」となる。
Further, when the signal buff1 becomes "High", the input signal of the
信号ｂｕｆｆ２、即ち電源回路１２へ入力する信号ＥＮ２が「Ｈｉｇｈ」となると、電源回路１２からマイコン８０の電源端子Ｔ２への電力供給が開始される。
When the signal buff2, that is, the signal EN2 input to the
信号ｂｕｆｆ２が「Ｈｉｇｈ」となると、抵抗Ｒ３を介してコンデンサＣ３を満たした後にバッファ３３の入力信号が「Ｈｉｇｈ」となるので、信号ｂｕｆｆ２の立ち上がりから所定時間遅延してバッファ３３の出力側の信号ｂｕｆｆ３が「Ｈｉｇｈ」となる。
When the signal buff2 becomes "High", the input signal of the
信号ｂｕｆｆ３が「Ｈｉｇｈ」となり、信号ｂｕｆｆ１が「Ｈｉｇｈ」であれば、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号ＥＮ３が「Ｈｉｇｈ」となり、電源回路１３からマイコン８０の電源端子Ｔ３への電力供給が開始される。
When the signal buff3 becomes "High" and the signal buff1 becomes "High", the output signal of the AND
このように電源シーケンス制御回路９０は、正常な起動シーケンスであれば、電源端子Ｔ１、電源端子Ｔ２、電源端子Ｔ３の順序で電力を供給する。
In this manner, the power
また、電源シーケンス制御回路９０において、入力端子２９に入力された起動信号が「Ｌｏｗ」となると、コンデンサＣ１の放電後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｌｏｗ」となるので、起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
Further, in the power supply
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号ＥＮ３が「Ｌｏｗ」となり、電源回路１３からマイコン８０の電源端子Ｔ３への電力供給が停止される。
When the signal buff1 becomes "Low", the output signal of the AND
また、信号ｂｕｆｆ１が「Ｌｏｗ」となると、コンデンサＣ２の放電後にバッファ３２の入力信号が「Ｌｏｗ」となるので、信号ｂｕｆｆ１の立ち下がりエッジから所定時間遅延してバッファ３２の出力側の信号ｂｕｆｆ２が「Ｌｏｗ」となる。
When the signal buff1 becomes "Low", the input signal of the
信号ｂｕｆｆ２、即ち電源回路１２へ入力する信号ＥＮ２が「Ｌｏｗ」となると、電源回路１２からマイコン８０の電源端子Ｔ２への電力供給が停止される。
When the signal buff2, that is, the signal EN2 input to the
信号ｂｕｆｆ２が「Ｌｏｗ」となると、コンデンサＣ３の放電後にバッファ３３の入力
信号が「Ｌｏｗ」となるので、信号ｂｕｆｆ２の立ち下がりエッジから所定時間遅延してバッファ３３の出力側の信号ｂｕｆｆ３が「Ｌｏｗ」となる。
When the signal buff2 becomes "Low", the input signal of the
信号ｂｕｆｆ３が「Ｌｏｗ」となり、信号ｂｕｆｆ１が「Ｌｏｗ」であれば、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｌｏｗ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が停止される。
When the signal buff3 is "Low" and the signal buff1 is "Low", the output signal of the
このように電源シーケンス制御回路９０は、正常な停止時のシーケンスであれば、電源端子Ｔ３、電源端子Ｔ２、電源端子Ｔ１の順序で電力の供給を停止する。
〈違反例１〉
次に、電源シーケンス制御回路９０において、起動シーケンスの途中で起動信号が「Ｌｏｗ」となった場合を説明する。
In this manner, the power supply
<Violation example 1>
Next, a case where the activation signal becomes "Low" in the middle of the activation sequence in the power supply
図４において、起動信号が「Ｈｉｇｈ」となり、信号ｂｕｆｆ１及び信号ｂｕｆｆ２が順次「Ｈｉｇｈ」となって、信号ＥＮ１及び信号ＥＮ２が順次「Ｈｉｇｈ」となるまでの動作は、前述の図３と同じである。 In FIG. 4, the operation until the start signal becomes "High", the signals buff1 and buff2 sequentially become "High", and the signals EN1 and EN2 sequentially become "High" is the same as in FIG. be.
そして、図４の例では、信号ｂｕｆｆ２が「Ｈｉｇｈ」となった後、信号ｂｕｆｆ３が「Ｈｉｇｈ」になる前に、起動信号が「Ｌｏｗ」となっている。この場合、コンデンサＣ１の放電後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｌｏｗ」となるので、起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。このとき信号ｂｕｆｆ３が「Ｌｏｗ」であるので、信号ｂｕｆｆ１が「Ｌｏｗ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｌｏｗ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が停止される。
In the example of FIG. 4, the activation signal becomes "Low" after the signal buff2 becomes "High" and before the signal buff3 becomes "High". In this case, since the input signal buffin of the
また、信号ｂｕｆｆ１が「Ｌｏｗ」となると、コンデンサＣ２の放電後にバッファ３２の入力信号が「Ｌｏｗ」となるので、信号ｂｕｆｆ１の立ち下がりエッジから所定時間遅延してバッファ３２の出力側の信号ｂｕｆｆ２が「Ｌｏｗ」となる。信号ｂｕｆｆ２、即ち電源回路１２へ入力する信号ＥＮ２が「Ｌｏｗ」となると、電源回路１２からマイコン８０の電源端子Ｔ２への電力供給が停止される。
When the signal buff1 becomes "Low", the input signal of the
このように電源シーケンス制御回路９０において、起動シーケンスの途中で起動信号が「Ｌｏｗ」になると、電源端子Ｔ１、電源端子Ｔ２の順番で電力の供給を停止することになるので、マイコン８０の要求する仕様に違反してしまう。このため、マイコン８０の損傷を招く恐れがある。
〈違反例２〉
次に、電源シーケンス制御回路９０において、停止時のシーケンスの途中で起動信号が「Ｈｉｇｈ」となった場合を説明する。
As described above, in the power supply
<Violation example 2>
Next, in the power supply
図５において、起動信号が「Ｌｏｗ」となり、信号ｂｕｆｆ１及び信号ｂｕｆｆ２が順次「Ｌｏｗ」となって、信号ＥＮ３及び信号ＥＮ２が順次「Ｌｏｗ」となるまでの動作は、前述の図３と同じである。 In FIG. 5, the operation until the start signal becomes "Low", the signals buff1 and buff2 sequentially become "Low", and the signals EN3 and EN2 sequentially become "Low" is the same as in FIG. be.
そして、図５の例では、信号ｂｕｆｆ２が「Ｌｏｗ」となった後、信号ｂｕｆｆ３が「Ｌｏｗ」になる前に、起動信号が「Ｈｉｇｈ」となっている。この場合、コンデンサＣ１を満たした後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｈｉｇｈ」となるので、起動信号の立ち上がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。このとき信号ｂｕｆｆ３が「Ｈｉｇｈ」であるので、信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号
ＥＮ３が「Ｈｉｇｈ」となり、電源回路１３からマイコン８０の電源端子Ｔ３への電力供給が停止される。
In the example of FIG. 5, the activation signal becomes "High" after the signal buff2 becomes "Low" and before the signal buff3 becomes "Low". In this case, since the input signal buffin of the
また、信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、コンデンサＣ２が満たされた後にバッファ３２の入力信号が「Ｈｉｇｈ」となるので、信号ｂｕｆｆ１の立ち上がりエッジから所定時間遅延してバッファ３２の出力側の信号ｂｕｆｆ２が「Ｈｉｇｈ」となる。信号ｂｕｆｆ２、即ち電源回路１２へ入力する信号ＥＮ２が「Ｈｉｇｈ」となると、電源回路１２からマイコン８０の電源端子Ｔ２への電力供給が開始される。
When the signal buff1 becomes "High", the input signal of the
このように電源シーケンス制御回路９０において、停止時のシーケンスの途中で起動信号が「Ｈｉｇｈ」になると、電源端子Ｔ３、電源端子Ｔ２の順番で電力の供給を開始することになるので、マイコン８０の要求する仕様に違反してしまう。このため、マイコン８０の損傷を招く恐れがある。
As described above, in the power supply
〈電源シーケンス制御回路１００のシーケンス制御〉
電源シーケンス制御回路１００は、各電源回路１１～１３からの電力供給が停止している状態、即ちＥＮ１～ＥＮ３が「Ｌｏｗ」の状態において、起動信号が「Ｈｉｇｈ」となった場合、トランジスタＴＲ１のエミッタが「Ｈｉｇｈ」、ベースが「Ｌｏｗ」となる。このため、起動信号が「Ｈｉｇｈ」となると、抵抗Ｒ１を介してコンデンサＣ１を満たした後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｈｉｇｈ」となるので、図３に示すように起動信号の立ち上がりから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
<Sequence Control of Power Supply
When the power supply
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が開始される。
When the signal buff1 becomes "High", the output signal of the
このとき信号ＥＮ３は「Ｌｏｗ」でありトランジスタＴＲ２はＯＦＦであるから、トランジスタＴＲ１のベースが「Ｈｉｇｈ」に保たれるので、トランジスタＴＲ１がＯＦＦ状態となり、遮断回路６０は、起動信号を遮断する（起動信号の状態に関係なくトランジスタＴＲ１のコレクタはハイインピーダンスに保たれる）。なお、トランジスタＴＲ１がＯＦＦ状態となり、「Ｈｉｇｈ」の起動信号が入力されなくなってもラッチ回路５０の抵抗ＲＡがバッファ３１の出力を入力側へ帰還させて、信号ｂｕｆｆ１を「Ｈｉｇｈ」にラッチする。
At this time, since the signal EN3 is "Low" and the transistor TR2 is OFF, the base of the transistor TR1 is kept "High", so the transistor TR1 is turned OFF, and the
この信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後、図３のとおり、信号ｂｕｆｆ２、信号ｂｕｆｆ３、そして、信号ＥＮ２、信号ＥＮ３が順次「Ｈｉｇｈ」となり、電源端子Ｔ１、電源端子Ｔ２、電源端子Ｔ３の順序で電力を供給する動作は、前述した電源シーケンス制御回路９０の動作と同じである。
After the signal buff1 becomes "High", as shown in FIG. 3, the signal buff2, the signal buff3, the signal EN2, and the signal EN3 sequentially become "High", and the power supply terminal T1, the power supply terminal T2, and the power supply terminal T3 are sequentially switched to "High". is the same as the operation of the power supply
信号ＥＮ３が「Ｈｉｇｈ」となり、電源回路１３からの電力供給が開始されて、起動シーケンスが完了すると、トランジスタＴＲ２のベースが「Ｈｉｇｈ」となり、トランジスタＴＲ２がＯＮ状態となるので、トランジスタＴＲ１もＯＮ状態となる。また、信号ＥＮ３が「Ｈｉｇｈ」となり、トランジスタＴＲ３のベースが「Ｈｉｇｈ」となって、トランジスタＴＲ３がＯＮ状態になると、抵抗ＲＲがプルダウン抵抗として機能するので、ラッチ回路５０によるバッファ３１のラッチ状態が解除される。これによりバッファ３１に入力される信号ｂｕｆｆｉｎの値（「Ｈｉｇｈ」又は「Ｌｏｗ」）が、起動信号の値に従って変化する状態に復帰する。
When the signal EN3 becomes "High", power supply from the
このため、入力端子２９に入力された起動信号が「Ｌｏｗ」となると、コンデンサＣ１
の放電後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｌｏｗ」となり、起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
Therefore, when the start signal input to the
After discharging, the input signal buffin of the
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号ＥＮ３が「Ｌｏｗ」となり、電源回路１３からマイコン８０の電源端子Ｔ３への電力供給が停止される。
When the signal buff1 becomes "Low", the output signal of the AND
このように停止時のシーケンスが開始され、信号ＥＮ３が「Ｌｏｗ」、信号ＥＮ１が「Ｈｉｇｈ」となると、トランジスタＴＲ１のベースが「Ｈｉｇｈ」に保たれるので、トランジスタＴＲ１がＯＦＦ状態となり、遮断回路６０は、起動信号を遮断する。なお、ラッチ回路５０は、バッファ３１の出力を入力側へ帰還させることで、信号ｂｕｆｆ１を「Ｌｏｗ」にラッチする。
Thus, when the stop sequence is started and the signal EN3 becomes "Low" and the signal EN1 becomes "High", the base of the transistor TR1 is kept "High", so that the transistor TR1 is turned off and the cutoff circuit is turned off. 60 blocks the activation signal. The
この信号ｂｕｆｆ１が「Ｌｏｗ」となった後、図３のとおり、信号ｂｕｆｆ２、信号ｂｕｆｆ３、そして、信号ＥＮ２、信号ＥＮ１が順次「Ｌｏｗ」となり、電源端子Ｔ３、電源端子Ｔ２、電源端子Ｔ１の順序で電力供給を停止する動作は、前述した電源シーケンス制御回路９０の動作と同じである。
After the signal buff1 becomes "Low", as shown in FIG. 3, the signal buff2, the signal buff3, the signal EN2, and the signal EN1 sequentially become "Low", and the power supply terminal T3, the power supply terminal T2, and the power supply terminal T1. The operation of stopping the power supply at is the same as the operation of the power
信号ＥＮ１が「Ｌｏｗ」となり、電源回路１１からの電力供給が停止されて、停止時のシーケンスが完了すると、トランジスタＴＲ１のベースが「Ｌｏｗ」となるので、バッファ３１に入力される信号ｂｕｆｆｉｎの値が、起動信号の値に従って変化する状態に復帰する。
When the signal EN1 becomes "Low", the power supply from the
図６は、電源シーケンス制御回路１００において、起動シーケンスの途中で停止を行った場合の各部の信号状態を示すタイミングチャートである。図６では、横軸に時間をとり、縦軸に各信号の電圧の高さをとって、各信号の低いラインが「Ｌｏｗ」の状態（論理値）を示し、高いラインが「Ｈｉｇｈ」の状態（論理値）を示している。
FIG. 6 is a timing chart showing the signal state of each part when the power supply
電源シーケンス制御回路１００において、入力端子２９に入力された起動信号が「Ｈｉｇｈ」となると、抵抗Ｒ１を介してコンデンサＣ１を満たした後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｈｉｇｈ」となるので、図６に示すように起動信号の立ち上がりから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
In the power supply
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が開始される。
When the signal buff1 becomes "High", the output signal of the
このように起動シーケンスが開始され、信号ＥＮ３が「Ｌｏｗ」、信号ＥＮ１が「Ｈｉｇｈ」となると、トランジスタＴＲ１のベースが「Ｈｉｇｈ」に保たれるので、トランジスタＴＲ１がＯＦＦ状態となり、遮断回路６０は、起動信号を遮断する。なお、ラッチ回路５０は、バッファ３１の出力を入力側へ帰還させることで、信号ｂｕｆｆ１を
「Ｈｉｇｈ」にラッチする。
When the start-up sequence is started in this way and the signal EN3 becomes "Low" and the signal EN1 becomes "High", the base of the transistor TR1 is kept "High", so the transistor TR1 is turned off, and the
そして、図６の例では、信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後、信号ｂｕｆｆ２が「Ｈｉｇｈ」になる前に、起動信号が「Ｌｏｗ」となっている。この場合でも電源シーケンス制御回路１００は、遮断回路６０によって起動信号の入力を遮断し、ラッチ回路５０によって信号ｂｕｆｆｉｎ及び信号ｂｕｆｆ１をラッチしているので、起動シーケンスが中断されることはない。このため、信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後、信号ｂｕｆｆ２及び信号ｂｕｆｆ３が順次「Ｈｉｇｈ」となり、信号ＥＮ２及び信号ＥＮ３が順次
「Ｈｉｇｈ」となって起動シーケンスを完了するまで、前述の図３と同様に動作する。
In the example of FIG. 6, the activation signal becomes "Low" after the signal buff1 becomes "High" and before the signal buff2 becomes "High". Even in this case, the power supply
そして、起動シーケンスが完了し、信号ＥＮ３が「Ｈｉｇｈ」となると、トランジスタＴＲ２のベースが「Ｈｉｇｈ」となり、トランジスタＴＲ２がＯＮ状態となるので、トランジスタＴＲ１もＯＮ状態となる。また、信号ＥＮ３が「Ｈｉｇｈ」となり、トランジスタＴＲ３のベースが「Ｈｉｇｈ」となって、トランジスタＴＲ３がＯＮ状態になると、ラッチ回路５０によるバッファ３１のラッチ状態が解除される。図６の例では、このとき起動信号が「Ｌｏｗ」となっているので、このラッチ状態が解除され、コンデンサＣ１の放電後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｌｏｗ」となる。即ち、信号ＥＮ３の立ち上がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
Then, when the start-up sequence is completed and the signal EN3 becomes "High", the base of the transistor TR2 becomes "High" and the transistor TR2 is turned ON, so the transistor TR1 is also turned ON. Further, when the signal EN3 becomes "High", the base of the transistor TR3 becomes "High", and the transistor TR3 is turned on, the latched state of the
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号ＥＮ３が「Ｌｏｗ」となり、電源回路１３からマイコン８０の電源端子Ｔ３への電力供給が停止される。そして、信号ｂｕｆｆ１が「Ｌｏｗ」となった後、信号ｂｕｆｆ２及び信号ｂｕｆｆ３が順次「Ｌｏｗ」となり、信号ＥＮ２及び信号ＥＮ１が順次「Ｌｏｗ」となって停止時のシーケンスを完了するまで、前述の図３と同様に動作する。
When the signal buff1 becomes "Low", the output signal of the AND
このように電源シーケンス制御回路１００は、起動シーケンスの途中で起動信号が「Ｌｏｗ」となっても、起動シーケンスを中断せずに、起動シーケンスを完了させた後、停止シーケンスを開始するので、停止シーケンスに係るマイコン８０の仕様に違反することがない。
As described above, the power supply
図７は、電源シーケンス制御回路１００において、停止シーケンスの途中で起動を行った場合の各部の信号状態を示すタイミングチャートである。図７では、横軸に時間をとり、縦軸に各信号の電圧の高さをとって、各信号の低いラインが「Ｌｏｗ」の状態を示し、高いラインが「Ｈｉｇｈ」の状態を示している。
FIG. 7 is a timing chart showing the signal state of each part when the power supply
電源シーケンス制御回路１００において、信号ＥＮ１～ＥＮ３が「Ｈｉｇｈ」の状態で、入力端子２９に入力された起動信号が「Ｌｏｗ」となると、コンデンサＣ１の放電後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｌｏｗ」となるので、図７に示すように起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
In the power supply
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号ＥＮ３が「Ｌｏｗ」となり、電源回路１３からマイコン８０の電源端子Ｔ３への電力供給が停止される。
When the signal buff1 becomes "Low", the output signal of the AND
このように停止シーケンスが開始され、信号ＥＮ３が「Ｌｏｗ」、信号ＥＮ１が「Ｈｉｇｈ」となると、トランジスタＴＲ１のベースが「Ｈｉｇｈ」に保たれるので、トランジスタＴＲ１がＯＦＦ状態となり、遮断回路６０は、起動信号を遮断する。なお、ラッチ回路５０は、バッファ３１の出力を入力側へ帰還させることで、信号ｂｕｆｆ１を
「Ｌｏｗ」にラッチする。
Thus, when the stop sequence is started and the signal EN3 becomes "Low" and the signal EN1 becomes "High", the base of the transistor TR1 is kept "High", so the transistor TR1 is turned off, and the
そして、図７の例では、信号ｂｕｆｆ１が「Ｌｏｗ」となった後、信号ｂｕｆｆ２が「Ｌｏｗ」になる前に、起動信号が「Ｈｉｇｈ」となっている。この場合でも電源シーケンス制御回路１００は、遮断回路６０によって起動信号の入力を遮断し、ラッチ回路５０によって信号ｂｕｆｆｉｎ及び信号ｂｕｆｆ１をラッチしているので、停止シーケンスが中断されることはない。このため、信号ｂｕｆｆ１が「Ｌｏｗ」となった後、信号ｂｕｆｆ２及び信号ｂｕｆｆ３が順次「Ｌｏｗ」となり、信号ＥＮ２及び信号ＥＮ１が順次「Ｌｏ
ｗ」となって起動シーケンスを完了するまで、前述の図３と同様に動作する。
In the example of FIG. 7, the activation signal becomes "High" after the signal buff1 becomes "Low" and before the signal buff2 becomes "Low". Even in this case, the power supply
w" and the activation sequence is completed in the same manner as in FIG.
そして、停止シーケンスが完了し、信号ＥＮ１が「Ｌｏｗ」となると、トランジスタＴＲ１のベースが「Ｌｏｗ」となるので、バッファ３１に入力される信号ｂｕｆｆｉｎの値が、起動信号の値に従って変化する状態に復帰する。図７の例では、このとき起動信号が「Ｈｉｇｈ」となっているので、抵抗Ｒ１を介してコンデンサＣ１が満たされた後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｈｉｇｈ」となる。即ち、信号ＥＮ１の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
When the stop sequence is completed and the signal EN1 becomes "Low", the base of the transistor TR1 becomes "Low", so that the value of the signal buffin input to the
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が開始される。そして、信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後、信号ｂｕｆｆ２及び信号ｂｕｆｆ３が順次「Ｈｉｇｈ」となり、信号ＥＮ２及び信号ＥＮ３が順次「Ｈｉｇｈ」となって起動シーケンスを完了するまで、前述の図３と同様に動作する。
When the signal buff1 becomes "High", the output signal of the
このように電源シーケンス制御回路１００は、停止シーケンスの途中で起動信号が「Ｈｉｇｈ」となっても、停止シーケンスを中断せずに、停止シーケンスを完了させた後に、起動シーケンスを開始するので、起動シーケンスに係るマイコン８０の仕様に違反することがない。
Thus, even if the start signal becomes "High" in the middle of the stop sequence, the power supply
〈変形例１〉
前述の電源シーケンス制御回路１００は、三系統の電源回路１１～１３を備えた構成としたが、これに限らず、二系統の電源を備える構成としてもよい。本変形例の電源シーケンス制御回路１０１は、前述の電源シーケンス制御回路１００と比べて、二系統の電源回路１１，１２を備える構成が異なり、その他の構成は同じである。このため、同一の要素には同符号を付すなどして再度の説明を省略する。図８は、本変形例に係る電源シーケンス制御回路１０１の構成を示す図である。
<
Although the power supply
図８に示すように、電源シーケンス制御回路１０１は、電源回路１１、１２や、オア回路２１、アンド回路２２、バッファ３１、３２、時定数設定回路４０、ラッチ回路５０、遮断回路６０、解除回路７０、入力端子２９を備えている。
As shown in FIG. 8, the power supply
バッファ３２の出力端は、オア回路２１及びアンド回路２２に接続されている。オア回路２１の出力端は、電源回路１１に接続され、アンド回路２２の出力端は、電源回路１２に接続されている。
An output terminal of the
電源回路１１，１２は、それぞれマイコン８１の電源端子Ｔ１，Ｔ２と接続され、所定のシーケンスで各電源端子Ｔ１，Ｔ２へ電力を供給する。なお、マイコン８１は、各電源端子で必要とする電力の電圧値が異なっており、電源端子Ｔ１よりも電源端子Ｔ２において高い値となっている。このため、マイコン８１は、起動時のシーケンス（以下、起動シーケンスとも称す）では、電源端子Ｔ１、電源端子Ｔ２の順序で電力を供給し、停止時のシーケンスでは、電源端子Ｔ２、電源端子Ｔ１の順序で電力の供給を停止する仕様となっている。
The
本変形例では、信号ＥＮ２が、起動シーケンスで最後に電力供給が開始される電源回路１２、即ち、停止時のシーケンスで最初に電力供給が停止される電源回路１２に入力されるので、信号ＥＮ２が、トランジスタＴＲ２，ＴＲ３のベースに入力される。
In this modification, the signal EN2 is input to the
電源シーケンス制御回路１０１は、起動信号が「Ｈｉｇｈ」となると、図３と同様に起動信号の立ち上がりから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
When the activation signal becomes "High", the power supply
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８１の電源端子Ｔ１への電力供給が開始される。
When the signal buff1 becomes "High", the output signal of the
このとき信号ＥＮ３は「Ｌｏｗ」であるため、遮断回路６０が、起動信号を遮断し、ラッチ回路５０が、信号ｂｕｆｆｉｎ、信号ｂｕｆｆ１を「Ｈｉｇｈ」にラッチする。
Since the signal EN3 is "Low" at this time, the
この信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後、信号ｂｕｆｆ２、そして信号ＥＮ２が「Ｈｉｇｈ」となり、電源端子Ｔ１、電源端子Ｔ２の順序で電力供給が開始される。 After the signal buff1 becomes "High", the signal buff2 and the signal EN2 become "High", and power supply is started in the order of the power supply terminal T1 and the power supply terminal T2.
信号ＥＮ２が「Ｈｉｇｈ」となり、電源回路１２からの電力供給が開始されて、起動シーケンスが完了すると、トランジスタＴＲ２のベースが「Ｈｉｇｈ」となり、トランジスタＴＲ２がＯＮ状態となるので、トランジスタＴＲ１もＯＮ状態となる。また、信号ＥＮ２が「Ｈｉｇｈ」となり、トランジスタＴＲ３のベースが「Ｈｉｇｈ」となって、トランジスタＴＲ３がＯＮ状態になると、抵抗ＲＲがプルダウン抵抗として機能するので、ラッチ回路５０によるバッファ３１のラッチ状態が解除される。
When the signal EN2 becomes "High", power supply from the
また、電源シーケンス制御回路１０１は、入力端子２９に入力された起動信号が「Ｌｏｗ」となると、起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
Further, when the activation signal input to the
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１２へ入力する信号ＥＮ２が「Ｌｏｗ」となり、電源回路１３からマイコン８１の電源端子Ｔ２への電力供給が停止される。
When the signal buff1 becomes "Low", the output signal of the AND
このように停止時のシーケンスが開始され、信号ＥＮ２が「Ｌｏｗ」、信号ＥＮ１が「Ｈｉｇｈ」となると、トランジスタＴＲ１のベースが「Ｈｉｇｈ」に保たれるので、トランジスタＴＲ１がＯＦＦ状態となり、遮断回路６０は、起動信号を遮断する。なお、ラッチ回路５０は、バッファ３１の出力を入力側へ帰還させることで、信号ｂｕｆｆ１を「Ｌｏｗ」にラッチする。
Thus, when the stop sequence is started and the signal EN2 becomes "Low" and the signal EN1 becomes "High", the base of the transistor TR1 is kept "High", so that the transistor TR1 is turned off to turn off the cut-off circuit. 60 blocks the activation signal. The
この信号ｂｕｆｆ１が「Ｌｏｗ」となった後、信号ｂｕｆｆ２、そして、信号ＥＮ２が「Ｌｏｗ」となり、電源端子Ｔ２、電源端子Ｔ１の順序で電力供給が停止する。 After the signal buff1 becomes "Low", the signal buff2 and the signal EN2 become "Low", and the power supply is stopped in the order of the power terminal T2 and the power terminal T1.
このように本変形例の電源シーケンス制御回路１０１は、マイコン８１の仕様のとおり適切なタイミングで二つの電源端子Ｔ１，Ｔ２に対して電力を供給できる。
As described above, the power supply
〈変形例２〉
前述の電源シーケンス制御回路１００は、三系統の電源回路１１～１３を備えた構成としたが、これに限らず、四系統以上の電源を備える構成としてもよい。本変形例の電源シーケンス制御回路１０１は、前述の電源シーケンス制御回路１００と比べて、四系統の電源回路１１～１４を備える構成が異なり、その他の構成は同じである。このため、同一の要素には同符号を付すなどして再度の説明を省略する。図９は、本変形例に係る電源シーケンス制御回路１０２の構成を示す図である。
<Modification 2>
Although the power supply
図９に示すように、電源シーケンス制御回路１０２は、電源回路１１～１４や、オア回
路２１，２３、アンド回路２２，２４、バッファ３１～３４、時定数設定回路４０、ラッチ回路５０、遮断回路６０、解除回路７０、入力端子２９を備えている。
As shown in FIG. 9, the power supply
バッファ３２，３３の出力端は、オア回路２３及びアンド回路２４に接続されている。オア回路２３の出力端は、電源回路１２に接続され、アンド回路２４の出力端は、電源回路１３に接続されている。
The output terminals of the
バッファ３４の出力端は、オア回路２１及びアンド回路２２に接続されている。オア回路２１の出力端は、電源回路１１に接続され、アンド回路２２の出力端は、電源回路１４に接続されている。
The output terminal of the buffer 34 is connected to the
電源回路１１～１４は、それぞれマイコン８２の電源端子Ｔ１～Ｔ４と接続され、所定のシーケンスで各電源端子Ｔ１～Ｔ２へ電力を供給する。なお、マイコン８２は、各電源端子で必要とする電力の電圧値が異なっており、電源端子Ｔ１よりも電源端子Ｔ２、電源端子Ｔ２よりも電源端子Ｔ３、電源端子Ｔ３よりも電源端子Ｔ４において高い値となっている。このため、マイコン８２は、起動時のシーケンス（以下、起動シーケンスとも称す）では、電源端子Ｔ１、電源端子Ｔ２、電源端子Ｔ３、電源端子Ｔ４の順序で電力を供給し、停止時のシーケンスでは、電源端子Ｔ４、電源端子Ｔ３、電源端子Ｔ２、電源端子Ｔ１の順序で電力の供給を停止する仕様となっている。
The
本変形例では、信号ＥＮ４が、起動シーケンスで最後に電力供給が開始される電源回路１４、即ち、停止時のシーケンスで最初に電力供給が停止される電源回路１４に入力されるので、信号ＥＮ４が、トランジスタＴＲ２，ＴＲ３のベースに入力される。
In this modification, the signal EN4 is input to the
電源シーケンス制御回路１０２は、起動信号が「Ｈｉｇｈ」となると、図３と同様に起動信号の立ち上がりから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
When the activation signal becomes "High", the power supply
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８２の電源端子Ｔ１への電力供給が開始される。
When the signal buff1 becomes "High", the output signal of the
このとき信号ＥＮ４は「Ｌｏｗ」であるため、遮断回路６０が、起動信号を遮断し、ラッチ回路５０が、信号ｂｕｆｆｉｎ、信号ｂｕｆｆ１を「Ｈｉｇｈ」にラッチする。
Since the signal EN4 is "Low" at this time, the
この信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後、信号ｂｕｆｆ２、信号ｂｕｆｆ３、信号ｂｕｆｆ４、及び信号ＥＮ２、信号ＥＮ３、信号ＥＮ４が順次「Ｈｉｇｈ」となり、電源端子Ｔ１、電源端子Ｔ２、電源端子Ｔ３、電源端子Ｔ４の順序で電力供給が開始される。 After the signal buff1 becomes "High", the signal buff2, the signal buff3, the signal buff4, the signal EN2, the signal EN3, and the signal EN4 become "High" in order, and the power supply terminal T1, the power supply terminal T2, the power supply terminal T3, the power supply terminal T1, the power supply terminal T2, the power supply terminal T3, the power supply Power supply is started in the order of terminal T4.
信号ＥＮ４が「Ｈｉｇｈ」となり、電源回路１４からの電力供給が開始されて、起動シーケンスが完了すると、トランジスタＴＲ２のベースが「Ｈｉｇｈ」となり、トランジスタＴＲ２がＯＮ状態となるので、トランジスタＴＲ１もＯＮ状態となる。また、信号ＥＮ４が「Ｈｉｇｈ」となり、トランジスタＴＲ３のベースが「Ｈｉｇｈ」となって、トランジスタＴＲ３がＯＮ状態になると、抵抗ＲＲがプルダウン抵抗として機能するので、ラッチ回路５０によるバッファ３１のラッチ状態が解除される。
When the signal EN4 becomes "High", power supply from the
また、電源シーケンス制御回路１０２は、入力端子２９に入力された起動信号が「Ｌｏｗ」となると、起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
Further, when the activation signal input to the
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１４へ入力する信号ＥＮ４が「Ｌｏｗ」となり、電源回路１４からマイコン８２の電源端子Ｔ４への電力供給が停止される。
When the signal buff1 becomes "Low", the output signal of the AND
このように停止時のシーケンスが開始され、信号ＥＮ４が「Ｌｏｗ」、信号ＥＮ１が「Ｈｉｇｈ」となると、トランジスタＴＲ１のベースが「Ｈｉｇｈ」に保たれるので、トランジスタＴＲ１がＯＦＦ状態となり、遮断回路６０は、起動信号を遮断する。なお、ラッチ回路５０は、バッファ３１の出力を入力側へ帰還させることで、信号ｂｕｆｆ１を「Ｌｏｗ」にラッチする。
Thus, when the stop sequence is started and the signal EN4 becomes "Low" and the signal EN1 becomes "High", the base of the transistor TR1 is kept "High", so the transistor TR1 is turned off and the cutoff circuit is turned off. 60 blocks the activation signal. The
この信号ｂｕｆｆ１が「Ｌｏｗ」となった後、信号ｂｕｆｆ２、信号ｂｕｆｆ３、信号ｂｕｆｆ４、そして、信号ＥＮ２、信号ＥＮ３、信号ＥＮ４が順次「Ｌｏｗ」となり、電源端子Ｔ４、電源端子Ｔ３、電源端子Ｔ２、電源端子Ｔ１の順序で電力供給が停止する。 After the signal buff1 becomes "Low", the signal buff2, the signal buff3, the signal buff4, the signal EN2, the signal EN3, and the signal EN4 sequentially become "Low", and the power terminal T4, power terminal T3, power terminal T2, The power supply is stopped in the order of the power supply terminal T1.
このように本変形例の電源シーケンス制御回路１０２は、マイコン８２の仕様のとおり適切なタイミングで四つの電源端子Ｔ１～Ｔ４に対して電力を供給できる。また、本変形例は、電源シーケンス制御回路１０２が、四系統の電源回路１１～１４を備えた例を示したが、これに限らず、電源シーケンス制御回路が、五系統以上（任意の系統数）の電源回路を備え、シーケンス回路２０が当該五系統以上の電源回路による電力供給の開始又は停止を規定の順序で行わせる構成であってもよい。この場合、上記信号ＥＮ４に代えて、ＥＮｎ（ｎは最後の系統の番号）を用いて、遮断回路６０のトランジスタＴＲ１，ＴＲ２をＯＮ／ＯＦＦする。これにより任意の系統数の電源回路を備えた電源シーケンス制御回路に本発明を適用でき、適切なシーケンスで電力を供給することができる。
Thus, the power
〈変形例３〉
前述の電源シーケンス制御回路１００は、抵抗ＲＡでバッファ３１の出力信号を入力側へ帰還させたが、これに限らず、他の素子でバッファ３１の出力信号を入力側へ帰還させてもよい。本変形例の電源シーケンス制御回路１０３は、前述の電源シーケンス制御回路１００と比べて、ラッチ回路５０の構成が異なり、その他の構成は同じである。このため、同一の要素には同符号を付すなどして再度の説明を省略する。図１０は、本変形例に係る電源シーケンス制御回路１０３の構成を示す図である。
<
In the power supply
電源シーケンス制御回路１０３は、ラッチ回路５０Ａとして、インバータ（ＮＯＴ回路）５１，５２を備えている。電源シーケンス制御回路１０３は、図１の電源シーケンス制御回路１００と比べ、バッファ３１に代えてインバータ５１を備えている。即ち、インバータ５１は、一端が時定数設定回路４０の抵抗Ｒ１、及び遮断回路６０のトランジスタＴＲ１を介して入力端子２９と接続され、他端が、オア回路２１に接続されている。インバータ５２は、インバータ５１の出力を反転させてインバータ５１の入力へ帰還させる。これによりインバータ５１及びインバータ５２は、互いに信号を反転させてオア回路２１へ入力する信号ｂｕｆｆ１をラッチする。なお、解除回路７０によるラッチの解除や、遮断回路６０による起動信号の遮断は、前述の電源シーケンス制御回路１００と同様である。
The power supply
本変形例の電源シーケンス制御回路１０２は、起動シーケンスや停止シーケンスが開始されると、遮断回路６０で起動信号を遮断し、インバータ５１，５２で信号ｂｕｆｆ１をラッチする。これにより、起動シーケンスや停止シーケンスの途中で起動信号が反転しても前述の電源シーケンス制御回路１００と同様に、マイコン８０の仕様に違反することなく適切なシーケンスで電力を供給することができる。
In the power supply
〈変形例４〉
前述の電源シーケンス制御回路１００は、抵抗ＲＡでバッファ３１の出力信号を入力側へ帰還させたが、これに限らず、スイッチング素子でバッファ３１の出力信号を入力側へ帰還させてもよい。本変形例の電源シーケンス制御回路１０４は、前述の電源シーケンス制御回路１００と比べて、ラッチ回路、遮断回路、解除回路の構成が異なり、その他の構成は同じである。このため、同一の要素には同符号を付すなどして再度の説明を省略する。図１１は、本変形例に係る電源シーケンス制御回路１０４の構成を示す図である。
<Modification 4>
In the power supply
電源シーケンス制御回路１０４は、ラッチ回路５０Ｂとして、トランジスタＴＲ４、ＴＲ５や、ダイオードＤ１，Ｄ２を有している。
The power supply sequence control circuit 104 has transistors TR4 and TR5 and diodes D1 and D2 as a
トランジスタＴＲ４、ＴＲ５は、スイッチング素子の一形態であり、信号ＥＮ１、ＥＮ３に応じてＯＮ／ＯＦＦを行う素子であれば、他のスイッチング素子であってもよい。 The transistors TR4 and TR5 are one form of switching elements, and may be other switching elements as long as they are elements that turn ON/OFF according to the signals EN1 and EN3.
トランジスタＴＲ４（第二のスイッチング素子）は、ｎｐｎ型であり、エミッタがバッファ３１の出力側に接続され、コレクタがダイオードＤ１のカソードに接続され、ベースに信号ＥＮ１が入力される。当該ダイオードＤ１のアノードはバッファ３１の入力側に接続されている。
The transistor TR4 (second switching element) is of npn type, has an emitter connected to the output side of the
トランジスタＴＲ５（第一のスイッチング素子）は、ｎｐｎ型であり、コレクタがバッファ３１の入力側に接続され、エミッタがダイオードＤ２のカソードに接続され、ベースに信号ＥＮ３が入力される。当該ダイオードＤ１のアノードはバッファ３１の入力側に接続されている。なお、本例において、信号ＥＮ３は、起動シーケンスで最後に電力供給が開始される電源回路１３、即ち、停止時のシーケンスで最初に電力供給が停止される電源回路１３に入力される信号である。
The transistor TR5 (first switching element) is of npn type, has a collector connected to the input side of the
電源シーケンス制御回路１０４は、入力端子２９に入力される起動信号が「Ｈｉｇｈ」となると、抵抗Ｒ１を介してコンデンサＣ１を満たした後にバッファ３１の入力信号ｂｕｆｆｉｎが「Ｈｉｇｈ」となるので、図３に示すように起動信号の立ち上がりから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｈｉｇｈ」となる。
In the power supply sequence control circuit 104, when the activation signal input to the
信号ｂｕｆｆ１が「Ｈｉｇｈ」となると、オア回路２１の出力信号、即ち電源回路１１へ入力する信号ＥＮ１が「Ｈｉｇｈ」となり、電源回路１１からマイコン８０の電源端子Ｔ１への電力供給が開始される。
When the signal buff1 becomes "High", the output signal of the
このとき信号ＥＮ３は「Ｌｏｗ」であり、トランジスタＴＲ５のベースが「Ｌｏｗ」に保たれるので、トランジスタＴＲ５がＯＮ状態となり、ダイオードＤ２及びトランジスタＴＲ５を介してバッファ３１の出力を入力側へ帰還させる。これにより信号ｂｕｆｆｉｎ、信号ｂｕｆｆ１が「Ｈｉｇｈ」にラッチされる。このとき起動信号が「Ｌｏｗ」となり、入力端子２９側が「Ｌｏｗ」に保たれたとしても、抵抗Ｒ１よりもバッファ３１側は、ラッチ回路５０Ｂによるバッファ３１の出力の帰還により「Ｈｉｇｈ」に保たれる。このため抵抗R１は、本例において、遮断回路６０Ａとしても機能する。
At this time, the signal EN3 is "Low" and the base of the transistor TR5 is kept "Low", so that the transistor TR5 is turned on, and the output of the
また、信号ｂｕｆｆ１が「Ｈｉｇｈ」となった後は、信号ｂｕｆｆ２、信号ｂｕｆｆ３、及び信号ＥＮ２、信号ＥＮ３が順次「Ｈｉｇｈ」となり、電源端子Ｔ１、電源端子Ｔ２、電源端子Ｔ３の順序で電力供給が開始される。 After the signal buff1 becomes "High", the signal buff2, the signal buff3, the signal EN2, and the signal EN3 become "High" in order, and power is supplied in the order of the power supply terminal T1, the power supply terminal T2, and the power supply terminal T3. be started.
この起動シーケンスが完了し、信号ＥＮ１が「Ｈｉｇｈ」となると、トランジスタＴＲ５がＯＦＦ状態となり、ラッチ回路５０Ｂによるラッチが解除される。このため起動時において、トランジスタＴＲ５は、解除回路７０Ａとしても機能する。
When this activation sequence is completed and the signal EN1 becomes "High", the transistor TR5 is turned off and the latching by the
そして、電源シーケンス制御回路１０４は、入力端子２９に入力された起動信号が「Ｌｏｗ」となると、起動信号の立ち下がりエッジから所定時間遅延してバッファ３１の出力側の信号ｂｕｆｆ１が「Ｌｏｗ」となる。
When the start signal input to the
信号ｂｕｆｆ１が「Ｌｏｗ」となると、アンド回路２２の出力信号、即ち電源回路１３へ入力する信号ＥＮ３が「Ｌｏｗ」となり、電源回路１３からマイコン８２の電源端子Ｔ３への電力供給が停止される。
When the signal buff1 becomes "Low", the output signal of the AND
また、信号ｂｕｆｆ１が「Ｌｏｗ」となり、信号ＥＮ１が「Ｈｉｇｈ」であると、トランジスタＴＲ４がＯＮ状態となり、ダイオードＤ１及びトランジスタＴＲ４を介してバッファ３１の入力側から出力側を導通させ、バッファ３１をバイパスして、信号ｂｕｆｆ１を「Ｌｏｗ」にラッチする。このためトランジスタＴＲ４がＯＮ状態のとき、即ち停止シーケンス中に起動信号が「Ｈｉｇｈ」となっても信号ｂｕｆｆ１が「Ｌｏｗ」に保たれる。
Further, when the signal buff1 is "Low" and the signal EN1 is "High", the transistor TR4 is turned on, and the input side and the output side of the
この信号ｂｕｆｆ１が「Ｌｏｗ」となった後、信号ｂｕｆｆ２、信号ｂｕｆｆ３、そして、信号ＥＮ２、信号ＥＮ３が順次「Ｌｏｗ」となり、電源端子Ｔ３、電源端子Ｔ２、電源端子Ｔ１の順序で電力供給が停止する。 After the signal buff1 becomes "Low", the signal buff2, the signal buff3, the signal EN2, and the signal EN3 become "Low" in sequence, and the power supply is stopped in the order of the power supply terminal T3, the power supply terminal T2, and the power supply terminal T1. do.
このように本変形例の電源シーケンス制御回路１０４は、マイコン８３の仕様のとおり適切なタイミングで電源端子Ｔ１～Ｔ３に対して電力を供給できる。 Thus, the power sequence control circuit 104 of this modification can supply power to the power terminals T1 to T3 at appropriate timings according to the specifications of the microcomputer 83. FIG.
以上、本発明の実施の形態を説明したが、これらはあくまで例示にすぎず、本発明はこれらに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。 Although the embodiments of the present invention have been described above, they are merely examples, and the present invention is not limited to these. Various modifications are possible.
１ ：抵抗
１１～１４ ：電源回路
２０ ：シーケンス回路
２１ ：オア回路
２２ ：アンド回路
３１～３４ ：バッファ
４０ ：時定数設定回路
５０ ：ラッチ回路
６０ ：遮断回路
７０ ：解除回路
８０～８３ ：マイコン
１００ ：電源シーケンス制御回路
1:
Claims (3)
前記シーケンス回路へ入力された制御信号をラッチするラッチ回路と、
最初に電力を供給する負荷回路への電力供給が開始されてから最後に電力を供給する負荷回路への電力供給が開始されるまでの前記起動シーケンスの間、又は最初に電力供給を停止する負荷回路への電力供給が停止されてから最後に電力供給を停止する負荷回路への電力供給が停止されるまでの前記停止シーケンスの間、前記制御信号を遮断する遮断回路と、
前記起動シーケンスにおいて最後に電力を供給する負荷回路への電力供給が開始された場合又は前記停止シーケンスにおいて最後に電力供給を停止する負荷回路への電力供給が停止された場合に、前記ラッチ回路による遮断前の値に応じた信号を出力する状態を解除する解除回路と、
を備え、
前記シーケンス回路は、
前記遮断回路によって遮断されずに入力された前記制御信号の信号状態に応じて前記起動シーケンス又は前記停止シーケンスを行い、前記遮断回路によって前記制御信号が遮断された場合、前記ラッチ回路によってラッチされた前記制御信号の信号状態に応じて前記起動シーケンス又は前記停止シーケンスを行う
電源シーケンス制御回路。 When the input control signal is in a signal state for power supply, a startup sequence is performed to start power supply to a plurality of load circuits in a prescribed order, and the control signal is in a signal state for stopping power supply. a sequence circuit that performs a stop sequence for stopping the power supply to the plurality of load circuits in a prescribed order when the
a latch circuit that latches the control signal input to the sequence circuit;
During the startup sequence from the start of power supply to the first load circuit to which power is supplied until the start of power supply to the last load circuit to which power is supplied, or the load to which power supply is first stopped a cutoff circuit that cuts off the control signal during the stop sequence from when the power supply to the circuit is stopped until the power supply to the load circuit to which the power supply is finally stopped;
When power supply to the load circuit to which power is supplied last in the start sequence is started or when power supply to the load circuit to which power supply is last stopped in the stop sequence is stopped, the latch circuit a cancellation circuit for canceling the state of outputting a signal according to the value before cutoff;
with
The sequence circuit is
The start sequence or the stop sequence is performed according to the signal state of the control signal input without being cut off by the cutoff circuit, and when the control signal is cut off by the cutoff circuit, the control signal is latched by the latch circuit. Performing the start sequence or the stop sequence according to the signal state of the control signal
Power sequence control circuit.
前記制御信号を入力され、当該制御信号と同じ論理値の信号を出力するバッファと、
前記バッファの出力を前記バッファの入力側に帰還させる素子と、
を備える請求項１に記載の電源シーケンス制御回路。 The latch circuit
a buffer that receives the control signal and outputs a signal having the same logical value as the control signal;
an element that feeds back the output of the buffer to the input side of the buffer;
2. The power sequence control circuit of claim 1, comprising:
前記制御信号を入力され、当該制御信号と同じ論理値の信号を出力するバッファと、
前記起動シーケンスの間、前記バッファの出力を前記バッファの入力側に帰還させる第一のスイッチング素子と、
前記停止シーケンスの間、前記バッファをバイパスさせる第二のスイッチング素子と、を備える請求項１に記載の電源シーケンス制御回路。 The latch circuit
a buffer that receives the control signal and outputs a signal having the same logical value as the control signal;
a first switching element that feeds back the output of the buffer to the input of the buffer during the start-up sequence;
and a second switching device that bypasses the buffer during the shutdown sequence.
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