JP7154461B2 - 増幅回路 - Google Patents

Description

本開示は、信号を増幅する増幅回路に関するものである。

増幅回路の中には、第１の増幅器と第２の増幅器とを備え、第１の増幅器の出力側に第２の増幅器が直列に接続されている増幅回路がある。
以下の特許文献１には、第１の増幅器として、駆動増幅器が用いられ、第２の増幅器として、ドハティ増幅器が用いられている増幅回路が開示されている。当該増幅回路では、駆動増幅器とドハティ増幅器との間に、インピーダンス調整部が接続されている。
当該インピーダンス調整部は、駆動増幅器の出力負荷インピーダンスとドハティ増幅器の入力インピーダンスとを整合させる整合回路と、当該整合回路からドハティ増幅器に出力される信号の位相を調整する位相調整器とを含んでいる。当該位相調整器が、信号の位相を調整することによって、ドハティ増幅器の出力電力が飽和電力よりも低いときの、駆動増幅器の効率を高めることができる。

特開２０１４－１１６７５７号公報

特許文献１に開示されている増幅回路では、インピーダンス調整部が、位相調整器を含んでいる。位相調整器は、伝送線路によって形成されている分布定数回路である。特許文献１に開示されている増幅回路は、分布定数回路によって形成されている位相調整器を含んでいるため、回路サイズが大きくなるという課題があった。

本開示は、上記のような課題を解決するためになされたもので、分布定数回路を用いることなく、第２の増幅器の出力電力が飽和電力よりも低いときの、第１の増幅器の効率を高めることができる増幅回路を得ることを目的とする。

本開示に係る増幅回路は、増幅対象の信号を増幅する第１の増幅器と、第１の増幅器による増幅後の信号が伝搬する出力整合回路と、出力整合回路を伝搬してきた信号を増幅する第２の増幅器とを備え、出力整合回路は、複数の集中定数素子を備える集中定数回路であり、複数の集中定数素子によって、第２の増幅器の出力電力が飽和電力よりも低いときの、第１の増幅器から第２の増幅器側を見たインピーダンスを、第２の増幅器の出力電力が飽和電力であるときの、第１の増幅器から第２の増幅器側を見たインピーダンスよりも大きなインピーダンスに変成させるものである。

本開示によれば、分布定数回路を用いることなく、第２の増幅器の出力電力が飽和電力よりも低いときの、第１の増幅器の効率を高めることができる。

実施の形態１に係る増幅回路を示す構成図である。 ドハティ増幅器によって実現されている第２の増幅器７を示す構成図である。 実施の形態１に係る増幅回路に含まれている第１の増幅器３の等価回路を示す等価回路図である。 ＬＰＦ型整合回路５に含まれている集中定数素子及びＨＰＦ型整合回路６に含まれている集中定数素子の一例を示す構成図である。 第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮを示すスミスチャートである。 第１の増幅器３の電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴを示すスミスチャートである。 出力整合回路４によるインピーダンス変成の一例を示すスミスチャートである。 図１に示す増幅回路における第１の増幅器３の効率を示す説明図である。 エンベロープトラッキング増幅器によって実現されている第２の増幅器７を示す構成図である。

以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
図１は、実施の形態１に係る増幅回路を示す構成図である。
図１に示す増幅回路は、入力端子１、入力整合回路２、第１の増幅器３、出力整合回路４、第２の増幅器７及び出力端子８を備えている。
入力端子１には、増幅対象の信号が与えられる。

入力整合回路２の一端は、入力端子１と接続されている。
入力整合回路２の他端は、第１の増幅器３の入力側と接続されている。
入力整合回路２は、例えば、集中定数素子によって実現される。
入力整合回路２は、第１の増幅器３の入力インピーダンスを、図１に示す増幅回路の入力側のインピーダンスと整合させる回路である。

第１の増幅器３は、例えば、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、又は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）によって実現される。
第１の増幅器３は、入力整合回路２を伝搬してきた増幅対象の信号を増幅し、増幅後の信号を出力整合回路４に出力する。

出力整合回路４の一端は、第１の増幅器３の出力側と接続されている。
出力整合回路４の他端は、第２の増幅器７の入力側と接続されている。
出力整合回路４は、集中定数素子を有する集中定数回路である。
即ち、出力整合回路４は、集中定数素子を有するＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）型整合回路５と、集中定数素子を有するＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）型整合回路６とを備えている。
出力整合回路４は、第１の増幅器３による増幅後の信号が伝搬する。
出力整合回路４は、複数の集中定数素子によって、第２の増幅器７の出力電力が飽和電力よりも低いときの、第１の増幅器３から第２の増幅器７側を見たインピーダンスを、第２の増幅器７の出力電力が飽和電力であるときの、第１の増幅器３から第２の増幅器７側を見たインピーダンスよりも大きなインピーダンスに変成させる。
出力整合回路４は、集中定数回路であるため、分布定数回路で形成されているものよりも、回路サイズが小さい。

ＬＰＦ型整合回路５の一端は、第１の増幅器３の出力側と接続されている。
ＬＰＦ型整合回路５の他端は、ＨＰＦ型整合回路６の一端と接続されている。
ＬＰＦ型整合回路５は、集中定数素子として、例えば、インダクタを有している。
ＨＰＦ型整合回路６の一端は、ＬＰＦ型整合回路５の他端と接続されている。
ＨＰＦ型整合回路６の他端は、第２の増幅器７の入力側と接続されている。
ＨＰＦ型整合回路６は、集中定数素子として、例えば、インダクタ及びコンデンサを有している。

第２の増幅器７は、例えば、図２に示すようなドハティ増幅器によって実現される。
第２の増幅器７は、出力整合回路４を伝搬してきた信号を増幅する。
第２の増幅器７は、増幅後の信号を出力端子８に出力する。
出力端子８は、第２の増幅器７による増幅後の信号を外部に出力するための端子である。

図２は、ドハティ増幅器によって実現されている第２の増幅器７を示す構成図である。
図２に示すドハティ増幅器は、分配器１１、キャリアアンプ１２、ピークアンプ１３、９０度線路１４及び合成器１５を備えている。
分配器１１は、出力整合回路４を伝搬してきた信号を２分配し、一方の信号をキャリアアンプ１２に出力し、他方の信号をピークアンプ１３に出力する。

キャリアアンプ１２は、分配器１１から出力された信号を増幅し、増幅後の信号を９０度線路１４に出力する。
ピークアンプ１３は、分配器１１から出力された信号の信号レベルが一定レベルよりも大きいときに、当該信号を増幅し、増幅後の信号を合成器１５に出力する。

９０度線路１４は、キャリアアンプ１２の出力側線路の電気長を９０度にするための線路である。
合成器１５は、９０度線路１４を伝搬してきた信号と、ピークアンプ１３による増幅後の信号とを合成し、２つの信号の合成信号を出力する。

図３は、実施の形態１に係る増幅回路に含まれている第１の増幅器３の等価回路を示す等価回路図である。
第１の増幅器３の等価回路は、図３に示すように、電流源２２、インダクタ２３及びコンデンサ２４によって表される。
電流源２２は、入力整合回路２を伝搬してきた増幅対象の信号の信号レベルが大きいほど、大きな電流を出力する。

インダクタ２３は、電流源２２からＬＰＦ型整合回路５の一端に至るまでの寄生成分の一部である。
コンデンサ２４は、電流源２２からＬＰＦ型整合回路５の一端に至るまでの寄生成分の一部である。
第１の増幅器３に含まれている寄生成分、即ち、電流源２２からＬＰＦ型整合回路５の一端に至るまでの寄生成分は、インダクタ２３及びコンデンサ２４によって表される。

図４は、ＬＰＦ型整合回路５に含まれている集中定数素子及びＨＰＦ型整合回路６に含まれている集中定数素子の一例を示す構成図である。
ＬＰＦ型整合回路５は、集中定数素子として、第１のインダクタ３１を含んでいる。
第１のインダクタ３１の一端は、第１の増幅器３の出力側と接続されている。
第１のインダクタ３１の他端は、ＨＰＦ型整合回路６に含まれている第２のインダクタ３２の一端及びコンデンサ３３の一端のそれぞれと接続されている。

ＨＰＦ型整合回路６は、集中定数素子として、第２のインダクタ３２、コンデンサ３３及び直流遮断用コンデンサ３４を含んでいる。
第２のインダクタ３２の一端は、第１のインダクタ３１の他端及びコンデンサ３３の一端のそれぞれと接続されている。
第２のインダクタ３２の他端は、直流遮断用コンデンサ３４の一端と接続されている。
コンデンサ３３の一端は、第１のインダクタ３１の他端及び第２のインダクタ３２の一端のそれぞれと接続されている。
コンデンサ３３の他端は、第２の増幅器の入力側と接続されている。
直流遮断用コンデンサ３４の一端は、第２のインダクタ３２の他端と接続されている。
直流遮断用コンデンサ３４の他端は、接地されている。
図７に示すＨＰＦ型整合回路６は、直流遮断用コンデンサ３４を備えている。しかし、これは一例に過ぎず、ＨＰＦ型整合回路６は、直流遮断用コンデンサ３４を備えずに、第２のインダクタ３２の他端が接地されていてもよい。

次に、図１に示す増幅回路の動作について説明する。
第２の増幅器７は、図２に示すようなドハティ増幅器によって実現される。このため、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮは、図５に示すように、バックオフ時から飽和時に至るまで変化する。
ここで、飽和時とは、第２の増幅器７の出力電力が飽和電力である状態を示すものである。
バックオフ時とは、第２の増幅器７の出力電力が飽和電力よりも低い状態であって、ピークアンプ１３が、信号増幅動作を行うことが可能な状態を示すものである。

図５は、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮを示すスミスチャートである。
図５に示すスミスチャートでは、飽和時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓが、スミスチャートの中心に表されている。
バックオフ時における第２の増幅器７の入力インピーダンスは、図５に示すように、Ｉｍｐ_ＩＮ，Ｂであり、バックオフ時における第２の増幅器７の入力反射位相は、図５に示すように、φ_ＩＮである。バックオフ時における第２の増幅器７の入力反射位相φ_ＩＮの絶対値は、ゼロよりも大きい。

図６は、第１の増幅器３の電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴを示すスミスチャートである。
インピーダンスＩｍｐ_ＯＵＴは、図６に示すように、第２の増幅器７のバックオフ時から飽和時に至るまで変化する。
図６に示すスミスチャートでは、飽和時のインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}が、スミスチャートの中心に表されている。電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴが、飽和時のインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}であるとき、第１の増幅器３の出力電力が最大電力となる。即ち、第１の増幅器３の出力電力が飽和電力となる。
バックオフ時から飽和時に至るまで、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮが変化するため、バックオフ時から飽和時に至るまで、電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴも変化する。バックオフ時のインピーダンスは、Ｉｍｐ_{ＯＵＴ，Ｂ}である。

出力整合回路４が有する集中定数素子を変えることによって、飽和時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓを変成させることが可能である。
図１に示す増幅回路では、飽和時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓが、出力整合回路４によって、第１の増幅器３の出力電力が最大電力となるインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}に変成されるように、出力整合回路４が有する集中定数素子が設計されている。
出力整合回路４が有する集中定数素子が、上記のように設計される場合、電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴは、第１の増幅器３の出力電力が最大電力となるインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}と整合される。

出力整合回路４が有する集中定数素子を変えることによって、バックオフ時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｂを変成させることが可能である。
図１に示す増幅回路では、バックオフ時における電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_{ＯＵＴ，Ｂ}が、出力整合回路４によって、飽和時における電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}よりも大きなインピーダンスに変成されるように、出力整合回路４が有する集中定数素子が設計されている。
具体的には、電流源２２から出力整合回路４の一端に至るまでの寄生成分の通過位相φ_ＰＡＲと、ＬＰＦ型整合回路５の通過位相φ_ＬＰＦと、ＨＰＦ型整合回路６の通過位相φ_ＨＰＦと、第２の増幅器７の入力反射位相φ_ＩＮとの総和の絶対値が閾値Ｔｈ以内になるように、出力整合回路４が有する集中定数素子が設計されている。閾値Ｔｈとしては、例えば、０以上４５以下の値が想定される。
例えば、閾値Ｔｈとして、０が用いられ、総和の絶対値が０度になるように、出力整合回路４が有する集中定数素子が設計される場合、第２の増幅器７の入力反射位相φ_ＩＮが０度に変成され、第２の増幅器７がバックオフ動作するときの、第１の増幅器３の効率が最高効率になる。

図７は、出力整合回路４によるインピーダンス変成の一例を示すスミスチャートである。
図７では、飽和時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓが５０Ω、第１の増幅器３の出力電力が最大電力となるインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}が７５Ωであるとしている。
Ｌ１は、第１のインダクタ３１のインダクタンス、Ｌ２は、第２のインダクタ３２のインダクタンス、Ｌ３は、寄生成分の一部であるインダクタ２３のインダクタンスである。
Ｃ１は、コンデンサ３３のキャパシタンス、Ｃ２は、寄生成分の一部であるコンデンサ２４のキャパシタンスである。

図７に示すスミスチャートでは、飽和時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓが、スミスチャートの中心に表されている。
また、図７に示すスミスチャートでは、飽和時のインピーダンス変性が点線で表されており、バックオフ時のインピーダンス変性が実線で表されている。
第２の増幅器７の飽和時では、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓが、Ｃ１，Ｌ２，Ｌ１＋Ｌ３，Ｃ２によって、第１の増幅器３の出力電力が最大電力となるインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}である７５Ωに変成される（図７の点線を参照）。
第２の増幅器７のバックオフ時では、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｂが、Ｃ１，Ｌ２，Ｌ１＋Ｌ３，Ｃ２によって、第１の増幅器３の出力電力が最大電力となるインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}よりも大きなインピーダンスＩｍｐ_{ＯＵＴ，Ｂ}に変成される（図７の実線を参照）。インピーダンスＩｍｐ_{ＯＵＴ，Ｂ}は、図７に示すように、スミスチャートの実軸上である。

第２の増幅器７のバックオフ時には、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｂが、第１の増幅器３の出力電力が最大電力となるインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}よりも大きなインピーダンスＩｍｐ_{ＯＵＴ，Ｂ}に変成される。また、第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｂが、スミスチャートの実軸上に変成される。したがって、バックオフ時における第１の増幅器３の高効率動作を実現することができる。
したがって、図１に示す増幅回路では、図７に示すスミスチャートが適用されるように、インダクタンスＬ３及びキャパシタンスＣ２に応じて、インダクタンスＬ１，Ｌ２及びキャパシタンスＣ１が設計されれば、飽和時における第１の増幅器３の最大出力電力を維持しつつ、バックオフ時における第１の増幅器３の高効率動作を実現することができる。

図８は、図１に示す増幅回路における第１の増幅器３の効率を示す説明図である。
図８において、横軸は、第１の増幅器３の出力電力［ｄＢｍ］、縦軸は、第１の増幅器３の効率［％］を示している。
図８では、図１に示す増幅回路における第１の増幅器３の効率特性が実線で表されている。図８では、閾値Ｔｈとして、０が用いられ、総和の絶対値が０度になるように、出力整合回路４が有する集中定数素子が設計されているときの第１の増幅器３の効率特性を示している。
点線は、電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴが、バックオフ時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｂに固定されていると仮定した場合の第１の増幅器３の効率特性（以下、「第１の仮定効率特性」という）を示している。ここでのバックオフ時は、ピークアンプ１３が、信号増幅動作を行うことが可能な状態のうち、分配器１１から出力された信号の信号レベルが最も低い信号レベルのときの状態を示すものである。
一点鎖線は、電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴが、飽和時における第２の増幅器７の入力インピーダンスＩｍｐ_ＩＮ，Ｓに固定されていると仮定した場合の第１の増幅器３の効率特性（以下、「第２の仮定効率特性」という）を示している。

電流源２２から第２の増幅器７側を見たバックオフ時のインピーダンスＩｍｐ_{ＯＵＴ，Ｂ}は、飽和時のインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}よりも大きい。このため、バックオフ時における第１の増幅器３の出力電力は、飽和時における第１の増幅器３の出力電力よりも低く、バックオフ時における第１の増幅器３の効率は、飽和時における第１の増幅器３の効率よりも高くなる。
電流源２２から第２の増幅器７側を見たインピーダンスＩｍｐ_ＯＵＴは、バックオフ時から飽和時にかけて変化するため、バックオフ時には、第１の増幅器３の効率特性が、点線が示す第１の仮定効率特性と重なり、飽和時には、第１の増幅器３の効率特性が、一点鎖線が示す第２の仮定効率特性と重なる。
したがって、第１の増幅器３のバックオフ時の効率は、第２の仮定効率特性が示す効率よりも高くなる。
第１の増幅器３の飽和時の出力電力は、第１の仮定効率特性が示す出力電力よりも大きくなる。

図８では、閾値Ｔｈとして、０が用いられ、総和の絶対値が０度になるように、出力整合回路４が有する集中定数素子が設計されているときの第１の増幅器３の効率特性を示している。
閾値Ｔｈとして、４５が用いられ、総和の絶対値が４５度になるように、出力整合回路４が有する集中定数素子が設計されているときの第１の増幅器３の効率特性は、総和の絶対値が０度になるように、出力整合回路４が有する集中定数素子が設計されているときの第１の増幅器３の効率特性よりも低下する。
しかし、総和の絶対値が４５度になるように、出力整合回路４が有する集中定数素子が設計されているときの、バックオフ時における第１の増幅器３の効率特性は、点線が示す第１の仮定効率特性と、一点鎖線が示す第２の仮定効率特性との間になる。したがって、総和の絶対値が４５度になるように、出力整合回路４が有する集中定数素子が設計されているときでも、第１の増幅器３のバックオフ時の効率は、第２の仮定効率特性が示す効率よりも高くなる。
なお、閾値Ｔｈとして、９０が用いられ、総和の絶対値が９０度になるように、出力整合回路４が有する集中定数素子が設計されているときの第１の増幅器３の効率特性は、一点鎖線が示す第２の仮定効率特性と重なるため、バックオフ時での高効率動作を実現することができない。

以上の実施の形態１では、増幅対象の信号を増幅する第１の増幅器３と、第１の増幅器３による増幅後の信号が伝搬する出力整合回路４と、出力整合回路４を伝搬してきた信号を増幅する第２の増幅器７とを備え、出力整合回路４は、複数の集中定数素子を備える集中定数回路であり、複数の集中定数素子によって、第２の増幅器７の出力電力が飽和電力よりも低いときの、第１の増幅器３から第２の増幅器７側を見たインピーダンスを、第２の増幅器７の出力電力が飽和電力であるときの、第１の増幅器３から第２の増幅器７側を見たインピーダンスよりも大きなインピーダンスに変成させるように、増幅回路を構成した。したがって、増幅回路は、分布定数回路を用いることなく、第２の増幅器７の出力電力が飽和電力よりも低いときの、第１の増幅器３の効率を高めることができる。

図１に示す増幅回路では、出力整合回路４が、複数の集中定数素子として、第１のインダクタ３１、第２のインダクタ３２及びコンデンサ３３を備えている。そして、第１のインダクタ３１、第２のインダクタ３２及びコンデンサ３３によって、バックオフ時のインピーダンスＩｍｐ_{ＯＵＴ，Ｂ}が、飽和時のインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}よりも大きなインピーダンスに変成させている。
しかし、バックオフ時のインピーダンスＩｍｐ_{ＯＵＴ，Ｂ}を、飽和時のインピーダンスＩｍｐ_{ＯＵＴ，Ｓ}よりも大きなインピーダンスに変成させることができればよく、出力整合回路４が、複数の集中定数素子として、第１のインダクタ３１、第２のインダクタ３２及びコンデンサ３３を備えるものに限るものではない。
即ち、出力整合回路４は、出力整合回路４の通過位相が、φ_ＬＰＦ＋φ_ＨＰＦとなるような集中定数素子を備えていればよい。したがって、出力整合回路４は、直列インダクタ、並列インダクタ、直列コンデンサ、並列コンデンサ、直列抵抗、又は、並列抵抗のうちの、いずれかの集中定数素子の組み合わせを備えることによって、通過位相φ_ＬＰＦ＋φ_ＨＰＦを実現するものであってもよい。

実施の形態２．
図１に示す増幅回路では、第２の増幅器７がドハティ増幅器によって実現されている。
実施の形態２では、第２の増幅器７が、エンベロープトラッキング増幅器によって実現されている増幅回路について説明する。

実施の形態２に係る増幅回路の構成は、実施の形態１に係る増幅回路の構成と同様であり、実施の形態２に係る増幅回路を示す構成図は、図１である。
エンベロープトラッキング増幅器は、ドハティ増幅器と同様に、入力インピーダンスＩｍｐ_ＩＮが変化する増幅器である。エンベロープトラッキング増幅器における飽和時の入力インピーダンスＩｍｐ_ＩＮ，Ｓとエンベロープトラッキング増幅器におけるバックオフ時の入力インピーダンスＩｍｐ_ＩＮ，Ｂとが異なる。

図９は、エンベロープトラッキング増幅器によって実現されている第２の増幅器７を示す構成図である。
第２の増幅器７であるエンベロープトラッキング増幅器は、高周波増幅器４１及び電源変調器４２を備えている。
高周波増幅器４１は、出力整合回路４を伝搬してきた信号を増幅する。
高周波増幅器４１は、増幅後の信号を出力端子８に出力する。
電源変調器４２は、出力整合回路４を伝搬してきた信号の振幅に応じた電源電圧を高周波増幅器４１に供給する。

電源変調器４２から高周波増幅器４１に供給される電源電圧は、出力整合回路４を伝搬してきた信号の振幅の変化に応じて変化する。
高周波増幅器４１は、電源変調器４２から供給される電源電圧が変化するため、入力インピーダンスＩｍｐ_ＩＮが変化する。

以上の実施の形態２では、第２の増幅器７が、エンベロープトラッキング増幅器によって実現されるように、増幅回路を構成した。実施の形態２に係る増幅回路は、実施の形態１に係る増幅回路と同様に、分布定数回路を用いることなく、第２の増幅器７の出力電力が飽和電力よりも低いときの、第１の増幅器３の効率を高めることができる。

なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

本開示は、信号を増幅する増幅回路に適している。

１ 入力端子、２ 入力整合回路、３ 第１の増幅器、４ 出力整合回路、５ ＬＰＦ型整合回路、６ ＨＰＦ型整合回路、７ 第２の増幅器、８ 出力端子、１１ 分配器、１２ キャリアアンプ、１３ ピークアンプ、１４ ９０度線路、１５ 合成器、２１ トランジスタ、２２ 電流源、２３ インダクタ、２４ コンデンサ、３１ 第１のインダクタ、３２ 第２のインダクタ、３３ コンデンサ、３４ 直流遮断用コンデンサ、４１ 高周波増幅器、４２ 電源変調器。

Claims (7)

1. 増幅対象の信号を増幅する第１の増幅器と、
   前記第１の増幅器による増幅後の信号が伝搬する出力整合回路と、
   前記出力整合回路を伝搬してきた信号を増幅する第２の増幅器とを備え、
   前記出力整合回路は、複数の集中定数素子を備える集中定数回路であり、前記複数の集中定数素子によって、前記第２の増幅器の出力電力が飽和電力よりも低いときの、前記第１の増幅器から前記第２の増幅器側を見たインピーダンスを、前記第２の増幅器の出力電力が飽和電力であるときの、前記第１の増幅器から前記第２の増幅器側を見たインピーダンスよりも大きなインピーダンスに変成させることを特徴とする増幅回路。
2. 前記出力整合回路は、
   前記第１の増幅器に含まれている寄生成分の通過位相と、前記出力整合回路の通過位相と、前記第２の増幅器の入力反射位相との総和の絶対値が閾値以内になるように、前記複数の集中定数素子によって、前記第２の増幅器の出力電力が飽和電力よりも低いときの、前記第１の増幅器から前記第２の増幅器側を見たインピーダンスを変成させることを特徴とする請求項１記載の増幅回路。
3. 前記出力整合回路は、前記複数の集中定数素子として、
   前記第１の増幅器の出力側と一端が接続されている第１のインダクタと、
   前記第１のインダクタの他端と一端が接続され、他端が接地されている第２のインダクタと、
   前記第１のインダクタの他端及び前記第２のインダクタの一端のそれぞれと一端が接続され、前記第２の増幅器の入力側と他端が接続されているコンデンサとを備えていることを特徴とする請求項２記載の増幅回路。
4. 前記閾値が４５度であり、
   前記出力整合回路は、前記総和の絶対値が４５度以内になるように、前記複数の集中定数素子によって、前記第２の増幅器の出力電力が飽和電力よりも低いときの、前記第１の増幅器から前記第２の増幅器側を見たインピーダンスを変成させることを特徴とする請求項２記載の増幅回路。
5. 前記閾値が０度であり、
   前記出力整合回路は、前記総和の絶対値が０度になるように、前記複数の集中定数素子によって、前記第２の増幅器の出力電力が飽和電力よりも低いときの、前記第１の増幅器から前記第２の増幅器側を見たインピーダンスを変成させることを特徴とする請求項２記載の増幅回路。
6. 前記第２の増幅器は、ドハティ増幅器であることを特徴とする請求項１記載の増幅回路。
7. 前記第２の増幅器は、エンベロープトラッキング増幅器であることを特徴とする請求項１記載の増幅回路。

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