JP7152946B2 - スイッチング電源 - Google Patents

Description

本明細書中に開示されている発明は、スイッチング電源に関する。

従来、様々なアプリケーションの電源手段として、入力電圧から所望の出力電圧を生成するスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）が用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２０１７－１０７５５１号公報 特開２０１０－０８８２１８号公報

しかしながら、従来のスイッチング電源では、更なる効率改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、高効率のスイッチング電源を提供することを第１の目的とする。

また、従来のスイッチング電源では、出力電圧のリップル成分により出力キャパシタから耳障りなノイズ音を生じるおそれがあった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ノイズ音を生じにくいスイッチング電源を提供することを第２の目的とする。

上記第１の目的を達成するために、本明細書中に開示されているスイッチング電源は、出力トランジスタをオン／オフしてキャパシタを充電することにより入力電圧から出力電圧を生成するスイッチング出力回路と、１回のスイッチングによる前記キャパシタへの充電電荷が下限値に制限されて前記出力電圧またはこれに応じた帰還電圧が所定の基準電圧から持ち上がったときに前記スイッチング出力回路の駆動を停止する制御回路と、前記スイッチング出力回路の駆動期間に前記下限値を可変制御する下限値設定回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチング電源において、前記下限値設定回路は、スイッチング回数が増えるほど前記下限値を引き上げる構成（第２の構成）にするとよい。

また、上記の第１または第２の構成から成るスイッチング電源において、前記下限値設定回路は、負荷が重いほど前記下限値を引き上げる構成（第３の構成）にするとよい。

また、上記第１～第３いずれかの構成から成るスイッチング電源において、前記下限値設定回路は、前記スイッチング出力回路に流れるインダクタ電流の検出値と所定の基準電流値とを比較して下限値設定信号を生成する構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチング電源において、前記下限値設定回路は、前記基準電流値を変化させて前記下限値設定信号のパルス生成タイミングを可変制御する構成（第５の構成）にするとよい。

また、上記第４または第５の構成から成るスイッチング電源は、前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた誤差信号を生成するエラーアンプと、所定のスイッチング周波数でパルス駆動されるオン信号を生成するオシレータと、前記誤差信号とランプ信号を比較してオフ信号を生成するＰＷＭコンパレータと、をさらに有し、前記制御回路は、前記オン信号のパルス生成タイミングで前記出力トランジスタをオンし、前記オフ信号のパルス生成タイミングと前記下限値設定信号のパルス生成タイミングのいずれか遅い方で前記出力トランジスタをオフする構成（第６の構成）にするとよい。

また、上記第１～第６いずれかの構成から成るスイッチング電源において、前記制御回路は、前記出力電圧または前記帰還電圧が前記基準電圧から持ち上がっているときに前記スイッチング出力回路の駆動と停止を繰り返す間欠駆動モードとなる構成（第７の構成）にするとよい。

また、上記第７の構成から成るスイッチング電源は、前記出力電圧または前記帰還電圧と所定の上側閾値電圧とを比較して第１比較信号を生成する第１コンパレータと、前記出力電圧または前記帰還電圧と前記上側閾値電圧よりも低い所定の下側閾値電圧とを比較して第２比較信号を生成する第２コンパレータと、をさらに有し、前記制御回路は、前記第１比較信号に応じて前記スイッチング出力回路の駆動を停止する一方、前記第２比較信号に応じて前記スイッチング出力回路の駆動を再開する構成（第８の構成）にするとよい。

また、上記第８の構成から成るスイッチング電源において、前記上側閾値電圧及び前記下側閾値電圧は、それぞれ、前記基準電圧に１よりも大きい係数を乗じた電圧値である構成（第９の構成）にするとよい。

また、上記第１～第９いずれかの構成から成るスイッチング電源において、前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、または、反転型である構成（第１０の構成）にするとよい。

また、上記第２の目的を達成するために、本明細書中に開示されているスイッチング電源は、出力トランジスタをオン／オフしてキャパシタを充電することにより入力電圧から出力電圧を生成するスイッチング出力回路と、１回のスイッチングにより前記キャパシタに供給される充電電荷の下限値を設定する下限値設定回路と、前記下限値設定回路の働きにより前記出力電圧またはこれに応じた帰還電圧が所定の基準電圧から持ち上がっているときに前記スイッチング出力回路の駆動と停止を繰り返す間欠駆動モードとなる制御回路と、を有し、前記制御回路は、前記間欠駆動モードにおける前記出力電圧のリップル周波数が前記キャパシタからノイズ音を生じない周波数となるように、前記スイッチング出力回路の駆動停止タイミング及び駆動再開タイミングの少なくとも一方を制御する構成（第１１の構成）とされている。

なお、上記第１１の構成から成るスイッチング電源において、前記制御回路は、前記スイッチング出力回路の駆動中に、前回の駆動停止タイミングから所定の上限時間が経過したときには、前記スイッチング出力回路の駆動を強制的に停止する構成（第１２の構成）にするとよい。

また、上記第１１または第１２の構成から成るスイッチング電源において、前記制御回路は、前記スイッチング出力回路の停止中に、前回の駆動再開タイミングから所定の上限時間が経過したときには、前記スイッチング出力回路の駆動を強制的に再開する構成（第１３の構成）にするとよい。

また、上記第１２または第１３の構成から成るスイッチング電源において、前記上限時間は、ヒトの可聴上限周波数の逆数よりも短い構成（第１４の構成）にするとよい。

また、上記第１１の構成から成るスイッチング電源において、前記制御回路は、前記スイッチング出力回路の駆動を停止した後に前記出力電圧または前記帰還電圧の傾斜判定を行い、その判定結果に応じて前記スイッチング出力回路の駆動を停止し続けるか否かを決定する構成（第１５の構成）にするとよい。

また、上記第１５の構成から成るスイッチング電源において、前記制御回路は、前記帰還電圧の傾斜が所定値よりも急峻な場合、前記スイッチング出力回路の駆動を強制的に再開する構成（第１６の構成）にするとよい。

また、上記第１５または第１６の構成から成るスイッチング電源において、前記制御回路は、前記帰還電圧の傾斜が所定値よりも急峻でない場合、前記スイッチング出力回路の駆動再開に必要な一部の回路を除いて電力供給が遮断された省電力モードに移行する構成（第１７の構成）にするとよい。

また、上記第１１～第１７いずれかの構成から成るスイッチング電源は、前記出力電圧または前記帰還電圧と所定の上側閾値電圧とを比較して第１比較信号を生成する第１コンパレータと、前記出力電圧または前記帰還電圧と前記上側閾値電圧よりも低い所定の下側閾値電圧とを比較して第２比較信号を生成する第２コンパレータとをさらに有し、前記制御回路は、前記第１比較信号に応じて前記スイッチング出力回路の駆動を停止する一方、前記第２比較信号に応じて前記スイッチング出力回路の駆動を再開する構成（第１８の構成）にするとよい。

また、上記第１８の構成から成るスイッチング電源において、前記上側閾値電圧及び前記下側閾値電圧は、それぞれ、前記基準電圧に１よりも大きい係数を乗じた電圧値である構成（第１９の構成）にするとよい。

また、上記第１１～第１９いずれかの構成から成るスイッチング電源において、前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、または、反転型である構成（第２０の構成）にするとよい。

本明細書中に開示されている発明によれば、高効率のスイッチング電源を提供することが可能となる。

また、本明細書中に開示されている発明によれば、ノイズ音を生じにくいスイッチング電源を提供することが可能となる。

スイッチング電源の基本構成を示す図 スイッチング電源の要部構成を示す図 間欠駆動モードの基本動作例を示す図 １回のスイッチングによる充電電荷の下限値が固定である時の挙動を示す図 １回のスイッチングによる充電電荷の下限値が可変である時の挙動を示す図 下限値設定回路の一構成例を示す図 下限値設定回路の一動作例を示す図 中負荷領域における間欠駆動モードの挙動を示す図 リップル周波数制限の第１実施例を示す図 第１実施例におけるヒトの可聴域とリップル周波数との関係を示す図 第１実施例の一変形例を示す図 超軽負荷領域における間欠駆動モードの挙動を示す図 リップル周波数制限の第２実施例を示すフローチャート 第２実施例におけるヒトの可聴域とリップル周波数との関係を示す図 傾斜判定の第１例を示す図 傾斜判定の第２例を示す図 傾斜判定の第３例を示す図

＜スイッチング電源（基本構成）＞
図１は、スイッチング電源の基本構成を示す図である。本構成例のスイッチング電源１００は、入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成して不図示の負荷に供給するＰＷＭ［pulse width modulation］駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、基準電圧生成回路１３０と、エラーアンプ１４０と、ランプ信号生成回路１５０と、オシレータ１６０と、ＰＷＭコンパレータ１７０と、制御回路１８０と、スイッチ駆動回路１９０と、を有する。

上記の構成要素は、スイッチング出力回路１１０に含まれる一部の構成要素（本図ではインダクタ１１３とキャパシタ１１４）を除き、スイッチング電源１００の制御主体となる半導体集積回路装置２００（いわゆる電源制御ＩＣ）に集積化するとよい。なお、半導体集積回路装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。

また、半導体集積回路装置２００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、電源端子Ｔ１、出力端子Ｔ２、接地端子Ｔ３、並びに、帰還端子Ｔ４の４本を例示）を備えている。

スイッチング出力回路１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることにより、インダクタ電流ＩＬを駆動して入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成する降圧型のスイッチング出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、キャパシタ１１４（出力キャパシタに相当）と、を含む。

出力トランジスタ１１１は、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。半導体集積回路装置２００の内部において、出力トランジスタ１１１のソースは、電源端子Ｔ１（＝入力電圧ＰＶＤＤの印加端）に接続されている。出力トランジスタ１１１のドレインは、出力端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフし、上側ゲート信号Ｇ１がローレベルであるときにオンする。

同期整流トランジスタ１１２は、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。半導体集積回路装置２００の内部において、同期整流トランジスタ１１２のソースは、接地端子Ｔ３（＝接地電圧ＰＶＳＳの印加端）に接続されている。同期整流トランジスタ１１２のドレインは、出力端子Ｔ２に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。

インダクタ１１３とキャパシタ１１４は、半導体集積回路装置２００に外付けされるディスクリート部品であり、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＶＯＵＴを生成するＬＣフィルタを形成する。半導体集積回路装置２００の外部において、インダクタ１１３の第１端は、半導体集積回路装置２００の出力端子Ｔ２に接続されている。インダクタ１１３の第２端とキャパシタ１１４の第１端は、出力電圧ＶＯＵＴの印加端と帰還端子Ｔ４に接続されている。キャパシタ１１４の第２端は、接地端に接続されている。

出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＰＶＤＤと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、下側スイッチとして整流ダイオードを用いたダイオード整流方式を採用してもよい。

また、出力トランジスタ１１１をＮＭＯＳＦＥＴに置換することもできる。ただし、その場合には、上側ゲート信号Ｇ１のハイレベルを入力電圧ＰＶＤＤよりも高い電圧値まで引き上げるために、ブートストラップ回路やチャージポンプ回路が必要となる。

また、出力トランジスタ１１１及び同期整流トランジスタ１１２を半導体集積回路装置２００に外付けすることも可能である。その場合には、出力端子Ｔ２に代えて、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ外部出力するための端子が必要となる。

特に、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

帰還電圧生成回路１２０は、帰還端子Ｔ４（＝出力電圧ＶＯＵＴの印加端）と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧ＶＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＶＯＵＴの分圧電圧）を出力する。

なお、出力電圧ＶＯＵＴがエラーアンプ１４０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧ＶＯＵＴをエラーアンプ１４０に直接入力しても構わない。

また、抵抗１２１及び１２２を半導体集積回路装置２００に外付けすることもできる。その場合、抵抗１２１及び１２２相互間の接続ノードを帰還端子Ｔ４に接続すればよい。

基準電圧生成回路１３０は、所定の基準電圧ＲＥＦ（＝出力電圧ＶＯＵＴの目標設定値に相当）を生成する。なお、基準電圧生成回路１３０としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＶＯＵＴを調整したりすることが可能となる。

エラーアンプ１４０は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。

ランプ信号生成回路１５０は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。

オシレータ１６０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔｓｗ）でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。

ＰＷＭコンパレータ１７０は、非反転入力端（＋）に印加される誤差信号ＥＲＲと、反転入力端（－）に印加されるランプ信号ＲＡＭＰを比較してオフ信号ＯＦＦを生成する。なお、オフ信号ＯＦＦは、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも低いときにハイレベルとなり、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど遅くなり、誤差信号ＥＲＲが低いほど早くなる。

制御回路１８０は、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。具体的に述べると、制御回路１８０は、オン信号ＯＮにパルスが生成されたときに、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもローレベル（＝スイッチ電圧ＳＷをハイレベルとするときの論理レベル）に立ち下げる一方、オフ信号ＯＦＦにパルスが生成されたときに、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもハイレベル（＝スイッチ電圧ＳＷをローレベルとするときの論理レベル）に立ち上げる。

従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、逆に、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなる。すなわち、出力トランジスタ１１１のオンデューティＤ（＝Ｔｏｎ／Ｔｓｗ）は、誤差信号ＥＲＲが高いほど大きくなり、誤差信号ＥＲＲが低いほど小さくなる。

スイッチ駆動回路１９０は、上側制御信号Ｓ１の入力を受け付けて上側ゲート信号Ｇ１を生成する上側ドライバ１９１と、下側制御信号Ｓ２の入力を受け付けて下側ゲート信号Ｇ２を生成する下側ドライバ１９２を含む。上側ドライバ１９１及び１９２としては、それぞれ、バッファやインバータを用いることができる。

なお、上記構成要素のうち、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、制御回路１８０、及び、スイッチ駆動回路１９０は、帰還電圧ＦＢと所定の基準電圧ＲＥＦとが一致するようにスイッチング出力回路１１０のデューティ制御を行う出力帰還制御部として理解することができる。

＜スイッチング電源（要部構成）＞
図２は、スイッチング電源１００の要部構成を示す図である。本構成例のスイッチング電源１００は、軽負荷時の間欠駆動モード（詳細は後述）を実現するための手段として、先出の構成要素（本図では、基準電圧生成回路１３０、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、及び、制御回路１８０を明示）に加えて、下限値設定回路７００と、コンパレータ７１０及び７２０をさらに有する。以下では、新出の構成要素について重点的な説明を行う。

下限値設定回路７００は、スイッチング出力回路１１０に流れるインダクタ電流ＩＬの検出値ＩＳＮＳと所定の基準電流値ＩＲＥＦとを比較して、スイッチング出力回路１１０における１回のスイッチングでキャパシタ１１４に供給される充電電荷の下限値を設定するための下限値設定信号ＩＭＩＮを生成する。より具体的に述べると、下限値設定信号ＩＭＩＮには、ＩＳＮＳ＝ＩＲＥＦとなるタイミングでパルスが生成される。なお、入力電圧ＰＶＤＤと出力電圧ＶＯＵＴとの比が一定である場合、上記した充電電荷の下限値は、スイッチング出力回路１１０の最小オン期間Ｔｍｉｎ（ないしは最小オンデューティＤｍｉｎ）として理解することもできる。

また、下限値設定回路７００は、間欠駆動モードにおけるスイッチング出力回路１１０の駆動期間に、１回のスイッチングによる充電電荷の下限値を可変制御する機能も備えている。この下限値可変機能については、後ほど詳細に説明する。

コンパレータ７１０は、非反転入力端（＋）に印加される帰還電圧ＦＢと、反転入力端（－）に印加される上側閾値電圧ＶｔｈＨ（例えばＶｔｈＨ＝１．０３×ＲＥＦ）とを比較してスリープ信号ＳＬＰ（＝第１比較信号に相当）を生成する。なお、スリープ信号ＳＬＰは、帰還電圧ＦＢが上側閾値電圧ＶｔｈＨよりも高いときにハイレベルとなり、帰還電圧ＦＢが上側閾値電圧ＶｔｈＨよりも低いときにローレベルとなる。

コンパレータ７２０は、非反転入力端（＋）に印加される帰還電圧ＦＢと、反転入力端（－）に印加される下側閾値電圧ＶｔｈＬ（例えばＶｔｈＬ＝１．０１×ＲＥＦ）とを比較してレジューム信号ＲＥＳ（＝第２比較信号に相当）を生成する。なお、レジューム信号ＲＥＳは、帰還電圧ＦＢが下側閾値電圧ＶｔｈＬよりも高いときにハイレベルとなり、帰還電圧ＦＢが下側閾値電圧ＶｔｈＬよりも低いときにローレベルとなる。

制御回路１８０は、オン信号ＯＮのパルス生成タイミングで、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもローレベルとすることにより、出力トランジスタ１１１をオンして同期整流トランジスタ１１２をオフする。このとき、スイッチ電圧ＳＷは、ハイレベル（≒ＰＶＤＤ）となる。

一方、制御回路１８０は、オフ信号ＯＦＦのパルス生成タイミングと下限値設定信号ＩＭＩＮのパルス生成タイミングのいずれか遅い方で、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもハイレベルとすることにより、出力トランジスタ１１１をオフして同期整流トランジスタ１１２をオンする。このとき、スイッチ電圧ＳＷは、ローレベル（≒ＰＶＳＳ）となる。すなわち、下限値設定信号ＩＭＩＮのパルス生成タイミングがオフ信号ＯＦＦのパルス生成タイミングよりも遅いときには、出力トランジスタ１１１のオフタイミングが下限値設定信号ＩＭＩＮによって決定されることになる。この状態は、１回のスイッチングによるキャパシタ１１４への充電電荷が下限値に制限されている状態に相当する。

また、制御回路１８０は、１回のスイッチングによるキャパシタ１１４への充電電荷が下限値に制限されたことにより、帰還電圧ＦＢが基準電圧ＲＥＦから持ち上がったときには、帰還電圧ＦＢが所定の電圧範囲（ＶｔｈＬ≦ＦＢ≦ＶｔｈＨ）に収まるように、スイッチング出力回路１１０の駆動と停止を繰り返す間欠駆動モードとなる。

＜間欠駆動モード＞
図３は、軽負荷時における間欠駆動モードの基本動作例を示す図であり、上から順に、帰還電圧ＦＢ、スリープ信号ＳＬＰ、レジューム信号ＲＥＳ、及び、スイッチ電圧ＳＷがそれぞれ描写されている。

先述した下限値設定回路７００の働きにより、１回のスイッチングによるキャパシタ１１４への充電電荷が所定の下限値に制限されている場合、負荷が軽いとキャパシタ１１４への充電電荷がキャパシタ１１４からの出力電荷（＝放電電荷）よりも多くなる。そのため、出力電圧ＶＯＵＴが持ち上がり、帰還電圧ＦＢが基準電圧ＲＥＦよりも高くなる。そこで、制御回路１８０は、このような出力電圧ＶＯＵＴの持ち上がりを検出してスイッチング出力回路１１０の駆動を停止する。

本図に即して述べると、制御回路１８０は、帰還電圧ＦＢが上側閾値電圧ＶｔｈＨよりも高くなり、スリープ信号ＳＬＰがハイレベルに立ち上がるタイミング（＝時刻ｔ１０２及びｔ１０４）で、スイッチング出力回路１１０の駆動を停止する。具体的に述べると、制御回路１８０は、出力トランジスタ１１１と同期整流トランジスタ１１２の双方をオフし、スイッチ電圧ＳＷをハイインピーダンス状態（Ｈｉ－Ｚ）とする。

その後、制御回路１８０は、帰還電圧ＦＢが下側閾値電圧ＶｔｈＬよりも低くなり、レジューム信号ＲＥＳがローレベルに立ち下がるタイミング（＝時刻ｔ１０１、ｔ１０３、ｔ１０５）で、スイッチング出力回路１１０の駆動を再開する。

このような間欠駆動モードを実装することにより、軽負荷時におけるスイッチング回数を減らして、スイッチングロスを低減することができるので、スイッチング電源１００の効率を改善することが可能となる。

＜下限値固定時の挙動＞
図４は、１回のスイッチングによる充電電荷の下限値が固定であるときの挙動を示す図であり、帰還電圧ＦＢが描写されている。

例えば、１回のスイッチングによる充電電荷の下限値が負荷の消費電荷と比べて非常に大きい場合（＝負荷が極めて軽い場合）には、スイッチング毎に出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が急上昇する。そのため、帰還電圧ＦＢが上側閾値電圧ＶｔｈＨよりも高くなったタイミング（＝時刻ｔ１１２）において、即座にスイッチング出力回路１１０の駆動を停止したとしても、実際に出力電圧ＶＯＵＴの上昇が停止する頃には、出力電圧ＶＯＵＴが目標値よりも高い電圧値までオーバーシュートしてしまい、最悪の場合には過電圧保護が掛かるおそれがある（図中の実線を参照）。

逆に、１回のスイッチングによる充電電荷の下限値と負荷の消費電荷が非常に近い場合には、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）の上昇が極めて緩慢となり、スイッチング出力回路１１０の駆動を停止するまでに非常に多くのスイッチング回数が必要となる（図中の破線を参照）。

このような不具合を解消すべく、下限値設定回路７００は、間欠駆動モードにおけるスイッチング出力回路１１０の駆動期間に、１回のスイッチングによる充電電荷の下限値を可変制御する機能を備えている。

＜下限値可変時の挙動＞
図５は、１回のスイッチングによる充電電荷の下限値が可変であるときの挙動を示す図であり、帰還電圧ＦＢが描写されている。なお、太線は下限値が可変であるときの挙動を示しており、細線は下限値が固定であるときの挙動（図４と同様の挙動）を示している。

下限値設定回路７００は、間欠駆動モードにおけるスイッチング出力回路１１０の駆動期間（＝時刻ｔ１２１～ｔ１２４）に、スイッチング回数が増えるほど、１回のスイッチングによる充電電荷の下限値を引き上げていく。

具体的に述べると、１回のスイッチングによる充電電荷の下限値は、時刻ｔ１２１～ｔ１２２ではＱ１に設定されており、時刻ｔ１２２～ｔ１２３ではＱ２（＞Ｑ１）に設定されており、時刻ｔ１２３～ｔ１２４ではＱ３（＞Ｑ２）に設定されている。

すなわち、スイッチング出力回路１１０の駆動期間（＝時刻ｔ１２１～ｔ１２４）において、スイッチング開始直後には、充電電荷の下限値が小さく絞られており、スイッチング回数が増していくと、充電電荷の下限値も引き上げられていく。

このような下限値可変制御を行うことにより、負荷が軽いとき（＝帰還電圧ＦＢが上側閾値電圧ＶｔｈＨに達するまでに、それほど多くのスイッチング回数を要しないと考えられるとき）には、１回のスイッチングによる出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）の上昇を抑えてオーバーシュートを防止することができる。

また、負荷が重いとき（＝帰還電圧ＦＢが上側閾値電圧ＶｔｈＨに達するまでに、ある程度のスイッチング回数を要すると考えられるとき）には、１回のスイッチングで出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）を大きく上昇させることができるので、スイッチング回数（延いてはスイッチングロス）を減らして、スイッチング電源１００の効率を高めることが可能となる。

＜下限値設定回路＞
図６は、下限値設定回路７００の一構成例を示す図である。本構成例の下限値設定回路７００は、インダクタ電流検出部７０１と、基準電流設定部７０２と、比較部７０３と、を含む。

インダクタ電流検出部７０１は、スイッチング出力回路１１０に流れるインダクタ電流ＩＬに応じたセンス信号ＩＳＮＳ（＝インダクタ電流ＩＬの検出値に相当）を生成する。なお、インダクタ電流ＩＬの検出手法については、出力トランジスタ１１１または同期整流トランジスタ１１２のドレイン・ソース間電圧を検出する手法、出力トランジスタ１１１または同期整流トランジスタ１１２に並列接続された電流検出用トランジスタのドレイン・ソース間電圧を検出する手法、若しくは、インダクタ電流ＩＬの流れる経路上に設けられたセンス抵抗の両端間電圧を検出する手法などを採用することができる。

基準電流設定部７０２は、制御回路１８０から入力される基準電流設定信号ＳＥＴに応じて基準電流値ＩＲＥＦ（＝電流クランプ値に相当）を設定する。

比較部７０３は、センス信号ＩＳＮＳと基準電流値ＩＲＥＦとを比較して下限値設定信号ＩＭＩＮを生成する。

図７は、下限値設定回路７００の一動作例を示す図であり、上から順に、センス信号ＩＳＮＳ、オン信号ＯＮ、及び、下限値設定信号ＩＭＩＮが描写されている。なお、センス信号ＩＳＮＳと比較される基準電流値ＩＲＥＦとしては、設定値ＩＲＥＦ１～ＩＲＥＦ３（ただしＩＲＥＦ１＜ＩＲＥＦ２＜ＩＲＥＦ３）のいずれかが設定されるものとする。

時刻ｔ１３０において、オン信号ＯＮにパルスが生成されると、インダクタ電流ＩＬが増大し始めるので、センス信号ＩＳＮＳの信号値が大きくなっていく。

まず、基準電流値ＩＲＥＦとして、設定値ＩＲＥＦ１が設定されている場合を考える。この場合には、ＩＳＮＳ＝ＩＲＥＦ１となる時刻ｔ１３１において、下限値設定信号ＩＭＩＮにパルスが生成される（図中のＩＭＩＮ１を参照）。すなわち、出力トランジスタ１１１の最小オン期間Ｔｍｉｎ１は、時刻ｔ１３０～ｔ１３１となる。

次に、基準電流値ＩＲＥＦとして、設定値ＩＲＥＦ２が設定されている場合を考える。この場合には、ＩＳＮＳ＝ＩＲＥＦ２となる時刻ｔ１３２において、下限値設定信号ＩＭＩＮにパルスが生成される（図中のＩＭＩＮ２を参照）。すなわち、出力トランジスタ１１１の最小オン期間Ｔｍｉｎ２は、時刻ｔ１３０～ｔ１３２となる。

また、基準電流値ＩＲＥＦとして、設定値ＩＲＥＦ３が設定されている場合を考える。この場合には、ＩＳＮＳ＝ＩＲＥＦ３となる時刻ｔ１３３において、下限値設定信号ＩＭＩＮにパルスが生成される（図中のＩＭＩＮ３を参照）。すなわち、出力トランジスタ１１１の最小オン期間Ｔｍｉｎ３は、時刻ｔ１３０～ｔ１３３となる。

このように、下限値設定回路７００では、基準電流設定信号ＳＥＴに応じて基準電流値ＩＲＥＦを変化させることにより、下限値設定信号ＩＭＩＮのパルス生成タイミング（延いては出力トランジスタ１１１の最小オン期間Ｔｍｉｎ）を可変制御することができる。

なお、先出の図５では、スイッチング回数に応じて１回のスイッチングによる充電電荷の下限値を引き上げていく動作を説明したが、このような動作を実現するためには、例えば、基準電流値ＩＲＥＦを、ＩＲＥＦ１→ＩＲＥＦ２→ＩＲＥＦ３と切り替えるように、スイッチング回数に応じて基準電流設定信号ＳＥＴを生成すればよい。

ただし、下限値可変制御の手法は、上記に限定されるものではなく、例えば、スイッチング回数ではなく負荷の重さに応じて、１回のスイッチングによる充電電荷の下限値を可変制御することも可能である。

具体的には、負荷が重いほど１回のスイッチングによる充電電荷の下限値を引き上げるように、基準電流設定信号ＳＥＴを生成すればよい。

例えば、車載用の電源ＩＣでは、インダクタ電流の検出値（アナログ値）をデジタル信号に変換してから、ロジック回路で監視する機能が実装され始めている。このような電源ＩＣであれば、別途の回路要素を追加することなく、負荷の重さに応じた下限値可変制御を実現することが可能となる。

＜リップル周波数制限（第１実施例）＞
図８は、中負荷領域における間欠駆動モードの挙動を示す図であり、上から順に、帰還電圧ＦＢとスイッチ電圧ＳＷが描写されている。

１回のスイッチングによる充電電荷の下限値と負荷の消費電荷とが非常に近い負荷領域（本明細書中では「中負荷領域」と呼ぶ）では、本図で示すように、スイッチング出力回路１１０の駆動期間（＝時刻ｔ１４１～ｔ１４２）における出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）の上昇が極めて緩慢となる。

そのため、中負荷領域では、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）のリップル周期Ｔｒｐｌ（＝時刻ｔ１４１～ｔ１４３）が長くなり、その逆数であるリップル周波数Ｆｒｐｌが低下する。

特に、リップル周波数Ｆｒｐｌがヒトの可聴域（一般には２０Ｈｚ～２０ｋＨｚ程度）に入ると、キャパシタ１１４から耳障りなノイズ音を生じるおそれがある。

このような不具合を解消するために、制御回路１８０は、間欠駆動モードにおける出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）のリップル周波数Ｆｒｐｌがキャパシタ１１４からノイズ音を生じない周波数となるように、スイッチング出力回路１１０の駆動停止タイミング及び駆動再開タイミングの少なくとも一方を制御する機能（＝リップル周波数制限機能）を備えている。

図９は、リップル周波数制限の第１実施例を示す図であり、上から順番に、帰還電圧ＦＢ、スイッチ電圧ＳＷ、及び、カウント値ＣＮＴ１が描写されている。なお、太線はリップル周波数Ｆｒｐｌが制限されているときの挙動を示しており、細線はリップル周波数Ｆｒｐｌが制限されていないときの挙動（図８と同様の挙動）を示している。

制御回路１８０は、間欠駆動モードにおけるスイッチング出力回路１１０の駆動停止タイミング（＝時刻ｔ１５０、ｔ１５２、ｔ１５４における丸印を参照）を起点として、そこからの経過時間（＝カウント値ＣＮＴ１）を計測する第１カウンタを備えている。

そして、制御回路１８０は、スイッチング出力回路１１０の駆動中に、前回の駆動停止タイミングから所定の上限時間（＝リップル周期Ｔｒｐｌの上限時間に相当）が経過したときには、帰還電圧ＦＢが上側閾値電圧ＶｔｈＨを上回っていなくても、スイッチング出力回路１１０の駆動を強制的に停止する。

本図に即して具体的に述べる。例えば、時刻ｔ１５０において、スイッチング出力回路１１０の駆動が停止されると、帰還電圧ＦＢが上昇から低下に転じる。その後、時刻ｔ１５１において、帰還電圧ＦＢが下側閾値電圧ＶｔｈＬを下回ると、スイッチング出力回路１１０の駆動が再開されて、帰還電圧ＦＢが再び上昇し始める。

一方、カウント値ＣＮＴ１は、スイッチング出力回路１１０の駆動が停止された時刻ｔ１５０において、ゼロ値にリセットされた後、所定の周期でインクリメントされていく。

そして、スイッチング出力回路１１０の駆動中（＝時刻ｔ１５２）において、カウント値ＣＮＴ１が上限値ＬＭＴ１に達すると、帰還電圧ＦＢが上側閾値電圧ＶｔｈＨを上回っていなくても、スイッチング出力回路１１０の駆動が強制的に停止される。

その結果、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）のリップル周期Ｔｒｐｌ（＝時刻ｔ１５０～ｔ１５２）を短縮することができるので、その逆数であるリップル周波数Ｆｒｐｌの低下を抑制することが可能となる。なお、時刻ｔ１５２以降においても、上記と同様の動作が繰り返される。

図１０は、第１実施例におけるヒトの可聴域（可聴上限周波数ＦＨ及び可聴下限周波数ＦＬ）とリップル周波数Ｆｒｐｌとの関係を示す図である。

リップル周期Ｔｒｐｌがヒトの可聴上限周波数ＦＨの逆数（一般には５０μｓ程度）よりも短くなるように、先述したカウント値ＣＮＴ１の上限値ＬＭＴ１を設定しておくことにより、リップル周波数Ｆｒｐｌを可聴上限周波数ＦＨ（一般には２０ｋＨｚ程度）よりも高い値に維持することができる（図中のハッチング領域を参照）。従って、キャパシタ１１４から発生する耳障りなノイズ音を軽減ないしは防止することが可能となる。

なお、本図では、説明を簡単とすべく、リップル周波数Ｆｒｐｌとヒトの可聴域とを対比してＦｒｐｌ＞ＦＨである旨の描写を行ったが、仮にリップル周波数Ｆｒｐｌがヒトの可聴上限周波数ＦＨを多少下回っていたとしても、キャパシタ１１４からノイズ音を生じない（ないしはノイズ音が軽減される）のであれば、リップル周波数制限が有効に機能していると言える。すなわち、リップル周波数Ｆｒｐｌは、キャパシタ１１４からノイズ音を生じない周波数に制限されていれば足りる。

図１１は、第１実施例の一変形例を示す図であり、上から順に、帰還電圧ＦＢ、スイッチ電圧ＳＷ、並びに、カウント値ＣＮＴ１及びＣＮＴ２が描写されている。

本変形例の制御回路１８０は、先出の第１カウンタに加えて、間欠駆動モードにおけるスイッチング出力回路１１０の駆動再開タイミング（＝時刻ｔ１６１、ｔ１６３、ｔ１６５における三角印を参照）を起点として、そこからの経過時間（＝カウント値ＣＮＴ２）を計測する第２カウンタを備えている。

そして、制御回路１８０は、スイッチング出力回路１１０の停止中に、前回の駆動再開タイミングから所定の上限時間が経過したときには、帰還電圧ＦＢが下側閾値電圧ＶｔｈＬを下回っていなくても、スイッチング出力回路１１０の駆動を強制的に再開する。

本図に即して具体的に述べる。例えば、時刻ｔ１６１において、スイッチング出力回路１１０の駆動が再開されると、帰還電圧ＦＢが低下から上昇に転じる。その後、時刻ｔ１６２において、スイッチング出力回路１１０の駆動が停止されると、帰還電圧ＦＢが再び低下し始める。

一方、カウント値ＣＮＴ２は、スイッチング出力回路１１０の駆動が再開された時刻ｔ１６１において、ゼロ値にリセットされた後、所定の周期でインクリメントされていく。

そして、スイッチング出力回路１１０の停止中（＝時刻ｔ１６３）において、カウント値ＣＮＴ２が上限値ＬＭＴ２に達すると、帰還電圧ＦＢが下側閾値電圧ＶｔｈＬを下回っていなくても、スイッチング出力回路１１０の駆動が強制的に再開される。

その結果、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）のリップル周期Ｔｒｐｌ（＝時刻ｔ１６１～ｔ１６３）を短縮することができるので、その逆数であるリップル周波数Ｆｒｐｌの低下を抑制することが可能となる。なお、時刻ｔ１６３以降においても、上記と同様の動作が繰り返される。

＜リップル周波数制限（第２実施例）＞
図１２は、超軽負荷領域における間欠駆動モードの挙動を示す図であり、上から順に、帰還電圧ＦＢとスイッチ電圧ＳＷが描写されている。

１回のスイッチングによる充電電荷の下限値が負荷の消費電荷よりも非常に大きい負荷領域（本明細書中では「超軽負荷領域」と呼ぶ）では、本図で示すように、スイッチング出力回路１１０の駆動停止期間（＝時刻ｔ１７２～ｔ１７３）における出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）の低下が極めて緩慢となる。

そのため、超軽負荷領域では、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）のリップル周期Ｔｒｐｌ（＝時刻ｔ１７１～ｔ１７３）が長くなり、その逆数であるリップル周波数Ｆｒｐｌが低下する。

特に、リップル周波数Ｆｒｐｌがヒトの可聴域（一般には２０Ｈｚ～２０ｋＨｚ程度）に入ると、キャパシタ１１４から耳障りなノイズ音を生じるおそれがある。

このような不具合を解消すべく、制御回路１８０は、間欠駆動モードにおける出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）のリップル周波数Ｆｒｐｌがキャパシタ１１４からノイズ音を生じない周波数となるように、スイッチング出力回路１１０の駆動再開タイミングを制御する機能（＝リップル周波数制限機能）を備えている。

図１３は、リップル周波数制限の第２実施例を示すフローチャートである。ステップ＃１でスイッチング出力回路１１０の駆動が停止されると、続くステップ＃２では、帰還電圧ＦＢの傾斜判定（詳細は後述）が行われる。

そして、ステップ＃３において、帰還電圧ＦＢの傾斜が所定値よりも急峻である（＝絶対値が大きい）と判定されたときには、フローがステップ＃４に進められて、スイッチング出力回路１１０の駆動が強制的に再開（強制レジューム）される。

一方、ステップ＃３において、帰還電圧ＦＢの傾斜が所定値よりも急峻でない（＝絶対値が小さい）と判定されたときには、フローがステップ＃５に進められて、スイッチング出力回路１１０の駆動停止が継続される。

このように、制御回路１８０は、スイッチング出力回路１１０の駆動を停止した後に、帰還電圧ＦＢ（延いては出力電圧ＶＯＵＴ）の傾斜判定を行い、その判定結果に応じてスイッチング出力回路１１０の駆動を停止し続けるか否かを決定する。

なお、ステップ＃３における傾斜判定の閾値は、スイッチング出力回路１１０の駆動停止を継続した場合に、リップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬ（一般には２０Ｈｚ程度）よりも低くなるのか、それとも、リップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬよりも高くなってヒトの可聴域に入るのかを判定し得る値に設定すればよい。

また、ステップ＃４における駆動再開タイミングは、必ずしもステップ＃３のイエス判定直後である必要はなく、リップル周波数Ｆｒｐｌがヒトの可聴上限周波数ＦＨ（一般には２０ｋＨｚ程度）よりも高くなるように、適切なタイミングでスイッチング出力回路１１０の駆動を再開すればよい。

また、ステップ＃５における駆動停止継続時には、スイッチング出力回路１１０の駆動再開に必要な一部の回路（レジューム用のコンパレータ７２０や制御回路１８０）を除いて電力供給が遮断された省電力モードに移行するとよい。このようなモード切替により、超軽負荷領域での効率を高めることが可能となる。

図１４は、第２実施例におけるヒトの可聴域（可聴上限周波数ＦＨ及び可聴下限周波数ＦＬ）とリップル周波数Ｆｒｐｌとの関係を示す図である。

スイッチング出力回路１１０の強制レジューム時（＝図１３のステップ＃３で帰還電圧ＦＢの傾斜が急峻であると判定されて、ステップ＃４でスイッチング出力回路１１０の駆動が強制的に再開されたとき）には、リップル周波数Ｆｒｐｌがヒトの可聴上限周波数ＦＨ（一般には２０ｋＨｚ程度）よりも高い値に維持される。

一方、スイッチング出力回路１１０のＨｉ－Ｚ継続時（＝図１３のステップ＃３で帰還電圧ＦＢの急峻でないと判定され、ステップ＃４でスイッチング出力回路１１０の駆動停止が継続されたとき）には、リップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬ（一般には２０Ｈｚ程度）よりも低い値に維持される。

このように、第２実施例のリップル周波数制限によれば、リップル周波数Ｆｒｐｌがヒトの可聴域に入らないので、キャパシタ１１４から発生する耳障りなノイズ音を軽減ないしは防止することが可能となる。

なお、本図では、説明を簡単とすべく、リップル周波数Ｆｒｐｌとヒトの可聴域とを対比してＦｒｐｌ＜ＦＬ（ないしはＦｒｐｌ＞ＦＨ）である旨の描写を行ったが、仮にリップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬを多少上回っていたとしても、キャパシタ１１４からノイズ音を生じない（ないしはノイズ音が軽減される）のであれば、リップル周波数制限が有効に機能していると言える。すなわち、リップル周波数Ｆｒｐｌは、キャパシタ１１４からノイズ音を生じない周波数に制限されていれば足りる。

例えば、超軽負荷領域のＨｉ－Ｚ継続時におけるリップル周波数Ｆｒｐｌの上限値は、必ずしもヒトの可聴下限周波数ＦＬ（例えば２０Ｈｚ程度）を下回っていなければならないわけではなく、キャパシタ１１４からノイズ音を生じない周波数が現実的な値となる。

＜傾斜判定＞
図１５は、図１３のステップ＃２及び＃３における傾斜判定の第１例を示す図であり、帰還電圧ＦＢが描写されている。

第１例の傾斜判定では、時刻ｔ１８２において、スイッチング出力回路１１０の駆動が停止されてから、所定の待機時間Ｔｗが経過した後、時刻ｔ１８３において、帰還電圧ＦＢの測定値Ｖｄｅｔが取得される。そして、上側閾値電圧ＶｔｈＨと測定値Ｖｄｅｔとの差分値（＝Ｖｄｅｔ－ＶｔｈＨ）を待機時間Ｔｗで除することにより、帰還電圧ＦＢの傾斜Ｍ（＝（Ｖｄｅｔ－ＶｔｈＨ）／Ｔｗ、ただし、Ｍ＜０）が算出される。

このようにして算出された傾斜Ｍが急峻であるほど、スイッチング出力回路１１０の停止期間Ｔｓｌｐ（＝時刻ｔ１８２～ｔ１８４）が短くなり、延いては、リップル周期Ｔｒｐｌ（＝時刻ｔ１８１～ｔ１８４）が短くなる。

従って、帰還電圧ＦＢの傾斜Ｍが所定の閾値Ｍｔｈ（＜０）よりも急峻であるか否かを判定することにより、リップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬよりも高いか否か（＝ヒトの可聴域に入るか否か）を判定することができる。

なお、上記では、説明の便宜上、傾斜Ｍの算出値（＝（Ｖｄｅｔ－ＶｔｈＨ）／Ｔｗ）と所定の閾値Ｍｔｈ（＜０）を比較する旨の説明を行ったが、実際には、帰還電圧ＦＢの測定値Ｖｄｅｔと所定の閾値Ｖｔｈ（＝ＶｔｈＨ＋Ｍｔｈ×Ｔｗ）とを比較すればよい。

図１６は、図１３のステップ＃２及び＃３における傾斜判定の第２例を示す図であり、帰還電圧ＦＢが描写されている。

本図で示したように、時刻ｔ１９２において、スイッチング出力回路１１０の駆動が停されると、帰還電圧ＦＢが少なからずオーバーシュートする（ＦＢ＝ＶｔｈＨ＋α）。そのため、待機時間Ｔｗを適切な長さ（＝－Ｍｔｈ／α、ただし、Ｍｔｈ＜０）に設定することにより、先出の閾値Ｖｔｈとして、上側閾値電圧ＶｔｈＨを流用することができる。

すなわち、第２例の傾斜判定では、時刻ｔ１９２において、スイッチング出力回路１１０の駆動が停止されてから、所定の待機時間Ｔｗ（＝－Ｍｔｈ／α）が経過した後、時刻ｔ１９３において、帰還電圧ＦＢの測定値Ｖｄｅｔが上側閾値電圧ＶｔｈＨよりも高いか否かを判定することにより、リップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬよりも高いか否か（ヒトの可聴域に入るか否か）を判定することが可能となる。

なお、第１実施例（図１５）ないし第２実施例（図１６）の傾斜判定を実施するためには、帰還電圧ＦＢの測定値Ｖｄｅｔと所定の閾値Ｖｔｈとを比較するコンパレータを一つだけ用意すれば足りるので、その構成が極めて容易である。ただし、傾斜Ｍの判定精度を高めるためには、比較的長い待機時間Ｔｗ（数十μｓ程度）が必要であることから、省電力モードへの移行タイミングが遅れる点に留意すべきである。

図１７は、図１３のステップ＃２及び＃３における傾斜判定の第３例を示す図であり、帰還電圧ＦＢが描写されている。

第３実施例の傾斜判定では、時刻ｔ２０２において、スイッチング出力回路１１０の駆動が停止されてから、所定の待機時間Ｔｗ１及びＴｗ２（＝Ｔｗ１＋Ｔｗ）が経過した時刻ｔ２０３及びｔ２０４において、それぞれ、帰還電圧ＦＢの測定値Ｖｄｅｔ１及びＶｄｅｔ２が取得される。

また、測定値Ｖｄｅｔ１と測定値Ｖｄｅｔ２との差分値（＝Ｖｄｅｔ２－Ｖｄｅｔ１）を待機時間Ｔｗ（＝待機時間Ｔｗ１及びＴｗ２の差分値）で除することにより、帰還電圧ＦＢの傾斜Ｍ（＝（Ｖｄｅｔ２－Ｖｄｅｔ１）／Ｔｗ、ただし、Ｍ＜０）が算出される。

そして、帰還電圧ＦＢの傾斜Ｍが所定の閾値Ｍｔｈ（＜０）よりも急峻であるか否かを判定することにより、リップル周波数Ｆｒｐｌがヒトの可聴下限周波数ＦＬよりも高いか否か（＝ヒトの可聴域に入るか否か）が判定される。

このように、第３実施例の傾斜判定では、２点の測定値Ｖｄｅｔ１及びＶｄｅｔ２から帰還電圧ＦＢの傾斜Ｍが高精度に算出される。従って、先出の第１実施例（図１５）及び第２実施例（図１６）と比べて待機時間Ｔｗを短縮することができるので、省電力モードへの移行タイミングを早めることが可能となる。ただし、第３実施例の傾斜判定を実施するためには、帰還電圧ＦＢの測定値Ｖｄｅｔ１及びＶｄｅｔ２を取得する手段（多ビットのＡＤＣなど）が必要となる点に留意すべきである。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているスイッチング電源は、様々なアプリケーションの電源手段として利用することが可能である。

１００ スイッチング電源
１１０ スイッチング出力回路
１１１ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１１２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
１１３ インダクタ
１１４ キャパシタ（出力キャパシタ）
１２０ 帰還電圧生成回路
１２１、１２２ 抵抗
１３０ 基準電圧生成回路
１４０ エラーアンプ
１５０ ランプ信号生成回路
１６０ オシレータ
１７０ ＰＷＭコンパレータ
１８０ 制御回路
１９０ スイッチ駆動回路
１９１、１９２ ドライバ
２００ 半導体集積回路装置（電源制御ＩＣ）
７００ 下限値設定回路
７０１ インダクタ電流検出部
７０２ 基準電流設定部
７０３ 比較部
７１０ コンパレータ
７２０ コンパレータ
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 外部端子

Claims (20)

1. 出力トランジスタをオン／オフしてキャパシタを充電することにより入力電圧から出力電圧を生成するスイッチング出力回路と、
   １回のスイッチングによる前記キャパシタへの充電電荷が下限値に制限されて前記出力電圧またはこれに応じた帰還電圧が所定の基準電圧から持ち上がったときに前記スイッチング出力回路の駆動を停止する制御回路と、
   前記スイッチング出力回路の駆動期間に前記下限値を可変制御する下限値設定回路と、
   を有することを特徴とするスイッチング電源。
2. 前記下限値設定回路は、スイッチング回数が増えるほど前記下限値を引き上げることを特徴とする請求項１に記載のスイッチング電源。
3. 前記下限値設定回路は、負荷が重いほど前記下限値を引き上げることを特徴とする請求項１または請求項２に記載のスイッチング電源。
4. 前記下限値設定回路は、前記スイッチング出力回路に流れるインダクタ電流の検出値と所定の基準電流値とを比較して下限値設定信号を生成することを特徴とする請求項１～請求項３のいずれか一項に記載のスイッチング電源。
5. 前記下限値設定回路は、前記基準電流値を変化させて前記下限値設定信号のパルス生成タイミングを可変制御することを特徴とする請求項４に記載のスイッチング電源。
6. 前記出力電圧又は前記帰還電圧と前記基準電圧の誤差信号を生成するエラーアンプと、
   所定のスイッチング周波数でパルス駆動されるオン信号を生成するオシレータと、
   前記誤差信号とランプ信号を比較してオフ信号を生成するＰＷＭコンパレータと、
   をさらに有し、
   前記制御回路は、前記オン信号のパルス生成タイミングで前記出力トランジスタをオンし、前記オフ信号のパルス生成タイミングと前記下限値設定信号のパルス生成タイミングのいずれか遅い方で前記出力トランジスタをオフすることを特徴とすることを特徴とする請求項４または請求項５に記載のスイッチング電源。
7. 前記制御回路は、前記出力電圧または前記帰還電圧が前記基準電圧から持ち上がっているときに前記スイッチング出力回路の駆動と停止を繰り返す間欠駆動モードとなることを特徴とする請求項１～請求項６のいずれか一項に記載のスイッチング電源。
8. 前記出力電圧または前記帰還電圧と所定の上側閾値電圧とを比較して第１比較信号を生成する第１コンパレータと、
   前記出力電圧または前記帰還電圧と前記上側閾値電圧よりも低い所定の下側閾値電圧とを比較して第２比較信号を生成する第２コンパレータと、
   をさらに有し、
   前記制御回路は、前記第１比較信号に応じて前記スイッチング出力回路の駆動を停止する一方、前記第２比較信号に応じて前記スイッチング出力回路の駆動を再開することを特徴とする請求項７に記載のスイッチング電源。
9. 前記上側閾値電圧及び前記下側閾値電圧は、それぞれ、前記基準電圧に１よりも大きい係数を乗じた電圧値であることを特徴とする請求項８に記載のスイッチング電源。
10. 前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、または、反転型であることを特徴とする請求項１～請求項９のいずれか一項に記載のスイッチング電源。
11. 出力トランジスタをオン／オフしてキャパシタを充電することにより入力電圧から出力電圧を生成するスイッチング出力回路と、
    １回のスイッチングにより前記キャパシタに供給される充電電荷の下限値を設定する下限値設定回路と、
    前記下限値設定回路の働きにより前記出力電圧またはこれに応じた帰還電圧が所定の基準電圧から持ち上がっているときに前記スイッチング出力回路の駆動と停止を繰り返す間欠駆動モードとなる制御回路と、
    を有し、
    前記制御回路は、前記間欠駆動モードにおける前記出力電圧のリップル周波数が前記キャパシタからノイズ音を生じない周波数となるように、前記スイッチング出力回路の駆動停止タイミング及び駆動再開タイミングの少なくとも一方を制御することを特徴とするスイッチング電源。
12. 前記制御回路は、前記スイッチング出力回路の駆動中に、前回の駆動停止タイミングから所定の上限時間が経過したときには、前記スイッチング出力回路の駆動を強制的に停止することを特徴とする請求項１１に記載のスイッチング電源。
13. 前記制御回路は、前記スイッチング出力回路の停止中に、前回の駆動再開タイミングから所定の上限時間が経過したときには、前記スイッチング出力回路の駆動を強制的に再開することを特徴とする請求項１１または請求項１２に記載のスイッチング電源。
14. 前記上限時間は、ヒトの可聴上限周波数の逆数よりも短いことを特徴とする請求項１２または請求項１３に記載のスイッチング電源。
15. 前記制御回路は、前記スイッチング出力回路の駆動を停止した後に前記出力電圧又は前記帰還電圧の傾斜判定を行い、その判定結果に応じて前記スイッチング出力回路の駆動を停止し続けるか否かを決定することを特徴とする請求項１１に記載のスイッチング電源。
16. 前記制御回路は、前記帰還電圧の傾斜が所定値より急峻な場合、前記スイッチング出力回路の駆動を強制的に再開することを特徴とする請求項１５に記載のスイッチング電源。
17. 前記制御回路は、前記帰還電圧の傾斜が所定値よりも急峻でない場合、前記スイッチング出力回路の駆動再開に必要な一部の回路を除いて電力供給が遮断された省電力モードに移行することを特徴とする請求項１５または請求項１６に記載のスイッチング電源。
18. 前記出力電圧または前記帰還電圧と所定の上側閾値電圧とを比較して第１比較信号を生成する第１コンパレータと、
    前記出力電圧または前記帰還電圧と前記上側閾値電圧よりも低い所定の下側閾値電圧とを比較して第２比較信号を生成する第２コンパレータと、
    をさらに有し、
    前記制御回路は、前記第１比較信号に応じて前記スイッチング出力回路の駆動を停止する一方、前記第２比較信号に応じて前記スイッチング出力回路の駆動を再開することを特徴とする請求項１１～請求項１７のいずれか一項に記載のスイッチング電源。
19. 前記上側閾値電圧及び前記下側閾値電圧は、それぞれ、前記基準電圧に１よりも大きい係数を乗じた電圧値であることを特徴とする請求項１８に記載のスイッチング電源。
20. 前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、または、反転型であることを特徴とする請求項１１～請求項１９のいずれか一項に記載のスイッチング電源。

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