JP7119574B2 - リードフレーム及びその製造方法 - Google Patents
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Description
また、導電性保護層を剥離した後のベース領域の比表面積が1.10以上でスキューネスが0を超えているので、導電性保護層自体の密着性も良好である。この比表面積が1.10未満あるいはスキューネスが0、もしくは負の値であると、導電性保護層の密着性が不十分となる。
本発明においては、粗化処理工程では、Agめっき層を形成することなく、一般に用いられるマスキングテープ等を用いて基材の一部をマスキングした状態で粗化処理することができ、低コストで行うことができる。
図1は、本実施形態のリードフレーム10が複数個連結状態に形成された長尺な帯状のリードフレーム素材1を示している。個々のリードフレーム10は、図示例では、半導体(図示略)が搭載される予定の1個のベース部(本発明のベース領域に相当)11、2個のワイヤボンディング予定部12及び3本のリード部13A,13Bからなり、リードフレーム素材1の長さ方向に沿う左右一組のキャリア部14A,14Bの間に、長さ方向に並んで複数個連結状態に形成されている。この場合、ベース部11は平面視正方形状に形成されており、搭載される半導体素子21(図4参照)の平面形状よりも大きく、半導体が搭載された状態で半導体素子21の周縁より所定寸法(例えば2mm以上)張り出す大きさに形成されている。半導体素子21が搭載される予定の部位を半導体搭載予定部20と称し、図1に二点鎖線で示す。ベース部11は半導体搭載予定部20の周縁から所定寸法張り出す大きさである。
この場合、3本のリード部13A,13Bのうちの中央に配置されている1本のリード部13Aは、ベース部11に接続状態とされ、その両側のリード部13Bがワイヤボンディング予定部12にそれぞれ接続されている。そして、3本のリード部13A,13Bは、両キャリア部14A,14Bの間のほぼ中間位置でキャリア部14A,14Bと平行な連結部15により連結状態とされている。
この導電性保護層17は、導電性を有するとともに、基材16の銅又は銅合金よりも硬質の皮膜である。具体的には、導電性保護層17は、ニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなるめっき層である。導電性保護層17は硬質であるために、熱応力による変形を抑え、高温に曝された際も優れた密着性を発揮するようになる。また、粗面化した銅めっき層18a(後述する)表面の酸化を防止し、銅酸化膜の剥離による封止樹脂の剥離を防ぐ効果もある。後述するように、リードフレーム素材1の長さ方向に沿って連続するマスキングを施してめっき処理するので、導電性保護層17は、ワイヤボンディング予定部12の間に配置されるリード部13Aの端部にも形成されている。
一方、ベース部11及びワイヤボンディング予定部12を含むキャリア部14A側の所定領域(符号17で示す領域)以外の部分は、銅又は銅合金からなる基材16の表面が露出している。
ベース部11以外の部分については、ワイヤボンディング予定部12の比表面積は1.04未満とするのが好ましい。ワイヤボンディング予定部12は、ボンディングワイヤ22との密着性を維持するために、粗面化されていない。ワイヤボンディング予定部12のより好ましい比表面積は、1.01以下である。
これらベース部11及びワイヤボンディング予定部12以外の部分の比表面積は特に限定されないが、例えば1.005以上1.06以下である。
なお、比表面積は、凹凸を含めた表面の面積を凹凸がない平坦面とした場合の面積で割った値である。比表面積の算出は、オックスフォード・インストゥルメンツ株式会社製原子間力顕微鏡MFP-3D Infinityを用いて、ACモード、25μm角の視野で表面形状を測定し、この際に得られた表面の面積を測定視野面積で割って算出した。
銅又は銅合金からなる帯状の条材25を用意し、その幅方向の一方側の周縁から所定距離離れた位置からベース部11となる領域を除き、他の部分をマスキングテープによってマスキングする。
マスキングした条材25の露出部分(つまりベース部11となる領域)に銅の電解めっき処理を施す。その電解めっき液としては、銅めっき処理に広く用いられる硫酸銅(CuSO4)及び硫酸(H2SO4)を主成分とした硫酸銅浴等を基本とし、その基本浴に、3,3´- ジチオビス(1-プロパンスルホン酸)2ナトリウムを添加した水溶液からなる電解液が用いられる。めっき浴の温度は例えば25℃以上35℃以下とされる。また、電解めっき処理としてはPR(Periodic Reverse)パルス電解法が用いられる。このPRパルス電解法は、電流の方向を周期的に反転させながら通電して電解めっきする方法であり、例えば、5A/dm2以上30A/dm2以下の正電解(条材25を陽極とする陽極電解)を1ms以上1000ms以下、1A/dm2以上20A/dm2以下の負電解(条材25を陰極とする陰極電解)を1ms以上1000ms以下で繰り返す。
この銅めっき層18aのより好ましい比表面積は1.40以上であり、より好ましいスキューネスは0.3以上である。
このようにして条材25のベース部11となる所定領域を銅めっき層18aにより粗面化した後、この銅めっき層18aが形成された領域に隣接する部位でワイヤボンディング予定部12となる領域のマスキングテープを剥がして、銅めっき層18a形成領域とワイヤボンディング予定部12となる領域を露出させ、これら以外の領域をマスキングした状態とする。
そして、その露出した部分に導電性保護層17を形成する(図3(b)参照)。導電性保護層17としては、例えばニッケルめっき層であれば、ニッケルめっき処理に広く用いられるワット浴を用いた電解めっき処理が行われる。
なお、はんだ濡れ性および封止樹脂との密着性の悪化を防ぐため、導電性保護膜17の表面には酸化層が存在しないことが好ましい。
導電性保護層17が形成された条材25をプレス加工により打抜いて、左右一組のキャリア部14A,14Bの間に、1個のベース部11、2個のワイヤボンディング予定部12及び3本のリード部13A,13Bからなるリードフレーム10が複数連続して連結されたリードフレーム素材1を形成する。
このプレス加工工程により形成されるリードフレーム素材1は、図1に示すように、ベース部11及びワイヤボンディング予定部12の表面には導電性保護層(ニッケルめっき層)17が形成され、これらベース部11及びワイヤボンデキング予定部12以外のリード部13A,13Bの大部分及びキャリア部14A,14Bは基材16の表面が露出している。また、ベース部11の表面は、図2に示すように、粗化処理工程で施された粗面(銅めっき層18aの表面)に導電性保護層17が形成されているため、導電性保護層17の表面も、比表面積が1.04以上1.60以下の粗面に形成される。
なお、このプレス加工工程において、ベース部11となる領域の粗面は、その表面に硬質の導電性保護層17が形成されているため、金型によって潰されにくく、保護層形成工程時の表面状態が維持される。
また、ベース部11及びワイヤボンディング予定部12に導電性保護層17が形成されていることから、半導体素子21での発熱や周辺環境等により熱負荷がかかった場合でも、密着性が低下しにくく、耐熱性に優れている。
この銅めっき処理は、硫酸銅5水和物:150g/Lと硫酸:100g/L、及び塩化物イオン:50mg/Lを加えた硫酸銅浴に、3,3´- ジチオビス(1- プロパンスルホン酸)2 ナトリウムを5mg/L、 分子量6000のポリエチレングリコール100mg/L加えた水溶液を用いた。そして、その水溶液中で、試料を陰極とする陰極電解電流密度を-10A/dm2、陰極電解時間を10ms~1000ms、試料を陽極とする陽極電解電流密度を+20A/dm2、陽極電解時間を1ms~100msとしたPRパルス電解法によりめっき処理を実施した。
銅めっき層表面の比表面積は、陰極電解時間と陽極電解時間を調整することにより変量した。
これらのめっき処理後、プレス加工により外形を打抜いてリードフレーム素材1を形成した。
また、基材に公知のエッチング処理を施すことにより粗面化し、その後に、ニッケルめっき処理を施すことなくプレス加工によりリードフレーム素材を形成したものも作製した(比較例3)。
その結果を表1に示す。
これの結果を表2に示す。
比較例1は、ベース部表面の比表面積が大きく、モールド直後の封止樹脂の剥離は認められなかったものの、ニッケルめっき剥離後のスキューネスが負の値であり、耐熱試験後では封止樹脂の剥離が認められた。また、基材表面の比表面積が大きいためにワイヤボンディング部の密着性も良くなかった。
比較例2は、ベース部表面の比表面積が小さく、封止樹脂の剥離が認められた。ニッケルめっき剥離後のスキューネスも負の値であったため、ニッケルめっき層の剥離が認められた。
比較例3は、モールド直後の封止樹脂の密着性は良好であったが、耐熱試験後には剥離が生じた。また、ワイヤボンディング部の密着性も良くなかった。
10 リードフレーム
11 ベース部
12 ワイヤボンディング予定部
13A,13B リード部
14A,14B キャリア部
15 連結部
16 基材
17 導電性保護層
18a 銅めっき層
20 半導体搭載予定部
21 半導体素子
22 ボンディングワイヤ
25 条材
30 封止樹脂
35 パッケージ
Claims (5)
- 銅又は銅合金からなる基材の半導体搭載予定部を含み該半導体搭載予定部の周縁から所定寸法張り出すベース領域に、ニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなる導電性保護層が形成されており、前記ベース領域における前記導電性保護層表面の比表面積が前記ベース領域以外の部分の比表面積よりも大きい1.04以上1.60以下であり、前記導電性保護層を剥離した後の前記基材の前記ベース領域表面の比表面積が1.10以上でスキューネスが0を超えていることを特徴とするリードフレーム。
- 前記ベース領域の近傍にワイヤボンディング予定部を有するとともに、該ワイヤボンディング予定部に前記導電性保護層が形成されており、前記ワイヤボンディング予定部における前記導電性保護層表面の比表面積が1.04未満であることを特徴とする請求項1記載のリードフレーム。
- 銅又は銅合金からなる基材の半導体搭載予定部を含み該半導体搭載予定部の周縁から所定寸法張り出すベース領域表面の比表面積を前記ベース領域以外の部分の比表面積より大きい1.10以上でスキューネスが0を超えるように前記基材に粗化処理を施す粗化処理工程と、該粗化処理工程後に前記ベース領域表面にニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなる導電性保護層を形成する保護層形成工程と、前記保護層形成工程後にプレス加工により外形を形成するプレス加工工程とを有することを特徴とするリードフレームの製造方法。
- 前記粗化処理工程は、3,3´-ジチオビス(1-プロパンスルホン酸)2ナトリウムを含む電解液中でPRパルス電解法により銅めっき層を成膜することにより行うことを特徴とする請求項3記載のリードフレームの製造方法。
- 前記ベース領域以外の部分には前記ベース領域の近傍に形成されるワイヤボンディング予定部が含まれており、前記保護層形成工程では、前記ワイヤボンディング予定部にも前記導電性保護層を形成することを特徴とする請求項3又は4記載のリードフレームの製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245478A (ja) | 2005-03-07 | 2006-09-14 | Denso Corp | 半導体装置 |
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JP2010245417A (ja) | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245478A (ja) | 2005-03-07 | 2006-09-14 | Denso Corp | 半導体装置 |
JP2007266047A (ja) | 2006-03-27 | 2007-10-11 | Denso Corp | 樹脂封止型半導体装置およびその製造方法 |
JP2010076948A (ja) | 2008-09-24 | 2010-04-08 | Hitachi Metals Ltd | 窒化珪素回路基板およびそれを用いた半導体モジュール |
JP2010103006A (ja) | 2008-10-24 | 2010-05-06 | Sony Corp | 負極集電体、負極および二次電池 |
JP2010245417A (ja) | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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