JP7119574B2 - リードフレーム及びその製造方法 - Google Patents

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Description

本発明は半導体素子が搭載されて樹脂封止された半導体パッケージに用いられるリードフレームであり、封止樹脂との密着性に優れるリードフレーム及びその製造方法に関する。
ICやLSI等の集積回路においては、リードフレームに搭載した半導体素子を樹脂で封止したプラスチックパッケージとすることが主流となっている。この封止樹脂とリードフレームとの界面に剥離が生じると、ボンディングワイヤの腐食やダイボンド層へのクラック、半導体素子のクラックといった故障が生じる原因となる。このため、封止樹脂とリードフレームとの剥離の低減が求められている。
そのような半導体パッケージの製造に用いられるリードフレームとしては、例えば特許文献1に開示されているように、半導体パッケージ製造後に行われるはんだリフロー等の際にリードフレームと封止樹脂との界面に剥がれが生じないように、リードフレームの封止樹脂と接触する領域に粗面が形成されたものが知られている。その方法として、特許文献1には、リードフレームにAgめっき層を形成した後、封止樹脂と接する部分のAgめっき層を部分剥離して粗面化することが記載されている。
また、特許文献2には、Cu又はCu合金からなる金属板にCuストライクめっき層を形成する工程と、Cuストライクめっき層上にAgめっき層を形成する工程と、Agめっき層上の所定の領域に貴金属部分めっき層を形成する工程と、貴金属部分めっき層が形成されていない箇所のAgめっき層を剥離してCuストライクめっき層を露出させる工程と、Cuストライクめっき層を露出させる工程により露出された全領域に粗化面を形成する工程と、粗化面を形成する工程後に貴金属部分めっき層の余剰金属を除去する工程と、を備えるリードフレームの製造方法が開示されている。
特開2007-180247号公報 特開2017-37998号公報
近年、半導体素子の高性能化に伴い、発熱量が増加しており、このため、半導体素子から発生する熱によってリードフレーム表面や封止樹脂が劣化し、封止樹脂とリードフレームとの間に剥離が発生し易いという問題が生じている。
本発明は、このような事情に鑑みてなされたもので、高熱環境においても封止樹脂との密着性が良好なリードフレーム及びその製造方法を提供することを目的とする。
本発明のリードフレームは、銅又は銅合金からなる基材の半導体搭載予定部を含み該半導体搭載予定部の周縁から所定寸法張り出すベース領域に、導電性保護層が形成されており、前記ベース領域における前記導電性保護層表面の比表面積が前記ベース領域以外の部分の比表面積よりも大きい1.04以上1.60以下であり、前記導電性保護層を剥離した後の前記基材の前記ベース領域表面の比表面積が1.10以上でスキューネスが0を超えている。
半導体搭載予定部を含むベース領域における導電性保護層表面の比表面積が他より大きい1.04以上1.60以下であるので、半導体素子を搭載したときのダイボンド材との密着性が良いとともに、樹脂封止したときの封止樹脂が半導体素子の周囲で強固に固着され、剥離等が生じにくくなる。比表面積が1.04未満ではダイボンド材や封止樹脂との密着性が不十分であり、1.60を超えていると、プレス加工時に金型を損耗させるおそれが生じる。
また、導電性保護層を剥離した後のベース領域の比表面積が1.10以上でスキューネスが0を超えているので、導電性保護層自体の密着性も良好である。この比表面積が1.10未満あるいはスキューネスが0、もしくは負の値であると、導電性保護層の密着性が不十分となる。
記導電性保護層は、ニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなる。
これら元素により、導電性保護層が硬質になり、プレス加工等の際にも表面の粗化状態が維持されるとともに、耐熱性も向上し、封止樹脂の剥離をより低減させることができる。
リードフレームの好ましい実施態様は、前記ベース領域の近傍にワイヤボンディング予定部を有するとともに、該ワイヤボンディング予定部に前記導電性保護層が形成されており、前記ワイヤボンディング予定部における前記導電性保護層表面の比表面積が1.04未満である。
ワイヤボンディング予定部は、粗い表面ではボンディングワイヤの密着性が損なわれるおそれがある。このため、その比表面積を1.04未満とすることでボンディングワイヤとの密着性が向上する。
本発明のリードフレームの製造方法は、銅又は銅合金からなる基材の半導体搭載予定部を含み該半導体搭載予定部の周縁から所定寸法張り出すベース領域表面の比表面積を前記ベース領域以外の部分の比表面積より大きい1.10以上でスキューネスが0を超えるように前記基材に粗化処理を施す粗化処理工程と、該粗化処理工程後に前記ベース領域表面にニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなる導電性保護層を形成する保護層形成工程と、前記保護層形成工程後にプレス加工により外形を形成するプレス加工工程とを有する。
特許文献1および特許文献2に記載されているように、Agめっき層をマスキング部材として使用する方法は、Agめっき層を使用する必要のないリードフレームでは高コストにつながり、さらに、粗化する必要のないアウターリード部が粗化されてしまうため、別途マスキングを行う必要があるなど製造方法が非常に煩雑になる問題があった。
本発明においては、粗化処理工程では、Agめっき層を形成することなく、一般に用いられるマスキングテープ等を用いて基材の一部をマスキングした状態で粗化処理することができ、低コストで行うことができる。
リードフレームの製造方法の好ましい実施態様は、前記粗化処理工程は、3,3´- ジチオビス(1-プロパンスルホン酸)2ナトリウムを含む電解液中でPRパルス電解法により銅めっき層を成膜することにより行う。
このような組成の電解液中でPRパルス電解法により銅めっき層を形成すると、比表面積が1.10以上でスキューネスが0以上の非常に尖った粗面が形成でき、その上に導電性保護層を形成した場合にも、導電性保護層の密着性を高め、その表面を適切な粗面に維持することができる。
リードフレームの製造方法の好ましい実施態様は、前記ベース領域以外の部分には前記ベース領域の近傍に形成されるワイヤボンディング予定部が含まれており、前記保護層形成工程では、前記ワイヤボンディング予定部にも前記導電性保護層を形成する。
ワイヤボンディング予定部が粗化されると、ボンディングの信頼性が低下する問題が生じるが、本実施態様においては、ワイヤボンディング予定部を粗化処理することなく、導電性保護層を形成しているので、密着性に優れるワイヤボンディング予定部を形成することができる。
本発明によれば、高熱環境における封止樹脂との密着性を向上させることができる。
実施形態のリードフレームが複数個連結状態とされたリードフレーム素材を示す正面図である。 実施形態のリードフレームのベース部の模式化した断面図である。 図1のリードフレーム素材を製造する方法のうち、(a)粗化処理工程及び(b)保護膜形成工程の説明図である。 図1のリードフレーム素材を用いてパッケージを製造する方法のうち、(a)半導体搭載工程及び(b)樹脂封止工程の説明図である。 実施形態の製造方法によって製造されたパッケージの正面図である。
以下、本発明の実施形態について説明する。
図1は、本実施形態のリードフレーム10が複数個連結状態に形成された長尺な帯状のリードフレーム素材1を示している。個々のリードフレーム10は、図示例では、半導体(図示略)が搭載される予定の1個のベース部(本発明のベース領域に相当)11、2個のワイヤボンディング予定部12及び3本のリード部13A,13Bからなり、リードフレーム素材1の長さ方向に沿う左右一組のキャリア部14A,14Bの間に、長さ方向に並んで複数個連結状態に形成されている。この場合、ベース部11は平面視正方形状に形成されており、搭載される半導体素子21(図4参照)の平面形状よりも大きく、半導体が搭載された状態で半導体素子21の周縁より所定寸法(例えば2mm以上)張り出す大きさに形成されている。半導体素子21が搭載される予定の部位を半導体搭載予定部20と称し、図1に二点鎖線で示す。ベース部11は半導体搭載予定部20の周縁から所定寸法張り出す大きさである。
両ワイヤボンディング予定部12は平面視長方形状に形成されている。そして、両キャリア部14A,14Bの一方のキャリア部(図1に示す例では上側のキャリア部)14Aにベース部11が接続状態に設けられ、このベース部11の隣(キャリア部14Aとは反対側)に2個のワイヤボンディング予定部12が並んで配置され、他方のキャリア部14Bに接続された3本のリード部13A,13Bが、ベース部11と各ワイヤボンディング予定部12とにそれぞれ1本ずつ接続状態に設けられている。
この場合、3本のリード部13A,13Bのうちの中央に配置されている1本のリード部13Aは、ベース部11に接続状態とされ、その両側のリード部13Bがワイヤボンディング予定部12にそれぞれ接続されている。そして、3本のリード部13A,13Bは、両キャリア部14A,14Bの間のほぼ中間位置でキャリア部14A,14Bと平行な連結部15により連結状態とされている。
このリードフレーム素材1において、基材16は銅又は銅合金からなる板材により形成されており、ベース部11及びワイヤボンディング予定部12を含むキャリア部14A側の所定領域には導電性保護層が形成されている。図1では符号17で示す範囲に導電性保護層が形成されており、この導電性保護層についても同じ符号17を用いて説明する。
この導電性保護層17は、導電性を有するとともに、基材16の銅又は銅合金よりも硬質の皮膜である。具体的には、導電性保護層17は、ニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなるめっき層である。導電性保護層17は硬質であるために、熱応力による変形を抑え、高温に曝された際も優れた密着性を発揮するようになる。また、粗面化した銅めっき層18a(後述する)表面の酸化を防止し、銅酸化膜の剥離による封止樹脂の剥離を防ぐ効果もある。後述するように、リードフレーム素材1の長さ方向に沿って連続するマスキングを施してめっき処理するので、導電性保護層17は、ワイヤボンディング予定部12の間に配置されるリード部13Aの端部にも形成されている。
一方、ベース部11及びワイヤボンディング予定部12を含むキャリア部14A側の所定領域(符号17で示す領域)以外の部分は、銅又は銅合金からなる基材16の表面が露出している。
また、ベース部11の表面は粗面化しており、その比表面積は1.04以上1.60以下である。図1等では符号18により粗面化領域を示している。この範囲の比表面積とすることで、後述の封止樹脂30との密着性を高めている。このベース部11の比表面積のより好ましい範囲は1.10以上1.40以下である。
ベース部11以外の部分については、ワイヤボンディング予定部12の比表面積は1.04未満とするのが好ましい。ワイヤボンディング予定部12は、ボンディングワイヤ22との密着性を維持するために、粗面化されていない。ワイヤボンディング予定部12のより好ましい比表面積は、1.01以下である。
これらベース部11及びワイヤボンディング予定部12以外の部分の比表面積は特に限定されないが、例えば1.005以上1.06以下である。
なお、比表面積は、凹凸を含めた表面の面積を凹凸がない平坦面とした場合の面積で割った値である。比表面積の算出は、オックスフォード・インストゥルメンツ株式会社製原子間力顕微鏡MFP-3D Infinityを用いて、ACモード、25μm角の視野で表面形状を測定し、この際に得られた表面の面積を測定視野面積で割って算出した。
このように構成されるリードフレーム10を有するリードフレーム素材1を製造する方法について説明する。この製造方法は、基材16のベース部11となる所定領域の表面を粗面化する粗化処理工程と、粗化処理工程後にベース部11及びワイヤボンディング予定部12の表面に導電性保護層17を形成する保護層形成工程と、保護層形成工程後にプレス加工により外形を形成するプレス加工工程とを有する。以下、工程順に説明する。
(粗化処理工程)
銅又は銅合金からなる帯状の条材25を用意し、その幅方向の一方側の周縁から所定距離離れた位置からベース部11となる領域を除き、他の部分をマスキングテープによってマスキングする。
マスキングした条材25の露出部分(つまりベース部11となる領域)に銅の電解めっき処理を施す。その電解めっき液としては、銅めっき処理に広く用いられる硫酸銅(CuSO)及び硫酸(HSO)を主成分とした硫酸銅浴等を基本とし、その基本浴に、3,3´- ジチオビス(1-プロパンスルホン酸)2ナトリウムを添加した水溶液からなる電解液が用いられる。めっき浴の温度は例えば25℃以上35℃以下とされる。また、電解めっき処理としてはPR(Periodic Reverse)パルス電解法が用いられる。このPRパルス電解法は、電流の方向を周期的に反転させながら通電して電解めっきする方法であり、例えば、5A/dm以上30A/dm以下の正電解(条材25を陽極とする陽極電解)を1ms以上1000ms以下、1A/dm以上20A/dm以下の負電解(条材25を陰極とする陰極電解)を1ms以上1000ms以下で繰り返す。
このようなPRパルス電解法により銅めっき処理を施すと、マスキングテープの間で露出した条材25の表面に粗面化した銅めっき層18aが形成される(図3(a)参照)。この銅めっき層18aは、比表面積が1.10以上でスキューネスが0を超えている。スキューネスは、JIS B 0601:2001に規定され、凹凸形状の凸部と凹部との対称性を示す指標である。スキューネスが正の値であるときは、凹凸形状がその平均面に対して凹部側に偏っていることから凸部の尖り形状が大きいことを表し、スキューネスが負の値であるときは、凹凸形状がその平均面に対して凸部側に偏っていることから凸部の尖り形状が小さいことを表す。スキューネスが0であるときは、平均面に対して凹凸形状が対称であることを示す。スキューネスの算出は、導電性保護層を選択的に除去した後に、オックスフォード・インストゥルメンツ株式会社製原子間力顕微鏡MFP-3D Infinityを用いて、ACモード、25μm角の視野で表面形状を測定し、この際に得られた表面の形状から算出した。銅めっき層18a表面のスキューネスが0を超える突起状の粗化形状であると、導電性保護層17が突起の周りにつきまわり、密着性が向上するとともに、導電性保護層17を所定厚さ形成した後も、比表面積が低下し難い効果がある。導電性保護層の除去には、ニッケルめっき層の場合はニッケル選択エッチング液メルテックス製メルストリップを用いてニッケルめっき層を除去することができる。
この銅めっき層18aのより好ましい比表面積は1.40以上であり、より好ましいスキューネスは0.3以上である。
(保護層形成工程)
このようにして条材25のベース部11となる所定領域を銅めっき層18aにより粗面化した後、この銅めっき層18aが形成された領域に隣接する部位でワイヤボンディング予定部12となる領域のマスキングテープを剥がして、銅めっき層18a形成領域とワイヤボンディング予定部12となる領域を露出させ、これら以外の領域をマスキングした状態とする。
そして、その露出した部分に導電性保護層17を形成する(図3(b)参照)。導電性保護層17としては、例えばニッケルめっき層であれば、ニッケルめっき処理に広く用いられるワット浴を用いた電解めっき処理が行われる。
なお、はんだ濡れ性および封止樹脂との密着性の悪化を防ぐため、導電性保護膜17の表面には酸化層が存在しないことが好ましい。
(プレス加工工程)
導電性保護層17が形成された条材25をプレス加工により打抜いて、左右一組のキャリア部14A,14Bの間に、1個のベース部11、2個のワイヤボンディング予定部12及び3本のリード部13A,13Bからなるリードフレーム10が複数連続して連結されたリードフレーム素材1を形成する。
このプレス加工工程により形成されるリードフレーム素材1は、図1に示すように、ベース部11及びワイヤボンディング予定部12の表面には導電性保護層(ニッケルめっき層)17が形成され、これらベース部11及びワイヤボンデキング予定部12以外のリード部13A,13Bの大部分及びキャリア部14A,14Bは基材16の表面が露出している。また、ベース部11の表面は、図2に示すように、粗化処理工程で施された粗面(銅めっき層18aの表面)に導電性保護層17が形成されているため、導電性保護層17の表面も、比表面積が1.04以上1.60以下の粗面に形成される。
なお、このプレス加工工程において、ベース部11となる領域の粗面は、その表面に硬質の導電性保護層17が形成されているため、金型によって潰されにくく、保護層形成工程時の表面状態が維持される。
このようにして製造したリードフレーム素材1は、ベース部11の中心(半導体搭載予定部20)に半導体素子21を搭載するとともに、その半導体素子21とワイヤボンディング予定部12との間をボンディングワイヤ22によって接続状態とし(図4(a)参照)、その後、ベース部11及びワイヤボンディング部(ワイヤボンディング予定部12にボンディングワイヤ22が接続された部位)に封止樹脂30をモールドすることにより、半導体素子21及びボンディングワイヤ22を封止樹脂30により封止したパッケージ35を形成する(図4(b)参照)。各リードフレーム10についてベース部11への半導体素子21の搭載及びワイヤボンディング、その後の樹脂封止がなされることにより、キャリア部14A,14Bの間に連続的にパッケージ35が形成される。
その後、キャリア部14A,14Bと各パッケージ35との間、及びリード部13A,13Bを接続している連結部15をそれぞれ切断することにより、図5に示すように、個々のパッケージ35を得ることができる。本実施形態のパッケージ35は、半導体素子21、ボンディングワイヤ22が封止樹脂30内に埋設され、3本のリード部13A,13Bが外部に引き出された状態となる。
このパッケージ35は、半導体素子21から張り出しているベース部11の周辺部が粗面化していることにより、その表面に設けられる封止樹脂30との密着性が高く、その剥離を防止することができる。一方、ワイヤボンディング予定部12においては、粗面化されていない比表面積の小さい表面にボンディングされているので、ボンディングワイヤ22の密着性も良好である。
また、ベース部11及びワイヤボンディング予定部12に導電性保護層17が形成されていることから、半導体素子21での発熱や周辺環境等により熱負荷がかかった場合でも、密着性が低下しにくく、耐熱性に優れている。
基材として三菱伸銅株式会社製Cu-Fe系銅合金の一種である「TAMAC4」からなる条材を用い、脱脂洗浄、酸洗した後に、ベース部となる領域をストライプ状に残してめっき用マスキングテープを貼り、粗化処理工程としてPRパルス電解法により銅めっき処理を実施した。
この銅めっき処理は、硫酸銅5水和物:150g/Lと硫酸:100g/L、及び塩化物イオン:50mg/Lを加えた硫酸銅浴に、3,3´- ジチオビス(1- プロパンスルホン酸)2 ナトリウムを5mg/L、 分子量6000のポリエチレングリコール100mg/L加えた水溶液を用いた。そして、その水溶液中で、試料を陰極とする陰極電解電流密度を-10A/dm、陰極電解時間を10ms~1000ms、試料を陽極とする陽極電解電流密度を+20A/dm、陽極電解時間を1ms~100msとしたPRパルス電解法によりめっき処理を実施した。
銅めっき層表面の比表面積は、陰極電解時間と陽極電解時間を調整することにより変量した。
銅めっき層を形成した後、導電性保護層としてニッケルめっき層を形成した。このニッケルめっき処理は公知のワット浴を用い、直流電解で行った。
これらのめっき処理後、プレス加工により外形を打抜いてリードフレーム素材1を形成した。
また、基材に公知のエッチング処理を施すことにより粗面化し、その後に、ニッケルめっき処理を施すことなくプレス加工によりリードフレーム素材を形成したものも作製した(比較例3)。
これらの試料につき、ベース部及びワイヤボンディング予定部のそれぞれの表面の比表面積を測定するとともに、ベース部においてはニッケルめっき層を剥離した後のスキューネスと比表面積も測定した。
その結果を表1に示す。
Figure 0007119574000001
上記の各試料のベース部及びワイヤボンディング予定部に半導体樹脂封止用エポキシ系樹脂でモールドし、パッケージを作製した。このモールド直後と、モールド後に120℃で1000時間加熱する耐熱試験を実施した後とで、それぞれ超音波撮像装置にて剥離箇所を調査し、ベース部内に剥離箇所が認められたものを「有り」とした。また、120℃で1000時間の耐熱試験後の試料を断面加工し、走査型電子顕微鏡を用いて、ベース部の基材表面の銅めっき層とニッケルめっき層との界面を観察し、剥離の有無を観察した。
ワイヤボンディング性については、ニッケルめっき層が形成されたワイヤボンディング予定部に対して、アルミニウム製ワイヤをボンディングし、その接合界面を断面加工して、ボイドなく接合されているものを「優」、実用上問題ない程度の微少なボイドがみられたものを「良」、明確なボイドがみられたものを「不良」とした。
これの結果を表2に示す。
Figure 0007119574000002
実施例のものは、モールド直後、耐熱試験後ともに封止樹脂の剥離が無く、かつ、ニッケルめっき層の密着性も良好であった。また、ワイヤボンディング部の密着性も優れている。
比較例1は、ベース部表面の比表面積が大きく、モールド直後の封止樹脂の剥離は認められなかったものの、ニッケルめっき剥離後のスキューネスが負の値であり、耐熱試験後では封止樹脂の剥離が認められた。また、基材表面の比表面積が大きいためにワイヤボンディング部の密着性も良くなかった。
比較例2は、ベース部表面の比表面積が小さく、封止樹脂の剥離が認められた。ニッケルめっき剥離後のスキューネスも負の値であったため、ニッケルめっき層の剥離が認められた。
比較例3は、モールド直後の封止樹脂の密着性は良好であったが、耐熱試験後には剥離が生じた。また、ワイヤボンディング部の密着性も良くなかった。
1 リードフレーム素材
10 リードフレーム
11 ベース部
12 ワイヤボンディング予定部
13A,13B リード部
14A,14B キャリア部
15 連結部
16 基材
17 導電性保護層
18a 銅めっき層
20 半導体搭載予定部
21 半導体素子
22 ボンディングワイヤ
25 条材
30 封止樹脂
35 パッケージ

Claims (5)

  1. 銅又は銅合金からなる基材の半導体搭載予定部を含み該半導体搭載予定部の周縁から所定寸法張り出すベース領域に、ニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなる導電性保護層が形成されており、前記ベース領域における前記導電性保護層表面の比表面積が前記ベース領域以外の部分の比表面積よりも大きい1.04以上1.60以下であり、前記導電性保護層を剥離した後の前記基材の前記ベース領域表面の比表面積が1.10以上でスキューネスが0を超えていることを特徴とするリードフレーム。
  2. 前記ベース領域の近傍にワイヤボンディング予定部を有するとともに、該ワイヤボンディング予定部に前記導電性保護層が形成されており、前記ワイヤボンディング予定部における前記導電性保護層表面の比表面積が1.04未満であることを特徴とする請求項記載のリードフレーム。
  3. 銅又は銅合金からなる基材の半導体搭載予定部を含み該半導体搭載予定部の周縁から所定寸法張り出すベース領域表面の比表面積を前記ベース領域以外の部分の比表面積より大きい1.10以上でスキューネスが0を超えるように前記基材に粗化処理を施す粗化処理工程と、該粗化処理工程後に前記ベース領域表面にニッケル(Ni)、コバルト(Co)、インジウム(In)、亜鉛(Zn)、パラジウム(Pd)、銀(Ag)、白金(Pt)のうちの1種又は複数の元素からなる導電性保護層を形成する保護層形成工程と、前記保護層形成工程後にプレス加工により外形を形成するプレス加工工程とを有することを特徴とするリードフレームの製造方法。
  4. 前記粗化処理工程は、3,3´-ジチオビス(1-プロパンスルホン酸)2ナトリウムを含む電解液中でPRパルス電解法により銅めっき層を成膜することにより行うことを特徴とする請求項記載のリードフレームの製造方法。
  5. 前記ベース領域以外の部分には前記ベース領域の近傍に形成されるワイヤボンディング予定部が含まれており、前記保護層形成工程では、前記ワイヤボンディング予定部にも前記導電性保護層を形成することを特徴とする請求項又は記載のリードフレームの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN114752980A (zh) * 2022-04-13 2022-07-15 崇辉半导体有限公司 一种引线框架粗化工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245478A (ja) 2005-03-07 2006-09-14 Denso Corp 半導体装置
JP2007266047A (ja) 2006-03-27 2007-10-11 Denso Corp 樹脂封止型半導体装置およびその製造方法
JP2010076948A (ja) 2008-09-24 2010-04-08 Hitachi Metals Ltd 窒化珪素回路基板およびそれを用いた半導体モジュール
JP2010103006A (ja) 2008-10-24 2010-05-06 Sony Corp 負極集電体、負極および二次電池
JP2010245417A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012079929A (ja) 2010-10-01 2012-04-19 Denso Corp 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245478A (ja) 2005-03-07 2006-09-14 Denso Corp 半導体装置
JP2007266047A (ja) 2006-03-27 2007-10-11 Denso Corp 樹脂封止型半導体装置およびその製造方法
JP2010076948A (ja) 2008-09-24 2010-04-08 Hitachi Metals Ltd 窒化珪素回路基板およびそれを用いた半導体モジュール
JP2010103006A (ja) 2008-10-24 2010-05-06 Sony Corp 負極集電体、負極および二次電池
JP2010245417A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
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