JP7116590B2 - 出力回路 - Google Patents
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Description
図1に第1実施例の出力回路を示す。エミッタ接地型AB級出力回路10の構成については、図5、図6で説明したものと同じであり、同じ符号を付けて重複説明は省略する。20は出力段駆動回路である。この出力段駆動回路20において、Q5,Q6はカレントミラー接続されたNPNトランジスタ、Q7,Q8はPNPトランジスタ、R2,R3は抵抗である。
図3に第2実施例の出力回路を示す。この図3は図1におけるGm増幅器30を具体化したものである。このGm増幅器30において、Q9,Q10はNPNトランジスタ、Q11,Q12はPNPトランジスタ、I5は電流源である。トランジスタQ9,Q10と電流源I5は、入力端子3p、3nの入力電圧VIN+,VIN-が入力する差動入力段を構成する。トランジスタQ11,Q12は差動のトランジスタQ9,Q10の能動負荷として機能するカレントミラーである。このカレントミラーではそのベース電流補償用素子として、出力段駆動回路20のトランジスタQ8と抵抗R2を兼用している。
なお、以上説明した図1~図4の出力回路において、PNPトランジスタはPMOSトランジスタに置き換え、NPNトランジスタはNMOSトランジスタに置き換えることができる。このとき、ベースはゲートに、コレクタはドレインに、エミッタはソースに置き換える。
20,20a:出力段駆動回路
30,30a:Gm増幅器
40:A級出力段駆動回路
50:コレクタ接地型AB級出力回路
60:レベルシフト回路
Claims (3)
- 第1電源端子にエミッタが接続された第1導電型の第1トランジスタと、第2電源端子にエミッタが接続されコレクタが前記第1トランジスタのコレクタと共通に出力端子に接続された第2導電型の第2トランジスタからなるプッシュプル出力部と、前記第1トランジスタ及び前記第2トランジスタのアイドリング電流を設定するアイドリング電流設定部を有するエミッタ接地型AB級出力回路を有する出力回路において、
前記第1トランジスタのベースと前記第1電源端子間に接続される第3抵抗と、前記第1トランジスタのベースがエミッタに接続され前段のGm増幅器の出力端子がベースに接続される第1導電型の第7トランジスタと、該第7トランジスタのコレクタがコレクタとベースに接続されエミッタは前記第2電源端子に接続される第2導電型の第5トランジスタと、該第5トランジスタのベースがベースに接続されエミッタが前記第2電源端子に接続されコレクタが前記第2トランジスタのベースに接続される第2導電型の第6トランジスタと、コレクタが前記第6トランジスタのコレクタに接続されエミッタが第2抵抗を介して前記第1電源端子に接続される第1導電型の第8トランジスタとを備えた出力段駆動回路をさらに有し、前記Gm増幅器は、差動トランジスタを構成する第9トランジスタ及び第10トランジスタ並びに前記第9トランジスタ及び前記第10トランジスタの能動負荷としての第11トランジスタ及び第12トランジスタを有し、前記第11トランジスタのコレクタは、前記第8トランジスタのベースに接続され、前記第12トランジスタのコレクタは、前記第7トランジスタのベースに接続され、前記第11トランジスタ及び第12トランジスタのベースは、前記第2抵抗と前記第8トランジスタとの接続点に接続され、前記第8トランジスタ及び前記第2抵抗がベース電流補償用素子の機能を備えた、ことを特徴とする出力回路。 - 第1電源端子にエミッタが接続された第1導電型の第1トランジスタと、第2電源端子にエミッタが接続されコレクタが前記第1トランジスタのコレクタと共通に出力端子に接続された第2導電型の第2トランジスタからなるプッシュプル出力部と、前記第1トランジスタ及び前記第2トランジスタのアイドリング電流を設定するアイドリング電流設定部を有するエミッタ接地型AB級出力回路を有する出力回路において、
前記第2トランジスタのベースと前記第2電源端子間に接続される第3抵抗と、前記第2トランジスタのベースがエミッタに接続され前段のGm増幅器の出力端子がベースに接続される第2導電型の第7トランジスタと、該第7トランジスタのコレクタがコレクタとベースに接続されエミッタが前記第1電源端子に接続される第1導電型の第5トランジスタと、該第5トランジスタのベースがベースに接続されエミッタが前記第1電源端子に接続されコレクタが前記第1トランジスタのベースの間に接続される第1導電型の第6トランジスタと、コレクタが前記第6トランジスタのコレクタに接続されエミッタが第2抵抗を介して前記第2電源端子に接続される第2導電型の第8トランジスタとを備えた出力段駆動回路をさらに有し、前記Gm増幅器は、差動トランジスタを構成する第9トランジスタ及び第10トランジスタ並びに前記第9トランジスタ及び前記第10トランジスタの能動負荷としての第11トランジスタ及び第12トランジスタを有し、前記第11トランジスタのコレクタは、前記第8トランジスタのベースに接続され、前記第12トランジスタのコレクタは、前記第7トランジスタのベースに接続され、前記第11トランジスタ及び第12トランジスタのベースは、前記第2抵抗と前記第8トランジスタとの接続点に接続され、前記第8トランジスタ及び前記第2抵抗がベース電流補償用素子の機能を備えた、ことを特徴とする出力回路。 - 請求項1又は2に記載の出力回路において、前記ベースをゲートに、前記コレクタをド
レインに、前記エミッタをソースに置き換えたことを特徴とする出力回路。
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