JP7116590B2

JP7116590B2 - 出力回路

Info

Publication number: JP7116590B2
Application number: JP2018095940A
Authority: JP
Inventors: 丈智松田; 竹太郎三柴
Original assignee: 日清紡マイクロデバイス株式会社
Priority date: 2018-05-18
Filing date: 2018-05-18
Publication date: 2022-08-10
Anticipated expiration: 2038-05-18
Also published as: JP2019201373A

Description

本発明は半導体集積回路を用いたエミッタ接地型ＡＢ級出力回路を有する出力回路に関する。

図５に従来の出力回路を示す(特許文献１）。１０はエミッタ接地型ＡＢ級出力回路、３０はＧｍ増幅器、４０はＡ級出力段駆動回路、１は高電位（ＶＣＣ）電源端子（第１電源端子）、２は低電位（ＶＥＥ）電源端子（第２電源端子）、３は入力端子、４は出力端子である。

エミッタ接地型ＡＢ級出力回路１０において、Ｑ１，Ｑ３はＰＮＰトランジスタ、Ｑ２，Ｑ４はＮＰＮトランジスタ、Ｉ１，Ｉ２，Ｉ３，Ｉ４は電流源、Ｄ１，Ｄ２，Ｄ３，Ｄ４はダイオードである。トランジスタＱ１，Ｑ２はそのコレクタが負荷抵抗Ｒ１と出力端子４に共通接続されたことによりＡＢ級増幅用のプッシュプル出力部を構成している。電流源Ｉ１～Ｉ４とトランジスタＱ３，Ｑ４とダイオードＤ１～Ｄ４は、プッシュプル出力部のトランジスタＱ１，Ｑ２のアイドリング電流を設定するアイドリング電流設定部を構成している。Ｇｍ増幅器３０は入力端子３に入力する入力電圧ＶＩＮに応じた電流を出力するが、その出力電流の不足を補うために、Ａ級出力段駆動回路４０が接続されれている。Ａ級出力段駆動回路４０において、Ｑ１３はＰＮＰトランジスタ、Ｉ６は電流源である。

エミッタ接地型ＡＢ級出力回路１０のアイドリング電流設定部では、電流源Ｉ１がダイオードＤ１，Ｄ２に電流を供給し、電流源Ｉ２，Ｉ３がトランジスタＱ３，Ｑ４にコレクタ電流を供給し、電流源Ｉ４がダイオードＤ３，Ｄ４に電流を供給する。そして、ダイオードＤ１，Ｄ２の順方向電圧加算値（Ｖｆ１＋Ｖｆ２）からトランジスタＱ３のエミッタ・ベース間電圧Ｖｂｅ（Ｑ３）を差し引いた電圧が、トランジスタＱ１のベース・エミッタ間にバイアス電圧として印加される。また、ダイオードＤ３，Ｄ４の順方向電圧加算値（Ｖｆ３＋Ｖｆ４）からトランジスタＱ４のベース・エミッタ間電圧Ｖｂｅ（Ｑ４）を差し引いた電圧が、トランジスタＱ２のベース・エミッタ間にバイアス電圧として印加される。

このような回路構成において周波数特性を伸長しスルーレートの改善を狙う際には、Ｇｍ増幅器３０の出力電流の変化に応じて、トランジスタＱ１，Ｑ２のベース電位をいかに迅速に所望の電位へと変動させることができるかが重要となる。しかし、トランジスタＱ１，Ｑ２はプッシュプル出力段を構成するパワートランジスタであり、エミッタ面積が大きくベース端子に付加される容量成分が大きい。また、一般的にはトランジスタＱ１，Ｑ２のベース・コレクタ間に容量を付加しミラー効果を利用した位相補償も行なわれる。このため、総合的にはトランジスタＱ１，Ｑ２のベース端子に付加される容量成分は大きなものになり、スルーレートの向上を図る際にはエミッタ接地型ＡＢ級出力回路１０の前段回路による駆動能力の増強がさらに必要となる。

このスルーレートを改善する中でネックとなるのが、トランジスタＱ２のベース電位を電圧ＶＥＥ側へと低下させる動作である。トランジスタＱ１のベース電位については、そのトランジスタＱ１が前段のＡ級出力段駆動回路４０で直接駆動されるので迅速な変化が可能となるが、トランジスタＱ２のベース電位については、Ａ級出力段駆動回路４０が全ての動作を担える訳ではない。

トランジスタＱ２をＯＮさせるベース電流Ｉｂ２はＡ級出力段駆動回路４０の電流源Ｉ６が供給しているが、トランジスタＱ２を、そのベース電位を電圧ＶＥＥ側へ変動させてＯＦＦさせる動作時には、トランジスタＱ２のベース電荷を抜く電流経路が電流源Ｉ２しかない。電流源Ｉ２の役割は、本来的にはトランジスタＱ１，Ｑ２のベース電位を決定するためのバイアス用であるので、通常は数百μＡ程度に設定されていて、この電流源Ｉ２の電流値を増加させるには限界がある。そのため、トランジスタＱ２のベース端子に溜まった電荷を放電する電流経路が電流源Ｉ２のみであると、トランジスタＱ２のベース電位を電圧ＶＥＥ側に低下させる動作が遅くなってしまう。

トランジスタＱ２のベース電位の電圧ＶＥＥ側への変動が遅くなるということは、トランジスタＱ２がＯＦＦする動作が遅くなってしまうということである。このとき、トランジスタＱ２のインピーダンスが十分に高くなっていないので、トランジスタＱ１が先にＯＮしていると、そのトランジスタＱ１から出力端子４に流れるべき電流がトランジスタＱ２側に流れてしまう。このため、出力電圧ＶＯＵＴの上昇が遅くなるので、この部分の動作を改善しなければ、スルーレートの改善が回路構成上で困難であるという課題を持っていると言える。

そこで、トランジスタＱ１，Ｑ２のベースを駆動する能力を改善するために、特許文献２が提案されている。図６にその出力回路を示す。図６の出力回路は、Ｇｍ増幅器３０の後段にコレクタ接地型ＡＢ級出力回路５０を接続し、そのコレクタ接地型ＡＢ級出力回路５０とエミッタ接地型ＡＢ級出力回路１０の間にレベルシフト回路６０を介在させたものである。

コレクタ接地型ＡＢ級出力回路５０において、Ｑ１４，Ｑ１６，Ｑ１７はＮＰＮトランジスタ、Ｑ１５はＰＮＰトランジスタ、Ｉ７，Ｉ８，Ｉ９は電流源である。また、レベルシフト回路６０において、Ｑ１８，Ｑ１９はＮＰＮトランジスタ、Ｑ２０，Ｑ２１はＰＮＰトランジスタ、Ｉ１０，Ｉ１１，Ｉ１２は電流源、６１は電圧Ｖ２の電圧源である。

コレクタ接地型ＡＢ級出力回路５０は、Ｇｍ増幅器３０から出力する吸込電流と吐出電流を増幅し、トランジスタＱ１４，Ｑ１５の共通エミッタから低インピーダンス・高駆動能力で、吸込電流Ｉｂ１ｃ又は吐出電流Ｉｂ２ｃとして出力する。レベルシフト回路６０は、トランジスタＱ１８，Ｑ１９がカレントミラー接続され、トランジスタＱ２０，Ｑ２１がカレントミラー接続され、トランジスタＱ２０のコレクタは電圧源６１により電圧Ｖ２に固定されれている。このため、トランジスタＱ１９，Ｑ２１のベースは固定バイアスされている。よって、入力する吸込電流Ｉｂ１ｃは吸込電流Ｉｂ１にレベルシフトされて出力し、入力する吐出電流Ｉｂ２ｃは吐出電流Ｉｂ２にレベルシフトされて出力する。つまり、吸込電流Ｉｂ１と吐出電流Ｉｂ２は異なる経路を流れる。

前述のトランジスタＱ２のベース電位を電圧ＶＥＥ側へ低下させる動作については、そのトランジスタＱ２のベースと電源端子２の間に接続された電流源Ｉ１２によって、トランジスタＱ２のベースから電荷を抜く能力が補充される。また、トランジスタＱ１のベース電位を電圧ＶＣＣ側へ上昇させる動作についても、トランジスタＱ１のベースと電源端子１の間に接続された電流源Ｉ１１によって、トランジスタＱ１のベースを駆動する能力が増大される。

特開２００９－３３５３７号公報特開２０１１－９９０６号公報

ところが、図６の出力回路では、コレクタ接地型ＡＢ級出力回路５０に加えて、レベルシフト回路６０が必要となって回路規模が大きく増加し、それに伴ってチップサイズが拡大する問題がある。また、アイドリング電流を流し続けなければならない素子が増大することで消費電流も増加して省電力性にも課題が残っていた。

本発明の目的は、回路規模の縮小と消費電流の低減を実現しながらスルーレートを改善した出力回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１電源端子にエミッタが接続された第１導電型の第１トランジスタと、第２電源端子にエミッタが接続されコレクタが前記第１トランジスタのコレクタと共通に出力端子に接続された第２導電型の第２トランジスタからなるプッシュプル出力部と、前記第１トランジスタ及び前記第２トランジスタのアイドリング電流を設定するアイドリング電流設定部を有するエミッタ接地型ＡＢ級出力回路を有する出力回路において、前記第１トランジスタのベースと前記第１電源端子間に接続される第３抵抗と、前記第１トランジスタのベースがエミッタに接続され前段のＧｍ増幅器の出力端子がベースに接続される第１導電型の第７トランジスタと、該第７トランジスタのコレクタがコレクタとベースに接続されエミッタは前記第２電源端子に接続される第２導電型の第５トランジスタと、該第５トランジスタのベースがベースに接続されエミッタが前記第２電源端子に接続されコレクタが前記第２トランジスタのベースに接続される第２導電型の第６トランジスタと、コレクタが前記第６トランジスタのコレクタに接続されエミッタが第２抵抗を介して前記第１電源端子に接続される第１導電型の第８トランジスタとを備えた出力段駆動回路をさらに有し、前記Ｇｍ増幅器は、差動トランジスタを構成する第９トランジスタ及び第１０トランジスタ並びに前記第９トランジスタ及び前記第１０トランジスタの能動負荷としての第１１トランジスタ及び第１２トランジスタを有し、前記第１１トランジスタのコレクタは、前記第８トランジスタのベースに接続され、前記第１２トランジスタのコレクタは、前記第７トランジスタのベースに接続され、前記第１１トランジスタ及び第１２トランジスタのベースは、前記第２抵抗と前記第８トランジスタとの接続点に接続され、前記第８トランジスタ及び前記第２抵抗がベース電流補償用素子の機能を備えた、ことを特徴とする。

請求項２にかかる発明は、第１電源端子にエミッタが接続された第１導電型の第１トランジスタと、第２電源端子にエミッタが接続されコレクタが前記第１トランジスタのコレクタと共通に出力端子に接続された第２導電型の第２トランジスタからなるプッシュプル出力部と、前記第１トランジスタ及び前記第２トランジスタのアイドリング電流を設定するアイドリング電流設定部を有するエミッタ接地型ＡＢ級出力回路を有する出力回路において、前記第２トランジスタのベースと前記第２電源端子間に接続される第３抵抗と、前記第２トランジスタのベースがエミッタに接続され前段のＧｍ増幅器の出力端子がベースに接続される第２導電型の第７トランジスタと、該第７トランジスタのコレクタがコレクタとベースに接続されエミッタが前記第１電源端子に接続される第１導電型の第５トランジスタと、該第５トランジスタのベースがベースに接続されエミッタが前記第１電源端子に接続されコレクタが前記第１トランジスタのベースの間に接続される第１導電型の第６トランジスタと、コレクタが前記第６トランジスタのコレクタに接続されエミッタが第２抵抗を介して前記第２電源端子に接続される第２導電型の第８トランジスタとを備えた出力段駆動回路をさらに有し、前記Ｇｍ増幅器は、差動トランジスタを構成する第９トランジスタ及び第１０トランジスタ並びに前記第９トランジスタ及び前記第１０トランジスタの能動負荷としての第１１トランジスタ及び第１２トランジスタを有し、前記第１１トランジスタのコレクタは、前記第８トランジスタのベースに接続され、前記第１２トランジスタのコレクタは、前記第７トランジスタのベースに接続され、前記第１１トランジスタ及び第１２トランジスタのベースは、前記第２抵抗と前記第８トランジスタとの接続点に接続され、前記第８トランジスタ及び前記第２抵抗がベース電流補償用素子の機能を備えた、ことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の出力回路において、前記ベースをゲートに、前記コレクタをドレインに、前記エミッタをソースに置き換えたことを特徴とする。

本発明によれば、エミッタ接地型ＡＢ級出力回路に追加するのは出力段駆動回路のみであるので、図６で説明した従来の出力回路に比べて回路規模を小さくすることができ、消費電流も削減でき、しかもプッシュプル出力部の動作速度を高速化してスルーレートを改善できる。

第１実施例の出力回路の回路図である。図１の出力回路の変形例の回路図である。第２実施例の出力回路の回路図である。図３の出力回路の変形例の回路図である。従来の出力回路の回路図である。従来の別の出力回路の回路図である。

＜第１実施例＞
図１に第１実施例の出力回路を示す。エミッタ接地型ＡＢ級出力回路１０の構成については、図５、図６で説明したものと同じであり、同じ符号を付けて重複説明は省略する。２０は出力段駆動回路である。この出力段駆動回路２０において、Ｑ５，Ｑ６はカレントミラー接続されたＮＰＮトランジスタ、Ｑ７，Ｑ８はＰＮＰトランジスタ、Ｒ２，Ｒ３は抵抗である。

出力段駆動回路２０は、トランジスタＱ７に前段のＧｍ増幅器３０からの出力信号が入力される。エミッタ接地型ＡＢ級出力回路１０のトランジスタＱ１のベース電位を電圧ＶＣＣ側に上昇させるトランジスタＱ１のＯＦＦ動作時は、このトランジスタＱ７と抵抗Ｒ３が、トランジスタＱ１のベースをエミッタフォロア出力でそのトランジスタＱ１を駆動する。エミッタ接地型ＡＢ級出力回路１０のトランジスタＱ２のベース電位を電圧ＶＥＥ側に低下させるトランジスタＱ２のＯＦＦ動作時は、トランジスタＱ７のコレクタ電流をトランジスタＱ５，Ｑ６のカレントミラーで折り返した電流でそのトランジスタＱ２を駆動する。トランジスタＱ６は、ベースに固定電圧Ｖ１が印加されたいわゆるベース接地のトランジスタＱ８を介して抵抗Ｒ２に接続されているので、トランジスタＱ２のベース電位と抵抗Ｒ２に発生する電圧が切り離されている。

さて、Ｇｍ増幅器３０への入力電圧が上昇するときは、そのＧｍ増幅器３０から出力する吸込電流が増加するので、トランジスタＱ７のコレクタ電流が増大し、トランジスタＱ６のコレクタ電流も増大する。このため、エミッタ接地型ＡＢ級出力回路１０から出力段駆動回路２０へは２系統の電流Ｉｂ１ａ，Ｉｂ１ｂが流れて増大電流となるので、トランジスタＱ１がＯＮする方向に強く駆動される。このとき、トランジスタＱ２については、電流源Ｉ２の補助としてのトランジスタＱ６のコレクタ電流の増大により、そのベース電位の電圧ＶＥＥ側への低下が迅速に行われるので、トランジスタＱ１がＯＮになった後もトランジスタＱ２が完全にＯＦＦになりきらない事態が発生することを防止することができる。

一方、Ｇｍ増幅器３０への入力電圧が下降するときは、そのＧｍ増幅器３０から出力する吸込電流が減少するので、トランジスタＱ７のコレクタ電流が減少し、トランジスタＱ６のコレクタ電流も減少する。このため、出力段駆動回路２０からエミッタ接地型ＡＢ級出力回路１０へは２系統の電流Ｉｂ２ａ，Ｉｂ２ｂが流れて増大電流となるので、トランジスタＱ２がＯＮする方向に強く駆動される。このとき、トランジスタＱ１については、トランジスタＱ７のコレクタ電流減少により、そのベース電位の電圧ＶＣＣ側への上昇が迅速に行われるので、トランジスタＱ２がＯＮになった後もトランジスタＱ１が完全にＯＦＦになりきらない事態が発生することを防止することができる。

このように、トランジスタＱ１をＯＮしトランジスタＱ２をＯＦＦさせるときは、２系統の電流Ｉｂ１ａ，Ｉｂ１ｂが流れる。また、トランジスタＱ１をＯＦＦしトランジスタＱ２をＯＮさせるときは、２系統の電流Ｉｂ２ａ，Ｉｂ２ｂが流れる。このため、トランジスタＱ１，Ｑ２のＯＮ動作及びＯＦＦ動作を高速化させて、スルーレートを向上させることができる。共通素子の定数を変えずに図６の出力回路と比較した検証結果では、出力電圧ＶＯＵＴの立ち上がりで４０[Ｖ／μsec]程度、立下りで１０[Ｖ／μsec]程度のスルーレート改善が見込まれる。他の素子の定数調整も行い最適化すればこれ以上の改善も見込まれる。

また、従来の図６の出力回路では、コレクタ接地型ＡＢ級出力回路５０とレベルシフト回路６０を構成するために少なくとも能動素子と受動素子として１４点を必要としていたが、本実施例の出力回路では出力段駆動回路２０を６点の素子で構成することができる。よって、素子数を半分以下に削減することが可能となり、回路規模を大幅に縮小することができる。

さらに、従来の図６の出力回路では、アイドリング電流を必要とする箇所が５段であったが、本実施例の出力回路では２段のみで構成できる。これに伴い１ｍＡ強の消費電流の削減も見込まれる。

図２に第１実施例の変形例の出力回路を示す。ここでは、出力段駆動回路２０を逆極性のトランジスタで構成した出力段駆動回路２０ａに置き換えている。出力段駆動回路２０ａにおいて、Ｑ５ａ，Ｑ６ａはＰＮＰトランジスタ、Ｑ７ａ，Ｑ８ａはＮＰＮトランジスタ、Ｒ２ａ，Ｒ３ａは抵抗である。トランジスタＱ１はトランジスタＱ６ａのコレクタ電位で駆動され、トランジスタＱ２はトランジスタＱ７ａのエミッタ電位で駆動される点が図１の出力回路と異なるが、全体動作は図１の出力回路と同様であるので、詳細説明は省略する。

＜第２実施例＞
図３に第２実施例の出力回路を示す。この図３は図１におけるＧｍ増幅器３０を具体化したものである。このＧｍ増幅器３０において、Ｑ９，Ｑ１０はＮＰＮトランジスタ、Ｑ１１，Ｑ１２はＰＮＰトランジスタ、Ｉ５は電流源である。トランジスタＱ９，Ｑ１０と電流源Ｉ５は、入力端子３ｐ、３ｎの入力電圧ＶＩＮ＋，ＶＩＮ－が入力する差動入力段を構成する。トランジスタＱ１１，Ｑ１２は差動のトランジスタＱ９，Ｑ１０の能動負荷として機能するカレントミラーである。このカレントミラーではそのベース電流補償用素子として、出力段駆動回路２０のトランジスタＱ８と抵抗Ｒ２を兼用している。

図４に第２実施例の変形例の出力回路を示す。ここでは、図２と同様に出力段駆動回路２０を逆極性のトランジスタで構成した出力段駆動回路２０ａに置き換えるとともに、Ｇｍ増幅器３０を逆極性のトランジスタで構成したＧｍ増幅器３０ａに置き換えている。Ｇｍ増幅器３０ａにおいて、Ｑ９ａ，Ｑ１０ａはＰＮＰトランジスタ、Ｑ１１ａ，Ｑ１２ａはＮＰＮトランジスタ、Ｉ５ａは電流源である。

＜その他の実施例＞
なお、以上説明した図１～図４の出力回路において、ＰＮＰトランジスタはＰＭＯＳトランジスタに置き換え、ＮＰＮトランジスタはＮＭＯＳトランジスタに置き換えることができる。このとき、ベースはゲートに、コレクタはドレインに、エミッタはソースに置き換える。

１０：エミッタ接地型ＡＢ級出力回路
２０，２０ａ：出力段駆動回路
３０，３０ａ：Ｇｍ増幅器
４０：Ａ級出力段駆動回路
５０：コレクタ接地型ＡＢ級出力回路
６０：レベルシフト回路

Claims

第１電源端子にエミッタが接続された第１導電型の第１トランジスタと、第２電源端子にエミッタが接続されコレクタが前記第１トランジスタのコレクタと共通に出力端子に接続された第２導電型の第２トランジスタからなるプッシュプル出力部と、前記第１トランジスタ及び前記第２トランジスタのアイドリング電流を設定するアイドリング電流設定部を有するエミッタ接地型ＡＢ級出力回路を有する出力回路において、
前記第１トランジスタのベースと前記第１電源端子間に接続される第３抵抗と、前記第１トランジスタのベースがエミッタに接続され前段のＧｍ増幅器の出力端子がベースに接続される第１導電型の第７トランジスタと、該第７トランジスタのコレクタがコレクタとベースに接続されエミッタは前記第２電源端子に接続される第２導電型の第５トランジスタと、該第５トランジスタのベースがベースに接続されエミッタが前記第２電源端子に接続されコレクタが前記第２トランジスタのベースに接続される第２導電型の第６トランジスタと、コレクタが前記第６トランジスタのコレクタに接続されエミッタが第２抵抗を介して前記第１電源端子に接続される第１導電型の第８トランジスタとを備えた出力段駆動回路をさらに有し、前記Ｇｍ増幅器は、差動トランジスタを構成する第９トランジスタ及び第１０トランジスタ並びに前記第９トランジスタ及び前記第１０トランジスタの能動負荷としての第１１トランジスタ及び第１２トランジスタを有し、前記第１１トランジスタのコレクタは、前記第８トランジスタのベースに接続され、前記第１２トランジスタのコレクタは、前記第７トランジスタのベースに接続され、前記第１１トランジスタ及び第１２トランジスタのベースは、前記第２抵抗と前記第８トランジスタとの接続点に接続され、前記第８トランジスタ及び前記第２抵抗がベース電流補償用素子の機能を備えた、ことを特徴とする出力回路。
第１電源端子にエミッタが接続された第１導電型の第１トランジスタと、第２電源端子にエミッタが接続されコレクタが前記第１トランジスタのコレクタと共通に出力端子に接続された第２導電型の第２トランジスタからなるプッシュプル出力部と、前記第１トランジスタ及び前記第２トランジスタのアイドリング電流を設定するアイドリング電流設定部を有するエミッタ接地型ＡＢ級出力回路を有する出力回路において、
前記第２トランジスタのベースと前記第２電源端子間に接続される第３抵抗と、前記第２トランジスタのベースがエミッタに接続され前段のＧｍ増幅器の出力端子がベースに接続される第２導電型の第７トランジスタと、該第７トランジスタのコレクタがコレクタとベースに接続されエミッタが前記第１電源端子に接続される第１導電型の第５トランジスタと、該第５トランジスタのベースがベースに接続されエミッタが前記第１電源端子に接続されコレクタが前記第１トランジスタのベースの間に接続される第１導電型の第６トランジスタと、コレクタが前記第６トランジスタのコレクタに接続されエミッタが第２抵抗を介して前記第２電源端子に接続される第２導電型の第８トランジスタとを備えた出力段駆動回路をさらに有し、前記Ｇｍ増幅器は、差動トランジスタを構成する第９トランジスタ及び第１０トランジスタ並びに前記第９トランジスタ及び前記第１０トランジスタの能動負荷としての第１１トランジスタ及び第１２トランジスタを有し、前記第１１トランジスタのコレクタは、前記第８トランジスタのベースに接続され、前記第１２トランジスタのコレクタは、前記第７トランジスタのベースに接続され、前記第１１トランジスタ及び第１２トランジスタのベースは、前記第２抵抗と前記第８トランジスタとの接続点に接続され、前記第８トランジスタ及び前記第２抵抗がベース電流補償用素子の機能を備えた、ことを特徴とする出力回路。
請求項１又は２に記載の出力回路において、前記ベースをゲートに、前記コレクタをド
レインに、前記エミッタをソースに置き換えたことを特徴とする出力回路。