JP7116047B2 - プロセッサベースシステムの異種メモリシステムの柔軟な管理を実現するためのメモリコントローラおよび方法 - Google Patents
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Description
本出願は、その内容全体が参照により本明細書に組み込まれる、2016年9月22日に出願された「PROVIDING FLEXIBLE MANAGEMENT OF HETEROGENEOUS MEMORY SYSTEMS USING SPATIAL QUALITY OF SERVICE (QoS) TAGGING IN PROCESSOR-BASED SYSTEMS」と題する米国特許出願第15/272,951号の優先権を主張する。
102 異種メモリシステム
104 第1のメモリ
106 第2のメモリ
108 メモリコントローラ
110 ソフトウェアプロセス
112 マスタテーブル
114(0)~114(M) マスタテーブルエントリ
116(0)~116(M) メモリアドレス
116'(0)~116'(Z) キャッシュされたメモリアドレス
118(0)~118(X) メモリ領域
120(0)~120(M) キャッシュウェイ識別子(「WAY ID」)
120'(0)~120'(Z) キャッシュされたウェイ識別子(「WAY ID」)
200 プロセッサベースシステム
202 メモリコントローラ
204 QoSポリシーテーブル
206(0)~206(Y) QoSポリシーエントリ
208(0)~208(Y) QoSID
210(0)~210(Y) QoSポリシー状態
212(0)~212(M) QoSID
212'(0)~212'(Z) キャッシュされたQoSID
214 マスタテーブルキャッシュ
216(0)~216(Z) マスタテーブルキャッシュエントリ
218(0)~218(Q) QoSID
220 メモリアクセス要求
222 メモリアドレス
400 プロセッサベースシステム
402 中央処理装置(CPU)
404 プロセッサ
406 キャッシュメモリ
408 システムバス
410 メモリシステム
412 入力デバイス
414 出力デバイス
416 ネットワークインターフェースデバイス
418 ディスプレイコントローラ
420 ネットワーク
422(0)~422(Z) メモリユニット
424 ディスプレイ
426 ビデオプロセッサ
Claims (12)
- プロセッサベースシステムの異種メモリシステムの柔軟な管理を実現するためのメモリコントローラであって、前記メモリコントローラは、異なる性能特性を有する第1のメモリおよび第2のメモリに通信可能に結合され、
前記メモリコントローラは、複数のサービス品質(QoS)ポリシーエントリを提供するソフトウェア構成可能なQoSポリシーテーブルを含み、各QoSポリシーエントリは、QoSポリシー状態を含み、1つまたは複数のQoS識別子(QoSID)のうちの1つのQoSIDに関連付けられ、前記QoSIDは、複数のメモリ領域のうちの1つまたは複数に関連付けられ、前記複数のメモリ領域は、前記第2のメモリの中に存在し、
前記メモリコントローラは、前記第2のメモリのための透過的なキャッシュとして前記第1のメモリを動作させるようにさらに構成され、
前記メモリコントローラは、
前記複数のメモリ領域のうちの1つのメモリ領域に対応するメモリアドレスを含むメモリアクセス要求を受信することと、
前記メモリアドレスに関連付けられるソフトウェア構成可能なQoSIDを識別することと、
前記QoSポリシーテーブルを使用して、前記メモリアドレスに関連付けられる前記QoSIDを、該QoSIDに関連付けられたQoSポリシーエントリに含まれる特定のQoSポリシー状態に関連付けることと、
前記第1のメモリおよび前記第2のメモリの一方で前記特定のQoSポリシー状態を適用したメモリアクセス動作を実行するために、前記メモリアクセス動作に前記特定のQoSポリシー状態を適用することであって、前記特定のQoSポリシー状態を適用したメモリアクセス動作は、前記第1のメモリからのキャッシュエビクションおよび前記第1のメモリのキャッシュフィルの一方である、ことと
を行うように構成され、前記QoSポリシー状態が前記メモリコントローラによって強制可能なQoS属性を表す、メモリコントローラ。 - 前記第1のメモリの複数のキャッシュラインをランダムにサンプリングすることと、
前記第1のメモリからのエビクションのために、最大のクォータ超過であるキャッシュラインを選択することと
を行うように構成されることによって、前記特定のQoSポリシー状態に基づいて前記第1のメモリからの前記キャッシュエビクションを実行するように構成される、請求項1に記載のメモリコントローラ。 - 前記第2のメモリにおけるマスタテーブルにアクセスするように構成されることによって、前記メモリアドレスに関連付けられる前記QoSIDを識別するように構成され、前記マスタテーブルは、各々が前記1つまたは複数のQoSIDのうちの1つのQoSIDに関連付けられる1つまたは複数のメモリアドレスの範囲に対応する複数のマスタテーブルエントリを含む、請求項1に記載のメモリコントローラ。
- 前記プロセッサベースシステム上で実行されているソフトウェアプロセスから、前記マスタテーブルの前記複数のマスタテーブルエントリのうちの1つのマスタテーブルエントリに対する更新を受信するようにさらに構成される、請求項3に記載のメモリコントローラ。
- 各々が前記マスタテーブルのマスタテーブルエントリをキャッシュするように構成された複数のマスタテーブルキャッシュエントリを含むマスタテーブルキャッシュをさらに含み、
前記メモリコントローラは、前記第2のメモリにおける前記マスタテーブルにアクセスする前に、
前記マスタテーブルキャッシュの前記複数のマスタテーブルキャッシュエントリのうちの1つのマスタテーブルキャッシュエントリが前記メモリアドレスに対応するかどうかを判断することと、
前記複数のマスタテーブルキャッシュエントリのうちの1つのマスタテーブルキャッシュエントリが前記メモリアドレスに対応するとの判断に応答して、前記マスタテーブルキャッシュエントリにアクセスすることと
を行うように構成されることによって、前記メモリアドレスに関連付けられる前記QoSIDを識別するように構成され、
前記メモリコントローラは、前記複数のマスタテーブルキャッシュエントリのうちの1つのマスタテーブルキャッシュエントリが前記メモリアドレスに対応しないとの判断に応答して、前記第2のメモリにおける前記マスタテーブルにアクセスするように構成される、請求項3に記載のメモリコントローラ。 - 前記メモリアドレスに関連して前記第1のメモリによって記憶された前記QoSIDにアクセスするように構成されることによって、前記メモリアドレスに関連付けられる前記QoSIDを識別するように構成される、請求項1に記載のメモリコントローラ。
- 前記プロセッサベースシステム上で実行されているソフトウェアプロセスから、前記QoSポリシーテーブルの前記複数のQoSポリシーエントリのうちの1つのQoSポリシーエントリに対する更新を受信するようにさらに構成される、請求項1に記載のメモリコントローラ。
- 前記複数のQoSポリシーエントリの各々のQoSポリシー状態は、クォータを示す、請求項1に記載のメモリコントローラ。
- 前記第1のメモリとして高帯域幅メモリ(HBM)および前記第2のメモリとしてダイナミックランダムアクセスメモリ(DRAM)に通信可能に結合される、請求項1に記載のメモリコントローラ。
- プロセッサベースシステムの異種メモリシステムの柔軟な管理を実現するための方法であって、
メモリコントローラによって、異なる性能特性を有する第1のメモリおよび第2のメモリのうちの前記第2のメモリの複数のメモリ領域のうちの1つのメモリ領域に対応するメモリアドレスを含むメモリアクセス要求を受信するステップであって、前記メモリコントローラは、前記第2のメモリのための透過的なキャッシュとして前記第1のメモリを動作させるよう構成される、ステップと、
複数のサービス品質(QoS)識別子(QoSID)のうちのソフトウェア構成可能なQoSIDを識別するステップであって、前記識別されたQoSIDは、前記メモリアドレスに関連付けられる、ステップと、
前記メモリコントローラのソフトウェア構成可能なQoSポリシーテーブルを使用して、前記メモリアドレスに関連付けられる前記識別されたQoSIDを、該QoSIDに関連付けられたQoSポリシーエントリに含まれる特定のQoSポリシー状態に関連付けるステップと、
前記第1のメモリおよび前記第2のメモリの一方で前記特定のQoSポリシー状態を適用したメモリアクセス動作を実行するために、前記メモリアクセス動作に前記特定のQoSポリシー状態を適用するステップであって、前記特定のQoSポリシー状態を適用したメモリアクセス動作は、前記第1のメモリからのキャッシュエビクションおよび前記第1のメモリのキャッシュフィルの一方である、ステップと
を含み、前記QoSポリシー状態が前記メモリコントローラによって強制可能なQoS属性を表す、方法。 - 前記複数のメモリ領域は、前記第2のメモリの複数のメモリ領域を含む、請求項10に記載の方法。
- 前記QoSポリシー状態に基づいて前記第1のメモリからの前記キャッシュエビクションを実行するステップは、
前記第1のメモリの複数のキャッシュラインをランダムにサンプリングするステップと、
前記第1のメモリからのエビクションのために、最大のクォータ超過であるキャッシュラインを選択するステップと
を含む、請求項10に記載の方法。
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