以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。この実施形態及び変形例以外であっても、本開示の技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
(実施形態)
(1)構成
図1に、本実施形態に係る電力変換装置1の回路図を示す。
本実施形態の電力変換装置1は、直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方を行う。電力変換装置1は、5レベルの出力電圧を出力可能な5レベルインバータ回路を備えている。以降の説明では、直流電力が入力され交流電力を出力する場合の動作について主に説明するが、電力変換装置1は、双方向性を有しているため、交流電力が入力され直流電力を出力することが可能である。
電力変換装置1は、直流電源101と電気的に接続されており、直流電源101から直流の入力電圧Viが入力される。以下の説明では、入力電圧Viの電圧値を「E」として説明する。電力変換装置1は、一対の入力端子P51,P52を備えている。入力端子P51は、直流電源101の正極と電気的に接続され、入力端子P52は、直流電源101の負極と電気的に接続されている。
また、電力変換装置1は、負荷102と電気的に接続されており、負荷102に交流の出力電圧Voを出力する。電力変換装置1は、一対の出力端子P61,P62を備えている。一対の出力端子P61,P62間に、負荷102が電気的に接続されている。負荷102は、電力変換装置1からの出力電圧Voにより動作するように構成されている。
電力変換装置1は、4つのフライングキャパシタ回路(第1フライングキャパシタ回路10~第4フライングキャパシタ回路40)と、制御回路9と、を備えている。各フライングキャパシタ回路は、1つのコンデンサ(フライングキャパシタ)と、複数(4つ)のスイッチング素子とを備えている。以降、フライングキャパシタ回路をFC回路と略称することもある。
4つのFC回路のうち、第1FC回路10と第2FC回路20とが対をなし、第3FC回路30と第4FC回路40とが対をなす。言い換えれば、電力変換装置1は、一対のFC回路を2組備えている。2組の一対のFC回路は、第1FC回路10及び第2FC回路20の組と、第3FC回路30及び第4FC回路40の組とを含む。
一対の入力端子P51,P52間に、第1FC回路10及び第4FC回路40の直列回路と、第3FC回路30及び第2FC回路20の直列回路と、が電気的に並列接続されている。
具体的には、第1FC回路10が入力端子P51と電気的に接続され、第4FC回路40が入力端子P52と電気的に接続されている。第3FC回路30が入力端子P51と電気的に接続され、第2FC回路20が入力端子P52と電気的に接続されている。つまり、第1FC回路10及び第3FC回路30が高電位側のFC回路であり、第4FC回路40及び第2FC回路20が低電位側のFC回路である。
第1FC回路10は、4つの(第1)スイッチング素子Q11~Q14と、1つの(第1)コンデンサC11と、を備えている。
一例として、スイッチング素子Q11~Q14の各々は、デプレッション型のnチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成されている。スイッチング素子Q11~Q14は、入力端子P51側からスイッチング素子Q11、Q12、Q13、Q14の順に直列接続されている。
具体的には、スイッチング素子Q11は、ドレインが入力端子P51と電気的に接続され、ソースがスイッチング素子Q12のドレインと電気的に接続されている。スイッチング素子Q12は、ソースがスイッチング素子Q13のドレインと電気的に接続されている。スイッチング素子Q13は、ソースがスイッチング素子Q14と電気的に接続されている。スイッチング素子Q14は、第4FC回路40と電気的に接続されている。
スイッチング素子Q11~Q14は、それぞれ制御回路9から出力される制御信号S11~S14によって制御される。
また、スイッチング素子Q11~Q14は、それぞれ寄生ダイオードD11~D14を有している。寄生ダイオードD11~D14は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。
コンデンサC11は、スイッチング素子Q11及びスイッチング素子Q12の接続点と、スイッチング素子Q13及びスイッチング素子Q14の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサC11は、スイッチング素子Q12及びスイッチング素子Q13の直列回路と電気的に並列接続されている。
スイッチング素子Q12及びスイッチング素子Q13の接続点が、第1FC回路10の出力端P11である。
コンデンサC11は、両端電圧の電圧値が「E/4」となるようにプリチャージされる。「E」は、入力電圧Viの電圧値である。そして、第1FC回路10は、電圧値「E/4」を中心にしてコンデンサC11が充放電を繰り返すように、スイッチング素子Q11~Q14が制御される。したがって、詳しくは「動作例」の欄で説明するが、第1FC回路10の出力電圧の電圧値は、「E」、「3E/4」、「E/2」の3レベルとなる。ここでいう第1FC回路10の出力電圧とは、直流電源101の負極の電位を基準とした、第1FC回路10の出力端子P11の電位である。
第4FC回路40は、4つの(第4)スイッチング素子Q41~Q44と、1つの(第4)コンデンサC41と、を備えている。
一例として、スイッチング素子Q41~Q44の各々は、デプレッション型のnチャネルMOSFETで構成されている。スイッチング素子Q41~Q44は、第1FC回路10側からスイッチング素子Q41、Q42、Q43、Q44の順に直列接続されている。
具体的には、スイッチング素子Q41は、ドレインが第1FC回路10のスイッチング素子Q14のソースと電気的に接続され、ソースがスイッチング素子Q42のドレインと電気的に接続されている。スイッチング素子Q42は、ソースがスイッチング素子Q43のドレインと電気的に接続されている。スイッチング素子Q43は、ソースがスイッチング素子Q44と電気的に接続されている。スイッチング素子Q44は、入力端子P52と電気的に接続されている。
つまり、第1FC回路10のスイッチング素子Q11~Q14及び第4FC回路40のスイッチング素子Q41~Q44は、直流電源101の出力端間(一対の入力端子P51,P52)間において、直列接続されている。
スイッチング素子Q41~Q44は、それぞれ制御回路9から出力される制御信号S41~S44によって制御される。
また、スイッチング素子Q41~Q44は、それぞれ寄生ダイオードD41~D44を有している。寄生ダイオードD41~D44は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。
コンデンサC41は、スイッチング素子Q41及びスイッチング素子Q42の接続点と、スイッチング素子Q43及びスイッチング素子Q44の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサC41は、スイッチング素子Q42及びスイッチング素子Q43の直列回路と電気的に並列接続されている。
スイッチング素子Q42及びスイッチング素子Q43の接続点が、第4FC回路40の出力端P41である。
コンデンサC41は、両端電圧の電圧値が「E/4」となるようにプリチャージされる。そして、第4FC回路40は、電圧値「E/4」を中心にしてコンデンサC41が充放電を繰り返すように、スイッチング素子Q41~Q44が制御される。したがって、詳しくは「動作例」の欄で説明するが、第4FC回路40の出力電圧の電圧値は、「E/2」、「E/4」、「0」の3レベルとなる。ここでいう第4FC回路40の出力電圧とは、直流電源101の負極の電位を基準とした、第4FC回路40の出力端子P41の電位である。
第3FC回路30は、4つの(第3)スイッチング素子Q31~Q34と、1つの(第3)コンデンサC31と、を備えている。
一例として、スイッチング素子Q31~Q34の各々は、デプレッション型のnチャネルMOSFETで構成されている。スイッチング素子Q31~Q34は、入力端子P51側からスイッチング素子Q31、Q32、Q33、Q34の順に直列接続されている。
具体的には、スイッチング素子Q31は、ドレインが入力端子P51と電気的に接続され、ソースがスイッチング素子Q32のドレインと電気的に接続されている。スイッチング素子Q32は、ソースがスイッチング素子Q33のドレインと電気的に接続されている。スイッチング素子Q33は、ソースがスイッチング素子Q34と電気的に接続されている。スイッチング素子Q34は、第4FC回路40と電気的に接続されている。
スイッチング素子Q31~Q34は、それぞれ制御回路9から出力される制御信号S31~S34によって制御される。
また、スイッチング素子Q31~Q34は、それぞれ寄生ダイオードD31~D34を有している。寄生ダイオードD31~D34は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。
コンデンサC31は、スイッチング素子Q31及びスイッチング素子Q32の接続点と、スイッチング素子Q33及びスイッチング素子Q34の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサC31は、スイッチング素子Q32及びスイッチング素子Q33の直列回路と電気的に並列接続されている。
スイッチング素子Q32及びスイッチング素子Q33の接続点が、第3FC回路30の出力端P31である。
コンデンサC31は、両端電圧の電圧値が「E/4」となるようにプリチャージされる。そして、第3FC回路30は、電圧値「E/4」を中心にしてコンデンサC31が充放電を繰り返すように、スイッチング素子Q31~Q34が制御される。したがって、詳しくは「動作例」の欄で説明するが、第3FC回路30の出力電圧の電圧値は、「E」、「3E/4」、「E/2」の3レベルとなる。ここでいう第3FC回路30の出力電圧とは、直流電源101の負極の電位を基準とした、第3FC回路30の出力端子P31の電位である。
第2FC回路20は、4つの(第2)スイッチング素子Q21~Q24と、1つの(第2)コンデンサC21と、を備えている。
一例として、スイッチング素子Q21~Q24の各々は、デプレッション型のnチャネルMOSFETで構成されている。スイッチング素子Q21~Q24は、第1FC回路10側からスイッチング素子Q41、Q42、Q43、Q44の順に直列接続されている。
具体的には、スイッチング素子Q41は、ドレインが第3FC回路30のスイッチング素子Q34のソースと電気的に接続され、ソースがスイッチング素子Q22のドレインと電気的に接続されている。スイッチング素子Q22は、ソースがスイッチング素子Q23のドレインと電気的に接続されている。スイッチング素子Q23は、ソースがスイッチング素子Q24と電気的に接続されている。スイッチング素子Q24は、入力端子P52と電気的に接続されている。
つまり、第3FC回路30のスイッチング素子Q31~Q34及び第2FC回路20のスイッチング素子Q21~Q24は、直流電源101の出力端間(一対の入力端子P51,P52)間において、直列接続されている。
スイッチング素子Q21~Q24は、それぞれ制御回路9から出力される制御信号S21~S24によって制御される。
また、スイッチング素子Q21~Q24は、それぞれ寄生ダイオードD21~D24を有している。寄生ダイオードD21~D24は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。
コンデンサC21は、スイッチング素子Q21及びスイッチング素子Q22の接続点と、スイッチング素子Q23及びスイッチング素子Q24の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサC21は、スイッチング素子Q22及びスイッチング素子Q23の直列回路と電気的に並列接続されている。
スイッチング素子Q22及びスイッチング素子Q23の接続点が、第2FC回路20の出力端P21である。
コンデンサC21は、両端電圧の電圧値が「E/4」となるようにプリチャージされる。そして、第2FC回路20は、電圧値「E/4」を中心にしてコンデンサC21が充放電を繰り返すように、スイッチング素子Q21~Q24が制御される。したがって、詳しくは「動作例」の欄で説明するが、第2FC回路20の出力電圧の電圧値は、「E/2」、「E/4」、「0」の3レベルとなる。ここでいう第2FC回路20の出力電圧とは、直流電源101の負極の電位を基準とした、第2FC回路20の出力端子P21の電位である。
第1FC回路10及び第4FC回路40の接続点と、第3FC回路30及び第2FC回路20の接続点とは、電気的に接続されている。具体的には、第1FC回路10のスイッチング素子Q14のソース及び第4FC回路40のスイッチング素子Q41のドレインの接続点と、第3FC回路30のスイッチング素子Q34のソース及び第2FC回路20のスイッチング素子Q21のドレインの接続点と、が電気的に接続されている。
第1~第4FC回路10~40において、それぞれのコンデンサC11,C21,C31,C41は、互いに同じ容量のコンデンサ(キャパシタ)である。ここでいう「互いに同じ容量」とは、厳密に同じ値でなくてもよく、誤差(例えば10%程度)の範囲内で異なっていてもよい。
電力変換装置1は、コンデンサC1,C2を更に備えている。
コンデンサC1,C2は、直流電源101の出力端間(一対の入力端子P51,P52間)に直列接続されている。コンデンサC1は、一端が入力端子P51と電気的に接続され、他端がコンデンサC2を介して入力端子P52と電気的に接続されている。コンデンサC1とコンデンサC2とは、互いに同じ容量のコンデンサである。したがって、コンデンサC1及びコンデンサC2それぞれの両端電圧の電圧値は、「E/2」となる。なお、コンデンサC1,C2の容量は、厳密に同じ値でなくてもよく、誤差の範囲内(例えば10%程度)で異なっていてもよい。
また、コンデンサC1とコンデンサC2との接続点は、第1FC回路10及び第4FC回路40の接続点と、第3FC回路30及び第2FC回路20の接続点と、に電気的に接続されている。つまり、コンデンサC1は、第1FC回路10及び第3FC回路30と電気的に並列接続され、コンデンサC2は、第4FC回路40及び第2FC回路20と電気的に並列接続されている。
電力変換装置1は、第1~第4出力スイッチ回路50~80を更に備えている。
第1出力スイッチ回路50は、直列接続されたスイッチング素子Q51,Q52を有している。第2出力スイッチ回路60は、直列接続されたスイッチング素子Q61,Q62を有している。第3出力スイッチ回路70は、直列接続されたスイッチング素子Q71,Q72を有している。第4出力スイッチ回路80は、直列接続されたスイッチング素子Q81,Q82を有している。
一例として、スイッチング素子Q51,Q52,Q61,Q62,Q71,Q72,Q81,Q82の各々は、デプレッション型のnチャネルMOSFETで構成されている。
第1出力スイッチ回路50及び第4出力スイッチ回路80は、第1FC回路10の出力端P11と、第4FC回路40の出力端P41と、の間に電気的に直列接続されている。具体的には、第1出力スイッチ回路50のスイッチング素子Q51は、ドレインが第1FC回路10におけるスイッチング素子Q12及びスイッチング素子Q13の接続点と電気的に接続され、ソースがスイッチング素子Q52のドレインと電気的に接続されている。スイッチング素子Q52は、ソースが第4出力スイッチ回路80におけるスイッチング素子Q81のドレインと電気的に接続されている。スイッチング素子Q81は、ソースがスイッチング素子Q82のドレインと電気的に接続されている。スイッチング素子Q82は、ドレインが第4FC回路40におけるスイッチング素子Q42及びスイッチング素子Q43の接続点と電気的に接続されている。
第3出力スイッチ回路70及び第2出力スイッチ回路60は、第3FC回路30の出力端P31と、第2FC回路20の出力端P21と、の間に電気的に直列接続されている。具体的には、第3出力スイッチ回路70のスイッチング素子Q71は、ドレインが第3FC回路30におけるスイッチング素子Q32及びスイッチング素子Q33の接続点と電気的に接続され、ソースがスイッチング素子Q72のドレインと電気的に接続されている。スイッチング素子Q72は、ソースが第2出力スイッチ回路60におけるスイッチング素子Q61のドレインと電気的に接続されている。スイッチング素子Q61は、ソースがスイッチング素子Q62のドレインと電気的に接続されている。スイッチング素子Q62は、ドレインが第2FC回路20におけるスイッチング素子Q22及びスイッチング素子Q23の接続点と電気的に接続されている。
スイッチング素子Q51,Q52,Q61,Q62,Q71,Q72,Q81,Q82は、それぞれ制御回路9から出力される制御信号S51,S52,S61,S62,S71,S72,S81,S82によって制御される。
第1出力スイッチ回路50及び第2出力スイッチ回路60の接続点は、フィルタ回路90を介して出力端子P61(第1出力端子)と電気的に接続されている。第3出力スイッチ回路70及び第4出力スイッチ回路80の接続点は、フィルタ回路90を介して出力端子P62(第2出力端子)と電気的に接続されている。
フィルタ回路90は、インダクタL91,L92と、コンデンサC91と、を備えている。インダクタL91は、一端が第1出力スイッチ回路50及び第2出力スイッチ回路60の接続点と電気的に接続され、他端が出力端子P61と電気的に接続されている。インダクタL92は、一端が第3出力スイッチ回路70及び第4出力スイッチ回路80の接続点と電気的に接続され、他端が出力端子P62と電気的に接続されている。コンデンサC91は、インダクタL91及び出力端子P61の接続点と、インダクタL92及び出力端子P62の接続点と、の間に電気的に接続されている。
制御回路9は、プロセッサ及びメモリを有するマイクロコンピュータで構成されている。つまり、制御回路9は、プロセッサ及びメモリを有するコンピュータシステムで実現されている。そして、プロセッサが適宜のプログラムを実行することにより、コンピュータシステムが制御回路9として機能する。プログラムは、メモリに予め記録されていてもよいし、インターネット等の電気通信回線を通じて、又はメモリカード等の非一時的な記録媒体に記録されて提供されてもよい。
制御回路9は、第1~第4FC回路10~40を制御するように構成されている。具体的には、制御回路9は、第1FC回路10に対しては、スイッチング素子Q11~Q14をそれぞれ駆動する制御信号S11~S14を出力する。制御回路9は、第2FC回路20に対しては、スイッチング素子Q21~Q24をそれぞれ駆動する制御信号S21~S24を出力する。制御回路9は、第3FC回路30に対しては、スイッチング素子Q31~Q34をそれぞれ駆動する制御信号S31~S34を出力する。制御回路9は、第4FC回路40に対しては、スイッチング素子Q41~Q44をそれぞれ駆動する制御信号S41~S44を出力する。
制御回路9は、さらに第1~第4出力スイッチ回路50~80を制御するように構成されている。具体的には、制御回路9は、第1出力スイッチ回路50に対しては、スイッチング素子Q51,Q52をそれぞれ駆動する制御信号S51,S52を出力する。制御回路9は、第2出力スイッチ回路60に対しては、スイッチング素子Q61,Q62をそれぞれ駆動する制御信号S61,S62を出力する。制御回路9は、第3出力スイッチ回路70に対しては、スイッチング素子Q71,Q72をそれぞれ駆動する制御信号S71,S72を出力する。制御回路9は、第4出力スイッチ回路80に対しては、スイッチング素子Q81,Q82をそれぞれ駆動する制御信号S81,S82を出力する。
(2)動作例
(2.1)基本動作
次に、電力変換装置1の動作について、図2A~図5Bを参照して説明する。以下の説明では、出力電圧Voの極性を明示するために、電圧に「+」又は「-」の符号を適宜付している。出力電圧Voは、一対の出力端子P61,P62間の電圧である。より詳細には、出力電圧Voは、出力端子P61の電位を基準とした、出力端子P62の電位である。出力電圧Voの極性は、出力端子P62の電位に対して出力端子P61の電位が高い場合を「+」、出力端子P62の電位に対して出力端子P61の電位が低い場合を「-」としている。ただし、「+」も「-」も付されていない場合は、特に断りのない限り「+」を表している。
第1~第4FC回路10~40及び第1~第4出力スイッチ回路50~80の各スイッチング素子のスイッチングパターンとして第1~第8パターンある(表1、表2参照)。制御回路9は、出力電圧Voが交流電圧となるように、スイッチングパターンを第1~第8スイッチングパターンのいずれかに切り替える出力制御処理を行う。
図2A、図2Bは、それぞれ第1スイッチングパターン、第2スイッチングパターンである場合の回路状態を示している。図3A、図3Bは、それぞれ第3スイッチングパターン、第4スイッチングパターンである場合の回路状態を示している。図4A、図4Bは、それぞれ第5スイッチングパターン、第6スイッチングパターンである場合の回路状態を示している。図5A、図5Bは、それぞれ第7スイッチングパターン、第8スイッチングパターンである場合の回路状態を示している。なお、図2A~図5Bにおいて、回路状態をわかりやすく示すために、電流Iが流れない経路を破線で記載している。また、図2A~図5Bでは、スイッチング素子を簡略化して記載し、フィルタ回路90の記載を省略している。
第1スイッチングパターン(図2A参照)は、出力電圧Voの電圧値を「+E」とするためのスイッチングパターンである。表1に示すように、第1スイッチングパターンでは、第1FC回路10のスイッチング素子Q11,Q12がオンし、スイッチング素子Q13,Q14がオフし、第1出力スイッチ回路50のスイッチング素子Q51,Q52がオンする。また、第1スイッチングパターンでは、第2FC回路20のスイッチング素子Q23,Q24がオンし、スイッチング素子Q21,Q22がオフし、第2出力スイッチ回路60のスイッチング素子Q61,Q62がオンする。
第1スイッチングパターンでは、出力端子P61の電位が「+E」、出力端子P62の電位が「0」となるので、出力電圧Voの電圧値が「+E」となる。
また、第1スイッチングパターンでは、負荷102に流れる電流Iの経路に、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21が含まれていない。そのため、コンデンサC11,C21は、充電及び放電が行われず、電荷が維持される。また、第1スイッチングパターンでは、第3FC回路30のコンデンサC31及び第4FC回路40のコンデンサC41についても、充電及び放電が行われず、電荷が維持される。
第2スイッチングパターン(図2B参照)は、出力電圧Voの電圧値を「+E/2」とするためのスイッチングパターンである。表1に示すように、第2スイッチングパターンでは、第1FC回路10のスイッチング素子Q11,Q13がオンし、スイッチング素子Q12,Q14がオフし、第1出力スイッチ回路50のスイッチング素子Q51,Q52がオンする。また、第2スイッチングパターンでは、第2FC回路20のスイッチング素子Q22,Q24がオンし、スイッチング素子Q21,Q23がオフし、第2出力スイッチ回路60のスイッチング素子Q61,Q62がオンする。
コンデンサC11の両端電圧Vc11の電圧値を「E/4」とすると、出力端子P61の電位が「3E/4」となる。また、コンデンサC21の両端電圧Vc21の電圧値を「E/4」とすると、出力端子P62の電位が「E/4」となる。したがって、第2スイッチングパターンでは、出力電圧Voの電圧値が「+E/2」となる。
また、第2スイッチングパターンでは、負荷102に流れる電流Iの経路に、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21が含まれている。電流Iは、コンデンサC11及びコンデンサC21を充電する方向に流れる。したがって、第2スイッチングパターンでは、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21が同時に充電される。また、第2スイッチングパターンでは、第3FC回路30のコンデンサC31及び第4FC回路40のコンデンサC41は、充電及び放電が行われず、電荷が維持される。
第3スイッチングパターン(図3A参照)は、出力電圧Voの電圧値を「+E/2」とするためのスイッチングパターンである。表1に示すように、第3スイッチングパターンでは、第1FC回路10のスイッチング素子Q12,Q14がオンし、スイッチング素子Q11,Q13がオフし、第1出力スイッチ回路50のスイッチング素子Q51,Q52がオンする。また、第3スイッチングパターンでは、第2FC回路20のスイッチング素子Q21,Q23がオンし、スイッチング素子Q22,Q24がオフし、第2出力スイッチ回路60のスイッチング素子Q61,Q62がオンする。
コンデンサC11の両端電圧Vc11の電圧値を「E/4」とすると、コンデンサC2の両端電圧Vc2が「E/2」であるため、出力端子P61の電位が「3E/4」となる。また、コンデンサC21の両端電圧Vc21の電圧値を「E/4」とすると、コンデンサC2の両端電圧Vc2が「E/2」であるため、出力端子P62の電位が「E/4」となる。したがって、第3スイッチングパターンでは、出力電圧Voの電圧値が「+E/2」となる。
また、第3スイッチングパターンでは、負荷102に流れる電流Iの経路に、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21が含まれている。電流Iは、コンデンサC11及びコンデンサC21を放電する方向に流れる。したがって、第3スイッチングパターンでは、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21が同時に放電される。また、第3スイッチングパターンでは、第3FC回路30のコンデンサC31及び第4FC回路40のコンデンサC41は、充電及び放電が行われず、電荷が維持される。
第4スイッチングパターン(図3B参照)では、出力電圧Voの電圧値を「+0」とするためのスイッチングパターンである。表1に示すように、第4スイッチングパターンでは、第1FC回路10のスイッチング素子Q13,Q14がオンし、スイッチング素子Q11,Q12がオフし、第1出力スイッチ回路50のスイッチング素子Q51,Q52がオンする。また、第4スイッチングパターンでは、第2FC回路20のスイッチング素子Q21,Q22がオンし、スイッチング素子Q23,Q24がオフし、第2出力スイッチ回路60のスイッチング素子Q61,Q62がオンする。
コンデンサC2の両端電圧Vc2が「+E/2」であるため、出力端子P61の電位が「+E/2」、出力端子P62の電位が「+E/2」となる。したがって、第4スイッチングパターンでは、出力電圧Voの電圧値が「+0」となる。
また、第4スイッチングパターンでは、負荷102に流れる電流Iの経路に、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21が含まれていない。そのため、コンデンサC11,C21は、充電及び放電が行われず、電荷が維持される。また、第4スイッチングパターンでは、第3FC回路30のコンデンサC31及び第4FC回路40のコンデンサC41についても、充電及び放電が行われず、電荷が維持される。
第5スイッチングパターン(図4A参照)は、出力電圧Voの電圧値を「-E」とするためのスイッチングパターンである。表2に示すように、第5スイッチングパターンでは、第3FC回路30のスイッチング素子Q31,Q32がオンし、スイッチング素子Q33,Q34がオフし、第3出力スイッチ回路70のスイッチング素子Q71,Q72がオンする。また、第5スイッチングパターンでは、第4FC回路40のスイッチング素子Q43,Q44がオンし、スイッチング素子Q41,Q42がオフし、第4出力スイッチ回路80のスイッチング素子Q81,Q82がオンする。
第5スイッチングパターンでは、出力端子P62の電位が「E」、出力端子P61の電位が「0」となるので、出力電圧Voの電圧値が「-E」となる。
また、第5スイッチングパターンでは、負荷102に流れる電流Iの経路に、第3FC回路30のコンデンサC31、及び第4FC回路40のコンデンサC41が含まれていない。そのため、コンデンサC31,C41は、充電及び放電が行われず、電荷が維持される。また、第5スイッチングパターンでは、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21についても、充電及び放電が行われず、電荷が維持される。
第6スイッチングパターン(図4B参照)は、出力電圧Voの電圧値を「-E/2」とするためのスイッチングパターンである。表2に示すように、第6スイッチングパターンでは、第3FC回路30のスイッチング素子Q31,Q33がオンし、スイッチング素子Q32,Q34がオフし、第3出力スイッチ回路70のスイッチング素子Q71,Q72がオンする。また、第6スイッチングパターンでは、第4FC回路40のスイッチング素子Q42,Q44がオンし、スイッチング素子Q41,Q43がオフし、第4出力スイッチ回路80のスイッチング素子Q81,Q82がオンする。
コンデンサC31の両端電圧Vc31の電圧値を「E/4」とすると、出力端子P62の電位が「3E/4」となる。また、コンデンサC41の両端電圧Vc41の電圧値を「E/4」とすると、出力端子P61の電位が「E/4」となる。したがって、第6スイッチングパターンでは、出力電圧Voの電圧値が「-E/2」となる。
また、第6スイッチングパターンでは、負荷102に流れる電流Iの経路に、第3FC回路30のコンデンサC31、及び第4FC回路40のコンデンサC41が含まれている。電流Iは、コンデンサC31及びコンデンサC41を充電する方向に流れる。したがって、第6スイッチングパターンでは、第3FC回路30のコンデンサC31、及び第4FC回路40のコンデンサC41が同時に充電される。また、第6スイッチングパターンでは、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21は、充電及び放電が行われず、電荷が維持される。
第7スイッチングパターン(図5A参照)は、出力電圧Voの電圧値を「-E/2」とするためのスイッチングパターンである。表2に示すように、第7スイッチングパターンでは、第3FC回路30のスイッチング素子Q32,Q34がオンし、スイッチング素子Q31,Q33がオフし、第3出力スイッチ回路70のスイッチング素子Q71,Q72がオンする。また、第7スイッチングパターンでは、第4FC回路40のスイッチング素子Q41,Q43がオンし、スイッチング素子Q42,Q44がオフし、第4出力スイッチ回路80のスイッチング素子Q81,Q82がオンする。
コンデンサC31の両端電圧Vc31の電圧値を「E/4」とすると、コンデンサC2の両端電圧Vc2が「E/2」であるため、出力端子P62の電位が「3E/4」となる。また、コンデンサC41の両端電圧Vc41の電圧値を「E/4」とすると、コンデンサC2の両端電圧Vc2が「E/2」であるため、出力端子P61の電位が「E/4」となる。したがって、第7スイッチングパターンでは、出力電圧Voの電圧値が「-E/2」となる。
また、第7スイッチングパターンでは、負荷102に流れる電流Iの経路に、第3FC回路30のコンデンサC31、及び第4FC回路40のコンデンサC41が含まれている。電流Iは、コンデンサC31及びコンデンサC41を放電する方向に流れる。したがって、第7スイッチングパターンでは、第3FC回路30のコンデンサC31、及び第4FC回路40のコンデンサC41が同時に放電される。また、第7スイッチングパターンでは、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21は、充電及び放電が行われず、電荷が維持される。
第8スイッチングパターン(図5B参照)では、出力電圧Voの電圧値を「-0」とするためのスイッチングパターンである。表2に示すように、第8スイッチングパターンでは、第3FC回路30のスイッチング素子Q33,Q34がオンし、スイッチング素子Q31,Q32がオフし、第3出力スイッチ回路70のスイッチング素子Q71,Q72がオンする。また、第8スイッチングパターンでは、第4FC回路40のスイッチング素子Q41,Q42がオンし、スイッチング素子Q43,Q44がオフし、第4出力スイッチ回路80のスイッチング素子Q81,Q82がオンする。
コンデンサC2の両端電圧Vc2が「+E/2」であるため、出力端子P62の電位が「+E/2」、出力端子P61の電位が「+E/2」となる。したがって、第4スイッチングパターンでは、出力電圧Voの電圧値が「-0」となる。
また、第8スイッチングパターンでは、負荷102に流れる電流Iの経路に、第3FC回路30のコンデンサC31、及び第4FC回路40のコンデンサC41が含まれていない。そのため、コンデンサC31,C41は、充電及び放電が行われず、電荷が維持される。また、第8スイッチングパターンでは、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21についても、充電及び放電が行われず、電荷が維持される。
上述したように、第1~第4FC回路10~40及び第1~第4出力スイッチ回路50~80の各スイッチング素子のスイッチングパターンが、第1~第8スイッチングパターンで切り替えられる。これにより、出力電圧Voの電圧値が「-E」、[-E/2」、「0」、「+E/2」、「+E」の5レベルとなる。
制御回路9は、出力電圧Voの極性を正(+)とする場合、スイッチングパターンを第1~第4スイッチングパターン(表1、図2A~図3B参照)で切り替える。また、制御回路9は、出力電圧Voの極性を負(-)とする場合、スイッチングパターンを第5~第8スイッチングパターン(表2、図4A~図5B参照)で切り替える。
制御回路9は、出力電圧Voを正弦波とし、かつ第1~第4FC回路10~40のコンデンサC11,C21,C31,C41それぞれの充電時間と放電時間との均一化を図るために、各スイッチングパターンを実行する時間長の割合を調整している。具体的には、制御回路9は、2つの搬送波(第1搬送波、第2搬送波)と、変調信号と、を用いてPWM(Pulse Width Modulation)信号を生成し、当該PWM信号を制御信号S11~S14、S21~S24、S31~S34、S41~S44として出力する。
第1搬送波及び第2搬送波は、三角波であり、互いに位相が180°ずれている。変調信号は、スイッチング素子をPWM制御するための信号であり、出力電圧Voの電圧値の目標に応じて振幅値が調整される。
制御回路9は、第1搬送波と変調信号との比較により、PWM信号である第1信号S1及び第4信号S4を生成する。第1信号S1は、第1搬送波の振幅値が変調信号の振幅値未満である場合にハイ(Hi)となり、第1搬送波の振幅値が変調信号の振幅値以上である場合にロー(Low)となる矩形波である。第4信号S4は、第1搬送波の振幅値が変調信号の振幅値以上である場合にハイ(Hi)となり、第1搬送波の振幅値が変調信号の振幅値未満である場合にロー(Low)となる矩形波である。つまり、第1信号S1と第4信号S4とは、ハイとローとが反転した矩形波である。
また、制御回路9は、第2搬送波と変調信号との比較により、PWM信号である第2信号S2及び第3信号S3を生成する。第2信号S2は、第2搬送波の振幅値が変調信号の振幅値未満である場合にハイ(Hi)となり、第2搬送波の振幅値が変調信号の振幅値以上である場合にロー(Low)となる矩形波である。第3信号S3は、第2搬送波の振幅値が変調信号の振幅値以上である場合にハイ(Hi)となり、第2搬送波の振幅値が変調信号の振幅値未満である場合にロー(Low)となる矩形波である。つまり、第2信号S2と第3信号S3とは、ハイとローとが反転した矩形波である。
制御回路9は、第1信号S1を制御信号S11,S41として、第1FC回路10のスイッチング素子Q11、及び第4FC回路40のスイッチング素子Q41に出力する。制御回路9は、第1信号S1を反転させた信号を制御信号S31,S21として、第3FC回路30のスイッチング素子Q31、及び第2FC回路20のスイッチング素子Q21に出力する。
また、制御回路9は、第2信号S2を制御信号S12,S42として、第1FC回路10のスイッチング素子Q12、及び第4FC回路40のスイッチング素子Q42に出力する。制御回路9は、第2信号S2を反転させた信号を制御信号S32,S22として、第3FC回路30のスイッチング素子Q32、及び第2FC回路20のスイッチング素子Q22に出力する。
また、制御回路9は、第3信号S3を制御信号S13,S43として、第1FC回路10のスイッチング素子Q13、及び第4FC回路40のスイッチング素子Q43に出力する。制御回路9は、第3信号S3を反転させた信号を制御信号S33,S23として、第3FC回路30のスイッチング素子Q33、及び第2FC回路20のスイッチング素子Q23に出力する。
また、制御回路9は、第4信号S4を制御信号S14,S44として、第4FC回路40のスイッチング素子Q14、及び第4FC回路40のスイッチング素子Q44に出力する。制御回路9は、第4信号S4を反転させた信号を制御信号S34,S24として、第3FC回路30のスイッチング素子Q34、及び第2FC回路20のスイッチング素子Q24に出力する。
このように、制御回路9は、位相が反転された2つの搬送波(第1半送波、第2搬送波)と変調信号とを用いて第1~第4信号S1~S4を生成し、スイッチング素子Q11~Q14、Q21~Q24、Q31~Q34、Q41~Q44をPWM制御している。したがって、第2スイッチングパターンにおいてコンデンサC11,C21が充電される時間と、第3スイッチングパターンにおいてコンデンサC11,C21が放電される時間と、の均一化を図ることができる。また、第5スイッチングパターンにおいてコンデンサC31,C41が充電される時間と、第6スイッチングパターンにおいてコンデンサC31,C41が放電される時間と、の均一化を図ることができる。
さらに、制御回路9は、変調信号を補正することにより、コンデンサC11,C21,C31,C41の充放電時間を調整するように構成されている。制御回路9は、コンデンサC11,C21,C31,C41それぞれの両端電圧Vc11,Vc21,Vc31,Vc41の検出結果が入力される。制御回路9は、両端電圧Vc11,Vc21,Vc31,Vc41の電圧値と目標値(例えば「E/4」)と比較し、差分値が低減するように変調信号の振幅値を増加又は減少させる。例えば、コンデンサC11,C21の両端電圧Vc11,Vc21の電圧値が目標値よりも低いとする。この場合、制御回路9は、コンデンサC11,C21の充電時間が長くなるように変調信号の振幅値を補正する。これにより、コンデンサC11,C21の充電量が増加するので、両端電圧Vc11,Vc21の電圧値と目標値との差が低減する。同様に、コンデンサC31,C41についても、変調信号の振幅値を補正することにより、両端電圧Vc31,Vc41の電圧値と目標値との差が低減する。
(2.2)遅延処理
上述したように、第2スイッチングモードでは、第1FC回路10のコンデンサC11と第2FC回路20のコンデンサC21とが同時に充電される。第3スイッチングモードでは、第1FC回路10のコンデンサC11と第2FC回路20のコンデンサC21とが同時に放電される。また、第5スイッチングモードでは、第3FC回路30のコンデンサC31と第4FC回路40のコンデンサC41とが同時に充電される。第6スイッチングモードでは、第3FC回路30のコンデンサC31と第4FC回路40のコンデンサC41とが同時に放電される。
したがって、変調信号の補正によって充放電時間を調整した場合、一対のコンデンサC11及びコンデンサC21の充放電時間が共に変化する。同様に、変調信号の補正によって充放電時間を調整した場合、一対のコンデンサC31及びコンデンサC41の充放電時間が共に変化する。そのため、変調信号の補正処理では、一対のコンデンサのうち、一方のコンデンサの両端電圧を上昇させ、他方のコンデンサの両端電圧を下降させることができなかった。例えば、コンデンサC11の両端電圧Vc11が目標値よりも高く、コンデンサC21の両端電圧Vc21が目標値よりも低い場合がある。このような場合、上記の変調信号の補正処理では、コンデンサC11とコンデンサC21とのうち一方のコンデンサの両端電圧の電圧値のみ、目標値との差が低減し、他方のコンデンサの両端電圧の電圧値は、目標値との差が増大することとなる。
そこで、本実施形態の制御回路9は、動作モードとして、遅延モードを有している。制御回路9は、遅延モードでは、上記の補正処理に加えて、一部の制御信号を遅延させる遅延処理を行うにより、一対のコンデンサのうち一方のコンデンサの両端電圧の電圧値を調整する。ここでは、一対のコンデンサC11及びコンデンサC21のうち、コンデンサC21の両端電圧Vc21を上昇させる遅延処理について説明する。
制御回路9は、第2FC回路20のコンデンサC21の両端電圧Vc21の電圧値と目標値(例えば「E/4」)とを比較する。両端電圧Vc21の電圧値が目標値よりも低い場合、制御回路9は、第2FC回路20と対をなす第1FC回路10におけるスイッチング素子Q11~Q14に出力する制御信号S11~S14の一部の制御信号を遅延させる。具体的には、制御回路9は、スイッチング素子Q11~Q14のうち、コンデンサC11の高電位側端子と第1FC回路10の出力端との間に電気的に接続されたスイッチング素子Q12に出力する制御信号S12を遅延させる。「制御信号を遅延」とは、制御信号の遅延処理を行っていない通常時に比べて、制御信号のレベル(ハイ、及びロー)が切り替わるタイミングが遅れることを意味する。言い換えれば、遅延モードでは、動作モードが通常モードである場合に比べて、一部の制御信号を遅延させる。通常モードでは、スイッチングパターンが切り替わる際に、複数のスイッチング素子のうちオン/オフが切り替わるスイッチング素子については、同じタイミングでオン/オフが切り替わるように制御信号が出力される。ここでいう「同じタイミング」とは厳密に同時でなくてよく、制御遅れ、スイッチング素子の個体差等によって、オン/オフするタイミングが誤差の範囲内でずれていてもよい。例えば、第1スイッチングパターンから第2スイッチングパターンに切り替わる場合、第1FC回路10のスイッチング素子Q12、及び第2FC回路20のスイッチング素子Q23がオンからオフに切り替わる。通常モードでは、スイッチング素子Q12とスイッチング素子Q23とが同じタイミングでオンからオフに切り替わる。遅延モードでスイッチング素子Q12に出力する制御信号を遅延させた場合、スイッチング素子Q12は、スイッチング素子Q23よりも遅いタイミングでオンからオフに切り替わる。
図6に示すように、制御回路9は、信号生成部91と、遅延回路92と、信号選択部93と、を備えている。
信号生成部91は、上述した第1~第4信号S1~S4から制御信号S11~S14、S21~S24、S31~S34、S41~S44を生成して出力する。なお、図6では、制御信号S11~S14のみを記載し、制御信号S21~S24、S31~S34、S41~S44を省略している。信号生成部91が生成した制御信号S11~S14のうち、制御信号S12のみ、遅延回路92と、信号選択部93と、に出力される。
遅延回路92は、入力された制御信号S12を遅延した制御信号(遅延制御信号S12d)を信号選択部93に出力する。遅延回路92は、例えばコンデンサ等を備えたアナログ式の遅延回路であってもよいし、デジタル式の遅延回路であってもよい。
信号選択部93は、マルチプレクサであり、制御信号S12、及び遅延制御信号S12dが入力される。信号選択部93は、制御信号S12と、遅延制御信号S12dとの一方の制御信号を選択してスイッチング素子Q12に出力する。信号選択部93は、第2FC回路20のコンデンサC21の両端電圧Vc21の電圧値が目標値よりも低い場合、遅延された遅延制御信号S12dをスイッチング素子Q12に出力する。また、信号選択部93は、第2FC回路20のコンデンサC21の両端電圧Vc21の電圧値が目標値である場合(又は目標値よりも高い場合)、遅延されていない制御信号S12をスイッチング素子Q12に出力する。つまり、この場合、第1FC回路10のスイッチング素子Q11~Q14に出力される制御信号のうち、スイッチング素子Q12に出力される制御信号のみが遅延される。
以下に、スイッチングパターンが第1スイッチングパターン(図2A参照)と第2スイッチングパターン(図2B参照)との間で切り替わる場合を例にして、図7を参照して説明する。ここでは、第1FC回路10及び第2FC回路20にのみ着目して説明する。
上述したように、第1スイッチングパターンでは、第1FC回路10のスイッチング素子Q11,Q12がオンし、スイッチング素子Q13,Q14がオフしている。また、第2FC回路20のスイッチング素子Q23,Q24がオンし、スイッチング素子Q21,Q22がオフしている。
第2スイッチングパターンでは、第1FC回路10のスイッチング素子Q11,Q13がオンし、スイッチング素子Q12,Q14がオフしている。第2FC回路20のスイッチング素子Q22,Q24がオンし、スイッチング素子Q21,Q23がオフしている。
つまり、第1スイッチングパターンから第2スイッチングパターンへの切り替えでは、第1FC回路10のスイッチング素子Q12がオンからオフに切り替わり、スイッチング素子Q13がオフからオンに切り替わる。また、第2FC回路20のスイッチング素子Q22がオフからオンに切り替わり、スイッチング素子Q23がオンからオフに切り替わる。
制御回路9は、スイッチングパターンを切り替える際に、回路が短絡しないように複数のスイッチング素子にデッドタイムを設定している。デッドタイムとは、スイッチングパターンの切り替えの前後において、複数のスイッチング素子のうちオン/オフが切り替わるスイッチング素子の全てをオフにする期間である。第1スイッチングパターンから第2スイッチングパターンへの切り替えでは、第1FC回路10のスイッチング素子Q12,Q13、及び第2FC回路20のスイッチング素子Q22,Q23のオン/オフが切り替わる。したがって、第1スイッチングパターンが実行される期間T10と、第2スイッチングパターンが実行される期間T20との間のデッドタイムT15では、第1FC回路10のスイッチング素子Q12,Q13、及び第2FC回路20のスイッチング素子Q22,Q23がオフとなる。これにより、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21それぞれの両端間が短絡することが抑制される。
詳細な説明は省略するが、他のスイッチングパターンに切り替わる場合も、デッドタイムが設定される。例えば、第1スイッチングパターン(図2A参照)から第3スイッチングパターン(図3A参照)への切り替えでは、第1FC回路10のスイッチング素子Q11,Q14、及び第2FC回路20のスイッチング素子Q21,Q24のオン/オフが切り替わる。したがって、第1スイッチングパターンが実行される期間と、第3スイッチングパターンが実行される期間との間のデッドタイムでは、第1FC回路10のスイッチング素子Q11,Q14、及び第2FC回路20のスイッチング素子Q21,Q24がオフとなる。同様に、第2スイッチングパターンが実行される期間と、第3スイッチングパターンが実行される期間との間のデッドタイムでは、第1FC回路10のスイッチング素子Q11~Q14、第2FC回路20のスイッチング素子Q21~Q24がオフとなる。
ここで、スイッチング素子Q12には、遅延した制御信号(遅延制御信号S12d)が出力される。そのため、第1スイッチングパターンから第2スイッチングパターンから切り替わる際のデッドタイムT15において、遅延時間Tdの間、スイッチング素子Q12のみがオンする。遅延時間Tdとは、遅延回路92が制御信号を遅延させる時間である。ここでは、遅延時間Tdは、遅延されていない制御信号S12と、遅延回路92によって遅延された遅延制御信号S12dとの時間差である。遅延時間Tdの時間長は、デッドタイムT15の時間長よりも短い。これにより、回路、具体的にはコンデンサC11の両端間が短絡することが抑制される。
第1スイッチングパターンが実行されている期間T10では、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21に電流Iが流れないため、コンデンサC11,C21は充電も放電も行われない。
デッドタイムT15中の遅延時間Tdでは、遅延制御信号S12dによってスイッチング素子Q12がオンし、スイッチング素子Q13,Q22,Q23がオフする。したがって、遅延時間Tdにおいて、第1FC回路10では、コンデンサC11に電流Iが流れない。第2FC回路20では、スイッチング素子Q22,Q23がオフしているが、スイッチング素子Q22の寄生ダイオードD22を通ってコンデンサC21に電流Iが流れることにより、コンデンサC21が充電される。つまり、遅延時間Tdでは、第1FC回路10のコンデンサC11は、充電されないが、第2FC回路20のコンデンサC21が充電される。遅延時間Tdにおいて、出力端子P61の電位が「+E」、出力端子P62の電位が「+E/4」となるので、出力電圧Voの電圧値が「+3E/4」となる。
遅延時間Tdが経過すると、スイッチング素子Q12がオフするため、コンデンサC11にはスイッチング素子Q13の寄生ダイオードD13を通る電流Iが流れることによって充電される。
第2スイッチングパターンが実行される期間T20では、上述したように第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21の両方が充電される。
第2スイッチングパターンから第1スイッチングパターンに切り替わる場合、第1スイッチングパターンが実行される期間T10において、遅延時間Tdの間、スイッチング素子Q12がオフとなる。したがって、この遅延時間Tdの間、第1FC回路10のコンデンサC11が充電され、第2FC回路20のコンデンサC21が充電も放電もされない。
つまり、第1スイッチングパターンから第2スイッチングパターンに切り替わる際の遅延時間Tdでは、コンデンサC11,C21のうちコンデンサC21のみが充電される。第2スイッチングパターンから第1スイッチングパターンに切り替わる際の遅延時間Tdでは、コンデンサC11,C21のうちコンデンサC11のみが充電される。
ここで、上述したように、第1スイッチングパターンでは出力電圧Voの電圧値が「+E」であり、第2スイッチングパターンでは出力電圧Voの電圧値が「+E/2」である。したがって、スイッチングパターンが第1スイッチングパターンと第2スイッチングパターンとの間で切り替わる場合、第1スイッチングパターンでは電流Iの電流値が増加するように変化する。また、第2スイッチングパターンでは電流Iの電流値が減少するように変化する。
したがって、第1スイッチングパターンが実行される期間T10直後の遅延時間Tdに充電されるコンデンサC21の充電量は、第2スイッチングパターンが実行される期間T20の開始時の遅延時間Tdに充電されるコンデンサC11の充電量よりも大きくなる。これにより、第2FC回路20のコンデンサC21の両端電圧Vc21が上昇することとなる。
例えば、第1FC回路10のコンデンサC11の両端電圧Vc11の電圧値が目標値よりも高く、第2FC回路20のコンデンサC21の両端電圧Vc21の電圧値が目標値よりも低いとする。この場合、制御回路9は、電圧値が目標値よりも高いコンデンサC11の両端電圧Vc11が目標値と一致するように、上述した変調信号の補正処理を行う。変調信号の補正処理のみでは、コンデンサC21の両端電圧Vc21の電圧値がさらに低下することとなる。そこで、制御回路9は、変調信号の補正処理に加えて、スイッチング素子Q12に出力する制御信号を遅延させる遅延処理を行う。これにより、コンデンサC21の両端電圧Vc21が上昇することとなる。
つまり、制御回路9は、変調信号の補正処理と、制御信号の遅延処理との両方を行うことにより、第1FC回路10のコンデンサC11、及び第2FC回路20のコンデンサC21の両方の両端電圧Vc11,Vc21を目標値に近付けることができる。
上述した例では、第1FC回路10のスイッチング素子Q12に出力する制御信号を遅延させる遅延処理によって、第2FC回路20のコンデンサC21の両端電圧Vc21を上昇させている。第1FC回路10のコンデンサC11の両端電圧Vc11の電圧値を上昇させる場合、制御回路9は、第2FC回路20のスイッチング素子Q23に出力する制御信号を遅延させる遅延処理を行う。これにより、コンデンサC11の両端電圧Vc11が上昇する。つまり、遅延モードでは、制御回路9は、第1FC回路10のスイッチング素子Q12に出力する制御信号を遅延させる遅延処理と、第2FC回路20のスイッチング素子Q23に出力する制御信号を遅延させる遅延処理と、のいずれか一方を行う。
また、第1FC回路10と第2FC回路20との組を例に説明したが、第3FC回路30と第4FC回路40との組についても、同様に制御信号の遅延処理によってコンデンサC31,C41の両端電圧Vc31,Vc41を個別に制御することができる。制御回路9は、第4FC回路40のコンデンサC41の両端電圧Vc41の電圧値を上昇させる場合、第3FC回路30のスイッチング素子Q32に出力する制御信号を遅延させる遅延処理を行う。また、第3FC回路30のコンデンサC31の両端電圧Vc31の電圧値を上昇させる場合、第4FC回路40のスイッチング素子Q43に出力する制御信号を遅延させる遅延処理を行う。つまり、遅延モードでは、制御回路9は、第3FC回路30のスイッチング素子Q32に出力する制御信号を遅延させる遅延処理と、第4FC回路40のスイッチング素子Q43に出力する制御信号を遅延させる遅延処理と、のいずれか一方を行う。
制御回路9は、スイッチング素子Q12,Q23,Q32,Q43それぞれに対応する遅延回路92、及び信号選択部93を備えている。これにより、制御回路9は、スイッチング素子Q12,Q23,Q32,Q43それぞれに出力する制御信号を個別に遅延させることができる。なお、図6では、スイッチング素子Q12に対応する遅延回路92及び信号選択部93のみを記載している。
このように、遅延モードでは、制御回路9は、一対のFC回路のうち、一方のFC回路のコンデンサの両端電圧を調整する場合に、他方のFC回路の複数のスイッチング素子の一部に出力する制御信号を遅延させる遅延処理を行う。
言い換えれば、遅延処理では、高電位側のFC回路(第1FC回路10、第3FC回路30)における出力端(P11,P31)とコンデンサ(C11,C31)の高電位側端子との間のスイッチング素子(Q12,Q32)に出力する制御信号を遅延させる。これにより、対をなす低電位側のFC回路(第2FC回路20、第4FC回路40)のコンデンサ(C21,C41)の両端電圧が上昇する。
また、遅延処理では、低電位側のFC回路(第2FC回路20、第4FC回路40)における出力端(P21,P41)とコンデンサ(C21,C41)の低電位側端子との間のスイッチング素子(Q23,Q43)に出力する制御信号を遅延させる。これにより、対をなす高電位側のFC回路(第1FC回路10、第3FC回路30)のコンデンサ(C11,C31)の両端電圧が上昇する。
上記遅延処理によって、コンデンサC11,C21,C31,C41それぞれの充放電量が変化し、両端電圧Vc11,Vc21,Vc31,Vc41を個別に調整することができる。
なお、コンデンサC11,C21,C31,C41それぞれの両端電圧Vc11,Vc21,Vc31,Vc41の目標値は「E/4」に限らず、他の値であってもよいし、互いに異なる値であってもよい。
(4)変形例
(4.1)第1変形例
上述した例では、制御回路9は、スイッチング素子Q12,Q23,Q32,Q43に出力する制御信号を遅延させていたが、他のスイッチング素子に出力する制御信号を遅延させてもよい。
例えば、制御回路9は、第1FC回路10のスイッチング素子Q11~Q14のうち、スイッチング素子Q11に出力する制御信号を遅延させる遅延処理を行ってもよい。この場合、スイッチング素子Q11に出力する制御信号の遅延によって、第1FC回路10のコンデンサC11は、第2FC回路20のコンデンサC21よりも放電量が大きくなる。例えば、第3スイッチングパターン(図3A参照)から第1スイッチングパターン(図2A参照)に切り替わる場合、スイッチング素子Q11がオフしている遅延時間では、コンデンサC11のみが放電し、コンデンサC21は充電も放電も行われない。この遅延時間では、出力端子P61の電位が「+E/4」、出力端子P62の電位が「0」となるので、出力電圧Voの電圧値が「+E/4」となる。
これにより、コンデンサC11の放電量は、コンデンサC21の放電量よりも大きくなる。したがって、コンデンサC11の両端電圧Vc11が下降することとなる。
同様に、制御回路9は、第2FC回路20のスイッチング素子Q24に出力する制御信号を遅延させる遅延処理によって、第2FC回路20のコンデンサC21の両端電圧Vc21を下降させる。また、制御回路9は、第3FC回路30のスイッチング素子Q31に出力する制御信号を遅延させる遅延処理によって、第3FC回路30のコンデンサC31の両端電圧Vc31を下降させる。また、制御回路9は、第4FC回路40のスイッチング素子Q44に出力する制御信号を遅延させる遅延処理によって、第4FC回路40のコンデンサC41の両端電圧Vc41を下降させる。
このように、遅延モードでは、制御回路9は、一対のFC回路のうち、一方のFC回路のコンデンサの両端電圧を調整する場合に、一方のFC回路の複数のスイッチング素子の一部に出力する制御信号を遅延させる遅延処理を行う。
言い換えれば、遅延処理では、高電位側のFC回路(第1FC回路10、第3FC回路30)のコンデンサ(C11,C31)の高電位側端子と直流電源101との間のスイッチング素子(Q11,Q31)に出力する制御信号を遅延させる。これにより、高電位側のFC回路(第1FC回路10、第3FC回路30)のコンデンサ(C11,C31)の両端電圧が下降する。
また、遅延処理では、低電位側のFC回路(第2FC回路20、第4FC回路40)のコンデンサ(C21,C41)の低電位側端子と直流電源101との間のスイッチング素子(Q24,Q44)に出力する制御信号を遅延させる。これにより、低電位側のFC回路(第2FC回路20、第4FC回路40)のコンデンサ(C21,C41)の両端電圧が下降する。
上記遅延処理によって、コンデンサC11,C21,C31,C41それぞれの充放電量が変化し、両端電圧Vc11,Vc21,Vc31,Vc41を個別に調整することができる。
なお、制御回路9は、FC回路における複数のスイッチング素子に出力する制御信号を遅延させる遅延処理を行ってもよい。例えば、第1FC回路10のスイッチング素子Q11~Q14のうち、スイッチング素子Q11,Q12の両方に出力する制御信号を遅延させてもよい。この場合、第1FC回路10のコンデンサC11の両端電圧Vc11が下降し、第2FC回路20のコンデンサC21の両端電圧Vc21が上昇する。同様に、制御回路9は、第2FC回路20のスイッチング素子Q23,Q24、第3FC回路30のスイッチング素子Q31,Q32、及び第4FC回路40のスイッチング素子Q43,Q44に出力する制御信号を遅延させてもよい。これにより、遅延処理によるコンデンサの充放電量の変化を大きくすることができる。
また、制御回路9は、第1FC回路10のスイッチング素子Q13,Q14に出力する制御信号を遅延させてもよい。同様に、制御回路9は、第2FC回路20のスイッチング素子Q21,Q22、第3FC回路30のスイッチング素子Q33,Q34、及び第4FC回路40のスイッチング素子Q41,Q42に出力する制御信号を遅延させてもよい。ただし、これらのスイッチング素子Q13,Q14等は、第1~第8スイッチングパターンのいずれのパターンでも、オンしているときにソースからドレインに向かって電流が流れる。したがって、通常ではオンしているところが遅延処理によってオフしていたとしても、寄生ダイオードを通って電流が流れる。そのため、遅延処理によるコンデンサの充放電量の変化が比較的小さくなる。しかしながら、力率を変化させた場合、ドレインからソースに向かって電流が流れる期間が発生するため、上記のスイッチング素子Q13,Q14等に出力する制御信号を遅延させる遅延処理によって、コンデンサの充放電量の変化が大きくなる。
また、制御回路9は、遅延モードでは、一対のFC回路の両方に対して制御信号を遅延させる遅延処理を行い、一対のFC回路の両方のコンデンサの両端電圧を調整してもよい。例えば、制御回路9は、第1FC回路10のスイッチング素子Q12に出力する制御信号と、第2FC回路20のスイッチング素子Q23に出力する制御信号と、を遅延させる遅延処理を行う。これにより、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21の両端電圧Vc11,Vc22を上昇させることができる。また、制御回路9は、第1FC回路10のスイッチング素子Q11に出力する制御信号と、第2FC回路20のスイッチング素子Q24に出力する制御信号と、を遅延させる遅延処理を行う。これにより、第1FC回路10のコンデンサC11及び第2FC回路20のコンデンサC21の両端電圧Vc11,Vc22を下降させることができる。同様に、制御回路9は、遅延モードでは、第3FC回路30と第4FC回路40の両方に対して制御信号を遅延させる遅延処理を行ってもよい。
(4.2)第2変形例
制御回路は、制御信号の遅延時間を変更可能に構成されていてもよい。例えば、制御回路は、コンデンサの両端電圧と目標値との差電圧の大きさに応じて、遅延時間を変更してもよい。これにより、コンデンサの両端電圧を目標値に一致させるまでの時間の短縮を図ることができる。
(4.3)その他の変形例
上記実施形態は、本開示の様々な実施形態の一つに過ぎない。上記実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。また、制御回路9と同様の機能は、制御方法、コンピュータプログラム、又はプログラムを記録した記録媒体等で具現化されてもよい。
一態様に係る制御方法は、電力変換装置が有する一対のフライングキャパシタ回路(第1FC回路10と第2FC回路20の組、第3FC回路30と第4FC回路40の組)の制御方法である。一対のフライングキャパシタ回路の各々は、コンデンサと、コンデンサと電気的に接続される複数のスイッチング素子と、を有する。一対のフライングキャパシタ回路は、直流電源の出力端間に電気的に並列接続されている。制御方法は、出力制御処理と、遅延処理と、を含む。出力制御処理では、一対のフライングキャパシタ回路の各々に対して、複数のスイッチング素子を個別に制御する複数の制御信号を出力する。遅延処理では、一対のフライングキャパシタ回路のうち少なくとも一方のフライングキャパシタ回路に対して、複数の制御信号のうち一部の制御信号を遅延させる。
一態様に係るプログラムは、コンピュータシステムに上述した制御方法を実行させるためのプログラムである。
本開示における電力変換装置1の制御回路9は、コンピュータシステムを含んでいる。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における電力変換装置1の制御回路9としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されてもよく、電気通信回線を通じて提供されてもよく、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路(IC)又は大規模集積回路(LSI)を含む1ないし複数の電子回路で構成される。ここでいうIC又はLSI等の集積回路は、集積の度合いによって呼び方が異なっており、システムLSI、VLSI(Very Large Scale Integration)、又はULSI(Ultra Large Scale Integration)と呼ばれる集積回路を含む。さらに、LSIの製造後にプログラムされる、FPGA(Field-Programmable Gate Array)、又はLSI内部の接合関係の再構成若しくはLSI内部の回路区画の再構成が可能な論理デバイスについても、プロセッサとして採用することができる。複数の電子回路は、1つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、1つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。ここでいうコンピュータシステムは、1以上のプロセッサ及び1以上のメモリを有するマイクロコントローラを含む。したがって、マイクロコントローラについても、半導体集積回路又は大規模集積回路を含む1ないし複数の電子回路で構成される。
また、上述した例では、電力変換装置1は、単相の交流電力を出力するように構成されていたが、更に複数のフライングキャパシタ回路を備えて、例えば三相の交流電力を出力するように構成されていてもよい。
(まとめ)
第1態様に係る電力変換装置(1)は、一対のフライングキャパシタ回路(第1フライングキャパシタ回路10と第2フライングキャパシタ回路20の組、第3フライングキャパシタ回路30と第4フライングキャパシタ回路40の組)と、一対のフライングキャパシタ回路を制御する制御回路(9)と、を備える。一対のフライングキャパシタ回路の各々は、コンデンサ(C11,C21,C31,C41)と、コンデンサ(C11,C21,C31,C41)と電気的に接続される複数のスイッチング素子(Q11~Q14,Q21~Q24,Q31~Q34,Q41~Q44)と、を有する。一対のフライングキャパシタ回路は、直流電源(101)の出力端間に電気的に並列接続されている。制御回路(9)は、一対のフライングキャパシタ回路の各々に対して、複数のスイッチング素子(Q11~Q14,Q21~Q24,Q31~Q34,Q41~Q44)を個別に制御する複数の制御信号(S11~S14,S21~S24,S31~S34,S41~S44)を出力するように構成されている。制御回路(9)は、動作モードとして、一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、複数の制御信号(S11~S14,S21~S24,S31~S34,S41~S44)のうち一部の制御信号を遅延させる遅延モードを有する。
この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。
第2態様に係る電力変換装置(1)は、第1態様において、一対のフライングキャパシタ回路を2組備える。2組の一対のフライングキャパシタ回路は、第1フライングキャパシタ回路(10)、及び第2フライングキャパシタ回路(20)の組と、第3フライングキャパシタ回路(30)、及び第4フライングキャパシタ回路(40)の組と、を含む。直流電源(101)の出力端間に、高電位側の第1フライングキャパシタ回路(10)と低電位側の第4フライングキャパシタ回路(40)との直列回路、及び高電位側の第3フライングキャパシタ回路(30)と低電位側の第2フライングキャパシタ回路(20)との直列回路が並列接続される。第1フライングキャパシタ回路(10)及び第4フライングキャパシタ回路(40)の接続点と、第3フライングキャパシタ回路(30)及び第2フライングキャパシタ回路(20)の接続点と、が電気的に接続されている。
この態様によれば、各フライングキャパシタ回路におけるコンデンサの両端電圧を個別に調整することができる。
第3態様に係る電力変換装置(1)は、第2態様において、第1出力スイッチ回路(50)と、第2出力スイッチ回路(60)と、第3出力スイッチ回路(70)と、第4出力スイッチ回路(80)と、を備える。第1出力スイッチ回路(50)は、第1フライングキャパシタ回路(10)の出力端(P11)と、第1出力端子(P61)と、の間に電気的に接続されている。第2出力スイッチ回路(60)は、第2フライングキャパシタ回路(20)の出力端(P21)と、第2出力端子(P22)と、の間に電気的に接続されている。第3出力スイッチ回路(70)は、第3フライングキャパシタ回路(30)の出力端(P31)と、第2出力端子(P22)と、の間に電気的に接続されている。第4出力スイッチ回路(80)は、第4フライングキャパシタ回路(40)の出力端(P41)と、第1出力端子(P61)と、の間に電気的に接続されている。
この態様によれば、各フライングキャパシタ回路の出力を制御することができる。
第4態様に係る電力変換装置(1)では、第1~第3態様のいずれかにおいて、制御回路(9)は、遅延モードでは、一対のフライングキャパシタ回路のうち少なくとも一方のフライングキャパシタ回路が有するコンデンサ(C11,C21,C31,C41)の両端電圧(Vc11,Vc21,Vc31,Vc41)に基づいて、一部の制御信号を遅延させる。
この態様によれば、制御信号の遅延によって、コンデンサの両端電圧が目標値と一致するように制御することができる。
第5態様に係る電力変換装置(1)では、第1~第4態様のいずれかにおいて、一部の制御信号の遅延時間(Td)は、複数のスイッチング素子のデッドタイムよりも短い。
この態様によれば、制御信号の遅延によって回路が短絡することが抑制される。
第6態様に係る電力変換装置(1)では、第1~第5態様のいずれかにおいて、制御回路(9)は、一部の制御信号の遅延時間を変更可能に構成されている。
この態様によれば、コンデンサの両端電圧の調整量を増減させることができる。
第7態様に係る電力変換装置(1)では、第1~第6態様のいずれかにおいて、制御回路(9)は、遅延モードでは、一対のフライングキャパシタ回路の両方に対して、複数の制御信号のうち一部の制御信号を遅延させる。
この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。
第8態様に係る電力変換装置(1)では、第1~第6態様のいずれかにおいて、制御回路(9)は、遅延モードでは、一対のフライングキャパシタ回路のうちいずれか一方のフライングキャパシタ回路のみに対して、複数の制御信号のうち一部の制御信号を遅延させる。
この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。
第9態様に係る制御方法は、電力変換装置(1)が有する一対のフライングキャパシタ回路(第1フライングキャパシタ回路10と第2フライングキャパシタ回路20の組、第3フライングキャパシタ回路30と第4フライングキャパシタ回路40の組)の制御方法である。一対のフライングキャパシタ回路の各々は、コンデンサ(C11,C21,C31,C41)と、コンデンサ(C11,C21,C31,C41)と電気的に接続される複数のスイッチング素子(Q11~Q14,Q21~Q24,Q31~Q34,Q41~Q44)と、を有する。一対のフライングキャパシタ回路は、直流電源(101)の出力端間に電気的に並列接続されている。制御方法は、出力制御処理と、遅延処理と、を含む。出力制御処理では、一対のフライングキャパシタ回路の各々に対して、複数のスイッチング素子を個別に制御する複数の制御信号を出力する。遅延処理では、一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、複数の制御信号のうち一部の制御信号を遅延させる。
この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。
第10態様に係るプログラムは、コンピュータシステムに、第9態様の制御方法を実行させる。
この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。