JP7106820B2

JP7106820B2 - Optical semiconductor device

Info

Publication number: JP7106820B2
Application number: JP2017130718A
Authority: JP
Inventors: 直輝城岸; 淳櫻井; 朱実村上; 秀樹福永; 崇近藤; 純一朗早川; 貴士藤本
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2017-07-03
Filing date: 2017-07-03
Publication date: 2022-07-27
Anticipated expiration: 2037-07-03
Also published as: JP2019016628A

Description

本発明は、光半導体素子に関する。 The present invention relates to an optical semiconductor device.

特許文献１には、配線の寄生容量低減を目的とした、半絶縁性の半導体基板上に形成された、第１導電型の半導体層、第１導電型の第１の半導体多層膜反射鏡、活性領域および第２導電型の第２の半導体多層膜反射鏡を含む柱状構造と、第１導電型の半導体層に電気的に接続される第１の電極と、第２の半導体多層膜反射鏡に電気的に接続される第２の電極と、第１の電極に接続された第１の金属配線と、第２の電極に接続された第２の金属配線とを有し、第１導電型の半導体層は、柱状構造の側面から延在した接続領域を含み、当該接続領域に第１の電極が接続され、第１の金属配線および第２の金属配線と半導体基板との間には第１導電型の半導体層が存在しない、面発光型半導体レーザが開示されている。 Patent Document 1 discloses a semiconductor layer of a first conductivity type, a first semiconductor multilayer reflector of the first conductivity type, which are formed on a semi-insulating semiconductor substrate for the purpose of reducing parasitic capacitance of wiring. A columnar structure including an active region and a second conductive type second semiconductor multilayer reflector, a first electrode electrically connected to the first conductive type semiconductor layer, and a second semiconductor multilayer reflector. a second electrode electrically connected to the first conductivity type, a first metal wiring connected to the first electrode, and a second metal wiring connected to the second electrode; includes a connection region extending from a side surface of the columnar structure, a first electrode is connected to the connection region, and a second metal wire and a second metal wire are provided between the semiconductor substrate and the first metal wire and the second metal wire. A surface-emitting semiconductor laser is disclosed that does not have a semiconductor layer of one conductivity type.

特開２０１５－９９８７０号公報JP 2015-99870 A

特許文献１に開示された面発光型半導体レーザでは、柱状構造の側面に段を有さないため、製造工程においてマスクを形成する際のレジストが流れ落ちてしまい、特にメサ構造体の上面に十分なレジストを塗布できない状態となる場合がある。このような状態が発生すると、例えばメサ構造体の上面にレーザ光の出射口が正常に形成されない等の現象が発生する場合がある。 In the surface-emitting type semiconductor laser disclosed in Patent Document 1, since there is no step on the side surface of the columnar structure, the resist flows down when the mask is formed in the manufacturing process, and the upper surface of the mesa structure in particular is sufficiently covered. In some cases, the resist cannot be applied. If such a state occurs, a phenomenon may occur such as, for example, that the laser light exit opening is not normally formed on the upper surface of the mesa structure.

本発明は、側面に段差がないメサを備えた光半導体素子と比較して、メサ側面の配線容量を低減しつつ、製造工程におけるレジストの流れ落ちがより抑制された光半導体素子を提供することを目的とする。 It is an object of the present invention to provide an optical semiconductor device that reduces the wiring capacitance on the side surface of the mesa and further suppresses the running down of the resist during the manufacturing process, as compared with an optical semiconductor device that has a mesa with no step on the side surface. aim.

上記の目的を達成するために、請求項１に記載の光半導体素子は、半絶縁性の半導体基板と、前記半導体基板上に形成されたコンタクト層と、複数の柱状体から構成されかつ前記半導体基板上に形成されたメサ構造体と、層間絶縁膜を挟んで前記半導体基板から前記メサ構造体の側面に沿って延伸されかつ前記メサ構造体の上面に接続された第１の配線と、前記コンタクト層に接続された第２の配線と、を含み、前記複数の柱状体は、前記半導体基板に垂直な方向から見た場合に前記半導体基板からより離隔する柱状体がより前記半導体基板に近い側の柱状体に含まれ、かつ前記半導体基板に垂直な方向から見た場合に前記複数の柱状体を縦断する仮想直線上において前記複数の柱状体の積層方向に隣接する少なくとも１組の柱状体を構成する柱状体の各々の前記半導体基板に垂直な方向から見た場合の中心位置は前記仮想直線に沿って異なる位置に偏心されており、前記第１の配線の一部は、前記メサ構造体の側面において予め定められた幅で、かつ前記仮想直線に沿って形成されているものである。 In order to achieve the above object, the optical semiconductor device according to claim 1 is composed of a semi-insulating semiconductor substrate, a contact layer formed on the semiconductor substrate, a plurality of columnar bodies, and the semiconductor. a mesa structure formed on a substrate; a first wiring extending from the semiconductor substrate along a side surface of the mesa structure with an interlayer insulating film interposed therebetween and connected to an upper surface of the mesa structure; and a second wiring connected to a contact layer, wherein the plurality of pillars are further separated from the semiconductor substrate when viewed in a direction perpendicular to the semiconductor substrate, and the pillars are closer to the semiconductor substrate. at least one set of columnar bodies included in the side columnar bodies and adjacent in the stacking direction of the plurality of columnar bodies on an imaginary straight line that traverses the plurality of columnar bodies when viewed in a direction perpendicular to the semiconductor substrate; are eccentrically positioned at different positions along the imaginary straight line when viewed from the direction perpendicular to the semiconductor substrate, and a part of the first wiring is the mesa structure It is formed along the imaginary straight line with a predetermined width on the side surface of the body.

また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数の柱状体の各々の前記半導体基板に垂直な方向から見た場合の形状がかまぼこ型を含む円形状であり、前記複数の柱状体の各々の前記半導体基板に垂直な方向から見た場合の中心位置は前記仮想直線に沿って異なる位置に偏心されているものである。 According to a second aspect of the present invention, in the first aspect of the invention, each of the plurality of columnar bodies has a circular shape including a semicylindrical shape when viewed from a direction perpendicular to the semiconductor substrate. , center positions of the plurality of columnar bodies when viewed from a direction perpendicular to the semiconductor substrate are eccentric to different positions along the imaginary straight line.

また、請求項３に記載の発明は、請求項２に記載の発明において、前記複数の柱状体の各々は直線部分が前記仮想直線に交差する方向に配置されたかまぼこ型であり、前記複数の柱状体の各々の前記直線部分が互いに平行であるものである。 According to a third aspect of the invention, in the second aspect of the invention, each of the plurality of columnar bodies has a semicylindrical shape in which a linear portion is arranged in a direction intersecting the imaginary straight line, and the plurality of The linear portions of each columnar body are parallel to each other.

また、請求項４に記載の発明は、請求項１に記載の発明において、前記複数の柱状体の各々は、前記半導体基板に垂直な方向から見た場合の形状が多角形状であり、前記複数の柱状体の各々の重心が前記仮想直線に沿って配列されているものである。 According to a fourth aspect of the invention, in the first aspect of the invention, each of the plurality of columnar bodies has a polygonal shape when viewed from a direction perpendicular to the semiconductor substrate, and the plurality of are arranged along the imaginary straight line.

また、請求項５に記載の発明は、請求項４に記載の発明において、前記複数の柱状体の各々は、前記仮想直線と交差する方向に配置された１辺を有し、前記複数の柱状体の各々の前記１辺が互いに平行であるものである。 The invention according to claim 5 is the invention according to claim 4, wherein each of the plurality of columnar bodies has one side arranged in a direction intersecting the imaginary straight line, and the plurality of columnar bodies The one side of each body is parallel to each other.

また、請求項６に記載の発明は、請求項１から請求項５のいずれか１項に記載の発明において、前記光半導体素子が面発光型半導体レーザ素子であり、前記コンタクト層上に形成されかつ前記第２の配線に接続された第１の導電型の第１の半導体多層膜反射鏡、前記第１の半導体多層膜反射鏡上に形成された量子井戸活性層、および前記量子井戸活性層上に形成されかつ前記第１の配線に接続された第２の導電型の第２の半導体多層膜反射鏡が前記メサ構造体の内部に形成されたものである。 The invention according to claim 6 is the invention according to any one of claims 1 to 5, wherein the optical semiconductor element is a surface emitting semiconductor laser element, and the contact layer is formed on the contact layer. and a first conductivity type first semiconductor multilayer reflector connected to the second wiring, a quantum well active layer formed on the first semiconductor multilayer reflector, and the quantum well active layer A second conductive type second semiconductor multilayer reflector formed on the mesa structure and connected to the first wiring is formed inside the mesa structure.

また、請求項７に記載の発明は、請求項１から請求項５のいずれか１項に記載の発明において、前記光半導体素子が受光素子であり、前記コンタクト層上に形成されるとともに底面が前記第２の配線に接続されかつ上面が前記第１の配線に接続された光吸収層が前記メサ構造体の内部に形成されたものである。 The invention according to claim 7 is the invention according to any one of claims 1 to 5, wherein the optical semiconductor element is a light receiving element, is formed on the contact layer, and has a bottom surface of A light absorbing layer connected to the second wiring and having an upper surface connected to the first wiring is formed inside the mesa structure.

また、請求項８に記載の発明は、請求項１から請求項７のいずれか１項に記載の発明において、前記第１の配線に接続された第１の電極パッドと、前記第２の配線に接続された第２の電極パッドと、をさらに含み、前記第１の電極パッドおよび前記第２の電極パッドの少なくとも一方が、前記半導体基板上に形成された前記層間絶縁膜上に形成されているものである。 Further, the invention according to claim 8 is the invention according to any one of claims 1 to 7, wherein a first electrode pad connected to the first wiring and the second wiring are provided. and a second electrode pad connected to the semiconductor substrate, wherein at least one of the first electrode pad and the second electrode pad is formed on the interlayer insulating film formed on the semiconductor substrate. There is.

また、請求項９に記載の発明は、請求項１から請求項８のいずれか１項に記載の発明において、前記複数の柱状体の数が３であるものである。 Further, the invention according to claim 9 is the invention according to any one of claims 1 to 8, wherein the number of the plurality of columnar bodies is three.

請求項１に記載の発明によれば、側面に段差がないメサを備えた光半導体素子と比較して、メサ側面の配線容量を低減しつつ、製造工程におけるレジストの流れ落ちがより抑制された光半導体素子が提供される、という効果を奏する。 According to the first aspect of the invention, compared with an optical semiconductor device having a mesa without a step on the side surface, the wiring capacitance on the side surface of the mesa is reduced, and the flow of the resist in the manufacturing process is further suppressed. There is an effect that a semiconductor element is provided.

請求項２に記載の発明によれば、複数の柱状体の各々が、半導体基板に垂直な方向から見た場合の形状が多角形状である場合と比較して、酸化狭窄層の電流注入領域の形状が円形に近い形状とされる、という効果を奏する。 According to the second aspect of the invention, compared to the case where each of the plurality of columnar bodies has a polygonal shape when viewed from the direction perpendicular to the semiconductor substrate, the current injection region of the oxidized constricting layer is reduced. An effect of having a shape close to a circle is obtained.

請求項３に記載の発明によれば、かまぼこ型の複数の柱状体の各々の直線部分が互いに平行でない場合と比較して、メサ構造体の側面における第１の配線が形成し易い、という効果を奏する。 According to the third aspect of the invention, it is easier to form the first wiring on the side surface of the mesa structure than in the case where the linear portions of the plurality of semicylindrical columnar bodies are not parallel to each other. play.

請求項４に記載の発明によれば、複数の柱状体の各々がかまぼこ型を含む円形状である場合と比較して、光半導体素子をアレイ化する場合に複数の光半導体素子を敷き詰め易い、という効果を奏する。 According to the invention of claim 4, compared to the case where each of the plurality of columnar bodies has a circular shape including a semicylindrical shape, when arraying the optical semiconductor elements, it is easier to spread the plurality of optical semiconductor elements. It has the effect of

請求項５に記載の発明によれば、複数の柱状体の各々の、仮想直線と交差する方向に配置された１辺が互いに平行でない場合と比較して、メサ構造体の側面における第１の配線が形成し易い、という効果を奏する。 According to the fifth aspect of the invention, compared to the case where one side of each of the plurality of columnar bodies arranged in the direction intersecting the imaginary straight line is not parallel to each other, the first side surface of the mesa structure is An effect of facilitating the formation of wiring is obtained.

請求項６に記載の発明によれば、面発光型半導体レーザ素子にも本発明が適用される、という効果を奏する。 According to the sixth aspect of the invention, there is an effect that the present invention is also applied to a surface emitting semiconductor laser device.

請求項７に記載の発明によれば、受光素子にも本発明が適用される、という効果を奏する。 According to the invention of claim 7, there is an effect that the invention is applied to the light receiving element.

請求項８に記載の発明によれば、第１の電極パッドおよび第２の電極パッドをコンタクト層上に形成された層間絶縁膜上に形成する場合と比較して、電極パッドにおける寄生容量がより削減される、という効果を奏する。 According to the eighth aspect of the invention, the parasitic capacitance in the electrode pads is reduced compared to the case where the first electrode pads and the second electrode pads are formed on the interlayer insulating film formed on the contact layer. It has the effect of being reduced.

請求項９に記載の発明によれば、メサ構造体における複数の柱状体の数が３以外である場合と比較して、配線容量の低減と製造工程におけるレジストの流れ落ち抑制とを両立させ易い、という効果を奏する。 According to the invention of claim 9, compared to the case where the number of the plurality of pillars in the mesa structure is other than 3, it is easier to achieve both a reduction in wiring capacity and suppression of resist flowing down in the manufacturing process. It has the effect of

第１の実施の形態に係る面発光型半導体レーザ素子の構成の一例を示す断面図および平面図である。1A and 1B are a cross-sectional view and a plan view showing an example of the configuration of a surface emitting semiconductor laser device according to a first embodiment; 第１の実施の形態に係るメサ構造体の構成を説明する平面図である。FIG. 3 is a plan view for explaining the configuration of the mesa structure according to the first embodiment; 第１の実施の形態に係る面発光型半導体レーザ素子の製造方法の一例を示す縦断面図の一部である。It is a part of a vertical cross-sectional view showing an example of a method for manufacturing the surface emitting semiconductor laser device according to the first embodiment. 第１の実施の形態に係る面発光型半導体レーザ素子の製造方法の一例を示す縦断面図の一部である。It is a part of a vertical cross-sectional view showing an example of a method for manufacturing the surface emitting semiconductor laser device according to the first embodiment. 第２の実施の形態に係る面発光型半導体レーザ素子の構成の一例を示す平面図の一部である。FIG. 11 is a part of a plan view showing an example of the configuration of a surface emitting semiconductor laser device according to a second embodiment; 第２の実施の形態に係る面発光型半導体レーザ素子の構成の一例を示す平面図の一部である。FIG. 11 is a part of a plan view showing an example of the configuration of a surface emitting semiconductor laser device according to a second embodiment; 第３の実施の形態に係る受光素子の構成の一例を示す断面図および平面図である。8A and 8B are a cross-sectional view and a plan view showing an example of the configuration of a light receiving element according to a third embodiment; FIG.

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の説明では、本発明に係る光半導体素子の一例としての面発光型半導体レーザ素子を例示して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. In the following description, a surface-emitting semiconductor laser device as an example of an optical semiconductor device according to the present invention will be described.

［第１の実施の形態］
図１を参照して、本実施の形態に係る面発光型半導体レーザ素子１０の構成の一例について説明する。図１（ａ）は、本実施の形態に係る面発光型半導体レーザ素子１０の断面図であり、図１（ｂ）、は面発光型半導体レーザ素子１０の平面図である。図１（ａ）に示す断面図は、図１（ｂ）に示す平面図においてＡ－Ａ’で切断した断面図である。 [First embodiment]
An example of the configuration of a surface emitting semiconductor laser device 10 according to the present embodiment will be described with reference to FIG. FIG. 1(a) is a sectional view of a surface emitting semiconductor laser device 10 according to the present embodiment, and FIG. 1(b) is a plan view of the surface emitting semiconductor laser device 10. As shown in FIG. The cross-sectional view shown in FIG. 1(a) is a cross-sectional view taken along line AA' in the plan view shown in FIG. 1(b).

図１に示すように、面発光型半導体レーザ素子１０は、半絶縁性ＧａＡｓ（ガリウムヒ素）の基板１２上に形成されたｎ型ＧａＡｓのコンタクト層１４、下部ＤＢＲ（ＤｉｓｔｒｉｂｕｔｅｄＢｒａｇｇＲｅｆｌｅｃｔｏｒ）１６、活性領域２４、酸化狭窄層３２、上部ＤＢＲ２６、およびコンタクト層２８含んで構成されている。面発光型半導体レーザ素子１０では、コンタクト層１４、下部ＤＢＲ１６、活性領域２４、酸化狭窄層３２、上部ＤＢＲ２６、およびコンタクト層２８の各構成がメサ構造体Ｍを形成し、該メサ構造体Ｍがレーザ部分を構成している。 As shown in FIG. 1, a surface emitting semiconductor laser device 10 includes a contact layer 14 of n-type GaAs formed on a substrate 12 of semi-insulating GaAs (gallium arsenide), a lower DBR (Distributed Bragg Reflector) 16, an active It comprises region 24 , oxide constriction layer 32 , upper DBR 26 and contact layer 28 . In the surface emitting semiconductor laser device 10, the contact layer 14, the lower DBR 16, the active region 24, the oxidized constricting layer 32, the upper DBR 26, and the contact layer 28 form a mesa structure M. Makes up the laser part.

メサ構造体Ｍを含む半導体層の周囲は無機絶縁膜としての層間絶縁膜３４が着膜されている。該層間絶縁膜３４はメサ構造体Ｍの側面から基板１２の表面まで延伸され、電極パッド４２ａの下部に配置されている。本実施の形態に係る層間絶縁膜３４は、一例として、シリコン窒化膜（ＳｉＮ膜）で形成されている。なお、層間絶縁膜３４の材料はシリコン窒化膜に限らず、例えば、シリコン酸化膜（ＳｉＯ_２膜）、あるいはシリコン酸窒化膜（ＳｉＯＮ膜）等であてもよい。 An interlayer insulating film 34 as an inorganic insulating film is deposited around the semiconductor layer including the mesa structure M. As shown in FIG. The interlayer insulating film 34 extends from the side surface of the mesa structure M to the surface of the substrate 12 and is arranged under the electrode pad 42a. The interlayer insulating film 34 according to the present embodiment is made of, for example, a silicon nitride film (SiN film). The material of the interlayer insulating film 34 is not limited to the silicon nitride film, and may be, for example, a silicon oxide film (SiO ₂ film) or a silicon oxynitride film (SiON film).

図１（ａ）に示すように、層間絶縁膜３４の開口部を介してｐ側電極配線３６が設けられている。ｐ側電極配線３６の一端側はコンタクト層２８に接続され、コンタクト層２８との間でオーミック性接触を形成している。一方、ｐ側電極配線３６の他端側はメサ構造体Ｍの側面から基板１２の表面まで延伸され、電極パッド４２ａを構成している。ｐ側電極配線３６は、例えば、Ｔｉ（チタン）／Ａｕ（金）の積層膜を着膜して形成される。図１（ａ）に示すように、電極パッド４２ａは、一例として基板１２上に形成された層間絶縁膜３４上に形成されている。そのため、本実施の形態では、例えばコンタクト層上に形成された層間絶縁膜上に形成する場合と比較して、電極パッド４２ａの寄生容量もより削減されるように構成されている。また、後述する電極パッド４２ｂについても同様の構成としてもよい。 As shown in FIG. 1A, a p-side electrode wiring 36 is provided through an opening in an interlayer insulating film 34 . One end side of the p-side electrode wiring 36 is connected to the contact layer 28 to form an ohmic contact with the contact layer 28 . On the other hand, the other end side of the p-side electrode wiring 36 extends from the side surface of the mesa structure M to the surface of the substrate 12 to form an electrode pad 42a. The p-side electrode wiring 36 is formed, for example, by depositing a laminated film of Ti (titanium)/Au (gold). As shown in FIG. 1A, the electrode pad 42a is formed on the interlayer insulating film 34 formed on the substrate 12 as an example. Therefore, in the present embodiment, the parasitic capacitance of the electrode pad 42a is further reduced as compared with the case where the electrode pad 42a is formed on the interlayer insulating film formed on the contact layer, for example. Also, electrode pads 42b, which will be described later, may have the same configuration.

同様に、層間絶縁膜３４の開口部を介してｎ側電極配線３０が設けられている。ｎ側電極配線３０の一端側はコンタクト層１４に接続され、コンタクト層１４との間でオーミック性接触を形成している。一方、ｎ側電極配線３０の他端側は基板１２の表面まで延伸され、図１（ｂ）に示すように、電極パッド４２ｂを形成している（以下、総称する場合は「電極パッド４２」という）。ｎ側電極配線３０は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を着膜して形成される。 Similarly, the n-side electrode wiring 30 is provided through the opening of the interlayer insulating film 34 . One end side of the n-side electrode wiring 30 is connected to the contact layer 14 to form an ohmic contact with the contact layer 14 . On the other hand, the other end of the n-side electrode wiring 30 is extended to the surface of the substrate 12 to form an electrode pad 42b as shown in FIG. called). The n-side electrode wiring 30 is formed, for example, by depositing a laminated film of AuGe/Ni/Au.

上記のように、本実施の形態に係る基板１２には、一例として半絶縁性のＧａＡｓ基板を用いている。半絶縁性のＧａＡｓ基板とは、不純物がドーピングされていないＧａＡｓ基板である。半絶縁性のＧａＡｓ基板は抵抗率が非常に高く、そのシート抵抗値は数ＭΩ程度の値を示す。 As described above, a semi-insulating GaAs substrate is used as an example of the substrate 12 according to the present embodiment. A semi-insulating GaAs substrate is a GaAs substrate that is not doped with impurities. A semi-insulating GaAs substrate has a very high resistivity, and its sheet resistance shows a value of several MΩ.

基板１２上に形成されたコンタクト層１４は、一例としてＳｉがドープされたＧａＡｓ層によって形成されている。コンタクト層１４の一端はｎ型の下部ＤＢＲ１６に接続され、他端はｎ側電極配線３０に接続されている。すなわち、コンタクト層１４は、下部ＤＢＲ１６とｎ側電極配線３０との間に介在し、メサ構造体Ｍで構成されるレーザ部分に負電位を付与する機能を有する。なお、コンタクト層１４は、サーマルクリーニング後、基板表面の結晶性を良好にするために設けられるバッファ層を兼ねてもよい。 The contact layer 14 formed on the substrate 12 is made of, for example, a GaAs layer doped with Si. One end of the contact layer 14 is connected to the n-type lower DBR 16 and the other end is connected to the n-side electrode wiring 30 . That is, the contact layer 14 is interposed between the lower DBR 16 and the n-side electrode wiring 30, and has the function of applying a negative potential to the laser portion composed of the mesa structure M. As shown in FIG. The contact layer 14 may also serve as a buffer layer provided to improve the crystallinity of the substrate surface after thermal cleaning.

コンタクト層１４上に形成されたｎ型の下部ＤＢＲ１６は、面発光型半導体レーザ素子１０の発振波長をλ、媒質（半導体層）の屈折率をｎとした場合に、膜厚がそれぞれ０．２５λ／ｎとされかつ屈折率の互いに異なる２つの半導体層を交互に繰り返し積層して構成される多層膜反射鏡である。具体的には、下部ＤＢＲ１６は、Ａｌ_０．９０Ｇａ_０．１Ａｓによるｎ型の低屈折率層と、Ａｌ_０．１５Ｇａ_０．８５Ａｓによるｎ型の高屈折率層と、を交互に繰り返し積層することにより構成されている。なお、本実施の形態に係る面発光型半導体レーザ素子１０では、発振波長λを、一例として８５０ｎｍとしている。 The n-type lower DBR 16 formed on the contact layer 14 has a film thickness of 0.25λ, where λ is the oscillation wavelength of the surface emitting semiconductor laser device 10 and n is the refractive index of the medium (semiconductor layer). /n and having different refractive indices are alternately and repeatedly laminated. Specifically, the lower DBR 16 alternately comprises n-type low refractive index layers of Al _0.90 Ga _0.1 As and n-type high refractive index layers of Al _0.15 Ga _0.85 As. It is constructed by repeatedly stacking layers. In addition, in the surface emitting semiconductor laser device 10 according to the present embodiment, the oscillation wavelength λ is set to 850 nm as an example.

本実施の形態に係る活性領域２４は、例えば、下部スペーサ層、量子井戸活性層、および上部スペーサ層を含んで構成されてもよい（図示省略）。本実施の形態に係る量子井戸活性層は、例えば、４層のＡｌ_０．３Ｇａ_０．７Ａｓからなる障壁層と、その間に設けられた３層のＧａＡｓからなる量子井戸層と、で構成されてもよい。なお、下部スペーサ層、上部スペーサ層は、各々量子井戸活性層と下部ＤＢＲ１６との間、量子井戸活性層と上部ＤＢＲ２６との間に配置されることにより、共振器の長さを調整する機能とともに、キャリアを閉じ込めるためのクラッド層としての機能も有している。 The active region 24 according to this embodiment may include, for example, a lower spacer layer, a quantum well active layer, and an upper spacer layer (not shown). The quantum well active layer according to the present embodiment is composed of, for example, four barrier layers made of Al _0.3 Ga _0.7 As and three quantum well layers made of GaAs provided therebetween. may be The lower spacer layer and the upper spacer layer are arranged between the quantum well active layer and the lower DBR 16 and between the quantum well active layer and the upper DBR 26, respectively, so that they have the function of adjusting the length of the resonator. , and also functions as a clad layer for confining carriers.

活性領域２４上に設けられたｐ型の酸化狭窄層３２は電流狭窄層であり、電流注入領域３２ａおよび選択酸化領域３２ｂを含んで構成されている。ｐ側電極配線３６からｎ側電極配線３０に向かって流れる電流は、電流注入領域３２ａによって絞られる。 A p-type oxidized confinement layer 32 provided on the active region 24 is a current confinement layer and includes a current injection region 32a and a selective oxidation region 32b. A current flowing from the p-side electrode wiring 36 toward the n-side electrode wiring 30 is restricted by the current injection region 32a.

酸化狭窄層３２上に形成された上部ＤＢＲ２６は、膜厚がそれぞれ０．２５λ／ｎとされかつ屈折率の互いに異なる２つの半導体層を交互に繰り返し積層して構成される多層膜反射鏡である。具体的には、上部ＤＢＲ２６は、Ａｌ_０．９０Ｇａ_０．１Ａｓによるｐ型の低屈折率層と、Ａｌ_０．１５Ｇａ_０．８５Ａｓによるｐ型の高屈折率層と、を交互に繰り返し積層することにより構成されている。 The upper DBR 26 formed on the oxidized constricting layer 32 is a multilayer reflector composed of two semiconductor layers each having a film thickness of 0.25λ/n and having different refractive indices alternately and repeatedly stacked. . Specifically, the upper DBR 26 alternates between p-type low refractive index layers of Al _0.90 Ga _0.1 As and p-type high refractive index layers of Al _0.15 Ga _0.85 As. It is constructed by repeatedly stacking layers.

コンタクト層２８上には、光の出射面を保護する出射面保護層３８が設けられている。
出射面保護層３８は、一例としてシリコン窒化膜を着膜して形成される。 An exit surface protective layer 38 is provided on the contact layer 28 to protect the light exit surface.
The exit surface protective layer 38 is formed by depositing a silicon nitride film, for example.

図１に示すように、本実施の形態に係るメサ構造体Ｍは、基板１２側から順に断面積が縮小された３つのメサ（柱状体）、すなわちメサＭ１、メサＭ２、メサＭ３を含む構造とされている。そのため、メサ構造体Ｍは、メサＭ１の上面、メサＭ２の上面を段部とする段差構造を備えている。メサ構造体Ｍの構造の詳細については後述する。 As shown in FIG. 1, the mesa structure M according to the present embodiment has a structure including three mesas (columnar bodies) whose cross-sectional areas are reduced in order from the substrate 12 side, that is, mesa M1, mesa M2, and mesa M3. It is said that Therefore, the mesa structure M has a step structure in which the upper surface of the mesa M1 and the upper surface of the mesa M2 are step portions. Details of the structure of the mesa structure M will be described later.

ところで、上記のような面発光型半導体レーザ素子は、基板に垂直な方向にレーザ出力を取り出せ、さらに２次元集積によるアレイ化が容易であることなどから、電子写真システムの書き込み用光源や光通信用光源として利用されている。 By the way, surface-emitting type semiconductor laser elements as described above can extract laser output in a direction perpendicular to the substrate and can be easily formed into an array by two-dimensional integration. used as a light source.

面発光型半導体レーザ素子は、半導体基板（基板１２）上に設けられた一対の分布ブラッグ反射器（下部ＤＢＲ１６および上部ＤＢＲ２６）、一対の分布ブラッグ反射器の間に設けられた活性領域（活性層、下部スペーサ層、および上部スペーサ層を含む活性領域２４）を備えて構成されている。そして、分布ブラッグ反射器の両側に設けられた電極（ｐ側電極配線３６およびｎ側電極配線３０）により活性層へ電流を注入し、基板面に対して垂直にレーザ発振を生じさせ、素子の上部（コンタクト層２８の面側）から発振した光を出射させる構成となっている。 A surface emitting semiconductor laser device includes a pair of distributed Bragg reflectors (lower DBR 16 and upper DBR 26) provided on a semiconductor substrate (substrate 12), and an active region (active layer 26) provided between the pair of distributed Bragg reflectors. , a lower spacer layer, and an active region 24) including an upper spacer layer. A current is injected into the active layer through the electrodes (p-side electrode wiring 36 and n-side electrode wiring 30) provided on both sides of the distributed Bragg reflector, and laser oscillation is generated perpendicularly to the substrate surface. It is configured such that the oscillated light is emitted from the upper portion (the surface side of the contact layer 28).

また、低閾値電流化と、横モードの制御からＡｌを組成に含む半導体層を酸化して形成される酸化狭窄層（酸化狭窄層３２）を備えており、このＡｌを含む半導体層を酸化するために、素子はメサ形状にエッチング加工され、酸化処理が施される。その後、エッチング加工により露出したメサ形状の側面やエッチングされた半導体表面は、シリコン窒化膜やシリコン酸化膜などの絶縁材料によって覆われるのが一般的である。 Further, an oxidized constricting layer (oxidized constricting layer 32) formed by oxidizing a semiconductor layer containing Al in its composition is provided for lowering the threshold current and controlling a lateral mode, and the semiconductor layer containing Al is oxidized. For this purpose, the element is etched into a mesa shape and oxidized. After that, the side surfaces of the mesa shape exposed by etching and the etched semiconductor surface are generally covered with an insulating material such as a silicon nitride film or a silicon oxide film.

一方、面発光型半導体レーザ素子は、高速変調動作が可能であり、光通信等の分野で数多く使用されてきた。面発光型半導体レーザ素子の高速化には寄生容量の低減が必要であり、特に１０Ｇｂｐｓ（ｂｉｔｐｅｒｓｅｃｏｎｄ）を越える速度で変調動作させる場合には、配線の寄生容量にも配慮することが必要となる。例えば、メサ構造体の側面における、電極パッドからの配線と導電性半導体との間に形成された絶縁膜に寄生する配線容量を無視することができない。 On the other hand, surface emitting semiconductor laser devices are capable of high-speed modulation and have been widely used in fields such as optical communications. Parasitic capacitance must be reduced in order to increase the speed of surface-emitting semiconductor laser devices, and in particular, when performing modulation at speeds exceeding 10 Gbps (bits per second), consideration must be given to wiring parasitic capacitance. Become. For example, the wiring capacitance parasitic on the insulating film formed between the wiring from the electrode pad and the conductive semiconductor on the side surface of the mesa structure cannot be ignored.

メサ構造体の側面に形成される配線に起因する配線容量を低減するためには、側面に段（角部）を有さない単一メサ構造とすることが考えられる。しかしながら、側面に段を有さず高段差の（メサ構造体の高さが高い）メサ構造体の場合には、製造工程においてフォトリソグラフィでパターニングする際のマスク形成時のレジストが流れ落ちてしまい、特にメサ構造体の上面に十分なレジストを塗布できない状態となる場合がある。このような状態が発生すると、例えばメサ構造体の上面にレーザ光の出射口が正常に形成されない等の現象を引き起こし、製造歩留まり低下を招いてしまう場合がある。すなわち、配線容量の低減と製造工程での歩留まり向上とが両立された構造の光半導体素子が求められている。 In order to reduce the wiring capacitance caused by the wiring formed on the side surface of the mesa structure, a single mesa structure without steps (corners) on the side surface may be considered. However, in the case of a mesa structure having a high level difference (the height of the mesa structure is high) without having a step on the side surface, the resist flows down when forming a mask for patterning by photolithography in the manufacturing process. In particular, there are cases where a sufficient amount of resist cannot be applied to the upper surface of the mesa structure. If such a state occurs, a phenomenon such as an improper formation of a laser light exit opening on the upper surface of the mesa structure may occur, leading to a decrease in manufacturing yield. In other words, there is a demand for an optical semiconductor device having a structure that achieves both a reduction in wiring capacity and an improvement in yield in the manufacturing process.

そこで、本発明ではメサ構造体を構成する複数のメサを偏心させ、偏心方向の端部の位置に側面配線を形成することとした。すなわち、メサ構造体が階段状になるよう複数のドライエッチング工程でメサを形成しているので、高段差になった後でもレジストが塗布しやすい構造となっている。また、この階段状のメサ構造体で、間隔の短い段差部分に配線を形成することで、配線容量が極力小さくなるよう工夫している。このことにより、メサ構造体の側面における配線容量の低減とレジストの流れ落ちの抑制とが両立することとなった。なお、メサ構造体を構成するメサの数は、本実施の形態のように３つとすると配線容量の低減とレジストの流れ落ち抑制の両立がさせ易い。 Therefore, in the present invention, a plurality of mesas constituting the mesa structure are made eccentric, and side wirings are formed at the ends in the eccentric direction. That is, since the mesa structure is formed by a plurality of dry etching processes so that the mesa structure has a stepped shape, the structure is such that the resist can be easily applied even after the stepped portion becomes large. In addition, in this stepped mesa structure, the wiring is formed in a stepped portion with a short interval to reduce the wiring capacitance as much as possible. As a result, it is possible to both reduce the wiring capacitance on the side surface of the mesa structure and prevent the resist from flowing down. If the number of mesas constituting the mesa structure is set to three as in the present embodiment, it is easy to achieve both reduction in wiring capacitance and prevention of resist flowing down.

図２を参照して、本実施の形態に係る面発光型半導体レーザ素子１０が備えるメサ構造体Ｍについて説明する。先述したように、本実施の形態に係るメサ構造体Ｍは、基板側から順に形成された３つのメサＭ１、Ｍ２、Ｍ３を含んで構成されている。図２に示すように、メサＭ１、Ｍ２、Ｍ３は平面視略円形状とされ、基板１２側から順に断面積が縮小されている。さらに、メサＭ１、Ｍ２、Ｍ３の各々は予め定められた方向（以下、「偏心方向」、図２に示す例では、－Ｙ軸方向）に偏心され、中心位置が偏心方向に偏っている。 The mesa structure M included in the surface emitting semiconductor laser device 10 according to the present embodiment will be described with reference to FIG. As described above, the mesa structure M according to this embodiment includes three mesas M1, M2, and M3 formed in order from the substrate side. As shown in FIG. 2, each of the mesas M1, M2, and M3 has a substantially circular shape in a plan view, and the cross-sectional area is reduced in order from the substrate 12 side. Further, each of the mesas M1, M2 and M3 is eccentric in a predetermined direction (hereinafter referred to as "eccentric direction", -Y-axis direction in the example shown in FIG. 2), and the central position is biased in the eccentric direction.

そのため、メサＭ１の上面を上面Ｓ１とすると、上面Ｓ１上におけるメサＭ１とＭ２との距離は、偏心方向における距離ｄ４が最小値となっており、偏心方向と逆方向における距離ｄ３が最大値となっている。同様に、メサＭ２の上面を上面Ｓ２とすると、上面Ｓ２上におけるメサＭ２とＭ３との距離は、偏心方向における距離ｄ２が最小値となっており、偏心方向と逆方向における距離ｄ１が最大値となっている。従って、メサ構造体Ｍを構成する各メサ間の距離について、以下が成立している。
ｄ１≧ｄ２
ｄ３≧ｄ４
上式において等号がふくまれるのは、本実施の形態にいては、必ずしも複数のメサのすべてが偏心している必要はないことを示している。つまり、例えば、メサＭ１に対しメサＭ２が偏心されておらずメサＭ１とＭ２の中心が一致しており、メサＭ２に対してメサＭ３が偏心しておりメサＭ２とＭ３の中心がずれているような構成を含む。 Therefore, assuming that the upper surface of the mesa M1 is the upper surface S1, the distance between the mesas M1 and M2 on the upper surface S1 is the minimum distance d4 in the eccentric direction, and the maximum distance d3 in the direction opposite to the eccentric direction. It's becoming Similarly, assuming that the upper surface of the mesa M2 is the upper surface S2, the distance between the mesas M2 and M3 on the upper surface S2 is the minimum distance d2 in the eccentric direction, and the maximum distance d1 in the direction opposite to the eccentric direction. It has become. Therefore, the following holds for the distance between each mesa that constitutes the mesa structure M.
d1≧d2
d3≧d4
The inclusion of the equal sign in the above equation indicates that in this embodiment, not all of the plurality of mesas are necessarily eccentric. That is, for example, the mesa M2 is not eccentric with respect to the mesa M1 and the centers of the mesas M1 and M2 are aligned, and the mesa M3 is eccentric with respect to the mesa M2 and the centers of the mesas M2 and M3 are shifted. configuration.

そして、本実施の形態に係るｐ側電極配線３６は、メサＭ１とＭ２とが最短の距離ｄ４となる部分（メサＭ２とＭ３とが最短の距離ｄ２となる部分）に、予め定められた幅Ｗで形成されている。換言すると、メサ構造体Ｍを縦断する偏心方向に沿う仮想直線Ｃを考えた場合、ｐ側電極配線３６は仮想直線Ｃに沿って幅Ｗで形成されている。以上の説明から明らかなように、仮想直線Ｃに沿うｐ側電極配線３６の長さは、メサ構造体Ｍの側面の他のいずれの部分に形成された場合よりも短くされ、最短の配線長となっていることがわかる。従って、図１に示す面発光型半導体レーザ素子１０の構造において、ｐ側電極配線３６が最小の寄生容量を有する配線となっている。なお、幅Ｗは面発光型半導体レーザ素子１０に流す電流等を考慮して、例えば最小の幅を設定すればよい。 The p-side electrode wiring 36 according to the present embodiment has a predetermined width at a portion where the mesas M1 and M2 have the shortest distance d4 (the portion where the mesas M2 and M3 have the shortest distance d2). It is made up of W. In other words, when considering an imaginary straight line C along the eccentric direction that traverses the mesa structure M, the p-side electrode wiring 36 is formed with a width W along the imaginary straight line C. As shown in FIG. As is clear from the above description, the length of the p-side electrode wiring 36 along the imaginary straight line C is shorter than when formed on any other portion of the side surface of the mesa structure M, and the shortest wiring length is It can be seen that Therefore, in the structure of the surface-emitting type semiconductor laser element 10 shown in FIG. 1, the p-side electrode wiring 36 has the minimum parasitic capacitance. The width W may be set to a minimum width, for example, in consideration of the current flowing through the surface emitting semiconductor laser device 10 and the like.

以上を要するに、メサ構造体ＭにおけるメサＭ１、Ｍ２、Ｍ３の配置方法と、ｐ側電極配線３６の形成方法は以下のようになっている。つまり、平面視でメサ構造体Ｍを縦断する仮想直線Ｃ上において、上面Ｓ１上におけるメサＭ１とＭ２との距離が最小となり、かつ上面Ｓ２上におけるメサＭ２とＭ３との距離が最小となるようにメサＭ１、Ｍ２、Ｍ３を配置する。ｐ側電極配線３６は、仮想直線Ｃに沿ってあらかじめ定められた幅Ｗで形成する。 In summary, the method of arranging the mesas M1, M2, and M3 in the mesa structure M and the method of forming the p-side electrode wiring 36 are as follows. That is, the distance between the mesas M1 and M2 on the top surface S1 is minimized, and the distance between the mesas M2 and M3 on the top surface S2 is minimized on the imaginary straight line C that traverses the mesa structure M in plan view. , mesas M1, M2, and M3 are placed in the . The p-side electrode wiring 36 is formed with a predetermined width W along the imaginary straight line C. As shown in FIG.

一方、メサＭ３の上面をＳ３とすると、本実施の形態に係るメサ構造体Ｍは、ｐ側電極配線３６の形成領域を含む上面Ｓ１、Ｓ２、Ｓ３による段差部を備え、かつｐ側電極配線３６が形成されない段差部の面積はｐ側電極配線３６の配線容量とは無関係に設定されるので、製造工程におけるレジストを保持するのに十分な面積が確保され、メサ構造体Ｍからレジストが流れ落ちることも抑制される。従って、本実施の形態に係るメサ構造体Ｍによれば、レジストの流れ落ちに起因する製造歩留まりの低下も抑制される。 On the other hand, assuming that the upper surface of the mesa M3 is S3, the mesa structure M according to the present embodiment has a step portion formed by the upper surfaces S1, S2, and S3 including the region where the p-side electrode wiring 36 is formed, and the p-side electrode wiring . Since the area of the step where 36 is not formed is set regardless of the wiring capacitance of the p-side electrode wiring 36, a sufficient area is secured to hold the resist in the manufacturing process, and the resist flows down from the mesa structure M. is also suppressed. Therefore, according to the mesa structure M according to the present embodiment, it is possible to suppress the decrease in manufacturing yield due to the flow of the resist.

以上詳述したように、本実施の形態に係る面発光型半導体レーザ素子１０によれば、側面に段差がないメサを備えた光半導体素子と比較して、メサ側面の配線容量を低減しつつ、製造工程におけるレジストの流れ落ちがより抑制された光半導体素子が提供されるという効果を奏する。 As described in detail above, according to the surface-emitting type semiconductor laser device 10 according to the present embodiment, compared with an optical semiconductor device having a mesa without a step on the side surface, the wiring capacitance on the side surface of the mesa can be reduced. Therefore, it is possible to provide an optical semiconductor device in which resist flow-down in the manufacturing process is further suppressed.

次に、図３および図４を参照して、実施の形態に係る面発光型半導体レーザ素子１０の製造方法について説明する。本実施の形態では、１枚のウエハ上に複数の面発光型半導体レーザ素子１０が形成されるが、以下ではそのうちの１つの面発光型半導体レーザ素子１０について図示し説明する。 Next, a method for manufacturing the surface emitting semiconductor laser device 10 according to the embodiment will be described with reference to FIGS. 3 and 4. FIG. In the present embodiment, a plurality of surface emitting semiconductor laser elements 10 are formed on one wafer, and one of the surface emitting semiconductor laser elements 10 will be illustrated and explained below.

図３（ａ）に示すように、まず、半絶縁性ＧａＡｓの基板１２上に、ｎ型のコンタクト層１４、ｎ型の下部ＤＢＲ１６、活性領域２４、ｐ型の上部ＤＢＲ２６、およびｐ型のコンタクト層２８をこの順にエピタキシャル成長させたウエハを準備する。 As shown in FIG. 3A, first, on a semi-insulating GaAs substrate 12, an n-type contact layer 14, an n-type lower DBR 16, an active region 24, a p-type upper DBR 26, and a p-type contact are formed. A wafer is prepared on which layers 28 are epitaxially grown in this order.

その際、ｎ型のコンタクト層１４は、一例として、キャリア濃度を約２×１０^１８ｃｍ^－３とし、膜厚を２μｍ程度として形成する。また、ｎ型の下部ＤＢＲ１６は、一例として、各々の膜厚が媒質内波長λ／ｎの１／４とされた、Ａｌ_０．１５Ｇａ_０．８５Ａｓ層とＡｌ_０．９Ｇａ_０．１Ａｓ層とを交互に３７．５周期積層して形成される。Ａｌ_０．３Ｇａ_０．７Ａｓ層のキャリア濃度およびＡｌ_０．９Ｇａ_０．１Ａｓ層のキャリア濃度は、各々約２×１０^１８ｃｍ^－３とされ、下部ＤＢＲ１６の総膜厚は約４μｍとされる。また、ｎ型キャリアとしては、一例として、Ｓｉ（シリコン）を用いる。 At this time, the n-type contact layer 14 is formed with a carrier concentration of about 2×10 ¹⁸ cm ⁻³ and a film thickness of about 2 μm, for example. Further, the n-type lower DBR 16 is, for example, an Al _0.15 Ga _0.85 As layer and an Al _0.9 Ga _0.1 As layers are alternately stacked for 37.5 periods. The carrier concentration of the Al _0.3 Ga _0.7 As layer and the carrier concentration of the Al _0.9 Ga _0.1 As layer are each about 2×10 ¹⁸ cm ⁻³ , and the total thickness of the lower DBR 16 is about 4 μm. It is said that As an n-type carrier, Si (silicon) is used as an example.

活性領域２４は、一例として、ノンドープのＡｌ_０．６Ｇａ_０．４Ａｓ層による下部スぺーサ層と、ノンドープの量子井戸活性層と、ノンドープのＡｌ_０．６Ｇａ_０．４Ａｓ層による上部スぺーサ層とで形成される。量子井戸活性層は、例えば、Ａｌ_０．３Ｇａ_０．７Ａｓによる４層の障壁層、および各障壁層の間に設けられたＧａＡｓによる３層の量子井戸層で構成される。Ａｌ_０．３Ｇａ_０．７Ａｓによる障壁層の膜厚は各々約８ｎｍとされ、ＧａＡｓによる量子井戸層の膜厚は各々約８ｎｍとされ、活性領域２４全体の膜厚は媒質内波長λ／ｎとされる。 The active region 24 includes, for example, a lower spacer layer of non-doped Al _0.6 Ga _0.4 As layer, a non-doped quantum well active layer, and an upper portion of non-doped Al _0.6 Ga _0.4 As layer. It is formed with a spacer layer. The quantum well active layer is composed of, for example, four barrier layers of Al _0.3 Ga _0.7 As and three quantum well layers of GaAs provided between the barrier layers. The thickness of the barrier layers made of Al _0.3 Ga _0.7 As is about 8 nm, and the thickness of the quantum well layers of GaAs is about 8 nm. n.

ｐ型の上部ＤＢＲ２６は、一例として、各々の膜厚が媒質内波長λ／ｎの１／４とされた、Ａｌ_０．１５Ｇａ_０．８５Ａｓ層とＡｌ_０．９Ｇａ_０．１Ａｓ層とを交互に２５周期積層して形成される。この際、Ａｌ_０．１５Ｇａ_０．８５Ａｓ層のキャリア濃度およびＡｌ_０．９Ｇａ_０．１Ａｓ層のキャリア濃度は、各々約４×１０^１８ｃｍ^－３とされ、上部ＤＢＲ２６の総膜厚は約３μｍとされる。また、ｐ型キャリアとしては、一例として、Ｃ（カーボン）を用いる。さらに、上部ＤＢＲ２６中には、後述の工程において酸化狭窄層３２を形成するためのＡｌＡｓ層４０が含まれている。 The p-type upper DBR 26 is, for example, an Al _0.15 Ga _0.85 As layer and an Al _0.9 Ga _0.1 As layer each having a thickness of ¼ of the in-medium wavelength λ/n. are alternately stacked for 25 cycles. At this time, the carrier concentration of the Al _0.15 Ga _0.85 As layer and the carrier concentration of the Al _0.9 Ga _0.1 As layer are set to about 4×10 ¹⁸ cm ⁻³ respectively, and the total thickness of the upper DBR 26 is is about 3 μm. As a p-type carrier, C (carbon) is used as an example. Further, the upper DBR 26 includes an AlAs layer 40 for forming an oxidized constricting layer 32 in a later-described process.

ｐ型のコンタクト層２８は、一例として、キャリア濃度を約１×１０^１９ｃｍ^－３以上とし、膜厚を１０ｎｍ程度として形成する。 For example, the p-type contact layer 28 is formed with a carrier concentration of approximately 1×10 ¹⁹ cm ⁻³ or more and a film thickness of approximately 10 nm.

次に、エピタキシャル成長されたウエハのコンタクト層２８上に電極材料を成膜した後、該材料を例えばフォトリソグラフィによるマスクを用いてドライエッチングし、図３（ｂ）に示すように、ｐ側電極配線３６を取り出すためのコンタクトメタルＣＭｐを形成する。コンタクトメタルＣＭｐは、一例として、Ｔｉ／Ａｕの積層膜を用いて形成される。 Next, after forming a film of an electrode material on the epitaxially grown contact layer 28 of the wafer, the material is dry-etched using a photolithographic mask, for example, to form a p-side electrode wiring as shown in FIG. 3(b). A contact metal CMp for extracting 36 is formed. The contact metal CMp is formed using, for example, a Ti/Au laminated film.

次に、ウエハ面上に出射面保護層となる材料を成膜した後、該材料を例えばフォトリソグラフィによるマスクを用いてドライエッチングし、図３（ｃ）に示すように、出射面保護層３８を形成する。出射面保護層３８の材料としては、一例として、シリコン窒化膜を用いる。 Next, after forming a film of a material that will become the output surface protective layer on the wafer surface, the material is dry-etched using a photolithographic mask, for example, to form an output surface protective layer 38 as shown in FIG. 3(c). to form A silicon nitride film is used as an example of the material of the exit surface protective layer 38 .

次に、フォトリソグラフィおよびエッチングによりウエハ面上にマスクを形成し、該マスクを用いて上部ＤＢＲ２６、活性領域２４を含む部分をドライエッチングし、図３（ｄ）に示すようにメサＭ３を形成する。 Next, a mask is formed on the wafer surface by photolithography and etching, and the portion including the upper DBR 26 and the active region 24 is dry-etched using the mask to form a mesa M3 as shown in FIG. 3(d). .

次に、ウエハに酸化処理を施してＡｌＡｓ層４０を側面から選択酸化し、図３（ｅ）に示すように、メサＭ１内に酸化狭窄層３２を形成する。酸化狭窄層３２は、電流注入領域３２ａおよび選択酸化領域３２ｂを含んで構成されている。選択酸化領域３２ｂが上記酸化処理により酸化された領域であり、酸化されないで残された領域が電流注入領域３２ａである。電流注入領域３２ａは、円形または円形に近い形状をなしており、この電流注入領域３２ａにより、面発光型半導体レーザ素子１０のｐ側電極配線３６とｎ側電極配線３０との間を流れる電流が絞られ、例えば面発光型半導体レーザ素子１０の発振における横モードが制御される。 Next, the wafer is oxidized to selectively oxidize the AlAs layer 40 from the side surface, thereby forming an oxidized constricting layer 32 in the mesa M1 as shown in FIG. 3(e). The oxidized constricting layer 32 includes a current injection region 32a and a selectively oxidized region 32b. The selectively oxidized region 32b is the region oxidized by the oxidation treatment, and the region left unoxidized is the current injection region 32a. The current injection region 32a has a circular or nearly circular shape, and the current injection region 32a allows current to flow between the p-side electrode wiring 36 and the n-side electrode wiring 30 of the surface emitting semiconductor laser device 10. For example, the transverse mode in the oscillation of the surface emitting semiconductor laser element 10 is controlled.

次に、フォトリソグラフィおよびエッチングによりウエハ面上にマスクを形成し、該マスクを用いて下部ＤＢＲ１６を含む部分をドライエッチングし、図３（ｆ）に示すようにメサＭ２を形成する。 Next, a mask is formed on the wafer surface by photolithography and etching, and the portion including the lower DBR 16 is dry-etched using the mask to form a mesa M2 as shown in FIG. 3(f).

次に、フォトリソグラフィおよびエッチングによりウエハ面上にマスクを形成し、該マスクを用いてコンタクト層１４をドライエッチングし、図４（ｇ）に示すようにメサＭ１を形成する。 Next, a mask is formed on the wafer surface by photolithography and etching, and the contact layer 14 is dry-etched using the mask to form a mesa M1 as shown in FIG. 4(g).

次に、コンタクト層１４上に電極材料を成膜した後、該材料を例えばフォトリソグラフィによるマスクを用いてドライエッチングし、図４（ｈ）に示すように、ｎ側電極配線３０を取り出すためのコンタクトメタルＣＭｎを形成する。コンタクトメタルＣＭｎは、一例として、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を用いて形成される。 Next, after forming a film of an electrode material on the contact layer 14, the material is dry-etched using, for example, a mask by photolithography, and as shown in FIG. A contact metal CMn is formed. The contact metal CMn is formed, for example, using a laminated film of AuGe/Ni/Au.

次に、図４（ｉ）に示すように、ウエハの出射面保護層３８、コンタクトメタルＣＭｐ、ＣＭｎを除く領域にシリコン窒化膜による層間絶縁膜３４を成膜する。 Next, as shown in FIG. 4(i), an interlayer insulating film 34 made of a silicon nitride film is formed on a region of the wafer excluding the emitting surface protective layer 38 and the contact metals CMp and CMn.

次に、ウエハ面上に電極材料を成膜した後、該電極材料を例えばフォトリソグラフィによるマスクを用いてドライエッチングし、図４（ｊ）に示すように、ｐ側電極配線３６および電極パッド４２ａ、ｎ側電極配線３０および電極パッド４２ｂ（図示省略）を形成する。ｐ側電極配線３６および電極パッド４２ａ、ｎ側電極配線３０および電極パッド４２ｂは、一例として、Ｔｉ／Ａｕの積層膜を用いて形成する。本工程により、ｐ側電極配線３６がコンタクトメタルＣＭｐと接続され、ｎ側電極配線３０が、コンタクトメタルＣＭｎと接続される。 Next, after forming a film of an electrode material on the wafer surface, the electrode material is dry-etched using, for example, a photolithography mask to form a p-side electrode wiring 36 and an electrode pad 42a as shown in FIG. , an n-side electrode wiring 30 and an electrode pad 42b (not shown) are formed. The p-side electrode wiring 36 and the electrode pad 42a, and the n-side electrode wiring 30 and the electrode pad 42b are formed using, for example, a Ti/Au laminated film. Through this step, the p-side electrode wiring 36 is connected to the contact metal CMp, and the n-side electrode wiring 30 is connected to the contact metal CMn.

次に、図示しないダイシング領域においてダイシングし、面発光型半導体レーザ素子１０を分離して個片化する。以上の工程により、本実施の形態に係るメサ構造体Ｍを備えた面発光型半導体レーザ素子１０が製造される。 Next, dicing is performed in a dicing region (not shown) to separate the surface emitting semiconductor laser device 10 into individual pieces. Through the steps described above, the surface emitting semiconductor laser device 10 having the mesa structure M according to the present embodiment is manufactured.

［第２の実施の形態］
図５および図６を参照して、本実施の形態に係る面発光型半導体レーザ素子１０Ａ、１０Ｂ、１０Ｃ、１０Ｄについて説明する。本実施の形態に係る面発光型半導体レーザ素子１０Ａ～１０Ｅは、上記実施の形態に係る面発光型半導体レーザ素子１０におけるメサ構造体Ｍを構成する各メサの形状、段数を変えたものである。従って、面発光型半導体レーザ素子１０の構成と同様の構成には同じ符号を付して、詳細な説明を省略する。 [Second embodiment]
Surface emitting semiconductor laser devices 10A, 10B, 10C and 10D according to the present embodiment will be described with reference to FIGS. 5 and 6. FIG. The surface emitting semiconductor laser elements 10A to 10E according to the present embodiment are obtained by changing the shape and the number of stages of each mesa constituting the mesa structure M in the surface emitting semiconductor laser element 10 according to the above embodiment. . Therefore, the same reference numerals are assigned to the same configurations as those of the surface-emitting type semiconductor laser device 10, and detailed description thereof will be omitted.

図５（ａ）は、比較のために同じ条件で図示した面発光型半導体レーザ素子１０の平面図である。面発光型半導体レーザ素子１０のメサ構造体Ｍは、略円形状の３つのメサＭ１、Ｍ２、Ｍ３を備えている。 FIG. 5A is a plan view of the surface emitting semiconductor laser device 10 shown under the same conditions for comparison. The mesa structure M of the surface emitting semiconductor laser device 10 includes three substantially circular mesas M1, M2 and M3.

図５（ｂ）は、本実施の形態に係る面発光型半導体レーザ素子１０Ａの平面図である。
図５（ｂ）に示すように、面発光型半導体レーザ素子１０Ａのメサ構造体ＭＡは、略円形状の２つのメサＭ１、Ｍ２を備えている。このように、メサの数は２つであってもよい。例えば、製造工程におけるレジストの流れ落ちが比較的問題とならない場合には、メサの数を限定してもよい。メサの数を限定することにより、面発光型半導体レーザ素子の製造がより簡易になる。図５（ｂ）では図２と同様の仮想直線Ｃを示している。すなわち、メサＭ１、Ｍ２は仮想直線Ｃに沿って偏心され、ｐ側電極配線３６Ａは仮想直線Ｃに沿って形成されている。従って、ｐ側電極配線３６Ａはメサ構造体ＭＡの側面に沿う配線容量が最小化されている。また、本例のようにメサを略円形にすると、選択酸化によって形成される電流注入領域３２ａの形状が円形、または円形に近い形状となる。 FIG. 5B is a plan view of the surface emitting semiconductor laser device 10A according to this embodiment.
As shown in FIG. 5B, the mesa structure MA of the surface emitting semiconductor laser device 10A includes two substantially circular mesas M1 and M2. Thus, the number of mesas may be two. For example, the number of mesas may be limited if resist run-off during the manufacturing process is relatively insignificant. By limiting the number of mesas, manufacturing of the surface emitting semiconductor laser device becomes easier. FIG. 5(b) shows a virtual straight line C similar to that in FIG. That is, the mesas M1 and M2 are eccentric along the imaginary straight line C, and the p-side electrode wiring 36A is formed along the imaginary straight line C. Therefore, the p-side electrode wiring 36A has a minimized wiring capacitance along the side surface of the mesa structure MA. Further, if the mesa is made substantially circular as in this example, the shape of the current injection region 32a formed by selective oxidation becomes circular or nearly circular.

図５（ｃ）は、本実施の形態に係る面発光型半導体レーザ素子１０Ｂの平面図である。
図５（ｃ）に示すように、面発光型半導体レーザ素子１０Ｂのメサ構造体ＭＢは、略矩形状の３つのメサＭ１、Ｍ２、Ｍ３を備えている。このように、メサの形状は円形状に限られず矩形状であってもよい。メサの形状を矩形状とすることにより、例えば面発光型半導体レーザ素子アレイを構成する場合に、複数の面発光型半導体レーザ素子をアレイ状に敷き詰め易くなる。面発光型半導体レーザ素子１０ＢでもメサＭ１、Ｍ２、Ｍ３が仮想直線Ｃに沿って偏心され、ｐ側電極配線３６Ｂは仮想直線Ｃに沿って形成されているので、ｐ側電極配線３６Ｂはメサ構造体ＭＢの側面に沿う配線容量が最小化されている。また、図５（ｃ）に示すように、矩形状のメサＭ１、Ｍ２、Ｍ３の各々の１辺が仮想直線Ｃに交差する方向に平行に配置されていると、ｐ側電極配線３６が形成し易い。 FIG. 5(c) is a plan view of the surface emitting semiconductor laser device 10B according to the present embodiment.
As shown in FIG. 5(c), the mesa structure MB of the surface emitting semiconductor laser device 10B includes three substantially rectangular mesas M1, M2, and M3. Thus, the shape of the mesa is not limited to circular and may be rectangular. By making the shape of the mesa rectangular, for example, when constructing a surface-emitting type semiconductor laser element array, it becomes easy to arrange a plurality of surface-emitting type semiconductor laser elements in an array. The mesas M1, M2, and M3 of the surface emitting semiconductor laser device 10B are also eccentric along the imaginary straight line C, and the p-side electrode wiring 36B is formed along the imaginary straight line C. Therefore, the p-side electrode wiring 36B has a mesa structure. Wiring capacitance along the sides of body MB is minimized. Further, as shown in FIG. 5C, if one side of each of the rectangular mesas M1, M2, and M3 is arranged parallel to the direction intersecting the imaginary straight line C, the p-side electrode wiring 36 is formed. easy to do

図６（ａ）は、本実施の形態に係る面発光型半導体レーザ素子１０Ｃの平面図である。
図６（ａ）に示すように、面発光型半導体レーザ素子１０Ｃのメサ構造体ＭＣは、略円形状のメサＭ１と、ボウタイ状の２つのメサＭ２、Ｍ３を備えている。このように、各メサの形状はすべて同様の形状である必要はなく、一部異なっていてもよい。このことにより、例えば底部のメサの形状を予め定められた形状とし、上部のメサの形状として製造工程におけるレジストの流れ落ちをより有効に防止する形状が選択される。面発光型半導体レーザ素子１０ＣでもメサＭ１、Ｍ２、Ｍ３が仮想直線Ｃに沿って偏心され、ｐ側電極配線３６Ｃは仮想直線Ｃに沿って形成されているので、ｐ側電極配線３６Ｃはメサ構造体ＭＣの側面に沿う配線容量が最小化されている。 FIG. 6A is a plan view of a surface emitting semiconductor laser device 10C according to this embodiment.
As shown in FIG. 6A, the mesa structure MC of the surface emitting semiconductor laser device 10C includes a substantially circular mesa M1 and two bowtie-shaped mesas M2 and M3. In this way, the mesas do not all have to have the same shape, and some of them may be different. As a result, for example, the shape of the bottom mesa is set to a predetermined shape, and the shape of the top mesa is selected to more effectively prevent the resist from flowing down during the manufacturing process. The mesas M1, M2, and M3 of the surface emitting semiconductor laser device 10C are also eccentric along the imaginary straight line C, and the p-side electrode wiring 36C is formed along the imaginary straight line C. Therefore, the p-side electrode wiring 36C has a mesa structure. Wiring capacitance along the sides of body MC is minimized.

図６（ｂ）は、本実施の形態に係る面発光型半導体レーザ素子１０Ｄの平面図である。
図６（ｂ）に示すように、面発光型半導体レーザ素子１０Ｄのメサ構造体ＭＤは、略かまぼこ型のメサＭ１と、略円形状のメサＭ２を備えている。面発光型半導体レーザ素子１０ＤでもメサＭ１、Ｍ２が仮想直線Ｃに沿って偏心され、ｐ側電極配線３６Ｄは仮想直線Ｃに沿って形成されているので、ｐ側電極配線３６Ｄはメサ構造体ＭＤの側面に沿う配線容量が最小化されている。また、メサ構造体Ｍを構成する各メサを図６（ｂ）に示すメサＭ１のようにかまぼこ型とし、該かまぼこ型の直線部分を仮想直線Ｃに交差させて配置すると、互いに平行な部分を有する階段型の段差となるので、ｐ側電極配線３６が形成し易くなる。 FIG. 6B is a plan view of the surface emitting semiconductor laser device 10D according to this embodiment.
As shown in FIG. 6B, the mesa structure MD of the surface emitting semiconductor laser device 10D includes a substantially semicylindrical mesa M1 and a substantially circular mesa M2. In the surface emitting semiconductor laser device 10D as well, the mesas M1 and M2 are decentered along the imaginary straight line C, and the p-side electrode wiring 36D is formed along the imaginary straight line C. Therefore, the p-side electrode wiring 36D is formed along the mesa structure MD Wiring capacitance along the sides of the is minimized. Also, if each mesa constituting the mesa structure M is formed in a semicylindrical shape like the mesa M1 shown in FIG. The p-side electrode wiring 36 can be easily formed because of the staircase type step.

［第３の実施の形態］
図７を参照して、本実施の形態に係る受光素子５０について説明する。本実施の形態は、本発明に係る光半導体素子を受光素子に適用した形態である。 [Third embodiment]
A light-receiving element 50 according to the present embodiment will be described with reference to FIG. This embodiment is a form in which the optical semiconductor element according to the present invention is applied to a light receiving element.

図７に示すように受光素子５０は、半絶縁性ＧａＡｓの基板１２上に形成されたｎ型のコンタクト層１４、光吸収層５２、ｐ型のコンタクト層５４、および無反射コート５６含んで構成されている。受光素子５０では、コンタクト層１４、光吸収層５２、コンタクト層５４、および無反射コート５６の各構成がメサ構造体Ｍを形成し、該メサ構造体Ｍが、無反射コート５６を介して入射された光を受光する受光部分を構成している。 As shown in FIG. 7, the light receiving element 50 includes an n-type contact layer 14, a light absorption layer 52, a p-type contact layer 54, and an antireflection coating 56 formed on a semi-insulating GaAs substrate 12. It is In the light-receiving element 50, the contact layer 14, the light absorption layer 52, the contact layer 54, and the non-reflection coat 56 form a mesa structure M, and the mesa structure M receives light through the non-reflection coat 56. It constitutes a light-receiving portion that receives the light that has been emitted.

メサ構造体Ｍを含む半導体層の周囲は無機絶縁膜としての層間絶縁膜３４が着膜されている。該層間絶縁膜３４はメサ構造体Ｍの側面から基板１２の表面まで延伸され、電極パッド４２ａの下部に配置されている。本実施の形態に係る層間絶縁膜３４は、一例として、シリコン窒化膜で形成されている。なお、層間絶縁膜３４の材料はシリコン窒化膜に限らず、例えば、シリコン酸化膜、あるいはシリコン酸窒化膜等であてもよい。また、図７に示すように、電極パッド４２ａは基板１２上に形成された層間絶縁膜３４上に形成されている。 An interlayer insulating film 34 as an inorganic insulating film is deposited around the semiconductor layer including the mesa structure M. As shown in FIG. The interlayer insulating film 34 extends from the side surface of the mesa structure M to the surface of the substrate 12 and is arranged under the electrode pad 42a. The interlayer insulating film 34 according to the present embodiment is made of, for example, a silicon nitride film. Note that the material of the interlayer insulating film 34 is not limited to the silicon nitride film, and may be, for example, a silicon oxide film, a silicon oxynitride film, or the like. Further, as shown in FIG. 7, the electrode pad 42a is formed on the interlayer insulating film 34 formed on the substrate 12. As shown in FIG.

図７（ａ）に示すように、層間絶縁膜３４の開口部を介してｐ側電極配線３６が設けられている。ｐ側電極配線３６の一端側はコンタクト層５４に接続され、コンタクト層５４との間でオーミック性接触を形成している。一方、ｐ側電極配線３６の他端側はメサ構造体Ｍの側面から基板１２の表面まで延伸され、電極パッド４２ａを形成している。ｐ側電極配線３６は、例えば、Ｔｉ／Ａｕの積層膜を着膜して形成される。 As shown in FIG. 7A, the p-side electrode wiring 36 is provided through the opening of the interlayer insulating film 34 . One end side of the p-side electrode wiring 36 is connected to the contact layer 54 to form an ohmic contact with the contact layer 54 . On the other hand, the other end of the p-side electrode wiring 36 extends from the side surface of the mesa structure M to the surface of the substrate 12 to form an electrode pad 42a. The p-side electrode wiring 36 is formed, for example, by depositing a laminated film of Ti/Au.

同様に、層間絶縁膜３４の開口部を介してｎ側電極配線３０が設けられている。ｎ側電極配線３０の一端側はコンタクト層１４に接続され、コンタクト層１４との間でオーミック性接触を形成している。一方、ｎ側電極配線３０の他端側は基板１２の表面まで延伸され、図７（ｂ）に示すように、電極パッド４２ｂを形成している。ｎ側電極配線３０は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を着膜して形成される。 Similarly, the n-side electrode wiring 30 is provided through the opening of the interlayer insulating film 34 . One end side of the n-side electrode wiring 30 is connected to the contact layer 14 to form an ohmic contact with the contact layer 14 . On the other hand, the other end of the n-side electrode wiring 30 is extended to the surface of the substrate 12 to form an electrode pad 42b as shown in FIG. 7(b). The n-side electrode wiring 30 is formed, for example, by depositing a laminated film of AuGe/Ni/Au.

本実施の形態に係る基板１２には、一例として半絶縁性のＧａＡｓ基板を用いている。 A semi-insulating GaAs substrate is used as an example of the substrate 12 according to the present embodiment.

基板１２上に形成されたｎ型のコンタクト層１４は、一端が光吸収層５２に接続され、他端がｎ側電極配線３０に接続され、光吸収層５２に正電位を印加する。コンタクト層１４は、一例としてＳｉがドープされたＧａＡｓ層によって形成されている。 The n-type contact layer 14 formed on the substrate 12 has one end connected to the light absorption layer 52 and the other end connected to the n-side electrode wiring 30 to apply a positive potential to the light absorption layer 52 . The contact layer 14 is formed of, for example, a GaAs layer doped with Si.

光吸収層５２は、光を吸収して電子・正孔対に変換する層であり、不純物濃度を非常に低くしたＧａＡｓ層によって形成されている。 The light absorption layer 52 is a layer that absorbs light and converts it into electron-hole pairs, and is formed of a GaAs layer with a very low impurity concentration.

ｐ型のコンタクト層５４は、一方の面が光吸収層５２に接続され、他方の面がｐ側電極配線３６に接続され、光吸収層５２に負電位を印加する。コンタクト層５４は、一例としてＣがドープされたＧａＡｓ層によって形成されている。 The p-type contact layer 54 has one surface connected to the light absorption layer 52 and the other surface connected to the p-side electrode wiring 36 to apply a negative potential to the light absorption layer 52 . The contact layer 54 is formed of a C-doped GaAs layer, for example.

上記の構造を有する受光素子５０は、いわゆるＰＩＮフォトダイオードを構成し、ｎ側電極配線３０に正電位、ｐ側電極配線３６に負電位を与える（つまり、逆バイアスを与える）ことにより光吸収層５２が空乏化する。その結果、光吸収層５２全体に電界がかかり、無反射コート５６を介して入射された光により発生した電子・正孔対が、飽和速度で各々コンタクト層１４、コンタクト層５４に移動する。この作用により、受光素子５０には、入力光信号に応じた電流が流れ、入力光信号を電気信号に変換する。 The light receiving element 50 having the above structure constitutes a so-called PIN photodiode, and by applying a positive potential to the n-side electrode wiring 30 and a negative potential to the p-side electrode wiring 36 (that is, applying a reverse bias), the light absorption layer 52 is depleted. As a result, an electric field is applied to the entire light absorption layer 52, and electron-hole pairs generated by light incident through the antireflection coat 56 move to the contact layers 14 and 54 at saturation speeds. Due to this action, a current corresponding to the input optical signal flows through the light receiving element 50, and the input optical signal is converted into an electric signal.

受光素子５０におけるメサ構造体Ｍは、図７に示すように、略円形のメサＭ１、Ｍ２の２つのメサを含んで構成されている。図７（ｂ）に示すように、メサＭ１に対してメサＭ２は予め定められた方向（図７（ｂ）正面視斜め左下方向、Ｂ－Ｂ’線のＢ’方向）に偏心され、中心位置がずらされている。ｐ側電極配線３６は、メサＭ１の上面において、メサＭ１とメサＭ２とが最短の距離になる位置に形成されている。従って、メサ構造体Ｍの側面におけるｐ側電極配線３６の寄生容量は最小化されている。一方、メサＭ１とメサＭ２とを配置することにより必要な段差が確保されているので、製造工程におけるレジストの流れ落ちも抑制される。 As shown in FIG. 7, the mesa structure M in the light receiving element 50 includes two substantially circular mesas M1 and M2. As shown in FIG. 7(b), the mesa M2 is eccentric to the mesa M1 in a predetermined direction (diagonally lower left direction in FIG. 7(b) when viewed from the front; position is shifted. The p-side electrode wiring 36 is formed on the upper surface of the mesa M1 at a position where the distance between the mesa M1 and the mesa M2 is the shortest. Therefore, the parasitic capacitance of the p-side electrode wiring 36 on the side surface of the mesa structure M is minimized. On the other hand, since the required step is ensured by arranging the mesa M1 and the mesa M2, the flow of the resist during the manufacturing process is also suppressed.

受光素子５０の製造方法は、図３および図４に示す面発光型半導体レーザ素子１０の製造方法に準じた製造方法となっている。 The method for manufacturing the light receiving element 50 is a manufacturing method according to the method for manufacturing the surface emitting semiconductor laser element 10 shown in FIGS.

なお、上記実施の形態では、半絶縁性のＧａＡｓ基板を用いたＧａＡｓ系の面発光型半導体レーザ素子を例示して説明したが、これに限られず、ＧａＮ（窒化ガリウム）による基板、あるいはＩｎＰ（リン化インジウム）による基板を用いた形態としてもよい。 In the above embodiments, a GaAs-based surface-emitting semiconductor laser device using a semi-insulating GaAs substrate has been described as an example. Indium phosphide) may be used as a substrate.

また、上記実施の形態では、基板にｎ型のコンタクト層を形成する形態を例示して説明したが、これに限られず、基板にｐ型のコンタクト層を形成する形態としてもよい。その場合には、上記の説明において、ｎ型とｐ型を逆に読み替えればよい。 Further, in the above embodiments, the configuration in which the n-type contact layer is formed on the substrate has been described as an example, but the present invention is not limited to this, and a configuration in which the p-type contact layer is formed on the substrate may be employed. In that case, in the above description, n-type and p-type should be read in reverse.

１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ面発光型半導体レーザ素子
１２基板
１４コンタクト層
１６下部ＤＢＲ
２４活性領域
２６上部ＤＢＲ
２８コンタクト層
３０ｎ側電極配線
３２酸化狭窄層
３２ａ電流注入領域
３２ｂ選択酸化領域
３４層間絶縁膜
３６、３６Ａ、３６Ｂ、３６Ｃ、３６Ｄｐ側電極配線
３８出射面保護層
４０ＡｌＡｓ層
４２、４２ａ、４２ｂ電極パッド
５０受光素子
５２光吸収層
５４コンタクト層
５６無反射コート
Ｃ仮想直線
ＣＭｐ、ＣＭｎコンタクトメタル
ｄ１～ｄ４距離
Ｍメサ構造体
Ｍ１、Ｍ２、Ｍ３メサ
Ｓ１～Ｓ３上面
Ｗ幅 10, 10A, 10B, 10C, 10D surface emitting semiconductor laser element 12 substrate 14 contact layer 16 lower DBR
24 active region 26 upper DBR
28 contact layer 30 n-side electrode wiring 32 oxidized constricting layer 32a current injection region 32b selective oxidation region 34 interlayer insulating films 36, 36A, 36B, 36C, 36D p-side electrode wiring 38 exit surface protective layer 40 AlAs layers 42, 42a, 42b Electrode pad 50 Light receiving element 52 Light absorbing layer 54 Contact layer 56 Antireflection coating C Imaginary straight lines CMp, CMn Contact metals d1 to d4 Distance M Mesa structures M1, M2, M3 Mesa S1 to S3 Upper surface W Width

Claims

半絶縁性の半導体基板と、
前記半導体基板上に形成されたコンタクト層と、
複数の柱状体から構成されかつ前記半導体基板上に形成されたメサ構造体と、
層間絶縁膜を挟んで前記半導体基板から前記メサ構造体の側面に沿って延伸されかつ前記メサ構造体の上面に接続された第１の配線と、
前記コンタクト層に接続された第２の配線と、を含み、
前記複数の柱状体は、前記半導体基板に垂直な方向から見た場合に前記半導体基板からより離隔する柱状体がより前記半導体基板に近い側の柱状体に含まれ、かつ前記半導体基板に垂直な方向から見た場合に前記複数の柱状体を縦断する仮想直線上において前記複数の柱状体の積層方向に隣接する少なくとも１組の柱状体を構成する柱状体の各々の前記半導体基板に垂直な方向から見た場合の中心位置は前記仮想直線に沿って異なる位置に偏心されており、
前記第１の配線の一部は、前記メサ構造体の側面において予め定められた幅で、かつ前記仮想直線に沿って形成されている
光半導体素子。 a semi-insulating semiconductor substrate;
a contact layer formed on the semiconductor substrate;
a mesa structure composed of a plurality of pillars and formed on the semiconductor substrate;
a first wiring extending along a side surface of the mesa structure from the semiconductor substrate with an interlayer insulating film interposed therebetween and connected to an upper surface of the mesa structure;
a second wiring connected to the contact layer;
In the plurality of columnar bodies, when viewed in a direction perpendicular to the semiconductor substrate, a columnar body further away from the semiconductor substrate is included in a columnar body closer to the semiconductor substrate, and the columnar body is perpendicular to the semiconductor substrate. a direction perpendicular to the semiconductor substrate of each of the columnar bodies constituting at least one set of columnar bodies adjacent in the stacking direction of the plurality of columnar bodies on an imaginary straight line that traverses the plurality of columnar bodies when viewed from the direction; The center position when viewed from is eccentric to different positions along the imaginary straight line,
The optical semiconductor device, wherein a portion of the first wiring is formed along the imaginary straight line with a predetermined width on the side surface of the mesa structure.

前記複数の柱状体の各々の前記半導体基板に垂直な方向から見た場合の形状がかまぼこ型を含む円形状であり、前記複数の柱状体の各々の前記半導体基板に垂直な方向から見た場合の中心位置は前記仮想直線に沿って異なる位置に偏心されている
請求項１に記載の光半導体素子。 A shape of each of the plurality of columnar bodies when viewed from a direction perpendicular to the semiconductor substrate is a circular shape including a semicylindrical shape, and each of the plurality of columnar bodies is viewed from a direction perpendicular to the semiconductor substrate. 2. The optical semiconductor device according to claim 1, wherein the center positions of are decentered to different positions along the imaginary straight line.

前記複数の柱状体の各々は直線部分が前記仮想直線に交差する方向に配置されたかまぼこ型であり、前記複数の柱状体の各々の前記直線部分が互いに平行である
請求項２に記載の光半導体素子。 3. The light according to claim 2, wherein each of the plurality of columnar bodies has a semicylindrical shape in which a straight line portion is arranged in a direction intersecting the imaginary straight line, and the straight line portions of each of the plurality of columnar bodies are parallel to each other. semiconductor device.

前記複数の柱状体の各々は、前記半導体基板に垂直な方向から見た場合の形状が多角形状であり、前記複数の柱状体の各々の重心が前記仮想直線に沿って配列されている
請求項１に記載の光半導体素子。 Each of the plurality of columnar bodies has a polygonal shape when viewed from a direction perpendicular to the semiconductor substrate, and the center of gravity of each of the plurality of columnar bodies is arranged along the imaginary straight line. 2. The optical semiconductor device according to 1.

前記複数の柱状体の各々は、前記仮想直線と交差する方向に配置された１辺を有し、前記複数の柱状体の各々の前記１辺が互いに平行である
請求項４に記載の光半導体素子。 5. The optical semiconductor according to claim 4, wherein each of the plurality of columnar bodies has one side arranged in a direction intersecting with the virtual straight line, and the one side of each of the plurality of columnar bodies is parallel to each other. element.

前記光半導体素子が面発光型半導体レーザ素子であり、
前記コンタクト層上に形成されかつ前記第２の配線に接続された第１の導電型の第１の半導体多層膜反射鏡、前記第１の半導体多層膜反射鏡上に形成された量子井戸活性層、および前記量子井戸活性層上に形成されかつ前記第１の配線に接続された第２の導電型の第２の半導体多層膜反射鏡が前記メサ構造体の内部に形成された
請求項１から請求項５のいずれか１項に記載の光半導体素子。 The optical semiconductor device is a surface emitting semiconductor laser device,
A first conductive type first semiconductor multilayer reflector formed on the contact layer and connected to the second wiring, and a quantum well active layer formed on the first semiconductor multilayer reflector. , and a second conductive type second semiconductor multilayer reflector formed on the quantum well active layer and connected to the first wiring is formed inside the mesa structure. The optical semiconductor device according to claim 5 .

前記光半導体素子が受光素子であり、
前記コンタクト層上に形成されるとともに底面が前記第２の配線に接続されかつ上面が前記第１の配線に接続された光吸収層が前記メサ構造体の内部に形成された
請求項１から請求項５のいずれか１項に記載の光半導体素子。 The optical semiconductor element is a light receiving element,
A light absorption layer formed on the contact layer and having a bottom surface connected to the second wiring and a top surface connected to the first wiring is formed inside the mesa structure. Item 6. The optical semiconductor device according to any one of items 5.

前記第１の配線に接続された第１の電極パッドと、
前記第２の配線に接続された第２の電極パッドと、をさらに含み、
前記第１の電極パッドおよび前記第２の電極パッドの少なくとも一方が、前記半導体基板上に形成された前記層間絶縁膜上に形成されている
請求項１から請求項７のいずれか１項に記載の光半導体素子。 a first electrode pad connected to the first wiring;
a second electrode pad connected to the second wiring,
8. The method according to any one of claims 1 to 7, wherein at least one of said first electrode pad and said second electrode pad is formed on said interlayer insulating film formed on said semiconductor substrate. opto-semiconductor device.

前記複数の柱状体の数が３である
請求項１から請求項８のいずれか１項に記載の光半導体素子。 The optical semiconductor device according to any one of claims 1 to 8, wherein the number of the plurality of columnar bodies is three.

半絶縁性の半導体基板と、
複数の柱状体から構成されかつ前記半導体基板上に形成されたメサ構造体と、
層間絶縁膜を挟んで前記半導体基板から前記メサ構造体の側面に沿って延伸されかつ前記メサ構造体の上面に接続された第１の配線と、
を含み、
前記複数の柱状体は、前記半導体基板に垂直な方向から見た場合に前記半導体基板からより離隔する柱状体がより前記半導体基板に近い側の柱状体に含まれ、かつ前記半導体基板に垂直な方向から見た場合に前記複数の柱状体の積層方向に隣接する少なくとも１組の柱状体を構成する柱状体の各々の前記半導体基板に垂直な方向から見た場合の中心位置は予め定められた偏心方向に沿って異なる位置に偏心されており、
前記第１の配線の一部は、前記メサ構造体の側面において予め定められた幅で、かつ前記半導体基板に垂直な方向から見た場合に前記１組の柱状体を構成する柱状体の各々の側面間の距離が前記偏心方向において最小値となっている部分に形成されている
光半導体素子。 a semi-insulating semiconductor substrate;
a mesa structure composed of a plurality of pillars and formed on the semiconductor substrate;
a first wiring extending from the semiconductor substrate along a side surface of the mesa structure with an interlayer insulating film interposed therebetween and connected to an upper surface of the mesa structure;
including
In the plurality of columnar bodies, when viewed in a direction perpendicular to the semiconductor substrate, a columnar body further away from the semiconductor substrate is included in a columnar body closer to the semiconductor substrate, and the columnar body is perpendicular to the semiconductor substrate. A center position of each of the columnar bodies constituting at least one set of columnar bodies adjacent to each other in the stacking direction of the plurality of columnar bodies when viewed from the direction perpendicular to the semiconductor substrate is determined in advance. are eccentric at different positions along the eccentric direction ,
A part of the first wiring has a predetermined width on the side surface of the mesa structure, and each of the columnar bodies constituting the set of columnar bodies when viewed from a direction perpendicular to the semiconductor substrate. The optical semiconductor element is formed in a portion where the distance between the side surfaces of is the minimum value in the eccentric direction.

前記第１の配線は、前記１組の柱状体との距離が前記偏心方向において最大値となっている部分には形成されていない
請求項１０に記載の光半導体素子。 11. The optical semiconductor device according to claim 10, wherein the first wiring is not formed in a portion where the distance from the pair of pillars is the maximum in the eccentric direction.

前記第１の配線は、メサ構造体の側面から基板の表面まで延伸され電極パッドを構成している
請求項１０に記載の光半導体素子。 11. The optical semiconductor device according to claim 10, wherein the first wiring extends from the side surface of the mesa structure to the surface of the substrate to form an electrode pad.