JP7106775B2 - グラフィックス表面アドレス指定 - Google Patents

Description

本開示は、概して、メモリの割り当てに関し、より具体的には、グラフィックス表面に対する多層アドレス変換に関する。

グラフィックスプロセッサは、レンダリングされているシーンの画素属性を決定するために、テクスチャなどの表面を使用することが多い。表面は多くの場合、（例えば、高解像度画像のために）大量のデータを含むので、特定のシナリオにおいて表面に対してメモリ空間を割り当てることは、他の処理に悪影響を及ぼす場合がある。

いくつかの実施形態による、表面空間内のアドレスを処理するように構成された例示的な多層変換回路を示すブロック図である。 いくつかの実施形態による、例示的な表面、仮想及び物理空間を示す図である。 いくつかの実施形態による、例示的な表面空間変換テーブルを示す図である。 いくつかの実施形態による、変換回路のより詳細な例を示すブロック図である。 いくつかの実施形態による、表面空間を用いて表面にアクセスするための例示的な方法を示すフロー図である。 いくつかの実施形態による、１つ以上のグラフィックスプロセッサを含み得る例示的なコンピューティングデバイスを示すブロック図である。 いくつかの実施形態による、回路設計情報を記憶する例示的なコンピュータ可読媒体を示すブロック図である。

本開示が特定の一実施態様を指すことを意図しておらず、むしろ、添付の請求項を含む、本開示の趣旨内に入る幅広い実施形態を指すことを意図していることを示すために、本明細書は様々な実施形態への言及を含む。特定の特徴、構造、又は特性は、本開示と一貫性を有するいずれかの適切な方式で組み合わされてもよい。

本開示内で、（「ユニット」、「回路」、他の構成要素などと様々に呼ばれることがある）様々なエンティティは、１つ以上のタスク又は動作を実行するように「構成されている（configured）」ものとして記述又は請求されることがある。［１つ以上のタスクを実施する］ように構成されている［エンティティ］というこの表現は、本明細書では構造（すなわち、電子回路など、物理的なもの）を指すために使用される。より具体的には、この表現は、この構造が動作中に１つ以上のタスクを実施するように配置されたことを示すために使用される。構造は、その構造が現在動作していない場合でも、何らかのタスクを実行する「ように構成されている」と述べられることがある。「アドレスを変換するように構成された変換回路」は、例えば、件の回路が現在使用されていない（例えば、その回路に電源が接続されていない）場合でも、動作中にこの機能を実行する回路を網羅することを意図している。このように、何らかのタスクを実施するように「構成されている」ものとして記述又は具陳されるエンティティは、そのタスクを実装するように実行可能なデバイス、回路、プログラム命令を記憶したメモリなど、物理的なものを指す。この句は、本明細書では無形のものを指すために使用されない。

「～ように構成されている」という用語は、「～ように構成可能な」を意味することを意図していない。例えば、プログラムされていないＦＰＧＡは、何らかの特定の機能を実行する「ように構成可能」であり得るが、その機能を実行する「ように構成されている」とは見なされないであろう。適切なプログラミングの後に、ＦＰＧＡは、その時にはその機能を実行するように構成されている。

添付の請求項において、ある構造が１つ以上のタスクを実行する「ように構成されている」と説明することは、その請求項要素について米国特許法第１１２条（ｆ）を援用しないことを明示的に意図している。したがって、出願された本出願中の請求項のいずれも、ミーンズプラスファンクション要素を有するものとして解釈されることを意図していない。出願人が審査手続き中に１１２条（ｆ）を援用することを望む場合、それは、［機能を実行する］「ための手段」という構成体を使用して請求項要素を説明することになる。

本明細書で使用する「～に基づいて」という用語は、決定に影響を及ぼす１つ以上の要因を記述するために使用される。この用語は、追加の要因が決定に影響を及ぼすことがある可能性を除外しない。すなわち、決定は、指定された要因のみに基づくか、又は、指定された要因並びに他の指定されていない要因に基づき得る。「Ｂに基づいてＡを決定する」という語句を検討する。この語句により、Ｂは、Ａを決定するために使用される要因、又はＡの決定に影響を及ぼす要因であることが特定される。この語句は、Ａの決定が、Ｃなど、何らかの他の要因にも基づくこともあることを除外しない。この句は、ＡがＢのみに基づいて決定される実施形態をも網羅することを意図している。本明細書で使用する「～に基づいて」という句は、「～に少なくとも部分的に基づいて」という句と同義である。

更に、本明細書で用いる場合、用語「第１」、「第２」、「第３」などには必ずしも要素間の順序付け（例えば、時間の）の意味が含まれているわけではない。例えば、「第１」のグラフィックス動作及び「第２」のグラフィックス動作への言及には、これらの動作の間の時間関係を制約する言い回しがない限り、グラフィックス動作の順序付けの意味は含まれない。簡単に言えば、「第１」、「第２」などの言及は説明及び添付の請求項における言及を簡単にするための標示として用いる。

テクスチャなどのグラフィックス表面は、レンダリングされているシーンの画素属性を決定するために使用されることが多い。例えば、グラフィックスプロセッサは、シーン座標をテクスチャ座標にマッピングして、様々な技術又はフィルタを使用してそれらのテクスチャ座標の近くのテクセルをサンプリングして画素属性を決定してもよい。いくつかのテクスチャは、例えば、高解像度テクスチャのために相当量のデータを含んでもよい。開示される実施形態では、システムは、表面全体にメモリ空間を割り当てることなくグラフィックス表面を使用するように構成される。表面は、例えば、当業者によく理解されるように、複数のミップマップが生成されてテクスチャに対する詳細の異なるレベルを表すときに、３つの（又はより多くの）次元を有することができることに留意されたい。

仮想空間に直接マッピングされるのではなく、いくつかの実施形態では、スパース割り当てを有する表面は、それら自体の表面空間を有し得る。表面空間は、所与の表面に固有であってもよく、異なる表面のための複数の表面空間が仮想空間にマッピングされてもよい。いくつかの実施形態では、表面空間は、スパース表面ごとの変換テーブルを使用して、スパースページ細粒内の仮想空間にマッピングされる。いくつかの実施形態では、表面空間のページは、仮想空間内の連続するページにマッピングされ、これは、ベースアドレス及びオフセットを使用する変換を可能にし得る。表面空間内のアドレスでのアクセスは、複数の変換、例えば、仮想空間への第１の変換、及び物理空間への第２の変換をもたらし得る（この場合、第２の変換は仮想空間内のアドレスで開始する他のアクセスと類似であり得る）。例示的な表面、仮想及び物理空間は、図２を参照して以下で詳細に説明される。様々な実施形態では、表面をスパースに割り当てるときに、表面空間の特定のページが割り当てられなくてもよく、それらのページへのアクセスは検出されて適切に取り扱われることができることに留意されたい。これらの技術は、様々な実施形態において、表面全体にメモリ空間を割り当てることなく、大きな表面を使用することを可能にし得る。いくつかの実施形態では、スパース表面のマッピングされていないページへのアクセスは、第１のセットの変換回路によって検出されてもよく、共有データキャッシュに対するこれらのアクセスの帯域幅又は割り当ての影響を回避することができる。

図１は、いくつかの実施形態による、表面空間内のアドレスを処理するように構成された例示的な多層変換回路を示すブロック図である。図示した実施形態では、デバイスは、処理回路１１０、第１の変換回路１２０、第２の変換回路１３０及びメモリ１４０を含む。図示した実施形態では、第１の変換回路１２０は表面空間のアドレスと仮想空間のアドレスの間で変換するように構成されているが、第２の変換回路１３０は仮想空間のアドレスと物理空間のアドレスの間で変換するように構成されている。

いくつかの実施形態では、処理回路１１０は、メモリ１４０内のスパースに割り当てられた表面にアクセスするように構成されている。メモリ１４０は、キャッシュ／メモリ階層の一部であり得ることに留意されたい。当該技術分野において十分に理解されるように、デバイスは、メモリ１４０によって提供される実際の物理空間よりも大きい仮想空間を実装することができる。処理回路１１０の非限定的な例としては、テクスチャ処理ユニット（ＴＰＵ）又は画素バックエンド（ＰＢＥ）が挙げられる。いくつかの実施形態では、スパースアドレス指定は、デバイスに含まれる処理回路の一部のみに利用可能であってもよい（例えば、この機能はＴＰＵ及びＰＢＥは利用可能であってもよいが、プログラム可能なシェーダパイプラインなどの他の回路は利用できない）。図示した実施形態では、処理回路１１０は、スパースに割り当てられた表面にアクセスするときに、表面空間のためのアドレス情報を第１の変換回路１２０に提供するように構成されている。このアドレス情報は、例えば、表面空間のための変換テーブルのアドレスを含んでもよい。

図示の実施形態における第１の変換回路１２０は、表面空間のためのアドレス情報を受信し、仮想空間内の対応するアドレス情報を処理回路１１０に提供するように構成されている。いくつかの実施形態では、第１の変換回路１２０は、この変換をメモリ１４０に記憶された表面空間変換テーブル１６５に基づいて提供するように構成され、これは仮想空間内のアドレスを使用して記憶され得るものであり、したがって、アクセスされる前に物理空間内のアドレスへの変換を必要とする。いくつかの実施形態では、この変換テーブル１６５は、実行されているグラフィックスプログラムによってポピュレートされる。いくつかの実施形態では、第１の変換回路１２０は、図３を参照して以下で更に詳細に論じられるように、変換テーブルデータをキャッシュに登録するように構成されている。図示した実施形態では、第１の変換回路１２０は、（例えば、仮想空間内の表面空間変換テーブル１６５においてアクセスされているアドレスに基づいて）第２の変換回路１３０を介して変換情報に関する要求を行い、かつ応答を受信するように構成されている。表面空間内のページがマッピングされていない場合、第１の変換回路１２０は、アドレス情報を提供する代わりに、この状況を処理回路１１０に示すことができることに留意されたい。

図示した実施形態では、処理回路１１０は、第１の変換回路１２０から仮想空間内のアドレス情報を受信し、アドレス情報に基づいて仮想空間内のアドレスを第２の変換回路１３０に提供する。例えば、変換回路１２０からの仮想空間内のアドレス情報が、表面空間内のスパースページのための仮想空間内のアドレスである場合、処理回路１１０は、表面空間内の計算されたオフセット及びスパースページの仮想アドレスに基づいて仮想空間内のアクセスアドレスを生成することができる。他の実施形態では、第１の変換回路１２０によって生成されたアドレス情報は、第２の変換回路１３０に提供される仮想空間内のアドレスを具体的に含むことができる（例えば、処理回路１１０が計算されたオフセットを変換回路１２０に送信する実施形態では）。

図示した実施形態において、第２の変換回路１３０は、仮想空間内のアドレスを受信し、それらを物理アドレスに、例えば、グラフィックス表面部分１５５（メモリ１４０に記憶されている）内でアクセスされるデータを記憶するために使用される物理アドレスに、変換するように構成されている。いくつかの実施形態では、第２の変換回路１３０は、メモリ管理ユニット（ＭＭＵ）に含まれる。第２の変換回路１３０は、様々な適切な変換技術のいずれかを使用して仮想空間内のアドレスを物理空間内のアドレスに変換することができる。いくつかの実施形態では、第２の変換回路１３０は、従来のページング技術を実装することができ、それにより既存のＭＭＵ設計を有する第１の変換回路１２０を使用することを可能にし得る。第２の変換回路１３０はページテーブルをメモリ１４０内に記憶することができ、これは最初に物理空間内のアドレスを使用してアドレス指定することができる（最初に仮想空間内のアドレスを使用してアドレス指定される表面空間変換テーブル１６５とは異なる）。図示した実施形態では、第２の変換回路１３０は、物理アドレスをメモリ１４０に提供し、物理アドレスを使用してデータを読み出すか又は書き込む（読み出しの場合、第２の変換回路１３０は、図示された例では、読み出しデータを処理回路１１０に提供し、書き込みに対する完了信号を提供することができる）。

いくつかの実施形態では、処理回路１１０はまた、仮想空間内の従来の割り当てによる表面にアクセスするように構成されている。表面は、それら自体の表面空間を割り当てられなくてもよく、むしろ仮想空間内に直接割り当てられる。例えば、制御情報は、表面がスパースに割り当てられているか否かを示すことができる。スパースに割り当てられていない表面にアクセスするとき、処理回路１１０は、第１の変換回路１２０を使用せずに、仮想空間内のアドレスを直接第２の変換回路１３０に提供してもよい。

グラフィックスプログラムが表面をスパースに割り当てる（例えば、表面空間のページの一部のみにマッピングを提供する）ことができるならば、処理回路１１０から第１の変換回路１２０へのアドレス情報は、表面空間変換テーブル１６５によってマッピングされないページに対応することができる。このシナリオでは、第１の変換回路１２０は、マッピングの欠如を示す信号を処理回路１１０に提供することができる。他の回路又は実行されるグラフィックスプログラムは、この指示に基づいて様々なアクションをとることができる。例えば、処理回路１１０がテクスチャ処理ユニットである場合、それは、マッピングされていないテクセルに対して一定の色でフィルタリングし、グラフィックスプログラムを実行しているプログラム可能なシェーダに否定応答（ＮＡＣＫ）を送信することができる。次いで、シェーダは、要求されたページをマッピングすること（例えば、以下で詳細に論じるように、ページが頻繁にアクセスされていることを活動カウントが示す場合）、表面の低解像度部分（例えば、別のミップマップレベル）にアクセスすることなど、様々なアクションをとることができる。いくつかの実施形態では、画素バックエンドは、マッピングされていないアドレスへの書き込みをドロップすることができる。

本明細書に開示される様々な実施形態は、グラフィックス表面の割り当てに関するものであるが、開示された技術は、グラフィックスに関連するか否かによらず、様々な他のデータ構造に使用されてもよく、グラフィックス表面は、例示的な目的で含まれているが、本開示の範囲を限定することを意図するものではないことに留意されたい。更に、開示された技術は、例えば、グラフィックスプロセッサに加えて、又はグラフィックスプロセッサの代わりに、中央処理ユニットなどの他の種類のプロセッサによって実施されてもよい。

図２Ａは、いくつかの実施形態による、例示的なアドレス空間を示す図である。図示した実施形態では、システムは、仮想空間２１０、複数の表面空間２２０Ａ～２２０Ｎ、及び物理空間２３０を実装している。いくつかの実施形態では、仮想空間２１０内の表面空間２２０のマッピングは、仮想空間の利点を提供することができ（例えば、物理空間は、仮想から物理へのマッピング無しにはアクセスすることができない）、一方ではより信頼されないスパース表面の割り当てを可能にする。システムは、仮想空間２１０内のアドレスを使用して、各表面空間２２０のための変換テーブルを記憶してもよく（そして、これらのアドレスは実際の記憶のために物理空間２３０内のアドレスに変換され）、システムは、物理空間２３０内のアドレスを使用して仮想空間２１０のためのページテーブルを記憶してもよいことに留意されたい。

図２Ｂは、いくつかの実施形態による、例示的な表面空間変換テーブルを示す図である。図示した実施形態では、テーブル１６５は、複数のエントリ２５０Ａ～２５０Ｎと、対応する活動カウントフィールド２６０Ａ～２６０Ｎとを含む。いくつかの実施形態では、表面空間２２０の各ページについてエントリ２５０が存在する。いくつかの実施形態では、各エントリ２５０は、表面空間ページと仮想空間ページとの間のマッピング、又は表面空間ページのためのマッピングがないという指示を提供する。表面空間及び仮想空間に対して異なるページサイズを有する実施形態では、エントリは、複数の表面空間ページと１つの仮想空間ページとの間のマッピングを示してもよく、逆もまた同様であることに留意されたい。いくつかの実施形態では、各エントリ２５０は、ページがマッピングされているかどうかを示すフィールドを含む。変換回路は、表面空間２２０内の要求されたアドレスに基づいて（例えば、表面空間のためのベースアドレスフィールド及び空間内の決定されたオフセットに基づいて）、テーブル１６５の適切なエントリにアクセスすることができる。

いくつかの実施形態では、活動カウントフィールド２６０は、表面空間の対応するページにアクセスする試みの回数を示す活動カウントを記憶するように構成されている。いくつかの実施形態では、グラフィックスプログラムは、これらのカウントを使用して、表面空間のどのページをマッピングするか又はアンマップするかについて決定を行うことができる。活動カウントは、ページがマッピングされていない場合でも、ページへのアクセス要求に基づいて更新されてもよいことに留意されたい。更に、活動カウントは、様々な粒度でのアクセスに基づいて維持することができる。例えば、対応する活動カウントをインクリメントするための閾値バイト数のアクセスは保証され得るが、より小さいアクセスも、例えば、特定の実装におけるキャッシング挙動に基づいてインクリメントを生じさせ得る。

いくつかの実施形態では、変換テーブル１６５に記憶されたデータは、例えば、テーブルのベースアドレスの後のマッピングの第１の部分のアドレス、続いて対応する活動カウントのアドレス、続いてマッピングの別の部分のアドレスなどにより、インターリーブされる。上述したように、テーブル１６５のベースアドレスは、仮想空間２１０内のアドレスであってもよい。

図３は、いくつかの実施形態による、変換回路のより詳細な例を示すブロック図である。図１と同じ番号を有する要素は、図１を参照して上述したように構成されてもよいことに留意されたい。図示された例では、デバイスは、処理回路１１０、他の処理回路３２２、スパースレベル１（Ｌ１）キャッシュ３２０、スパースレベル２（Ｌ２）キャッシュ３２５、Ｌ２データキャッシュ３８０、第２の変換回路１３０及びメモリ１４０を含む。

他の処理回路３２２は、スパース変換回路が、例えば、テクスチャ処理ユニット、画素バックエンドなどの複数の処理回路によって共有され得ることを説明するために示されている。様々な実施形態において、スパース変換回路は、様々な適切な数のクライアント回路のいずれかのアドレスを変換するように構成されてもよい。

図示した実施形態では、表面空間内のアドレスから仮想空間に変換するように構成された変換回路は、複数のキャッシュレベル３２０及び３２５を含む。いくつかの実施形態では、スパースＬ１キャッシュ３２０及びスパースＬ２キャッシュ３２５の両方は、表面空間変換テーブル３６５からのエントリを記憶するように構成されている。スパースＬ２キャッシュ３２５は、スパースＬ１キャッシュ３２０よりも多くの変換エントリをキャッシュに登録するように構成された、より大きいキャッシュであってもよい。

いくつかの実施形態では、表面空間内のアドレスは、ページベースアドレス、オフセット、及びページサイズを含む。いくつかの実施形態では、処理回路１１０は、表面空間内のページアドレスをスパースＬ１キャッシュ３２０に送信して、ページがマッピングされているかどうかを判定する。他の実施形態では、処理回路１１０は、アクセスされているページのための変換テーブルエントリを決定し、仮想空間内の変換テーブルエントリのアドレスをスパースＬ１キャッシュ３２０に送信する。いくつかの実施形態では、Ｌ１キャッシュは、ページテーブルエントリ２５０に基づいて仮想空間内のアドレスを決定するように構成された制御回路を含む。いくつかの実施形態では、これは、対応するページテーブルエントリ２５０の仮想空間アドレスを最初に決定することと、そのエントリがキャッシュされているかどうかを（例えば、仮想空間アドレスの一部をタグとして使用して）判定することと、エントリがキャッシュされている場合にページテーブルエントリ２５０の内容に基づいて仮想空間内のスパースページのアドレスを決定することと、を含む。ページテーブルエントリ２５０がスパースＬ１キャッシュ３２０にキャッシュされていない場合、制御回路は、その要求をスパースＬ２キャッシュ３２５に送信することができ、スパースＬ２キャッシュ３２５は、ヒットがある場合にはエントリを返すことができ、又は、ミスがある場合には表面空間変換テーブル３６５にアクセスしてページテーブルエントリを読み出すことを試みることができる。図示した実施形態では、マッピングが存在する場合、キャッシュ３２０は仮想空間内のページアドレスを返し、それを処理回路１１０は使用して、（例えば、計算されたオフセット及び受信したアドレスに基づいて）仮想空間内のアドレスを生成することができる。他の実施形態では、Ｌ１キャッシュ３２０は、例えば、処理回路１１０による要求に対する特定のアドレスを含む他の粒度で、アドレス情報を送受信することができる。

いくつかの実施形態では、スパースＬ２キャッシュ３２５へのアクセスは、例えば、そのサイズ及びプリフェッチ技術に起因して、殆どミスしない。例えば、システムは、対応するアドレスが要求される前に、表面の２Ｄ範囲内の近くのページテーブルエントリ２５０をスパースＬ２キャッシュ３２５にプリフェッチしてもよい。したがって、変換回路は、表面空間内のページへの最初のアクセスに対してさえ、メモリ１４０内の変換テーブルにアクセスすることなく、仮想空間内のアドレスを生成することができる。いくつかの実施形態では、このことは、例えば、表面の２Ｄ範囲がアクセスされる１回目だけしかミスしない状態で、短い待ち時間を有するスパース変換を好都合に可能にし得る。

図示した実施形態では、システムは、仮想空間内のアドレスに基づいて動作するＬ２データキャッシュ３８０を含む。Ｌ２データキャッシュ３８０は、複数のブロック、例えば、プログラム可能なシェーダ、テクスチャ処理ユニットなどによって共有されるキャッシュであってもよい。スパースＬ２キャッシュ３２５は、第２の変換回路１３０を介して、又は図示の例に示されるように、Ｌ２データキャッシュ３８０を介して、表面空間変換テーブル３６５にアクセスすることができる。一般的に言えば、側帯域スパース変換回路（例えば、キャッシュ３２０及び３２５）を使用して面空間内のページをマッピングすることにより、他の動作のためにＬ２データキャッシュ３８０と干渉するのを回避することができる。

図示した実施形態では、スパースＬ１キャッシュ３２０内の制御回路はまた、キャッシュされた変換エントリについてアクティビティカウンタ３Ｉ０を維持するように構成されている。活動カウンタは、様々な適切なデータ粒度のいずれかで維持されてもよい。いくつかの実施形態では、表面空間内の各要求に対して、スパースＬ１キャッシュ３２０は、１つ以上の対応する活動カウンタをインクリメントする。システムがスパースＬ１キャッシュ３２０からエントリを削除する場合、システムは、対応する活動カウンタをスパースＬ２キャッシュ３２５又は表面空間変換テーブル３６５内に記憶してもよい。本明細書で論じられる様々なキャッシュは、異なる関連性を使用すること、ライトバックまたはライトスルー技術を使用すること、異なる置換ポリシーを使用することなどを含む、様々なキャッシュ実装形態を使用してもよいことに留意されたい。

図示した実施形態では、メモリ１４０はページテーブル３８５も記憶し、それは、物理空間内でアドレス指定され、第２の変換回路１３０によって使用されて仮想空間内のアドレスを物理空間内のアドレスに変換することができる。
例示的な方法

図４は、いくつかの実施形態による、表面空間を用いて表面にアクセスするための例示的な方法を示すフロー図である。図４に示す方法は、とりわけ、本明細書で開示するコンピュータ回路、システム、デバイス、要素又は構成要素のいずれかと共に使用することができる。様々な実施形態では、図示の方法要素のいくつかは、同時に実行されてもよく、図示のものとは異なる順序で実行されてもよく、又は省略されてもよい。要望に応じて、追加の方法要素も実行されてもよい。

４１０において、図示された実施形態では、グラフィックス処理回路は、グラフィックス表面に割り当てられた表面空間内のアドレスに基づいてグラフィックス表面にアクセスする。いくつかの実施形態では、表面空間の部分は仮想空間にマッピングされ、仮想空間は、表面のスパース割り当てを可能にしながら仮想空間のセキュリティを好都合に提供することができる。いくつかの実施形態では、表面空間は、他の表面が表面空間を使用しないように、グラフィックス表面に専用である。いくつかの実施形態では、グラフィックス表面は、２つを超える次元の要素を含む。例えば、表面は、異なるレベルの詳細でテクスチャを表すテクスチャのためのミップマップのセットであってもよい。他の状況又は実施形態では、表面は、一次元又は二次元であってもよい。

４２０において、図示した実施形態では、第１の変換回路は、表面空間のページのための複数の変換エントリのセット内の１つ以上のエントリにアクセスし、この変換エントリは、仮想空間内のアドレスを使用して記憶されて表面空間のページを仮想空間にマッピングする。第１の変換回路は、内部で（例えば、１つ以上の専用キャッシュを使用して）エントリのセットの全て又は一部を維持してもよく、又は、外部で、例えば、メモリ１４０又は何らかの他のメモリ内にエントリを維持してもよいことに留意されたい。図２Ｂのページテーブルエントリ２５０は、変換エントリの例である。いくつかの実施形態では、変換エントリのセットは、装置によって実行されるグラフィックス命令によって構成可能である。例えば、グラフィックスプログラムは、ページテーブルエントリ２５０を割り当てるか、修正することができる。いくつかの実施形態では、ページテーブルエントリは、例えば、表面がスパースに割り当てられている場合に、表面空間内のページがマッピングされないことを示す情報を含む。

４３０において、図示した実施形態では、第１の変換回路は、１つ以上の変換エントリに基づいて、表面空間のためのアドレス情報を仮想空間内のアドレス情報に変換する。例えば、表面空間のためのアドレス情報は、（１）表面空間に関する変換テーブルのための仮想空間内のベースアドレス、及び（２）表面空間内の計算されたオフセットを指定することができる。これは、テーブル内の適切な変換エントリの、仮想空間内のアドレスを生成するために使用されてもよい。変換エントリは、仮想空間内のスパースページのアドレスを提供することができ、これを表面空間内の計算されたオフセットと共に使用して、表面へアクセスするための仮想アドレスを生成することができる。この例における計算の異なる部分は、異なる実施形態では、処理回路１１０と変換回路１２０との間で分割されてもよいことに留意されたい。例えば、処理回路１１０は、一実施形態では、計算されたオフセット及び変換テーブルの仮想空間内のベースアドレスの両方を伴うアドレス情報を送信してもよく、又は別の実施形態では、仮想空間内の変換エントリのアドレスを計算して、送信してもよい。

４４０において、図示した実施形態では、グラフィックス処理回路は、第１の変換回路による変換に基づいてグラフィックス表面へアクセスするためのアドレスを提供する。例えば、グラフィックス処理回路は、仮想空間内にアクセスするためのアドレスを第２の変換回路１３０に提供することができる。

４５０において、図示した実施形態では、第２の変換回路は、仮想空間内のアドレスを、グラフィックス表面を記憶するように構成されたメモリの物理空間内のアドレスに変換する。次いで、システムは、物理空間内のアドレスを使用してグラフィックス表面のデータにアクセスすることができる。

いくつかの実施形態では、第１の変換回路は、メモリ（例えば、物理空間を実装するメモリ）内に複数の変換エントリのセットを維持するように構成され、キャッシュ内に複数の変換エントリのセットの少なくとも一部をキャッシュするように構成されている。いくつかの実施形態では、第１の変換回路は、変換エントリについて複数のキャッシュレベル、例えば、第１のレベルのキャッシュ及び第２のレベルのキャッシュを使用し、第２のレベルのキャッシュは、第１のレベルのキャッシュよりも多数の変換エントリについてデータをキャッシュするように構成されている。いくつかの実施形態では、システムは、１つ以上の変換エントリに対応するアクセス要求を受信する前に、１つ以上の変換エントリについてデータを第２レベルキャッシュにプリフェッチするように構成されている。

いくつかの実施形態では、グラフィックス回路は、多層変換を使用しない他のグラフィックス表面にアクセスするように構成されている。例えば、グラフィックス処理回路は、第１の変換回路を使用せずに仮想空間内のアドレスを使用して、メモリ内に記憶された別のグラフィックス表面にアクセスすることができ、第２の変換回路は、仮想空間内のアドレスを物理空間内のアドレスに変換することができる。
例示的なデバイス

次に図５を参照すると、デバイス５００の例示的な実施形態を示すブロック図が示されている。いくつかの実施形態では、デバイス５００の要素は、システムオンチップ内に含まれてもよい。いくつかの実施形態では、デバイス５００は、バッテリ駆動され得るモバイルデバイスに含まれてもよい。したがって、デバイス５００による電力消費は重要な設計考慮事項であり得る。図示した実施形態では、デバイス５００は、ファブリック５１０、コンピュートコンプレックス５２０、入力／出力（Ｉ／Ｏ）ブリッジ５５０、キャッシュ／メモリコントローラ５４５、グラフィックスユニット５７０、及びディスプレイユニット５６５を含む。いくつかの実施形態では、図示した構成要素に加え、かつ／又はその代わりに、デバイス５００は、ビデオプロセッサエンコーダ及びデコーダ、画像処理要素又は認識要素、コンピュータビジョン要素などの他の構成要素（図示せず）を含んでもよい。

ファブリック５１０は、様々な相互接続、バス、ＭＵＸ、コントローラなどを含んでもよく、デバイス５００の様々な要素間の通信を容易にするように構成されてもよい。いくつかの実施形態では、ファブリック５１０の部分は、様々な異なる通信プロトコルを実装するように構成されてもよい。他の実施形態では、ファブリック５１０は単一の通信プロトコルを実装してもよく、ファブリック５１０に結合される要素は単一の通信プロトコルからその他の通信プロトコルに内部で変換してもよい。

図示する実施形態では、コンピュートコンプレックス５２０は、バスインタフェースユニット（ＢＩＵ）５２５、キャッシュ５３０、並びにコア５３５及びコア５４０を含む。様々な実施形態では、コンピュートコンプレックス５２０は、様々な数のプロセッサ、プロセッサコア及び／又はキャッシュを含んでもよい。例えば、コンピュートコンプレックス５２０は、１、２又は４個のプロセッサコア、又は任意の他の好適な数を含んでもよい。一実施形態では、キャッシュ５３０は、セットアソシエイティブＬ２キャッシュである。いくつかの実施形態では、コア５３５及び／又は５４０は、内部命令及び／又はデータキャッシュを含み得る。いくつかの実施形態では、ファブリック５１０、キャッシュ５３０、又はデバイス５００内の他の場所のコヒーレンシユニット（図示せず）は、デバイス５００の様々なキャッシュ間のコヒーレンシを維持するように構成されてもよい。ＢＩＵ５２５は、コンピュートコンプレックス５２０とデバイス５００の他の要素との間の通信を管理するように構成されてもよい。コア５３５及びコア５４０などのプロセッサコアは、オペレーティングシステム命令及びユーザアプリケーション命令を含み得る特定の命令セットアーキテクチャ（ＩＳＡ）の命令を実行するように構成されてもよい。

キャッシュ／メモリコントローラ５４５は、ファブリック５１０と１つ以上のキャッシュ及び／又はメモリとの間のデータの転送を管理するように構成されてもよい。例えば、キャッシュ／メモリコントローラ５４５は、Ｌ３キャッシュに結合されてもよく、これは次にシステムメモリに結合されてもよい。他の実施形態では、キャッシュ／メモリコントローラ５４５は、メモリに直接結合されてもよい。いくつかの実施形態では、キャッシュ／メモリコントローラ５４５は、１つ以上の内部キャッシュを含み得る。

本明細書で使用するとき、用語「結合された」は、要素間の１つ以上の接続を示すことができ、結合は介在要素を含んでもよい。例えば、図５では、グラフィックスユニット５７０は、ファブリック５１０及びキャッシュ／メモリコントローラ５４５を介してメモリに「結合されている」と記載されてもよい。対照的に、図５の図示する実施形態では、介在要素が存在しないため、グラフィックスユニット５７０はファブリック５１０に「直接結合されている」。

グラフィックスユニット５７０は、１つ以上のプロセッサ及び／又は１つ以上のグラフィックスプロセッシングユニット（ＧＰＵ）を含んでもよい。グラフィックスユニット５７０は、例えば、ＯＰＥＮＧＬ（登録商標）、Ｍｅｔａｌ、又はＤＩＲＥＣＴ３Ｄ（登録商標）命令などの、グラフィックス指向の命令を受信することができる。グラフィックスユニット５７０は、特化したＧＰＵ命令を実行してもよいし、受信したグラフィックス指向の命令に基づいて他の動作を実行してもよい。グラフィックスユニット５７０は一般的に、大ブロックのデータを並行して処理するように構成されてもよく、ディスプレイに出力するためにフレームバッファに画像を構築してもよい。グラフィックスユニット５７０は、１つ以上のグラフィックス処理パイプラインに変換、照明、三角形、及び／又はレンダリングのエンジンを含んでもよい。グラフィックスユニット５７０は、表示画像のための画素情報を出力することができる。様々な実施形態では、プログラム可能なシェーダ５７５は、グラフィックスプログラムを実行するように構成された高並列実行コアを含んでもよく、それは、画素タスク、頂点タスク、及び計算タスク（グラフィックス関連であっても、そうでなくてもよい）を含んでもよい。

いくつかの実施形態では、図１～図４を参照して上述した様々な回路は、グラフィックスユニット５７０に含まれる。

ディスプレイユニット５６５は、フレームバッファからデータを読み取り、表示のための画素値のストリームを提供するように構成されてもよい。ディスプレイユニット５６５は、いくつかの実施形態では、ディスプレイパイプラインとして構成することができる。加えて、ディスプレイユニット５６５は、出力フレームを生成するように複数のフレームをブレンドするように構成されてもよい。更に、ディスプレイユニット５６５は、ユーザディスプレイ（例えば、タッチスクリーン又は外部ディスプレイ）に結合するための１つ以上のインタフェース（例えば、ＭＩＰＩ（登録商標）又は埋込みディスプレイポート（ｅＤＰ））を含んでもよい。

Ｉ／Ｏブリッジ５５０は、例えば、ユニバーサルシリアルバス（ＵＳＢ）通信、セキュリティ、オーディオ、及び／又は低電力常時オン機能を実装するように構成された様々な要素を含み得る。Ｉ／Ｏブリッジ５５０はまた、例えば、パルス幅変調（ＰＷＭ）、汎用入出力（ＧＰＩＯ）、シリアル周辺インタフェース（ＳＰＩ）、及び／又はインターインテグレーテッドサーキット（１２Ｃ）などのインタフェースを含んでもよい。様々な種類の周辺機器及びデバイスは、Ｉ／Ｏブリッジ５５０を介してデバイス５００に結合されてもよい。
例示的なコンピュータ可読媒体

本開示は、様々な例示的な回路について上記により詳細に説明した。本開示は、そのような回路を含む実施形態だけでなく、そのような回路を指定する設計情報を含むコンピュータ可読記憶媒体もまた網羅することが意図される。したがって、本開示は、開示された回路を含む装置だけでなく、開示された回路を含むハードウェア（例えば、集積回路）を生成するように構成された製造システムによって認識されるフォーマットで回路を指定する記憶媒体も網羅する特許請求の範囲を支持することを意図する。そのような記憶媒体に対する特許請求の範囲は、例えば、回路設計物を生成するが、それ自体は設計物を製造しない実在物を網羅することを意図する。

図６は、いくつかの実施形態による、回路設計情報を記憶する例示的な非一時的コンピュータ可読記憶媒体を示すブロック図である。図示した実施形態では、半導体製造システム６２０は、非一時的コンピュータ可読媒体６１０に記憶された設計情報６１５を処理し、設計情報６１５に基づいて集積回路６３０を製造するように構成されている。

非一時的コンピュータ可読記憶媒体６１０は、様々な適切な種類のメモリデバイス又は記憶デバイスのいずれかを含んでもよい。非一時的コンピュータ可読記憶媒体６１０は、インストール媒体、例えば、ＣＤ－ＲＯＭ、フロッピーディスク又はテープデバイス、ＤＲＡＭ、ＤＤＲ ＲＡＭ、ＳＲＡＭ、ＥＤＯ ＲＡＭ、Ｒａｍｂｕｓ ＲＡＭなどの、コンピュータシステムメモリ又はランダムアクセスメモリ、フラッシュ、磁気媒体、例えばハードドライブ、又は光記憶装置などの、不揮発性メモリ、レジスタ、又はその他の類似の種類のメモリ要素などであってもよい。非一時的コンピュータ可読記憶媒体６１０は、他の種類の非一時的メモリ、又はそれらの組合せも含んでもよい。非一時的コンピュータ可読記憶媒体６１０は、異なる場所、例えば、ネットワークを通じて接続されている異なるコンピュータシステムに存在し得る２つ以上の記憶媒体を含んでもよい。

設計情報６１５は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、ＳｙｓｔｅｍＣ、ＳｙｓｔｅｍＶｅｒｉｌｏｇ、ＲＨＤＬ、Ｍ、ＭｙＨＤＬなど（これらに限定されない）のハードウェア記述言語を含む様々な適切なコンピュータ言語のいずれかを使用して指定され得る。設計情報６１５は、集積回路６３０の少なくとも一部を製造するために半導体製造システム６２０によって使用可能であり得る。設計情報６１５のフォーマットは、少なくとも１つの半導体製造システム６２０によって認識され得る。いくつかの実施形態では、設計情報６１５はまた、集積回路６３０の合成及び／又はレイアウトを指定する１つ以上のセルライブラリを含んでもよい。いくつかの実施形態では、設計情報は、セルライブラリ要素及びそれらの接続性を指定するネットリストの形態で、全体的に又は部分的に指定される。設計情報６１５は、単独で、対応する集積回路の製造に十分な情報を含んでもよいし、含まなくてもよい。例えば、設計情報６１５は、製造される回路要素を指定してもよいが、それらの物理的レイアウトを指定しなくてもよい。この場合、設計情報６１５は、指定された回路を実際に製造するためにレイアウト情報と組み合わされる必要があり得る。

集積回路６３０は、様々な実施形態において、メモリ、アナログ又は混合信号回路などの１つ以上のカスタムマクロセルを含むことができる。そのような場合、設計情報６１５は、含まれるマクロセルに関連する情報を含んでもよい。このような情報としては、限定するものではないが、回路図キャプチャデータベース、マスク設計データ、行動モデル、及びデバイス又はトランジスタレベルネットリストが挙げられる。本明細書で使用するとき、マスク設計データは、グラフィックスデータシステム（ＧＤＳＩＩ）、又は任意の他の好適なフォーマットに従ってフォーマットされてもよい。

半導体製造システム６２０は、集積回路を製造するように構成された様々な適切な要素のうちのいずれかを含んでもよい。これは、例えば、半導体材料を堆積させること（例えば、ウェハ上に、これはマスキングを含み得る）と、材料を除去すること、堆積された材料の形状を変更すること、材料を改質すること（例えば、材料をドープすることによって、又は紫外線処理を使用して誘電率を変更することによって）、などのための要素を含んでもよい。半導体製造システム６２０はまた、正しい動作のために製造された回路の様々な試験を実行するように構成されてもよい。

様々な実施形態では、集積回路６３０は、設計情報６１５によって指定された回路設計に従って動作するように構成されており、これは、本明細書に記載した機能のいずれかを実行することを含んでもよい。例えば、集積回路６３０は、図１、図３又は図５に示される様々な要素のいずれかを含み得る。更に、集積回路６３０は、他の構成要素と共に本明細書に記載された様々な機能を実行するように構成されてもよい。更に、本明細書に記載された機能は、複数の接続された集積回路によって実行されてもよい。

本明細書で使用するとき、「．．．ように構成された回路の設計を指定する設計情報」の形の語句は、問題の回路は要素が満たされるために製造されなければならない、ということを意味するものではない。むしろ、この語句は、設計情報には、製造されると、指示されたアクションを実行するように構成されるか、又は指定された構成要素を含む回路について記載されていることを示す。
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特定の実施形態が上記に記載されているが、これらの実施形態により本開示の範囲を限定する意図はなく、これは特定の特徴に対して単一の実施形態のみが記載されている場合でも同様である。本開示で提供されている特徴の実施例は、別途記載がない限り、例示的な性質のものであって、限定的な目的を意図していない。上記の記載は、本開示による恩恵を受ける当業者には明らかであるような代替物、改変、及び均等物を網羅することが意図されている。

本開示の範囲は、本開示において取り組まれている問題の一部又は全てを軽減するか否かを問わず、本開示において（明示的又は暗黙的に）開示されている全ての特徴若しくはそれら特徴の組み合わせ、又はそれらの一般化を含む。したがって、このような特徴の組み合わせのいずれに対しても、本願（又は、本願に対する優先権を主張する出願）の審査手続き中に、新しい特許請求を策定し得る。特に、特許請求の範囲に関しては、従属クレームの特徴は独立クレームの特徴と組み合わされる場合があり、それぞれの独立クレームの特徴は、任意の適切な方法で、かつ、単に添付の特許請求の範囲で列挙されている特定の組み合わせではない形で組み合わされる場合がある。

Claims (20)

1. グラフィックス表面に割り当てられた表面空間内のアドレスを用いて前記グラフィックス表面にアクセスするように構成されているグラフィックス処理回路と、
   前記表面空間のページを仮想空間にマッピングする変換テーブルの１つ以上の変換エントリに基づいて前記仮想空間内のアドレスに前記表面空間内の前記アドレスを変換するように構成されている第１の変換回路であって、前記変換テーブルは、初めに前記表面空間の一部だけを前記仮想空間にマッピングするように構成されている、第１の変換回路と、
   前記仮想空間内の前記アドレスを、前記グラフィックス表面を記憶するように構成されているメモリの物理空間内のアドレスに変換するように構成されている第２の変換回路と、
   を備える装置。
2. 前記第１の変換回路は、前記仮想空間内の前記アドレスを前記グラフィックス処理回路に提供するように構成され、前記グラフィックス処理回路は、前記仮想空間内の前記アドレスを用いてデータキャッシュにアクセスするように構成され、
   前記第２の変換回路は、前記データキャッシュのミスに応じて、前記仮想空間内の前記アドレスを前記物理空間内の前記アドレスに変換するように構成されている、
   請求項１に記載の装置。
3. 前記変換テーブルは、前記グラフィックス処理回路により実行されるグラフィックス命令によって構成可能である、
   請求項１に記載の装置。
4. 前記グラフィックス処理回路は、前記表面空間の部分へのアクセスに基づいて活動カウント情報を維持するように構成され、
   前記グラフィックス処理回路は、前記表面空間の前記ページと関連付けられた活動カウント情報に基づいて、前記表面空間の以前にアンマップされたページを前記仮想空間にマッピングするように構成されている、
   請求項１に記載の装置。
5. 前記グラフィックス処理回路は、前記メモリに前記変換テーブルを記憶するように構成されている、
   請求項１に記載の装置。
6. 前記第１の変換回路は、表面空間のための変換情報のキャッシュ専用であるキャッシュに、前記変換テーブルの少なくとも一部をキャッシュするように構成されている、
   請求項５に記載の装置。
7. 前記グラフィックス処理回路は、１つ以上の変換エントリについて、データを、前記１つ以上の変換エントリに対応するアクセス要求を受信する前に、前記キャッシュにプリフェッチするように構成されている、
   請求項６に記載の装置。
8. 前記グラフィックス処理回路は、異なるグラフィックス表面に異なる表面空間を割り当て、前記異なる表面空間に対する変換エントリのそれぞれのセットを記憶するように構成されている、
   請求項１に記載の装置。
9. 前記グラフィックス処理回路は、前記第１の変換回路を用いることなく前記仮想空間内の前記アドレスを用いて前記メモリに記憶された別のグラフィックス表面にアクセスするように更に構成されている、
   請求項１に記載の装置。
10. 前記装置は、
    中央処理装置と、
    ディスプレイと、
    を更に含むコンピューティングデバイスである、
    請求項１に記載の装置。
11. 非一時的コンピュータ可読記憶媒体に記憶され、動作を実行するためにコンピューティングデバイスによって実行可能である命令を有する非一時的コンピュータ可読記憶媒体であって、
    前記動作は、
    前記コンピューティングデバイスのグラフィックス処理回路に、グラフィックス表面に割り当てられた表面空間内のアドレスを提供するステップと、
    前記表面空間のページを仮想空間にマッピングする変換テーブル内の１つ以上の変換エントリを構成するステップであって、前記構成は、前記表面空間の一部だけを前記仮想空間に初めにマッピングする、構成するステップと、
    前記グラフィックス表面を記憶するように構成されたメモリの物理空間内のアドレスにアクセスするステップであって、前記物理空間内の前記アドレスは、前記仮想空間内のアドレスを変換することによってコンピューティングデバイスによって生成され、前記仮想空間内の前記アドレスは、前記１つ以上の変換エントリに基づいて前記表面空間内のアドレスを変換することによってコンピューティングデバイスによって生成される、アクセスするステップと、
    を含む、
    非一時的コンピュータ可読記憶媒体。
12. 前記動作は、
    前記表面空間の部分へのアクセスに基づく活動カウント情報にアクセスするステップと、
    前記表面空間の前記ページと関連付けられた活動カウント情報に基づいて、前記表面空間の以前にアンマップされたページを前記仮想空間にマッピングするステップと、
    を更に含む、
    請求項１１に記載の非一時的コンピュータ可読記憶媒体。
13. 前記動作は、
    異なるグラフィックス表面に異なる表面空間を割り当て、前記異なる表面空間に対する変換エントリのそれぞれのセットを記憶するステップを更に含む、
    請求項１１に記載の非一時的コンピュータ可読記憶媒体。
14. ハードウェア集積回路の少なくとも一部の設計を指定する設計情報を、前記設計情報を使用して前記設計に従って前記ハードウェア集積回路を生成するように構成されている半導体製造システムによって認識されるフォーマットで記憶している非一時的コンピュータ可読記憶媒体であって、前記設計情報は、前記ハードウェア集積回路が、
    グラフィックス表面に割り当てられた表面空間内のアドレスを用いて前記グラフィックス表面にアクセスするように構成されている、グラフィックス処理回路と、
    前記表面空間のページを仮想空間にマッピングする変換テーブルの１つ以上の変換エントリに基づいて、前記仮想空間内のアドレスに前記表面空間内の前記アドレスを変換するように構成されている第１の変換回路であって、前記変換テーブルは、前記表面空間の一部だけを前記仮想空間に初めにマッピングするように構成されている、第１の変換回路と、
    前記グラフィックス表面を記憶するように構成されたメモリの物理空間内のアドレスに前記仮想空間内の前記アドレスを変換するように構成されている第２の変換回路と、
    を含むことを指定している、非一時的コンピュータ可読記憶媒体。
15. 前記第１の変換回路は、前記グラフィックス処理回路に前記仮想空間内の前記アドレスを提供するように構成され、前記グラフィックス処理回路は、前記仮想空間内の前記アドレスを用いてデータキャッシュにアクセスするように構成され、
    前記第２の変換回路は、前記データキャッシュのミスに応じて、前記仮想空間内の前記アドレスを前記物理空間内の前記アドレスに変換するように構成されている、
    請求項１４に記載の非一時的コンピュータ可読記憶媒体。
16. 前記変換テーブルは、前記グラフィックス処理回路により実行されるグラフィックス命令によって構成可能である、
    請求項１４に記載の非一時的コンピュータ可読記憶媒体。
17. 前記グラフィックス処理回路は、前記表面空間の部分へのアクセスに基づいて活動カウント情報を維持するように構成され、
    前記グラフィックス処理回路は、前記表面空間の前記ページと関連付けられた活動カウント情報に基づいて、前記表面空間の以前にアンマップされたページを前記仮想空間にマッピングするように構成されている、
    請求項１４に記載の非一時的コンピュータ可読記憶媒体。
18. 前記グラフィックス処理回路は、前記メモリに前記変換テーブルを記憶するように構成されている、
    請求項１４に記載の非一時的コンピュータ可読記憶媒体。
19. 前記第１の変換回路は、表面空間のための変換情報のキャッシュ専用であるキャッシュに、前記変換テーブルの少なくとも一部をキャッシュするように構成され、
    前記グラフィックス処理回路は、１つ以上の変換エントリについて、データを、前記１つ以上の変換エントリに対応するアクセス要求を受信する前に、前記キャッシュにプリフェッチするように構成されている、
    請求項１８に記載の非一時的コンピュータ可読記憶媒体。
20. 前記グラフィックス処理回路は、異なるグラフィックス表面に異なる表面空間を割り当て、前記異なる表面空間に対する変換エントリのそれぞれのセットを記憶するように構成されている、
    請求項１８に記載の非一時的コンピュータ可読記憶媒体。

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