JP7105239B2 - パワーデバイス用の窒化ガリウムエピタキシャル構造 - Google Patents

パワーデバイス用の窒化ガリウムエピタキシャル構造 Download PDF

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Description

[0001]関連出願の相互参照
本出願は、２０１７年１月１８日に出願された米国仮特許出願第６２／４４７，８５７号、２０１７年１１月２７日に出願された米国仮特許出願第６２／５９１，０１６号、および２０１８年１月８日に出願された米国非仮特許出願第１５／８６４，９７７号の利益を主張し、上記の内容は、その全体が参照により本明細書に組み込まれる。
[0002]窒化ガリウム系パワーデバイスは通常、サファイア基板上にエピタキシャル成長される。サファイア基板上への窒化ガリウム系パワーデバイスの成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的／光学的特性に関連する均一性の低下およびメトリックの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムに対する技術的な必要性がある。
[0003]本発明のいくつかの実施形態によれば、基板熱膨張係数を有する加工基板上に多層デバイスを作製するための方法は、加工基板上にバッファ層を成長させるステップと、バッファ層上に第１のエピタキシャル層を成長させるステップと、を含む。第１のエピタキシャル層は、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる。
[0004]本発明のいくつかの他の実施形態によれば、基板熱膨張係数を有する加工基板上に多層デバイスを作製するための方法は、加工基板上にバッファ層を成長させるステップと、バッファ層上に１つまたは複数のエピタキシャル層を成長させるステップと、を含む。１つまたは複数のエピタキシャル層のうちの少なくとも１つは、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる。いくつかの実施形態では、１つまたは複数のエピタキシャル層は、非ドープのＧａＮ層とドープされたＧａＮ層とが交互になる超格子を含むことができる。ドープされたＧａＮ層は、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）または鉄がドープされたＧａＮ（Ｆｅ－ＧａＮ）を含むことができる。本方法は、超格子に結合された非ドープのＧａＮ層を成長させるステップと、非ドープのＧａＮ層に結合された第１のエピタキシャル層を成長させるステップと、をさらに含むことができる。第１のエピタキシャル層は、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムアルミニウム（ＩｎＡｌＮ）を含むことができる。非ドープのＧａＮ層と第１のエピタキシャル層との間の界面は、高電子移動度トランジスタ（ＨＥＭＴ）の伝導チャネルを形成することができる。加工基板は、多結晶セラミックコアと、多結晶セラミックコアを封入するバリア層と、バリア層に結合された接合層と、接合層に結合された実質的に単結晶のシリコン層と、を含むことができる。バッファ層は、ＡｌＮ、ＡｌＧａＮ、またはＡｌＮ／ＡｌＧａＮのうちの少なくとも１つを含むことができる。
[0005]本発明のいくつかの他の実施形態によれば、基板熱膨張係数を有する加工基板上に多層デバイスを作製するための方法は、加工基板上にバッファ層を成長させるステップと、バッファ層に結合された第１のエピタキシャル層を成長させるステップと、を含む。第１のエピタキシャル層は、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる。本方法は、第１のエピタキシャル層に結合された窒化アルミニウムガリウム（ＡｌＧａＮ）バックバリア層を成長させるステップと、ＡｌＧａＮバックバリア層に結合された非ドープの窒化ガリウム（ＧａＮ）層を成長させるステップと、非ドープのＧａＮ層に結合されたバリア層を成長させるステップと、をさらに含む。
[0006]いくつかのさらなる実施形態によれば、エピタキシャル半導体構造は、基板熱膨張係数を有する加工基板と、加工基板上に形成されたバッファ層と、バッファ層上に形成された第１のエピタキシャル層と、を含む。第１のエピタキシャル層は、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる。
本発明の一実施形態による加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明の別の実施形態による加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明の一実施形態による裏面コンタクトを有する加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明の一実施形態による前面コンタクトを有する加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明の一実施形態による加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明の別の実施形態による加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明のさらなる実施形態による加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 本発明のいくつかの他の実施形態による加工基板構造上に形成されたパワーデバイスを示す簡略化した概略断面図である。 いくつかの実施形態による、ＡｌＧａＮバックバリア層を有しないＨＥＭＴの例示的な伝導帯図である。 いくつかの他の実施形態による、ＡｌＧａＮバックバリア層を有するＨＥＭＴの例示的な伝導帯図である。 本発明の一実施形態によるパワーデバイスの製造に使用するのに適した基板構造を示す簡略化した概略断面図である。 本発明の一実施形態による加工基板構造を示す簡略化した概略断面図である。 本発明のいくつかの実施形態による加工基板構造を示す簡略化した概略図である。 本発明のいくつかの他の実施形態による加工基板構造を示す簡略化した概略図である。 本発明のいくつかのさらなる実施形態による加工基板構造を示す簡略化した概略図である。 本発明のいくつかの実施形態による加工基板を製造する方法を示す簡略化したフローチャートである。 本発明のいくつかの実施形態による、加工基板上に多層デバイスを作製するための方法を示す簡略化したフローチャートである。 本発明のいくつかの他の実施形態による、加工基板上に多層デバイスを作製するための方法を示す簡略化したフローチャートである。 本発明のいくつかのさらなる実施形態による、加工基板上に多層デバイスを作製するための方法を示す簡略化したフローチャートである。
[0026]本発明は、一般的には、加工基板上に形成されたパワーデバイスに関する。より具体的には、本発明は、エピタキシャル成長プロセスを用いてパワーデバイスを製造するのに適した方法およびシステムに関する。ほんの一例として、本発明は、エピタキシャル成長によって基板上にパワーデバイスを製造するための方法およびシステムに適用され、基板は、パワーデバイスを形成するエピタキシャル層と実質的に一致する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体プロセス工程に適用することができる。
[0027]図１は、本発明の一実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板構造１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。シリコン層１２０は、その後のエピタキシャル成長のための表面を提供することができる。セラミック基板１１０は、１つまたは複数の後続のエピタキシャル層のＣＴＥと実質的に一致するＣＴＥを有することができる。
[0028]バッファ層１３０は、Ｓｉ層１２０上にエピタキシャルに形成することができる。バッファ層１３０は、１つまたは複数の層を含むことができる。いくつかの実施形態では、バッファ層１３０は比較的薄く、例えば厚さが０．５ミクロン未満であってもよい。バッファ層１３０は、例えば、厚さ約０．２μｍのＡｌＮ、厚さ約０．１２５μｍのＡｌ０．２５Ｇａ０．７５Ｎ、またはそれらの組み合わせなどを含むことができる。比較的薄いアルミニウム含有バッファ層（例えば、０．２μｍＡｌＮ／０．１２５μｍＡｌ０．２５Ｇａ０．７５Ｎ）は、シリコン基板を使用して製造することができない大直径基板上に８ミクロンを超えるＧａＮエピタキシを支持することができる。
[0029]バッファ層１３０上にＧａＮエピタキシャル層１４０を形成することができる。いくつかの実施形態では、ＧａＮエピタキシャル層１４０は、高耐圧のために８μｍを超える厚さを有することができる。例えば、その後にＧａＮエピタキシャル層１４０上に形成されたパワーデバイスにおいて、５００Ｖまたは６００Ｖを超える降伏電圧を達成することができる。図１に示すように、ＧａＮエピタキシャル層１４０は、ドープされたＧａＮエピタキシャル層１４２および伝導チャネル１５０の下（例えば真下）の非ドープのＧａＮエピタキシャル層１４４を含むことができる。ドープされたＧａＮエピタキシャル層１４２は、５μｍ以上の厚さを有することができる。ドープされたＧａＮエピタキシャル層１４２は、いくつかの実施形態では、高抵抗を提供するためにＣまたはＦｅがドープされたＧａＮを含むことができる。本明細書でより十分に説明されるように、Ｃ－ＧａＮまたはＦｅ－ＧａＮ層などの低導電率層を形成することができるが、これらは、炭素または鉄がバックグラウンドの不純物を補償するか、またはディープセンターを提供するので、１×１０１２ｃｍ－３程度のバックグラウンドドーピングレベル（自由キャリア密度）を有してもよい。
[0030]本明細書ではＧａＮ層について説明するが、本発明はＧａＮに限定されず、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、それらの組み合わせなどを含む他のＩＩＩ－Ｖ族材料を利用することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0031]ＡｌＧａＮまたはＩｎＡｌＮ層１６０をバリア層としてＧａＮエピタキシャル層１４０上に形成することができる。ＡｌＧａＮ／ＧａＮ界面は、ヘテロ界面での分極誘起電荷により、２次元電子ガス（２ＤＥＧ）を生じさせることができる。２次元電子ガスは、高電子移動度トランジスタ（ＨＥＭＴ）パワーデバイスの伝導チャネル１５０を形成する。
[0032]いくつかの実施形態では、エンハンスメントモードデバイスを製造するのに適切な、任意の非ドープのまたはｐ型ＧａＮキャップ層１７０をＡｌＧａＮまたはＩｎＡｌＮ層１６０上に形成することができる。
[0033]セラミック基板１１０は、ＧａＮエピタキシャル層のＣＴＥと実質的に一致するＣＴＥを有することができるので、比較的薄い（例えば、０．５μｍ未満）バッファ層１３０は、比較的厚い（例えば、５μｍ超）ＧａＮエピタキシャル層１４０を支持することができる。
[0034]図２は、本発明の一実施形態による加工基板構造２０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板構造２０２は、その上に形成された薄いシリコンゲルマニウム（ＳｉＧｅ）層２２０を有するセラミック基板１１０を含むことができる。シリコンゲルマニウム層２２０は、後続のエピタキシャル成長のための格子整合表面を提供することができる。セラミック基板１１０は、後続のエピタキシャル層のＣＴＥと実質的に一致するＣＴＥを有することができる。ＳｉＧｅ層２２０は、Ｓｉ層（図示せず）上にエピタキシャル成長させることができ、または（例えば、ドナー基板をその上に形成されたＳｉＧｅ層とセラミック基板とを結合させることによって）ドナー基板から転写することができる。
[0035]バッファ層１３０は、ＳｉＧｅ層２２０上にエピタキシャルに形成することができる。バッファ層１３０は、１つまたは複数の層を含むことができる。いくつかの実施形態では、バッファ層１３０は比較的薄く、例えば厚さが０．５ミクロン未満であってもよい。バッファ層１３０は、例えば、厚さ約０．２μｍのＡｌＮ、厚さ約０．１２５μｍのＡｌ０．２５Ｇａ０．７５Ｎ、またはそれらの組み合わせなどを含むことができる。比較的薄いアルミニウム含有バッファ層１３０（例えば、０．２μｍＡｌＮ／０．１２５μｍＡｌ０．２５Ｇａ０．７５Ｎ）は、シリコン基板を使用して製造することができない大直径基板上に８ミクロンを超えるＧａＮエピタキシを支持することができる。
[0036]バッファ層１３０上にＧａＮエピタキシャル層１４０を形成することができる。いくつかの実施形態では、ＧａＮエピタキシャル層１４０は、高耐圧のために８μｍを超える厚さを有することができる。例えば、その後にＧａＮエピタキシャル層上に形成されたパワーデバイスにおいて、５００Ｖまたは６００Ｖを超える降伏電圧を達成することができる。図２に示すように、ＧａＮエピタキシャル層は、例えば、５μｍのドープされたエピタキシャル層１４２と、伝導チャネル１５０の下（例えば、真下）の非ドープのＧａＮ層１４４と、を含むことができる。ドープされたエピタキシャル層１４２は、いくつかの実施形態では、ＣまたはＦｅがドープされたＧａＮを含むことができる。本明細書ではＧａＮ層について説明するが、本発明はＧａＮに限定されず、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、それらの組み合わせなどを含む他のＩＩＩ－Ｖ族材料を利用することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0037]ＡｌＧａＮまたはＩｎＡｌＮ層１６０をバリア層としてＧａＮエピタキシャル層１４０上に形成することができる。ＡｌＧａＮ／ＧａＮ界面は、ヘテロ界面での分極誘起電荷により、２次元電子ガス（２ＤＥＧ）を生じさせることができる。２次元電子ガスは、高電子移動度トランジスタ（ＨＥＭＴ）パワーデバイスの伝導チャネル１５０を形成する。
[0038]いくつかの実施形態では、エンハンスメントモードデバイスを製造するのに適切な、任意の非ドープのまたはｐ型ＧａＮキャップ層１７０をＡｌＧａＮまたはＩｎＡｌＮ層１６０上に形成することができる。
[0039]図３は、本発明の一実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板構造１０２は、その上に形成された薄いＳｉ層１２０を有するセラミック基板１１０を含むことができる。Ｓｉ層１２０は、その後のエピタキシャル成長のための表面を提供することができる。セラミック基板１１０は、後続のエピタキシャル層のＣＴＥと実質的に一致するＣＴＥを有することができる。
[0040]パワーデバイスは、図１に示すパワーデバイスと実質的に同様に、Ｓｉ層１２０上にエピタキシャル形成されたバッファ層１３０、バッファ層１３０上に形成されたＧａＮエピタキシャル層１４０、およびＧａＮエピタキシャル層１４０上に形成されたＡｌＧａＮまたはＩｎＡｌＮバリア層１６０をさらに含むことができる。ＧａＮエピタキシャル層１４０は、５μｍのドープされたエピタキシャル層１４２と、伝導チャネル１５０の下（例えば真下）の非ドープのＧａＮ層１４４と、を含むことができる。ＧａＮエピタキシャル層１４０はまた、（例えば、図４に示すように）ドープされたエピタキシャル層の下に１つまたは複数の導電性エピタキシャル層を含むことができる。
[0041]パワーデバイスは、セラミック基板１１０を貫通して形成されたＳｉ層１２０またはＧａＮエピタキシャル層１４０への電気コンタクト３１０をさらに含むことができる。パワーデバイスの動作中に、いくらかの寄生電荷がＳｉ層１２０および／またはバッファ層１３０内に蓄積する可能性があり、その結果寄生容量が生じる。電気コンタクト３１０は、寄生電荷の除去を容易にすることができ、それによってパワーデバイスのより速いスイッチングを可能にする。
[0042]図４は、本発明の一実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板構造１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。シリコン層１２０は、その後のエピタキシャル成長のための表面を提供することができる。セラミック基板１１０は、後続のエピタキシャル層のＣＴＥと実質的に一致するＣＴＥを有することができる。
[0043]バッファ層１３０上にＧａＮエピタキシャル層１４０を形成することができる。いくつかの実施形態では、ＧａＮエピタキシャル層１４０は、高耐圧のために８μｍを超える厚さを有することができる。例えば、その後にＧａＮエピタキシャル層１４０上に形成されたパワーデバイスにおいて、５００Ｖまたは６００Ｖを超える降伏電圧を達成することができる。図４に示すように、ＧａＮエピタキシャル層１４０は、例えば、導電性ＧａＮエピタキシャル層４２０、ドープされたＧａＮエピタキシャル層１４２、および伝導チャネル１５０の下（例えば真下）の非ドープのＧａＮ層１４４を含むことができる。ドープされたエピタキシャル層１４２は、いくつかの実施形態では、ＣまたはＦｅがドープされたＧａＮを含むことができる。本明細書ではＧａＮ層について説明するが、本発明はＧａＮに限定されず、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、それらの組み合わせなどを含む他のＩＩＩ－Ｖ族材料を利用することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0044]ＡｌＧａＮまたはＩｎＡｌＮ層１６０をバリア層としてＧａＮエピタキシャル層１４０上に形成することができる。ＡｌＧａＮ／ＧａＮ界面は、ヘテロ界面での分極誘起電荷により、２次元電子ガス（２ＤＥＧ）を生じさせることができる。２次元電子ガスは、高電子移動度トランジスタ（ＨＥＭＴ）パワーデバイスの伝導チャネル１５０を形成する。
[0045]いくつかの実施形態では、エンハンスメントモードデバイスを製造するのに適切な、任意の非ドープのまたはｐ型ＧａＮキャップ層１７０をＡｌＧａＮまたはＩｎＡｌＮ層１６０上に形成することができる。
[0046]パワーデバイスは、パワーデバイスの前面を貫通して形成されたＳｉ層１２０またはＧａＮエピタキシャル層１４０への電気コンタクト４１０をさらに含むことができる。図４は、電気コンタクトがＧａＮエピタキシャル層１４０を貫通してバッファ層１３０まで延在することを示しているが、いくつかの実施形態では、電気コンタクトはＳｉ層１２０まで延在することができる。電気コンタクトは、ＡｌＧａＮまたはＩｎＡｌＮ層１６０およびＧａＮエピタキシャル層１４０に電気的に接続されないようにその側壁上で絶縁されてもよい。電気コンタクト４１０は、寄生電荷の除去を容易にすることができ、それによってパワーデバイスのより速いスイッチングを可能にする。
[0047]図５は、本発明の別の実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。シリコン層１２０は、単結晶層とすることができ、その後のエピタキシャル成長のための表面を提供することができる。セラミック基板１１０は、後続のエピタキシャル層のうちの１つまたは複数のＣＴＥと実質的に一致するＣＴＥを有することができる。
[0048]図５に示すように、ＳｉＮの部分単層５１０を挿入して、３Ｄ成長に伴う転位の減少を促進することができる。加工基板１０２の使用は、多結晶セラミックコア基板１１０の使用により、エピタキシャル層内の圧縮応力の低減を可能にすることができる。図５に示すように、ＳｉＮの部分単層５１０は、転位密度を低減し、結晶品質を向上させるために、横方向過成長プロセスにおいて利用されるＳｉＮアイランドを提供することができる。さらなる説明は、２０１５年４月２１日に発行された米国特許第９，０１２，２５３号に提供されており、その開示はすべての目的のためにその全体が参照により本明細書に組み込まれる。
[0049]ＳｉＮの部分単層５１０は、バッファ層１３０の一部を覆うことができ、ＧａＮエピタキシャル成長のための引張応力を提供することができる。ＳｉＮの部分単層５１０上のＧａＮの再成長は、ＳｉＮアイランド間の核生成およびＳｉＮアイランド上の横方向過成長をもたらし、転位の終端および結晶品質の向上をもたらすことができる。本明細書ではＳｉＮアイランドについて説明しているが、ＳｉＮストライプのアレイなどを含む他の部分層を利用することができる。さらに、ＳｉＮは単層として形成される必要はなく、単層よりも大きい所定の厚さを有してもよい。ＳｉＮに加えて、ＳｉＯ２などを含む他の材料を横方向過成長プロセスにおいて利用することができる。
[0050]いくつかの実施形態では、複数の部分単層が利用される。これらの実施形態では、第１の部分単層が形成され、第１の横方向過成長が行われ、第２の部分単層が形成され、第２の横方向過成長が行われ、単層／再成長構造が所定の回数繰り返されて、複数の中間層が得られる。横方向過成長層の厚さは、いくつかの実施形態では、例えば、０．５μｍから２．５μｍまで変化し得る。横方向過成長層が連続してより平坦になり、欠陥および／または転位の数が少ないことを特徴とするので、部分単層５１０は、後続の横方向過成長層の表面を改善することができ、これによって、特定の用途に応じて厚さを増減することができる。
[0051]いくつかの実施形態では、ＳｉＮの部分単層５１０上に形成された導電性エピタキシャル層４２０は、総エピタキシャル構造の要素として高抵抗層を提供する設計において、１×１０１６ｃｍ－３程度の低いドーピング密度を特徴とする非ドープのＧａＮ（ｕ－ＧａＮ）であってもよい。
[0052]図６は、本発明の別の実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。単結晶層とすることができるシリコン層１２０は、その後のエピタキシャル成長のための表面を提供する。セラミック基板１１０は、後続のエピタキシャル層のうちの１つまたは複数のＣＴＥと実質的に一致するＣＴＥを有することができる。
[0053]図６に示すように、所定のアルミニウムモル分率（ｘ）を有するＡｌｘＧａ１－ｘＮエピタキシャル層６４０が、バッファ層１３０からチャネル１５０の下の非ドープのＧａＮ層１４４まで延在する。アルミニウムのモル分率は、所望のキャリア閉じ込めを提供するために低く、例えば１０％未満であってもよい。他の実施形態では、アルミニウムのモル分率は１０％～３０％の範囲であってもよい。ＡｌｘＧａ１－ｘＮエピタキシャル層６４０は、絶縁層またはブロッキング層として機能し得るこのエピタキシャル層の抵抗率をさらに増加させるために、鉄または炭素をドープすることができる。ＡｌＧａＮとＧａＮとの間のバンドギャップ差は、降伏に対するさらなる障壁を提供することができる。
[0054]図７は、本発明の別の実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。シリコン層１２０は、単結晶層とすることができ、その後のエピタキシャル成長のための表面を提供することができる。セラミック基板１１０は、後続のエピタキシャル層のうちの１つまたは複数のＣＴＥと実質的に一致するＣＴＥを有することができる。
[0055]図７において、エピタキシャル構造７４０は、Ｃ－ＧａＮ（またはＦｅ－ＧａＮ）および非ドープのＧａＮ（ｕ－ＧａＮ）層の交互の層を成長させることによって形成され、改善された結晶品質を有する高抵抗を提供する。ｕ－ＧａＮは通常、Ｃ－ＧａＮまたはＦｅ－ＧａＮと比較してより高い温度で成長し、より高い成長温度は通常より高品質の結晶に関連するので、超格子におけるｕ－ＧａＮの存在によって、より高い結晶品質を得ることができる。したがって、この構造は、結晶品質を改善しながら高い降伏性能を提供するエピタキシャル層の絶縁特性を維持する。いくつかの実施形態では、意図的なドーピングがなくても、成長チャンバ内に存在するドーパントの混入の結果として、ｕ－ＧａＮは１×１０１６ｃｍ－３の程度のバックグラウンドドーピングレベルを有する。低導電率を有するこれらの層は、超格子中のＣ－ＧａＮまたはＦｅ－ＧａＮ層と組み合わせることができ、Ｃ－ＧａＮまたはＦｅ－ＧａＮ層は、炭素または鉄がバックグラウンド不純物を補償するので、１×１０１２ｃｍ－３程度のバックグラウンドドーピングレベル（自由キャリア密度）を有する。したがって、超格子は、高抵抗および高品質の結晶を提供することができる。
[0056]図８は、本発明の別の実施形態による加工基板構造１０２上に形成されたパワーデバイスを示す簡略化した概略断面図である。加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。シリコン層１２０は、単結晶層とすることができ、その後のエピタキシャル成長のための表面を提供することができる。セラミック基板１１０は、後続のエピタキシャル層のうちの１つまたは複数のＣＴＥと実質的に一致するＣＴＥを有することができる。バッファ層１３０は、Ｓｉ層１２０上にエピタキシャルに形成することができる。図１および図７を参照して上述したように、意図的でなくドープされたＧａＮ（ＵＩＤ－ＧａＮ）エピタキシャル層８４０（あるいはＣ－ＧａＮ（またはＦｅ－ＧａＮ）および非ドープのＧａＮ（ｕＧａＮ）層の交互の層）をバッファ層１３０上に形成することができる。
[0057]さらに図８を参照すると、非ドープの低組成ＡｌＧａＮ層８１０をＵＩＤ－ＧａＮ層８４０（あるいはＣ－ＧａＮ（またはＦｅ－ＧａＮ）およびｕＧａＮの交互の層）上に形成することができる。非ドープの低組成ＡｌＧａＮ層８１０をバックバリア層と呼ぶことがある。非ドープの低組成ＡｌＧａＮ層８１０上に、非ドープのＧａＮ層１４４を形成することができる。非ドープのＧａＮ層８１０上に、ＡｌＧａＮ（またはＩｎＧａＮ）層１６０を形成することができる。ＡｌＧａＮ（またはＩｎＧａＮ）層１６０をバリア層と呼ぶことがある。ＡｌＧａＮ／ＧａＮ界面は、ヘテロ界面での分極誘起電荷により、２次元電子ガス（２ＤＥＧ）を生じさせることができる。２次元電子ガスは、高電子移動度トランジスタ（ＨＥＭＴ）パワーデバイスの伝導チャネル１５０を形成する。低組成ＡｌＧａＮ層８１０（すなわち、バックバリア層）を追加することによって、伝導チャネル１５０内の電子の保持を高め、後述するように、電子がリーク電流としてＵＩＤ－ＧａＮ層８４０（あるいはＣ－ＧａＮ（またはＦｅ－ＧａＮ）およびｕＧａＮの交互の層）に侵入するのを防ぐことができる。
[0058]図９Ａは、いくつかの実施形態による、バックバリア層を有しないＨＥＭＴの例示的な伝導帯（ＣＢ）図を示す。ＡｌＧａＮバリア層１６０は、約１０％から約１００％の範囲のアルミニウムモル分率、および約１ｎｍから約１００ｎｍの範囲の厚さｄ１を有することができる。ＧａＮ層１４４（すなわち、チャネル）は、約１０ｎｍから約１００ｎｍの範囲の厚さｄ２を有することができる。ＵＩＤ－ＧａＮ層８４０は、上述したように高電圧抵抗のために約８μｍより大きい厚さｄ３を有することができる。図９Ａに示すように、ＡｌＧａＮバリア層１６０の伝導帯は、フェルミ準位（ＥＦ）に対して第１のバリア高さＥＢ１を形成することができ、これは約１ｅＶから約４ｅＶの範囲であり得る。ＵＩＤ－ＧａＮ層８４０の伝導帯は、フェルミ準位（ＥＦ）に対して第２のバリア高さＥＢ２を形成することができ、これは第１のバリア高さＥＢ１より実質的に低くてもよい。いくつかの実施形態では、ＥＢ２は０．２ｅＶから１．５ｅＶの範囲であってもよい。したがって、チャネル（２ＤＥＧ）１５０内の電子は、ＵＩＤ－ＧａＮ層８４０に容易に侵入する可能性があり、それによってリーク電流が生じる。
[0059]図９Ｂは、別の実施形態による、低組成ＡｌＧａＮバックバリア層８１０を有するＨＥＭＴの例示的な伝導帯（ＣＢ）図を示す。明確にするために、図９Ａに関して示した要素はここでは繰り返さない。低組成ＡｌＧａＮバックバリア層８１０は、約１％～約５０％、例えば約３％～約１５％の範囲のアルミニウムモル分率、および約０．１μｍ～約１μｍ、例えば約０．２μｍ～約０．３μｍの範囲の厚さｄ４を有してもよい。いくつかの実施形態では、ＡｌＧａＮバックバリア層８１０は非ドープであってもよい。図示するように、低組成のＡｌＧａＮバックバリア層８１０は、図９Ａに示すように、フェルミ準位（ＥＦ）に対して、低組成ＡｌＧａＮバックバリア層８１０を用いずにＵＩＤ－ＧａＮ層８４０によって形成された第２のバリア高さＥＢ２と比較して比較的高い第３のバリア高さＥＢ３を形成することができる。いくつかの実施形態では、ＥＢ３は１～３ｅＶの範囲であり得る。したがって、低組成ＡｌＧａＮバックバリア層８１０を追加することによって、チャネル（２ＤＥＧ）内の電子がＵＩＤ－ＧａＮ層に侵入するのを防ぐことができ、それによって基板を通るリーク電流を低減することができる。
[0060]図１０は、本発明の一実施形態によるパワーデバイスの製造に使用するのに適した基板構造１０２を示す簡略化した概略断面図である。図１０を参照すると、多結晶セラミックコア１１０を含む、図１１に示す要素を含むことができる加工基板１０２を提供することができる。単結晶成長表面を提供するために、例えば層転写プロセスを使用して、単結晶層１２０（例えば単結晶シリコン）が多結晶セラミックコア１１０に接合される。バッファ層１３０を単結晶層１２０上に成長させることができ、ＩＩＩ－Ｖ族エピタキシャル層１０４０（例えば、ＧａＮ）がバッファ層１３０上に成長される。ＩＩＩ－Ｖ族エピタキシャル層１０４０のＣＴＥは、多結晶セラミックコア１１０のコアのＣＴＥと実質的に一致することができる。ＩＩＩ－Ｖ族エピタキシャル層１０４０は単結晶であってもよく、部分的にはＣＴＥが一致するので高品質である。
[0061]図１１は、本発明のいくつかの実施形態による加工基板構造を示す簡略化した概略図である。図１１に示すように、加工基板構造は、様々な電子的および光学的用途に適している可能性がある。加工基板構造は、加工基板構造、例えば、剥離シリコン（１１１）層１１２５上に成長するエピタキシャル材料の熱膨張率（ＣＴＥ）と実質的に一致するＣＴＥを有することができるコア１１１０（例えば、ＡｌＮ基板）を含む。
[0062]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）であってもよい。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコアに利用することができる。
[0063]コア１１１０の厚さは、１００～１，５００μｍ程度、例えば７５０μｍであってもよい。コア１１１０は、シェルまたは封入シェルと呼ぶことができる接着層１１１２に封入されている。一実施形態では、接着層１１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層１１１２の厚さは、例えば１００Åから２，０００Åまで変化する。いくつかの実施形態ではＴＥＯＳ酸化物が接着層１１１２に利用されるが、後に堆積される層とその下の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料も本発明の実施形態に従って利用することができる。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。接着層１１１２は、いくつかの実施形態ではコア１１１０を完全に囲み、完全に封入されたコア１１１０を形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを使用して形成することができ、これは、半導体処理、特に多結晶もしくは複合の基板および層と互換性があり得る。接着層１１１２は、その上に後続の層が接着して加工基板構造の要素を形成する表面を提供する。
[0064]封入接着層を形成するためのＬＰＣＶＤプロセス、ガラス／誘電体上のスピン塗布、炉に基づくプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コア１１１０の一部分を被覆する堆積プロセスを利用することができ、コア１１１０を裏返すことができ、堆積プロセスを繰り返してコア１１１０のさらなる部分を被覆することができる。したがって、ＬＰＣＶＤ技術は、完全に封入された構造を提供するためにいくつかの実施形態で利用されるが、特定の用途に応じて他の膜形成技術を利用することができる。
[0065]図１１を参照すると、接着層１１１２を囲むように導電層１１１４が形成されている。一実施形態では、導電層１１１４は、ポリシリコン（すなわち、多結晶シリコン）のシェルであり、ポリシリコンはセラミック材料に対する接着力が乏しいので、接着層１１１２を囲むように形成されている。導電層１１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、例えば２，５００Åであり得る。いくつかの実施形態では、ポリシリコン層は、接着層１１１２（例えば、ＴＥＯＳ酸化物層）を完全に囲むようにシェルとして形成することができ、それによって完全に封入された接着層１１１２を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、後述するように、導電材料は、接着層１１１２の一部、例えば基板構造の下半分に形成することができる。いくつかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。
[0066]一実施形態では、導電層１１１４は、高導電性材料を提供するためにドープされたポリシリコン層、例えばｐ型ポリシリコン層を提供するためにホウ素でドープされたポリシリコン層とすることができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電性を提供するために１×１０１９ｃｍ－３～１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度の他のドーパント（例えば、１×１０１６ｃｍ－３～５×１０１８ｃｍ－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層１１１４に使用するのに適したｎ型またはｐ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0067]導電層１１１４の存在は、加工基板を半導体処理ツール、例えば静電チャック（ＥＳＣまたはｅチャック）を有するツールに静電チャックする際に有用である。導電層は、半導体処理ツール内で処理した後に迅速なチャック解除を可能にする。本発明の実施形態では、導電層１１１４は、ボンディングを含む将来の処理中にチャックとの電気的接触またはｅチャックへの容量結合を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。加えて、静電チャックと組み合わせて高い熱伝導率を有する基板構造を有することは、その後の加工層およびエピタキシャル層の形成、ならびにその後のデバイス製造工程のためにより良い堆積条件を与えることができる。例えば、それは、より低い応力、より均一な堆積厚、およびその後の層形成を通してより良好な化学量論制御をもたらすことができる望ましい熱プロファイルを提供することができる。
[0068]第２の接着層１１１６（例えば、厚さが１，０００Å程度のＴＥＯＳ酸化物層）が導電層１１１４を囲むように形成される。いくつかの実施形態では、第２の接着層１１１６は、導電層１１１４を完全に取り囲んで、完全に封入された構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを用いて形成することができる。
[0069]バリア層１１１８、例えば窒化シリコン層が、第２の接着層１１１６を囲むように形成される。一実施形態では、バリア層１１１８は、厚さが２，０００Å～５，０００Åの程度の窒化シリコン層である。いくつかの実施形態では、バリア層１１１８は第２の接着層１１１６を完全に囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層１１１８として利用することができる。いくつかの実施態様では、バリア層１１１８は、バリア層１１１８を形成するために構築されたいくつかの補助層からなる。したがって、バリア層という用語は、単層または単一材料を意味するのではなく、複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0070]いくつかの実施形態では、バリア層１１１８、例えば、窒化シリコン層は、コア中に存在する元素、例えば、イットリウム（元素）、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、および他の微量元素などが、例えば高温（例えば１，０００℃）のエピタキシャル成長プロセス中に加工基板が存在する可能性がある半導体処理チャンバの環境内へ拡散および／またはガス放出するのを防ぐ。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0071]通常、コアを形成するために利用されるセラミック材料は、１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を追い出すであろうと予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の元素および化合物を含む可能性がある。続いて、８００℃～１，１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散は重要ではないと予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、加工基板の層を通して元素の有意な拡散が存在することを突き止めた。したがって、本発明の実施形態は、この望ましくない拡散を防ぐためにバリア層１１１８を加工基板構造に統合する。
[0072]再び図１１を参照すると、接合層１１２０（例えば、酸化シリコン層）が、バリア層１１１８の一部分、例えば、バリア層１１１８の上面に堆積され、続いて実質的単結晶層１１２５（例えば、図１１に示す剥離シリコン（１１１）層などの単結晶シリコン層）の接合中に使用される。接合層１１２０は、いくつかの実施形態では、厚さが約１．５μｍであってもよい。いくつかの実施形態では、接合層１１２０の厚さは、結合誘起ボイド軽減のために２０ｎｍ以上である。いくつかの実施形態では、接合層１１２０の厚さは０．７５～１．５μｍの範囲である。
[0073]実質的単結晶層１１２５（例えば、剥離したＳｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。いくつかの実施形態では、エピタキシャル材料は、厚さが２μｍから１０μｍのＧａＮ層を含むことができ、これはオプトエレクトロニクス、ＲＦ、およびパワーデバイスで利用される複数の層のうちの１つとして利用することができる。一実施形態では、実質的単結晶層１１２５は、層転写プロセスを使用して接合層１１２０に付着された単結晶シリコン層を含む。
[0074]加工基板構造に関するさらなる説明は、２０１７年６月１３日に出願された米国特許出願第１５／６２１，３３５号、および２０１７年６月１３日に出願された米国特許出願第１５／６２１，２３５号に提供されており、それらの開示は、あらゆる目的のためにその全体が参照により本明細書に組み込まれる。
[0075]図１２は、本発明の一実施形態による加工基板１２００を示す簡略化した概略断面図である。図１２に示す加工基板１２００は、様々な電子用途および光学用途に適している。加工基板１２００は、加工基板１２００上に成長するエピタキシャル材料の熱膨張率（ＣＴＥ）と実質的に一致するＣＴＥを有することができるコア１２１０を含む。エピタキシャル材料１２３０は、加工基板１２００の要素として必須ではないが、通常、加工基板１２００上に成長されるので、オプションとして示されている。
[0076]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１２１０は、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料であってもよい。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコア１２１０に利用することができる。
[0077]コア１２１０の厚さは、１００μｍ～１，５００μｍ程度、例えば７２５μｍであってもよい。コア１２１０は、シェルまたは封入シェルと呼ぶことができる接着層１２１２に封入されている。一実施形態では、接着層１２１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、例えば１００Åから２，０００Åまで変化する。いくつかの実施形態ではＴＥＯＳ酸化物が接着層に利用されるが、後に堆積される層とその下の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料も本発明の実施形態に従って利用することができる。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。いくつかの実施形態では、接着層１２１２はコア１２１０を完全に囲み、完全に封入されたコアを形成する。接着層１２１２は、低圧化学気相堆積（ＬＰＣＶＤ）プロセスを使用して形成することができる。接着層１２１２は、その上に後続の層が接着して加工基板１２００構造の要素を形成する表面を提供する。
[0078]封入する第１の接着層１２１２を形成するためのＬＰＣＶＤプロセス、炉に基づくプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部分を被覆する堆積プロセスを利用することができ、コア１２１０を裏返すことができ、堆積プロセスを繰り返してコアのさらなる部分を被覆することができる。したがって、ＬＰＣＶＤ技術は、完全に封入された構造を提供するためにいくつかの実施形態で利用されるが、特定の用途に応じて他の膜形成技術を利用することができる。
[0079]接着層１２１２を囲むように導電層１２１４が形成されている。一実施形態では、導電層１２１４は、ポリシリコン（すなわち、多結晶シリコン）のシェルであり、ポリシリコンはセラミック材料に対する接着力が乏しいので、第１の接着層１２１２を囲むように形成されている。導電層１２１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、例えば２，５００Åであり得る。いくつかの実施形態では、ポリシリコン層は、第１の接着層１２１２（例えば、ＴＥＯＳ酸化物層）を完全に囲むようにシェルとして形成することができ、それによって完全に封入された第１の接着層１２１２を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、後述するように、導電材料は、接着層の一部、例えば基板構造の下半分に形成することができる。いくつかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。
[0080]一実施形態では、導電層１２１４は、高導電性材料を提供するためにドープされたポリシリコン層、例えばＰ型ポリシリコン層を提供するためにホウ素でドープされたポリシリコン層とすることができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電性を提供するために１×１０１９ｃｍ－３～１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度の他のドーパント（例えば、１×１０１６ｃｍ－３～５×１０１８ｃｍ－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層１２１４に使用するのに適したＮ型またはＰ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0081]導電層１２１４の存在は、加工基板１２００の半導体処理ツール、例えば静電放電チャック（ＥＳＣ）を有するツールへの静電チャックする際に有用である。導電層１２１４は、半導体処理ツール内で処理した後に迅速なチャック解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0082]第２の接着層１２１６（例えば、厚さが１，０００Å程度のＴＥＯＳ酸化物層）が導電層１２１４を囲むように形成される。いくつかの実施形態では、第２の接着層１２１６は導電層１２１４を完全に囲み、完全に封入された構造を形成する。第２の接着層１２１６は、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成することができる。
[0083]バリア層１２１８、例えば窒化シリコン層が、第２の接着層１２１６を囲むように形成される。一実施形態では、バリア層１２１８は、厚さが４，０００Å～５，０００Åの程度の窒化シリコン層である。いくつかの実施形態では、バリア層１２１８は第２の接着層１２１６を完全に囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層として利用することができる。いくつかの実施態様では、バリア層は、バリア層を形成するために構築されたいくつかの補助層からなる。したがって、バリア層という用語は、単層または単一材料を意味するのではなく、複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0084]いくつかの実施形態では、バリア層１２１８、例えば窒化シリコン層は、コア１２１０内に存在する元素の、例えば、高温（例えば、１，０００℃）エピタキシャル成長プロセス中に加工基板１２００が存在し得る半導体処理チャンバの環境への拡散および／またはガス放出を防止する。コア１２１０内に存在する元素は、例えば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などを含むことができる。コア１２１０から拡散した元素は、加工層１２２０／１２２２に意図しないドーピングを引き起こす可能性がある。コア１２１０から放出された元素は、チャンバを通って移動し、ウェハ上の他の場所に吸着し、加工層１２２０／１２２２およびエピタキシャル材料１２３０に不純物を生じさせる可能性がある。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0085]接合層１２２０（例えば、酸化シリコン層）が、バリア層１２１８の一部分、例えば、バリア層の上面に堆積され、続いて単結晶層１２２２の接合中に使用される。接合層１２２０は、いくつかの実施形態では、厚さが約１．５μｍであってもよい。単結晶層１２２２は、例えば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、および／またはＺｎＯを含むことができる。いくつかの実施形態では、単結晶層１２２２は０～０．５μｍの厚さを有することができる。単結晶層１２２２は、エピタキシャル材料１２３０を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。エピタキシャル材料１２３０の結晶層は、単結晶層１２２２に関連する下層の半導体格子の延長部である。加工基板１２００の独自のＣＴＥ整合特性は、既存の技術よりも厚いエピタキシャル材料１２３０の成長を可能にする。いくつかの実施形態では、エピタキシャル材料１２３０は、厚さが２μｍ～１０μｍの窒化ガリウム層を含み、これは、光電子デバイス、パワーデバイスなどで利用される複数の層のうちの１つとして利用することができる。他の実施形態では、エピタキシャル材料１２３０は厚さが１０μｍよりも大きく、複数のエピタキシャル層を含むエピタキシャル構造であってもよい。一実施形態では、接合層１２２０は、層転写プロセスを使用して酸化シリコンバリア層１２１８に取り付けられている単結晶シリコン層を含む。
[0086]図１３は、本発明の一実施形態による加工基板構造を示す簡略化した概略図である。図１３に示す加工基板１３００は、様々な電子用途および光学用途に適している。加工基板は、加工基板１３００上に成長するエピタキシャル材料１２３０の熱膨張率（ＣＴＥ）と実質的に一致するＣＴＥを有することができるコア１３１０を含む。エピタキシャル材料１２３０は、加工基板構造の要素として必須ではないが、通常、加工基板構造上に成長するので、オプションとして示されている。
[0087]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１３１０は、多結晶セラミック材料、例えば、多結晶窒化アルミニウム（ＡｌＮ）であってもよい。コア１３１０の厚さは、１００～１，５００μｍ程度、例えば７２５μｍであってもよい。コア１３１０は、シェルまたは封入シェルと呼ぶことができる第１の接着層１３１２に封入されている。この実施態様では、第１の接着層１３１２はコアを完全に封入するが、図１４に関してさらに詳細に説明するように、これは本発明によって必要とされない。
[0088]一実施形態では、第１の接着層１３１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）層を含む。他の実施形態では、第１の接着層１３１２の厚さは、例えば１００Åから２，０００Åまで変化する。いくつかの実施形態ではＴＥＯＳが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着を提供する他の材料も本発明の実施形態に従って利用することができる。例えば、ＳｉＯ２、ＳｉＯＮなどは、セラミック材料によく接着し、その後の、例えば導電性材料の堆積に適した表面を提供する。いくつかの実施形態では、第１の接着層１３１２は、コア１３１０を完全に囲み、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。接着層１３１２は、その上に後続の層が接着して加工基板構造の要素を形成する表面を提供する。
[0089]封入する接着層１３１２を形成するためのＬＰＣＶＤプロセス、炉に基づくプロセスなどの使用に加えて、他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コア１３１０の一部を被覆する堆積プロセス、例えばＣＶＤ、ＰＥＣＶＤなどを利用することができ、コア１３１０を裏返すことができ、堆積プロセスを繰り返してコアのさらなる部分を被覆することができる。
[0090]第１の接着層１３１２の少なくとも一部の上に導電層１３１４が形成される。一実施形態では、導電層１３１４は、コア／接着層構造の下部（例えば下半分または裏面）上に堆積プロセスによって形成されたポリシリコン（すなわち多結晶シリコン）を含む。導電層１３１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストロームの程度、例えば３，０００Åであってもよい。いくつかの実施形態では、ポリシリコン層はＬＰＣＶＤプロセスを使用して形成することができる。
[0091]一実施形態では、導電層１３１４は、高導電性材料を提供するためにドープされたポリシリコン層とすることができ、例えば、導電層１３１４をホウ素でドープしてｐ型ポリシリコン層を提供することができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電性を提供するために、約１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲のレベルである。導電層１３１４の存在は、加工基板を半導体処理ツール、例えば静電チャック（ＥＳＣ）を有するツールに静電チャックする際に有用である。導電層１３１４は、処理後の迅速なチャック解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0092]第２の接着層１３１６（例えば、第２のＴＥＯＳ層）は、導電層１３１４（例えば、ポリシリコン層）を囲むように形成される。第２の接着層１３１６の厚さは１，０００Åの程度である。いくつかの実施形態では、第２の接着層１３１６は、第１の接着層１３１２と同様に導電層１３１４を完全に取り囲み、完全に封入された構造を形成することができ、ＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、第２の接着層１３１６は、導電層１３１４を部分的にのみ囲み、例えば、導電層１３１４の上面と位置合わせされ得る平面１３１７によって示される位置で終端する。この例では、導電層１３１４の上面はバリア層１３１８の一部と接触する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0093]第２の接着層１３１６を囲むようにバリア層１３１８（例えば、窒化シリコン層）が形成される。いくつかの実施形態では、バリア層１３１８の厚さは４，０００Å～５，０００Åの程度である。いくつかの実施形態では、バリア層１３１８は第２の接着層１３１６を完全に囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。
[0094]いくつかの実施形態では、窒化シリコンバリア層の使用は、コア１３１０中に存在する元素、例えば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、および他の微量元素などが、例えば高温（例えば１，０００℃）のエピタキシャル成長プロセス中に加工基板が存在する可能性がある半導体処理チャンバの環境内へ拡散および／またはガス放出するのを防ぐ。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0095]図１４は、本発明の別の実施形態による加工基板構造を示す簡略化した概略図である。図１４に示す実施形態では、第１の接着層１４１２はコア１４１０の少なくとも一部の上に形成されているが、コア１４１０を封入していない。この実施態様では、第１の接着層１４１２は、以下でより完全に説明するように、後に形成される導電層１４１４の接着を強化するために、コア１４１０の下面（コア１４１０の裏面）に形成される。接着層１４１２は図１４ではコア１４１０の下面にしか示されていないが、コア１４１０の他の部分上への接着層材料の堆積は加工基板構造の性能に悪影響を及ぼすことはなく、そのような材料は様々な実施形態に存在し得ることが理解されよう。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0096]導電層１４１４は、第１の接着層１４１２およびコア１４１０を封入しないが、第１の接着層１４１２と実質的に位置合わせされている。導電層１４１４は、第１の接着層１４１２の底部または裏面および側面の一部に沿って延在するように図示されているが、垂直側面に沿った延長は本発明によって必要とされない。したがって、実施形態は、基板構造の片面への堆積、基板構造の片面のマスキングなどを利用することができる。導電層１４１４は、第１の接着層１４１２の一方の面、例えば底面／裏面の一部に形成することができる。導電層１４１４は、加工基板構造の一方の面上に電気伝導を提供し、これはＲＦおよび高電力用途において有利であり得る。導電層１４１４は、図１３の導電層１３１４に関して説明したようにドープされたポリシリコンを含むことができる。
[0097]コア１４１０の一部、第１の接着層１４１２の一部、および導電層１４１４は、バリア層１４１８の下にある材料への接着を強化するために、第２の接着層１４１６で覆われている。バリア層１４１８は、上述したように、下にある層からの拡散を防ぐための封入構造を形成する。
[0098]半導体ベースの導電層に加えて、他の実施形態では、導電層１４１４は金属層、例えば５００Åのチタンなどである。
[0099]再度図１４を参照すると、実施態様に応じて、１つまたは複数の層を除去することができる。例えば、層１４１２、１４１４を除去して、単一の接着シェル１４１６とバリア層１４１８だけを残すことができる。別の実施形態では、層１４１４のみを除去することができる。この実施形態では、層１４１２はまた、層１４１８の上に堆積された、層１２２０によって引き起こされる応力とウェハの反りとのバランスをとることができる。コア１４１０の上面に絶縁層を有する（例えば、コア１４１０と層１２２０との間に絶縁層のみを有する）基板構造の構築は、高絶縁基板が望ましい、パワー／ＲＦ用途に利益をもたらすであろう。
[0100]別の実施形態では、バリア層１４１８がコア１４１０を直接封入し、続いて導電層１４１４およびそれに続く接着層１４１６を封入してもよい。この実施形態では、層１２２０は上面から接着層１４１６上に直接堆積させることができる。さらに別の実施形態では、接着層１４１６をコア１４１０上に堆積させ、続いてバリア層１４１８を堆積させ、次に導電層１４１４、および別の接着層１４１２を堆積させることができる。
[0101]図１５は、本発明の実施形態による加工基板を製造する方法１５００を示す簡略化したフローチャートである。この方法１５００を利用して、基板上に成長させたエピタキシャル層のうちの１つまたは複数とＣＴＥ整合した基板を製造することができる。方法１５００は、多結晶セラミックコアを提供することによって支持構造を形成するステップ（１５１０）と、シェル（例えば、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物シェル）を形成する第１の接着層内に多結晶セラミックコアを封入するステップ（１５１２）と、第１の接着層を導電性シェル（例えば、ポリシリコンシェル）内に封入するステップ（１５１４）と、を含む。第１の接着層はＴＥＯＳ酸化物の単層として形成することができる。導電性シェルは、ポリシリコンの単層として形成することができる。
[0102]本方法１５００はまた、導電性シェルを第２の接着層（例えば、第２のＴＥＯＳ酸化物シェル）内に封入するステップ（１５１６）と、バリア層シェル内に第２の接着層を封入するステップ（１５１８）と、を含む。第２の接着層はＴＥＯＳ酸化物の単層として形成することができる。バリア層シェルは、窒化シリコンの単層として形成することができる。
[0103]支持構造が処理１５１０～１５１８によって形成されると、本方法１５００は、支持構造に接合層（例えば、酸化シリコン層）を接合するステップ（１５２０）と、実質的単結晶層、例えば、単結晶シリコン層を酸化シリコン層に接合するステップ（１５２２）と、をさらに含む。本発明の実施形態によれば、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＺｎＯなどを含む他の実質的単結晶層を使用することができる。接合層の接合は、接合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、実質的単結晶層（例えば、単結晶シリコン層）を接合層に接合するステップは、層がシリコンウェハから転写される単結晶シリコン層である、層転写プロセスを利用する。
[0104]図１２を参照すると、接合層１２２０は、厚い（例えば、厚さ４μｍの）酸化物層を堆積し、続いて酸化物を厚さ約１．５μｍまで薄くする化学機械研磨（ＣＭＰ）処理によって形成することができる。支持構造上に存在するボイドおよび表面特徴部は多結晶コアの製造後に存在することがあり、図１２に示す封入層が形成されるときに存在し続けることがあるが、厚い初期酸化物はこれらを埋めるのに役立つ。酸化物層はデバイスの誘電体層としても機能する。ＣＭＰ処理は、ボイド、粒子、または他の特徴部を含まない実質的に平坦な表面を提供し、それは単結晶層１２２２（例えば、単結晶シリコン層）を接合層１２２０に接合するためにウェハ転写プロセス中に使用することができる。接合層は、原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性で単結晶層（例えば、単結晶シリコン層）の結合を支持するであろう実質的に平坦な表面を提供すべきであることが理解されよう。
[0105]単結晶層１２２２（例えば、単結晶シリコン層）を接合層１２２０に接合するために、層転写プロセスが使用される。いくつかの実施形態では、実質的単結晶層１２２２（例えば、単結晶シリコン層）を含むシリコンウェハが劈開面を形成するために注入される。この実施形態では、ウェハ接合後に、劈開面の下の単結晶シリコン層の部分と共にシリコン基板を除去することができ、その結果、剥離された単結晶シリコン層が得られる。単結晶層１２２２の厚さは、様々な用途の仕様を満たすように変えることができる。さらに、単結晶層１２２２の結晶方位は、用途の仕様を満たすように変えることができる。さらに、単結晶層におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。いくつかの実施形態では、注入の深さは、単結晶層１２２２の所望の最終厚さよりも大きくなるように調整することができる。追加の厚さは、損傷を受けている転写された実質的単結晶層の薄い部分の除去を可能にし、所望の最終厚さの損傷を受けていない部分を残す。いくつかの実施形態では、表面粗さは高品質のエピタキシャル成長のために修正することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0106]いくつかの実施形態では、単結晶層１２２２は、１つまたは複数のエピタキシャル層のその後の成長のための高品質の格子テンプレートを提供するのに十分な厚さであるが、非常にコンプライアントであるように十分に薄くすることができる。単結晶層１２２２は、その物理的性質があまり制約されず、結晶欠陥を発生させる傾向がより少なくそれを取り囲む材料のそれらの特性を模倣することができるように比較的薄い場合に「コンプライアント」であると言える。単結晶層１２２２のコンプライアンスは、単結晶層１２２２の厚さに反比例することがある。コンプライアンスが高いほど、テンプレート上に成長したエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。いくつかの実施形態では、単結晶層１２２２の厚さは、剥離シリコン層上にシリコンをエピタキシャル成長させることによって増加させることができる。
[0107]いくつかの実施形態では、単結晶層１２２２の最終的な厚さを調整することは、剥離シリコン層の上部の熱酸化、それに続くフッ化水素（ＨＦ）酸による酸化物層の剥離により達成することができる。例えば、０．５μｍの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約４２０ｎｍの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後に、転写層内の残りのシリコン厚は約５３ｎｍになり得る。熱酸化中に、注入された水素は表面に向かって移動することがある。したがって、後続の酸化物層の剥離はいくらかの損傷を除去することができる。また、熱酸化は通常１０００℃以上の温度で行われる。高温でも格子損傷を修復することができる。
[0108]熱酸化中に単結晶層の上部に形成された酸化シリコン層は、ＨＦ酸エッチングを用いて剥離することができる。ＨＦ酸による酸化シリコンとシリコン（ＳｉＯ２：Ｓｉ）との間のエッチング選択性は、ＨＦ溶液の温度および濃度ならびに酸化シリコンの化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。ＨＦ溶液の選択性は、（ＳｉＯ２：Ｓｉ）に対して約１０：１～約１００：１の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを低減することができる。しかしながら、結果として得られる単結晶層１２２２の表面粗さは依然として所望よりも大きい可能性がある。例えば、バルクＳｉ（１１１）表面は、追加の処理の前に２μｍ×２μｍ原子間力顕微鏡（ＡＦＭ）スキャンによって決定されるように、０．１ｎｍ未満の二乗平均平方根（ＲＭＳ）表面粗さを有する場合がある。いくつかの実施形態では、Ｓｉ（１１１）上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、３０μｍ×３０μｍのＡＦＭスキャン領域上で、例えば、１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満であり得る。
[0109]熱酸化および酸化物層剥離後の単結晶層１２２２の表面粗さが所望の表面粗さを超える場合には、追加の表面平滑化を実行することができる。シリコン表面を平滑化する方法はいくつかある。これらの方法は、水素アニーリング、レーザートリミング、プラズマ平滑化、およびタッチポリッシュ（例えば、ＣＭＰ）を含むことができる。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含んでもよい。したがって、表面上の高アスペクト比の特徴部は、低アスペクト比の特徴部よりも迅速に除去することができ、したがってより滑らかな表面が得られる。
[0110]図１５に示す特定のステップは、本発明の一実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態によれば、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１５に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0111]図１６は、本発明のいくつかの実施形態による、加工基板上に多層デバイスを作製するための方法１６００を示す簡略化したフローチャートである。加工基板は、基板熱膨張係数を有する。図１および図２を参照すると、加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０または薄いシリコンゲルマニウム（ＳｉＧｅ）層２２０を有するセラミック基板１１０を含むことができる。
[0112]図１、図２、および図１６を参照すると、方法１６００は、加工基板１０２上にバッファ層１３０を成長させるステップ（１６０２）と、バッファ層１３０に結合された第１のエピタキシャル層１４２を成長させるステップ（１６０４）と、を含むことができる。第１のエピタキシャル層１４２は、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けることができる。いくつかの実施形態では、第１のエピタキシャル層１４２はドープされた窒化ガリウム（ＧａＮ）を含むことができる。図６を参照すると、いくつかの他の実施形態では、第１のエピタキシャル層１４２は、窒化アルミニウムガリウム（ＡｌＧａＮ）を含むことができる。
[0113]方法１６００は、第１のエピタキシャル層１４２に結合された非ドープのＧａＮを含む第２のエピタキシャル層１４４を成長させるステップと、第２のエピタキシャル層１４４に結合された第３のエピタキシャル層１６０を成長させるステップと、をさらに含むことができる。第２のエピタキシャル層１４４と第３のエピタキシャル層１６０との間の界面は、高電子移動度トランジスタ（ＨＥＭＴ）の伝導チャネル１５０を形成することができる。いくつかの実施形態では、第３のエピタキシャル層１６０は、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムアルミニウム（ＩｎＡｌＮ）を含むことができる。
[0114]図３を参照すると、いくつかの実施形態では、方法１６００は、加工基板１０２を貫通して実質的単結晶層１２０に電気的に結合された電気コンタクト３１０を形成するステップをさらに含むことができる。図４を参照すると、いくつかの他の実施形態では、方法１６００は、バッファ層１３０と第１のエピタキシャル層１４２との間に配置された導電性エピタキシャル層４２０を成長させるステップと、第１のエピタキシャル層１４２を貫通して導電性エピタキシャル層４２０に電気的に結合された電気コンタクト４１０を形成するステップと、をさらに含むことができる。図５を参照すると、いくつかの実施形態では、方法１６００は、バッファ層１３０と導電性エピタキシャル層４２０との間に配置された窒化シリコン（Ｓｉ３Ｎ４）の部分単層５１０を形成するステップをさらに含むことができる。
[0115]図１６に示す特定のステップは、本発明の一実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態によれば、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１６に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0116]図１７は、本発明のいくつかの他の実施形態による、加工基板上に多層デバイスを作製するための方法１７００を示す簡略化したフローチャートである。加工基板は、基板熱膨張係数を有する。図７を参照すると、加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。
[0117]図７および図１７を参照すると、方法１７００は、加工基板１０２上にバッファ層１３０を形成するステップ（１７０２）と、バッファ層１３０上に１つまたは複数のエピタキシャル層７４０を成長させるステップ（１７０４）と、を含むことができる。１つまたは複数のエピタキシャル層７４０のうちの少なくとも１つは、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる。いくつかの実施形態では、１つまたは複数のエピタキシャル層７４０は、非ドープのＧａＮとドープされたＧａＮとの交互の層の超格子を含むことができる。ドープされたＧａＮは、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）または鉄がドープされたＧａＮ（Ｆｅ－ＧａＮ）を含むことができる。バッファ層１３０は、ＡｌＮ、ＡｌＧａＮ、またはＡｌＮ／ＡｌＧａＮのうちの少なくとも１つを含むことができる。
[0118]方法１７００は、１つまたは複数のエピタキシャル層７４０に結合された非ドープのＧａＮ層１４４を成長させるステップと、非ドープのＧａＮ層１４４に結合された窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムアルミニウム（ＩｎＡｌＮ）を含む第１のエピタキシャル層１６０を成長させるステップと、をさらに含むことができる。非ドープのＧａＮ層１４４と第１のエピタキシャル層１６０との間の界面は、高電子移動度トランジスタ（ＨＥＭＴ）の伝導チャネル１５０を形成することができる。
[0119]図１７に示す特定のステップは、本発明の一実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態によれば、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１７に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0120]図１８は、本発明のいくつかのさらなる実施形態による、加工基板上に多層デバイスを作製するための方法１８００を示す簡略化したフローチャートである。加工基板は、基板熱膨張係数を有する。図８を参照すると、加工基板１０２は、その上に形成された薄いシリコン（Ｓｉ）層１２０を有するセラミック基板１１０を含むことができる。
[0121]図８および図１８を参照すると、方法１８００は、加工基板１０２上にバッファ層１３０を形成するステップ（１８０２）と、バッファ層１３０に結合された第１のエピタキシャル層８４０を成長させるステップ（１８０４）と、を含むことができる。第１のエピタキシャル層８４０は、基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けることができる。いくつかの実施形態では、第１のエピタキシャル層８４０は、意図的でなくドープされたＧａＮ（ＵＩＤ－ＧａＮ）を含むことができる。いくつかの他の実施形態では、第１のエピタキシャル層８４０は、非ドープのＧａＮとドープされたＧａＮの交互の層を含むことができる。いくつかの実施形態では、ドープされたＧａＮは、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）または鉄がドープされたＧａＮ（Ｆｅ－ＧａＮ）を含むことができる。
[0122]方法１８００は、第１のエピタキシャル層８４０に結合された窒化アルミニウムガリウム（ＡｌＧａＮ）バックバリア層８１０を成長させるステップ（１８０６）と、ＡｌＧａＮバックバリア層８１０に結合された非ドープの窒化ガリウム（ＧａＮ）層１４４を成長させるステップ（１８０８）と、非ドープのＧａＮ層１４４に結合されたバリア層１６０を成長させるステップ（１８１０）と、をさらに含むことができる。いくつかの実施形態では、ＡｌＧａＮバックバリア層８１０は、約３％～約１５％の範囲のアルミニウムモル分率を有する。いくつかの実施形態によれば、バリア層１６０は、ＡｌＧａＮまたはＩｎＧａＮを含むことができる。
[0123]図１８に示す特定のステップは、本発明の一実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態によれば、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１８に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0124]いくつかの実施形態は層に関して論じられてきたが、層という用語は、層が対象となる層を形成するために構築されるいくつかの補助層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0125]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それを考慮して様々な修正または変更が当業者に示唆され、それは本出願の趣旨および範囲、ならびに添付の特許請求の範囲内に含まれるべきである。

Claims (22)

  1. 基板熱膨張係数を有する加工基板上に多層デバイスを作製するための方法であって、
    前記加工基板を提供するステップであって、前記加工基板は、
    多結晶基板と、
    前記多結晶基板を封入するバリア層と、
    前記バリア層に結合された接合層と、
    前記接合層に結合された実質的単結晶層と、を含む、ステップと、
    前記実質的単結晶層上にバッファ層を成長させるステップと、
    前記バッファ層上に第１のエピタキシャル層を成長させるステップであって、前記第１のエピタキシャル層は、前記基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる、ステップと、
    を含む、方法。
  2. 前記第１のエピタキシャル層はドープされた窒化ガリウム（ＧａＮ）を含む、請求項１に記載の方法。
  3. 前記第１のエピタキシャル層は窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、請求項１に記載の方法。
  4. 前記第１のエピタキシャル層に結合された非ドープのＧａＮを含む第２のエピタキシャル層を成長させるステップと、
    前記第２のエピタキシャル層に結合された第３のエピタキシャル層を成長させるステップと、をさらに含み、
    前記第２のエピタキシャル層と前記第３のエピタキシャル層との間の界面が、高電子移動度トランジスタ（ＨＥＭＴ）の伝導チャネルを形成する、請求項２に記載の方法。
  5. 前記第３のエピタキシャル層は、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムアルミニウム（ＩｎＡｌＮ）を含む、請求項４に記載の方法。
  6. 前記加工基板を提供するステップは、前記実質的単結晶層を前記接合層に結合するための層転写プロセスを実行するステップをさらに含む、請求項１に記載の方法。
  7. 前記実質的単結晶層はシリコン（Ｓｉ）を含む、請求項１に記載の方法。
  8. 前記実質的単結晶層はシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項１に記載の方法。
  9. 前記加工基板を貫通して前記実質的単結晶層に電気的に結合された電気コンタクトを形成するステップをさらに含む、請求項１に記載の方法。
  10. 前記バッファ層と前記第１のエピタキシャル層との間に配置された導電性エピタキシャル層を成長させるステップと、
    前記第１のエピタキシャル層を貫通して前記導電性エピタキシャル層に電気的に結合された電気コンタクトを形成するステップと、
    をさらに含む、請求項１に記載の方法。
  11. 前記バッファ層と前記導電性エピタキシャル層との間に配置された窒化シリコンの部分単層を形成するステップをさらに含む、請求項１０に記載の方法。
  12. 基板熱膨張係数を有する加工基板上に多層デバイスを作製するための方法であって、
    前記加工基板上にバッファ層を成長させるステップと、
    前記バッファ層に結合された第１のエピタキシャル層を成長させるステップであって、前記第１のエピタキシャル層は、前記基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられ、意図的でなくドープされたＧａＮを含む、ステップと、
    前記第１のエピタキシャル層に結合された窒化アルミニウムガリウム（ＡｌＧａＮ）バックバリア層を成長させるステップと、
    前記ＡｌＧａＮバックバリア層に結合された非ドープの窒化ガリウム（ＧａＮ）層を成長させるステップと、
    前記非ドープのＧａＮ層に結合されたバリア層を成長させるステップと、
    を含む、方法。
  13. 前記第１のエピタキシャル層は、非ドープのＧａＮとドープされたＧａＮとの交互の層を含む、請求項１２に記載の方法。
  14. 前記ドープされたＧａＮは、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）または鉄がドープされたＧａＮ（Ｆｅ－ＧａＮ）を含む、請求項１３に記載の方法。
  15. 前記ＡｌＧａＮバックバリア層は、約３％～約１５％の範囲のアルミニウムモル分率を有する、請求項１２に記載の方法。
  16. 前記加工基板は、多結晶セラミックコアを含む構造に接合された単結晶膜を含む、請求項１２に記載の方法。
  17. 基板熱膨張係数を有する加工基板であって、前記加工基板は、
    多結晶セラミックコアと、
    前記多結晶セラミックコアを封入するバリア層と、
    前記バリア層に結合された接合層と、
    前記接合層に結合された実質的単結晶層と、を含む、加工基板と、
    と、
    前記実質的単結晶層に結合されたバッファ層と、
    前記バッファ層上に形成された第１のエピタキシャル層であって、前記基板熱膨張係数と実質的に等しいエピタキシャル熱膨張係数によって特徴付けられる第１のエピタキシャル層と、
    を含む、エピタキシャル半導体構造。
  18. 前記第１のエピタキシャル層はドープされた窒化ガリウム（ＧａＮ）を含む、請求項１７に記載のエピタキシャル半導体構造。
  19. 前記第１のエピタキシャル層は窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、請求項１７に記載のエピタキシャル半導体構造。
  20. 前記第１のエピタキシャル層に結合された非ドープのＧａＮを含む第２のエピタキシャル層と、
    前記第２のエピタキシャル層に結合された第３のエピタキシャル層と、をさらに含み、
    前記第２のエピタキシャル層と前記第３のエピタキシャル層との間の界面が、高電子移動度トランジスタ（ＨＥＭＴ）の伝導チャネルを形成する、請求項１７に記載のエピタキシャル半導体構造。
  21. 前記第３のエピタキシャル層は、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムアルミニウム（ＩｎＡｌＮ）を含む、請求項２０に記載のエピタキシャル半導体構造。
  22. 前記実質的単結晶層はシリコン（Ｓｉ）を含む、請求項１７に記載のエピタキシャル半導体構造。
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