JP7101980B2

JP7101980B2 - MIS type semiconductor device and its manufacturing method

Info

Publication number: JP7101980B2
Application number: JP2018138093A
Authority: JP
Inventors: 尚秀山口; 陽介笹間; 克伊小松; 賢司渡邊; 尚谷口
Original assignee: National Institute for Materials Science
Current assignee: National Institute for Materials Science
Priority date: 2018-01-11
Filing date: 2018-07-24
Publication date: 2022-07-19
Anticipated expiration: 2038-07-24
Also published as: JP2019125771A

Description

本発明はダイヤモンド半導体を用いたＭＩＳ型半導体装置、およびその製造方法に関する。 The present invention relates to a MIS type semiconductor device using a diamond semiconductor and a method for manufacturing the same.

半導体ダイヤモンドは、広いバンドギャップエネルギー（５．４７ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ／ｃｍ）、高いキャリア飽和速度（電子および正孔についてそれぞれ１．５～２．７×１０^７ｃｍ／ｓおよび０．８５～１．２×１０^７ｃｍ／ｓ）、高い熱伝導率（２２Ｗ／ｃｍ・Ｋ）および高いキャリア移動度（電子および正孔についてそれぞれ４５００ｃｍ^２／Ｖ・ｓおよび３８００ｃｍ^２／Ｖ・ｓ）（非特許文献１～３参照）といったいくつかの際立った物理的特性を有している。ここで、上記の特性値は室温での値である。
このため、半導体としてダイヤモンドを用いた電子デバイスは、大電力動作、高速・高周波動作、高い熱限界を示すとして期待されている。
特に、ダイヤモンドを半導体として用いたＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置は、高性能インバーターを構成する上でのコア素子として注目されている。 Semiconductor diamonds have wide bandgap energy (5.47 eV), low specific dielectric constant (5.7), high insulation breakdown electric field strength (10 MV / cm), and high carrier saturation rate (1.5 to 1.5 for electrons and holes, respectively). 2.7 × 10 ⁷ cm / s and 0.85 to 1.2 × 10 ⁷ cm / s), high thermal conductivity (22 W / cm · K) and high carrier mobility (4500 cm for electrons and holes, respectively ² ) It has some distinctive physical properties such as / V · s and 3800 cm ² / V · s) (see Non-Patent Documents 1-3). Here, the above characteristic values are values at room temperature.
Therefore, electronic devices using diamond as a semiconductor are expected to exhibit high power operation, high-speed / high-frequency operation, and high thermal limit.
In particular, a MIS (Metal Insulator Semiconductor) type semiconductor device using diamond as a semiconductor is attracting attention as a core element for configuring a high-performance inverter.

ダイヤモンド半導体は、現在のパワーデバイス用材料の主流として用いられているシリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）に比べてキャリアの移動度が高い。この高移動度のため、ダイヤモンドを半導体として用いたＭＩＳ型半導体装置は、オン抵抗が低くなって損失が抑えられ、またスイッチング時間が短くなって素子を高速に動作させるポテンシャルをもつ。ここで、高性能インバーターに求められる２大性能要素は、低損失と高速動作である。 Diamond semiconductors have higher carrier mobility than silicon (Si) and silicon carbide (SiC), which are currently used as the mainstream materials for power devices. Due to this high mobility, the MIS type semiconductor device using diamond as a semiconductor has the potential to reduce the on-resistance, suppress the loss, and shorten the switching time to operate the device at high speed. Here, the two major performance factors required for a high-performance inverter are low loss and high-speed operation.

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上記のように、ダイヤモンド半導体は、ＭＩＳ型半導体装置用として優れた材料特性を有する。
しかし、ダイヤモンド半導体を用いてＭＩＳ型半導体装置（電界効果トランジスタ）を作製してみると、キャリアが半導体の表面およびゲート絶縁膜近傍を伝導するときに付加的な散乱が生じ、ダイヤモンドの材料自体がもつ優れた特性が十分に発揮できないという問題が生じる。
実際、ダイヤモンド半導体を用いて電界効果トランジスタを作製して移動度を測定してみると、その室温移動度は、多くの場合２００ｃｍ^２／Ｖ・ｓ以下、最高でも４００ｃｍ^２／Ｖ・ｓ程度であり（非特許文献３～６、１２～２３参照）、ダイヤモンド材料自体がもつ移動度に比べて一桁以上小さいものとなっている。 As described above, diamond semiconductors have excellent material properties for MIS type semiconductor devices.
However, when a MIS type semiconductor device (field effect transistor) is manufactured using a diamond semiconductor, additional scattering occurs when the carrier conducts on the surface of the semiconductor and near the gate insulating film, and the diamond material itself becomes There arises a problem that the excellent characteristics of the material cannot be fully exhibited.
In fact, when a field effect transistor is manufactured using a diamond semiconductor and its mobility is measured, its room temperature mobility is often 200 cm ² / V · s or less, and at most 400 cm ² / V · s. Yes (see Non-Patent Documents 3 to 6 and 12 to 23), and the mobility is one digit or more smaller than the mobility of the diamond material itself.

本発明が解決しようとする課題は、キャリア散乱を抑制して、高い移動度をもつダイヤモンド半導体によるＭＩＳ型半導体装置、およびその製造方法を提供することである。 An object to be solved by the present invention is to provide a MIS type semiconductor device using a diamond semiconductor having high mobility by suppressing carrier scattering, and a method for manufacturing the same.

本発明の構成を下記に示す。
（構成１）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は窒化ホウ素を含む、ＭＩＳ型半導体装置。
（構成２）
前記絶縁体層は窒化ホウ素である、構成１記載のＭＩＳ型半導体装置。
（構成３）
前記絶縁体層は窒化ホウ素の単結晶である、構成１または２記載のＭＩＳ型半導体装置。
（構成４）
前記絶縁体層は六方晶窒化ホウ素（ｈ－ＢＮ）である、構成１から３の何れかに記載のＭＩＳ型半導体装置。
（構成５）
前記半導体層の前記絶縁体層側の表面は炭素以外の元素で終端されているダイヤモンドである、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成６）
前記半導体層の前記絶縁体層側の表面は水素で終端されているダイヤモンドである、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成７）
前記半導体層の前記絶縁体層側の表面粗さＲａは、１０μｍ四方内において０ｎｍ以上１ｎｍ以下である、構成１から６の何れかに記載のＭＩＳ型半導体装置。
（構成８）
構成１から７の何れかに記載のＭＩＳ型半導体装置の構成を有し、
前記絶縁体層をゲート絶縁体とし、
前記導電体層をゲート電極とし、
さらにソース電極とドレイン電極を具備した、電界効果トランジスタ。
（構成９）
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は窒化ホウ素を含む、ＭＩＳ型半導体装置の製造方法。
（構成１０）
前記絶縁体層は窒化ホウ素である、構成９記載のＭＩＳ型半導体装置の製造方法。
（構成１１）
前記絶縁体層は窒化ホウ素の単結晶である、構成９または１０記載のＭＩＳ型半導体装置の製造方法。
（構成１２）
前記絶縁体層は六方晶窒化ホウ素である、構成９から１１の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１３）
ダイヤモンドを形成する工程と前記ダイヤモンド表面を終端処理する工程を含んで前記半導体層が形成される、構成９から１２の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１４）
前記終端処理は水素により行われる、構成１３に記載のＭＩＳ型半導体装置の製造方法。
（構成１５）
前記絶縁体層は、六方晶窒化ホウ素単結晶を劈開して作製された膜を前記半導体層面上に貼り付けることにより形成される、構成９から１４の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１６）
前記絶縁体層は、前記半導体層面上に堆積あるいは成長によって形成される、構成９から１４の何れかに記載のＭＩＳ型半導体装置の製造方法。 The configuration of the present invention is shown below.
(Structure 1)
A MIS type semiconductor device having a semiconductor layer, an insulator layer, and a conductor layer, wherein the insulator layer is sandwiched between the semiconductor layer and the conductor layer.
The semiconductor layer contains a semiconductor made of diamond and contains
The insulator layer is a MIS type semiconductor device containing boron nitride.
(Structure 2)
The MIS type semiconductor device according to Configuration 1, wherein the insulator layer is boron nitride.
(Structure 3)
The MIS type semiconductor device according to the configuration 1 or 2, wherein the insulator layer is a single crystal of boron nitride.
(Structure 4)
The MIS type semiconductor device according to any one of configurations 1 to 3, wherein the insulator layer is hexagonal boron nitride (h-BN).
(Structure 5)
The MIS type semiconductor device according to any one of configurations 1 to 4, wherein the surface of the semiconductor layer on the insulator layer side is diamond terminated with an element other than carbon.
(Structure 6)
The MIS type semiconductor device according to any one of configurations 1 to 4, wherein the surface of the semiconductor layer on the insulator layer side is diamond terminated with hydrogen.
(Structure 7)
The MIS type semiconductor device according to any one of configurations 1 to 6, wherein the surface roughness Ra of the semiconductor layer on the insulator layer side is 0 nm or more and 1 nm or less within a 10 μm square.
(Structure 8)
It has the configuration of the MIS type semiconductor device according to any one of configurations 1 to 7.
The insulator layer is used as a gate insulator, and the insulator layer is used as a gate insulator.
The conductor layer is used as a gate electrode.
Further, a field effect transistor provided with a source electrode and a drain electrode.
(Structure 9)
In a method for manufacturing a MIS type semiconductor device, which includes an insulator layer forming step of forming an insulator layer on a semiconductor layer and a conductor layer forming step of forming a conductor layer on the insulator layer.
The semiconductor layer contains a semiconductor made of diamond and contains
A method for manufacturing a MIS type semiconductor device, wherein the insulator layer contains boron nitride.
(Structure 10)
The method for manufacturing a MIS type semiconductor device according to the configuration 9, wherein the insulator layer is boron nitride.
(Structure 11)
The method for manufacturing a MIS type semiconductor device according to the configuration 9 or 10, wherein the insulator layer is a single crystal of boron nitride.
(Structure 12)
The method for manufacturing a MIS type semiconductor device according to any one of configurations 9 to 11, wherein the insulator layer is hexagonal boron nitride.
(Structure 13)
The method for manufacturing a MIS type semiconductor device according to any one of configurations 9 to 12, wherein the semiconductor layer is formed by including a step of forming diamond and a step of terminating the diamond surface.
(Structure 14)
The method for manufacturing a MIS type semiconductor device according to the configuration 13, wherein the termination treatment is performed by hydrogen.
(Structure 15)
2. Method.
(Structure 16)
The method for manufacturing a MIS type semiconductor device according to any one of configurations 9 to 14, wherein the insulator layer is formed on the surface of the semiconductor layer by deposition or growth.

本発明によれば、ゲート絶縁体層内、およびゲート絶縁体層とダイヤモンド半導体層の界面のトラップに捕獲された電荷によるキャリア散乱が抑制され、高い移動度をもつダイヤモンド半導体によるＭＩＳ型半導体装置およびその製造方法を提供することが可能になる。 According to the present invention, a MIS type semiconductor device using a diamond semiconductor having high mobility, in which carrier scattering due to electric charges trapped in a trap in the gate insulator layer and at the interface between the gate insulator layer and the diamond semiconductor layer is suppressed, and It becomes possible to provide the manufacturing method.

本発明のＭＩＳ型半導体装置の構造を示す断面図。The cross-sectional view which shows the structure of the MIS type semiconductor device of this invention. 本発明の半導体層とゲート絶縁体層の結晶構造を示す鳥瞰図。A bird's-eye view showing the crystal structure of the semiconductor layer and the gate insulator layer of the present invention. 本発明のＭＩＳ型半導体装置の構造とその特徴を説明する説明図。Explanatory drawing explaining the structure and the feature of the MIS type semiconductor device of this invention. 本発明のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the present invention in a cross-sectional view. 本発明のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the present invention in a cross-sectional view. 実施例１のＭＩＳ型半導体装置の構造を示す断面図。The cross-sectional view which shows the structure of the MIS type semiconductor device of Example 1. FIG. 実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 5 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the first embodiment in a cross-sectional view. 実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 5 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the first embodiment in a cross-sectional view. 実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 5 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the first embodiment in a cross-sectional view. 実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 5 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the first embodiment in a cross-sectional view. 実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 5 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the first embodiment in a cross-sectional view. 実施例１のＭＩＳ型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 5 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the first embodiment in a cross-sectional view. 実施例１で作製したＭＩＳ型半導体装置の上面写真。Top photograph of the MIS type semiconductor device produced in Example 1. 実施例１で作製したＭＩＳ型半導体装置の電気特性を示す特性図。The characteristic diagram which shows the electrical characteristic of the MIS type semiconductor device produced in Example 1. FIG. 実施例１で作製したＭＩＳ型半導体装置の電気特性を示す特性図。The characteristic diagram which shows the electrical characteristic of the MIS type semiconductor device produced in Example 1. FIG. 実施例１で作製したＭＩＳ型半導体装置の電気特性を示す特性図。The characteristic diagram which shows the electrical characteristic of the MIS type semiconductor device produced in Example 1. FIG. 移動度とキャリア密度を示すマッピング図。Mapping diagram showing mobility and carrier density. シート抵抗の温度依存性を示す特性図。A characteristic diagram showing the temperature dependence of sheet resistance.

以下本発明を実施するための形態について図面を参照しながら説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

＜構造と特徴＞
本発明のＭＩＳ型半導体装置１０１は、図１に示すように、ダイヤモンド基板２１、薄膜ダイヤモンド半導体層２２、ゲート絶縁体層（ゲート絶縁膜）２３および導電体層（ゲート電極）２４を基本構成要素とし、他に、ソース電極およびその配線２８、ドレイン電極およびその配線２９、ゲート配線２７、絶縁膜２５、低抵抗化層２６を有する構造をもつ。ここで、薄膜ダイヤモンド半導体層２２は後述のように終端処理されているものが好ましい。
ここで、基板がダイヤモンド以外であっても基板上にダイヤモンドからなる薄膜を形成し、それを薄膜ダイヤモンド半導体層２２としてもよい。また、ダイヤモンド基板２１を半導体層として利用し、ダイヤモンド基板２１の表層部を薄膜ダイヤモンド半導体層２２としてもよい。肝要なことは、ダイヤモンドからなる半導体層がゲート絶縁膜２３と接していることである。ここで、ダイヤモンドからなる半導体層（薄膜ダイヤモンド半導体層）２２には、ドーパントが含まれていてもよい。 <Structure and features>
As shown in FIG. 1, the MIS type semiconductor device 101 of the present invention includes a diamond substrate 21, a thin film diamond semiconductor layer 22, a gate insulating layer (gate insulating film) 23, and a conductor layer (gate electrode) 24 as basic components. In addition, it has a structure having a source electrode and its wiring 28, a drain electrode and its wiring 29, a gate wiring 27, an insulating film 25, and a low resistance layer 26. Here, it is preferable that the thin film diamond semiconductor layer 22 is terminated as described later.
Here, even if the substrate is other than diamond, a thin film made of diamond may be formed on the substrate and used as the thin film diamond semiconductor layer 22. Further, the diamond substrate 21 may be used as the semiconductor layer, and the surface layer portion of the diamond substrate 21 may be the thin film diamond semiconductor layer 22. What is important is that the semiconductor layer made of diamond is in contact with the gate insulating film 23. Here, the semiconductor layer made of diamond (thin film diamond semiconductor layer) 22 may contain a dopant.

本発明は材料的に優れた電気的特性を有するダイヤモンドからなる半導体層を有するＭＩＳ型半導体装置に関するものであるが、本発明のＭＩＳ型半導体装置の構造で特徴的なことは、ゲート絶縁体層２３が、窒化ホウ素（ＢＮ）を含むことで、好ましくはＢＮからなることである。 The present invention relates to a MIS type semiconductor device having a semiconductor layer made of diamond having excellent electrical properties in terms of material, but the structure of the MIS type semiconductor device of the present invention is characterized by a gate insulator layer. 23 contains boron nitride (BN), preferably consisting of BN.

窒化ホウ素の構造体としては、アモルファス構造のアモルファス窒化ホウ素（ａ－ＢＮ）、ｃ軸方向の積層構造の乱れた乱層窒化ホウ素（ｔ－ＢＮ）、立方晶系閃亜鉛鉱型の立方晶窒化ホウ素（ｃ－ＢＮ）、六方晶系グラファイト構造の六方晶窒化ホウ素（ｈ－ＢＮ）および六方晶系ウルツ鉱型構造のウルツ鉱窒化ホウ素（ｗ－ＢＮ）が知られている。
これらのＢＮの中で、ゲート絶縁体層２３としては、ゲート絶縁体層２３中の電荷トラップを減らす観点から、単結晶がより好ましく、六方晶窒化ホウ素（ｈ－ＢＮ）がさらにより好ましい。 The structure of boron nitride includes amorphous boron nitride (a-BN) having an amorphous structure, irregular layered boron nitride (t-BN) having a disordered laminated structure in the c-axis direction, and hexagonal flash zinc ore type cubic boron nitride. Boron (c-BN), hexagonal boron nitride (h-BN) having a hexagonal graphite structure, and wurtzite boron nitride (w-BN) having a hexagonal wurtzite structure are known.
Among these BNs, as the gate insulator layer 23, a single crystal is more preferable, and hexagonal boron nitride (h-BN) is even more preferable from the viewpoint of reducing charge traps in the gate insulator layer 23.

これまでに報告されたダイヤモンド半導体を用いたＭＩＳ型半導体装置（ダイヤモンド電界効果トランジスタ）では、ゲート絶縁体層（ゲート絶縁膜）は、多くは非晶質の膜で、主に蒸着法や原子層堆積法（ＡＬＤ法）によって形成されていた。これらの方法によって形成されたゲート絶縁体層は、原子欠損等に起因する電荷トラップ密度が比較的高く、ダイヤモンド半導体層との界面にも比較的高い界面準位が形成される。このようなトラップ（準位）に捕獲された電荷は、キャリアの移動度を低下する要因となる。 In the MIS type semiconductor devices (diamond field effect transistors) using diamond semiconductors reported so far, the gate insulator layer (gate insulating film) is mostly an amorphous film, mainly by the vapor deposition method or the atomic layer. It was formed by the deposition method (ALD method). The gate insulator layer formed by these methods has a relatively high charge trap density due to atomic defects and the like, and a relatively high interface state is formed at the interface with the diamond semiconductor layer. The charge trapped in such a trap (level) becomes a factor that reduces the mobility of carriers.

発明者は、上記の課題を解決するために、ｈ－ＢＮと水素終端ダイヤモンドの接合界面を用いることを着想し、本発明を考案した。
ダイヤモンドは各炭素原子が周りの４つの原子と共有結合で結び付いた結晶からなる。ダイヤモンドの表面では、結合手が余る。この未結合手は不安定で、表面準位として振る舞う。未結合手は水素と結合させ安定化することができる。この状態を水素終端と呼ぶ。例えば、化学気相合成したダイヤモンドの表面は、合成中に水素プラズマに晒されるため水素終端となる。このような水素終端ダイヤモンド表面を使えば、ダイヤモンド側の表面準位密度は低減できる。一方、ｈ－ＢＮの表面は構造上、未結合手をもたない。そのため、ｈ－ＢＮと水素終端ダイヤモンドの接合界面の界面準位密度は低い。さらに、とくに単結晶ｈ－ＢＮからなる絶縁体層（絶縁膜）中のトラップ密度は小さい。これらのことから、絶縁体層中のトラップや界面準位に捕獲された電荷によるキャリア散乱を低減できる。 The inventor devised the present invention with the idea of using a bonding interface between h-BN and hydrogen-terminated diamond in order to solve the above-mentioned problems.
Diamond consists of crystals in which each carbon atom is covalently bonded to the surrounding four atoms. On the surface of the diamond, there are extra bonds. This unbonded hand is unstable and behaves as a surface state. Unbound hands can be stabilized by binding with hydrogen. This state is called hydrogen termination. For example, the surface of a chemically gas-phase synthesized diamond is hydrogen-terminated because it is exposed to hydrogen plasma during the synthesis. By using such a hydrogen-terminated diamond surface, the surface state density on the diamond side can be reduced. On the other hand, the surface of h-BN has no unbonded hands due to its structure. Therefore, the interface state density at the junction interface between h-BN and hydrogen-terminated diamond is low. Further, the trap density in the insulator layer (insulating film) made of single crystal h-BN is particularly small. From these facts, it is possible to reduce carrier scattering due to traps in the insulator layer and charges trapped at the interface state.

また、ｈ－ＢＮの絶縁破壊電界（ｃ軸平行）は約１２ＭＶ／ｃｍ(非特許文献７参照)と大きいため、高密度キャリアの誘起によって低オン抵抗も得られる。さらに、ｈ－ＢＮと水素終端ダイヤモンド（１１１）表面との格子不整合は約０．７％であり、格子欠陥や歪みの少ない界面形成に向いている。これも、ＭＩＳ型半導体装置の特性向上に利する。ここで、参考までに、ｈ－ＢＮと水素終端ダイヤモンド結晶（１１１）の結晶構造鳥瞰模式図を図２に示す。ここで、図２中の１１は炭素、１２は水素、１３はホウ素そして１４は窒素の各原子である。 Further, since the dielectric breakdown electric field (parallel to the c-axis) of h-BN is as large as about 12 MV / cm (see Non-Patent Document 7), low on-resistance can be obtained by inducing high-density carriers. Further, the lattice mismatch between the h-BN and the surface of the hydrogen-terminated diamond (111) is about 0.7%, which is suitable for interface formation with less lattice defects and distortion. This also contributes to improving the characteristics of the MIS type semiconductor device. Here, for reference, a bird's-eye view of the crystal structure of h-BN and a hydrogen-terminated diamond crystal (111) is shown in FIG. Here, 11 in FIG. 2 is carbon, 12 is hydrogen, 13 is boron, and 14 is nitrogen.

また、シリコンなどとは異なりダイヤモンドの水素終端表面が、たとえ大気中であっても酸化されずに非常に安定であることは、本発明の製造工程において重要な特性である。 Further, unlike silicon and the like, it is an important property in the manufacturing process of the present invention that the hydrogen-terminated surface of diamond is very stable without being oxidized even in the atmosphere.

ゲート絶縁体層２３は、ホウ素と窒素からなる１原子ペア層以上３００ｎｍ以下の厚さが好ましく、１ｎｍ以上１００ｎｍ以下がより好ましい。
１原子ペア層未満の稠密でない膜になるとリーク電流が多くなり、ゲート絶縁体層として十分機能しなくなる。トンネル電流を含めたリーク電流を抑制するためには１ｎｍ以上の厚さが好ましい。
一方、厚さが３００ｎｍを超えると、ＭＩＳ型半導体装置として十分な静電容量を得ることが困難になる。 The gate insulator layer 23 preferably has a thickness of 1 atom pair layer or more and 300 nm or less, which is composed of boron and nitrogen, and more preferably 1 nm or more and 100 nm or less.
If the film is less dense than the one-atom pair layer, the leakage current will increase and it will not function sufficiently as a gate insulator layer. A thickness of 1 nm or more is preferable in order to suppress a leak current including a tunnel current.
On the other hand, if the thickness exceeds 300 nm, it becomes difficult to obtain a sufficient capacitance as a MIS type semiconductor device.

薄膜ダイヤモンド半導体層２２は、結晶面が（１００）または（１１１）の単結晶であることが好ましい。 The thin film diamond semiconductor layer 22 is preferably a single crystal having a crystal plane of (100) or (111).

本発明のＭＩＳ型半導体装置１０１では、薄膜ダイヤモンド半導体層２２とゲート絶縁体層２３との界面が平坦で、原子レベルの平滑性をもっていることが好ましい。
これは、薄膜ダイヤモンド半導体層２２のゲート絶縁体層２３との界面が原子レベルで平滑な界面をもつとその界面でのキャリアの散乱が抑制され、キャリア移動度が向上するためである。
ゲート絶縁体層２３がＢＮの単結晶、特にｈ－ＢＮの単結晶の場合は、原子レベルで平滑な表面を得やすいので、界面の平滑性の観点からも、ＢＮの単結晶、特にｈ－ＢＮは好ましい。 In the MIS type semiconductor device 101 of the present invention, it is preferable that the interface between the thin film diamond semiconductor layer 22 and the gate insulator layer 23 is flat and has atomic level smoothness.
This is because when the interface of the thin film diamond semiconductor layer 22 with the gate insulator layer 23 has a smooth interface at the atomic level, the scattering of carriers at the interface is suppressed and the carrier mobility is improved.
When the gate insulator layer 23 is a BN single crystal, particularly a h-BN single crystal, it is easy to obtain a smooth surface at the atomic level. Therefore, from the viewpoint of interface smoothness, the BN single crystal, especially h- BN is preferred.

薄膜ダイヤモンド半導体層２２のゲート絶縁膜２３側の表面粗さＲａは小さいほど好ましく、具体的には、０ｎｍ以上１ｎｍ以下が好ましく、０ｎｍ以上０．５ｎｍ以下がより好ましく、０ｎｍ以上０．１ｎｍ以下（原子レベルで平滑な表面）がさらに一層好ましい。 The smaller the surface roughness Ra of the thin film diamond semiconductor layer 22 on the gate insulating film 23 side, the more preferable. Specifically, 0 nm or more and 1 nm or less is preferable, 0 nm or more and 0.5 nm or less is more preferable, and 0 nm or more and 0.1 nm or less ( A surface that is smooth at the atomic level) is even more preferred.

ダイヤモンドおよびｈ－ＢＮはどちらもワイドバンドギャップ（５．４７ｅＶおよび５．９７ｅＶ）（非特許文献１、８参照)をもつことから、高温動作に向いている。ｈ－ＢＮが室温で４Ｗ／ｃｍ・Ｋという銅に匹敵する高い熱伝導率をもつ（非特許文献９）ことも、ダイヤモンドの高い熱伝導率（室温で２２Ｗ／ｃｍ・Ｋ）と合わせて、チャネル部分からの優れた放熱に寄与する。さらに、ｈ－ＢＮは１０００℃の高温において酸化を防ぐコーティング材として働くことが知られている（非特許文献１０）。そのため、ダイヤモンド表面の水素終端を高温で保護する機能も果たす。一方、ダイヤモンドおよびｈ－ＢＮの低い比誘電率（５．７および５．１（ｃ軸平行））（非特許文献３、１１参照)は、高速・高周波動作に望ましい特性である。 Since both diamond and h-BN have wide band gaps (5.47 eV and 5.97 eV) (see Non-Patent Documents 1 and 8), they are suitable for high temperature operation. The fact that h-BN has a high thermal conductivity of 4 W / cm · K at room temperature, which is comparable to that of copper (Non-Patent Document 9), combined with the high thermal conductivity of diamond (22 W / cm · K at room temperature), Contributes to excellent heat dissipation from the channel part. Further, h-BN is known to act as a coating material for preventing oxidation at a high temperature of 1000 ° C. (Non-Patent Document 10). Therefore, it also functions to protect the hydrogen termination on the diamond surface at high temperatures. On the other hand, the low relative permittivity of diamond and h-BN (5.7 and 5.1 (parallel to the c-axis)) (see Non-Patent Documents 3 and 11) is a desirable property for high-speed and high-frequency operation.

なお、ゲート絶縁体層２３は、終端処理された薄膜ダイヤモンド半導体層２２の表面に直接接して、水、炭化水素やレジスト残渣などの層を挟まないことが好ましい。このような層を挟むと、界面準位が発生しやすく、またその界面も原子レベルで平滑なものとはなりにくいためである。 It is preferable that the gate insulator layer 23 is in direct contact with the surface of the terminated thin film diamond semiconductor layer 22 and does not sandwich layers such as water, hydrocarbons and resist residues. This is because when such a layer is sandwiched, an interface state is likely to occur, and the interface is also unlikely to be smooth at the atomic level.

以上の本発明の薄膜ダイヤモンド半導体層２２とゲート絶縁体層２３をもつＭＩＳ型半導体装置の特徴を図３に示す。
ゲート絶縁体層としてＡｌ_２Ｏ_３などの非晶質膜を用いた従来構造（図３（ａ））では、ゲート絶縁膜２ａ中およびゲート絶縁膜２ａとダイヤモンド半導体１との界面にトラップ（電荷トラップ）５が多く含まれる傾向がある。このため、キャリア伝導４ａは散乱を受け、キャリア移動度は低いものとなる。
一方、ゲート絶縁体層（ゲート絶縁膜）としてＢＮ、好ましくは単結晶ＢＮ、さらにより好ましくは（単結晶の）ｈ－ＢＮを用いた本発明の構造（図３（ｂ））では、ゲート絶縁膜２ｂ中の電荷トラップは少ない傾向がある。このため、キャリア伝導４ｂは散乱が少なく、高いキャリア移動度が得られる。なお、図３中の３はゲート電極を示す。 FIG. 3 shows the characteristics of the MIS type semiconductor device having the thin film diamond semiconductor layer 22 and the gate insulator layer 23 of the present invention.
In the conventional structure (FIG. 3A) in which an amorphous film such as Al ₂ O ₃ is used as the gate insulating layer, traps (charges) are trapped (charge) in the gate insulating film 2a and at the interface between the gate insulating film 2a and the diamond semiconductor 1. Trap) 5 tends to be included in large quantities. Therefore, the carrier conduction 4a is scattered and the carrier mobility is low.
On the other hand, in the structure of the present invention (FIG. 3 (b)) using BN as the gate insulator layer (gate insulating film), preferably single crystal BN, and even more preferably (single crystal) h-BN, gate insulation is used. The charge traps in the film 2b tend to be small. Therefore, the carrier conduction 4b has less scattering and high carrier mobility can be obtained. Note that 3 in FIG. 3 indicates a gate electrode.

ダイヤモンド基板２１は、その上に形成する薄膜ダイヤモンド半導体層２２が欠陥の少ない高品質な結晶になるように、結晶欠陥が少なく、清浄度が高く、平坦、平滑な表面をもつことが好ましい。 The diamond substrate 21 preferably has a flat and smooth surface with few crystal defects and high cleanliness so that the thin film diamond semiconductor layer 22 formed on the diamond substrate 21 becomes a high-quality crystal with few defects.

ゲート電極２４は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）などを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷＳｉ、ＴｉＳｉなどのシリサイドおよびポリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。ゲート電極２４は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明のＭＩＳ半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。 The gate electrode 24 is made of a conductive film such as polysilicon to which a metal or a dopant is added. Metals include gold (Au), silver (Ag), copper (Cu), platinum (Pt), palladium (Pd), tungsten (W), titanium (Ti), aluminum (Al), chromium (Cr), and tantalum. (Ta) and the like can be mentioned. Further, alloys such as AlCu, CuNiFe and NiCr, silicides such as WSi and TiSi and metal compounds such as polyside, WN, TiN, CrN and TaN can also be used. For the gate electrode 24, an appropriate material may be selected from among such materials in consideration of conductivity, work function, workability, and the like. When the MIS semiconductor device of the present invention is used as an integrated circuit, various heat treatments as integration are added. Therefore, the material is selected in consideration of the diffusion of the material in consideration of those heat treatments.

ソース電極とその配線２８、ドレイン電極とその配線２９およびゲート配線２７は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ、Ｃｒ、Ｔａなどを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷやＴｉなどを用いたポリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。
これらの導電膜は、薄膜ダイヤモンド半導体層２２と接する部分でオーミックコンタクトが取れることが好ましい。このため、薄膜ダイヤモンド半導体層２２と接触する部分はＴｉなどを用いるのが好ましい。一方で、Ｔｉは酸化されやすいので、薄膜ダイヤモンド半導体層２２と電気的接触をとる場合は、薄膜ダイヤモンド半導体層２２側からＴｉ、その上にＰｔやＡｕやＷといった材料が積層された導電膜構造とすることが好ましい。 The source electrode and its wiring 28, the drain electrode and its wiring 29, and the gate wiring 27 are made of a conductive film such as polysilicon to which a metal or a dopant is added. Examples of the metal include Au, Ag, Cu, Pt, Pd, W, Ti, Al, Cr, Ta and the like. Further, alloys such as AlCu, CuNiFe and NiCr, polysides using W and Ti, and metal compounds such as WN, TiN, CrN and TaN can also be used.
It is preferable that these conductive films can make ohmic contact at a portion in contact with the thin film diamond semiconductor layer 22. Therefore, it is preferable to use Ti or the like for the portion in contact with the thin film diamond semiconductor layer 22. On the other hand, since Ti is easily oxidized, when making electrical contact with the thin film diamond semiconductor layer 22, Ti is laminated from the thin film diamond semiconductor layer 22 side, and a material such as Pt, Au, or W is laminated on the conductive film structure. Is preferable.

また、ソース電極２８およびドレイン電極２９とのオーミックコンタクトを確実にとり、薄膜ダイヤモンド半導体層２２のチャネル部以外の抵抗を下げるために、低抵抗化層２６を薄膜ダイヤモンド半導体層２２とソース電極２８やドレイン電極２９との界面に形成しておくことが好ましい。 Further, in order to ensure ohmic contact between the source electrode 28 and the drain electrode 29 and reduce the resistance of the thin film diamond semiconductor layer 22 other than the channel portion, the low resistance layer 26 is provided with the thin film diamond semiconductor layer 22 and the source electrode 28 and the drain. It is preferably formed at the interface with the electrode 29.

絶縁膜２５は、電気的に絶縁するとともに水分や不純物の拡散を防止して、ＭＩＳ半導体装置１０１の安定動作に一役を担うものである。その材料としては、酸化シリコン（ＳｉＯ_２）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＮＯ）膜、炭化シリコン（ＳｉＣ）膜、炭化窒化シリコン（ＳｉＣＮ）膜、炭化窒化酸化シリコン（ＳｉＣＮＯ）膜、アルミナ（Ａｌ_２Ｏ_３）膜、およびポリイミドなどの有機膜などを挙げることができる。 The insulating film 25 electrically insulates and prevents the diffusion of moisture and impurities, and plays a role in the stable operation of the MIS semiconductor device 101. The materials include silicon oxide (SiO ₂ ) film, silicon nitride (SiN) film, silicon oxide (SiNO) film, silicon carbide (SiC) film, silicon carbide (SiCN) film, and silicon carbide oxide (SiCNO). Examples thereof include a film, an alumina (Al ₂ O ₃ ) film, and an organic film such as silicon.

＜製造方法＞
次に、このＭＩＳ型半導体装置１０１の製造方法を図４および図５を用いて説明する。
まず、図４（ａ）に示すように、ダイヤモンド基板２１を準備する。ダイヤモンド基板としては、例えば、ＩｂタイプあるいはＩＩａタイプで、結晶面が１００あるいは１１１のものを好んで用いることができる。
ここで、ダイヤモンド基板２１の表面は、平坦で原子レベルの平滑な面であることが好ましい。電界効果トランジスタの電気特性としては、薄膜ダイヤモンド半導体層２２とゲート絶縁体層２３との界面の平坦性、平滑性が重要であるが、その界面の平坦性、平滑性を十分高いものにするためには、ダイヤモンド基板２１表面の平坦度、平滑度および清浄度を十分に高めておく必要がある。 <Manufacturing method>
Next, a method of manufacturing the MIS type semiconductor device 101 will be described with reference to FIGS. 4 and 5.
First, as shown in FIG. 4A, the diamond substrate 21 is prepared. As the diamond substrate, for example, an Ib type or IIa type diamond substrate having a crystal plane of 100 or 111 can be preferably used.
Here, the surface of the diamond substrate 21 is preferably a flat and atomic-level smooth surface. The flatness and smoothness of the interface between the thin film diamond semiconductor layer 22 and the gate insulator layer 23 are important as the electrical characteristics of the field effect transistor, but in order to make the interface flatness and smoothness sufficiently high. It is necessary to sufficiently enhance the flatness, smoothness and cleanliness of the surface of the diamond substrate 21.

その後、図４（ｂ）に示すように、ダイヤモンド基板２１上に終端が水素などとなっている薄膜ダイヤモンド半導体層２２をエピタキシャル成長させる。
水素終端とした薄膜ダイヤモンド半導体層２２は、例えば、ＣＨ_４ガスとＨ_２ガスを用いたマイクロ波プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により成膜することができる。
薄膜ダイヤモンド半導体層２２の厚さは１０ｎｍ以上が好ましい。これよりも薄いと、特にＩｂ基板の場合に、基板からの不純物の混入の恐れがある。 After that, as shown in FIG. 4B, a thin film diamond semiconductor layer 22 having a terminal such as hydrogen is epitaxially grown on the diamond substrate 21.
The hydrogen-terminated thin-film diamond semiconductor layer 22 can be formed by, for example, microwave plasma CVD (Chemical Vapor Deposition) using CH ₄ gas and H ₂ gas.
The thickness of the thin film diamond semiconductor layer 22 is preferably 10 nm or more. If it is thinner than this, impurities may be mixed from the substrate, especially in the case of an Ib substrate.

薄膜ダイヤモンド半導体層２２には、ドーパントが添加されていてもよい。ホール系のドーパントとしてはホウ素（Ｂ）を、また電子系のドーパントとしてはリン（Ｐ）を挙げることができる。ドーパントの添加量としては、１０^１６／ｃｍ^３以上１０^１９／ｃｍ^３以下が好ましい。１０^１６／ｃｍ^３未満ではドーパント添加の効果が小さく、１０^１９／ｃｍ^３を超えるとキャリア散乱要因となって移動度などの性能が低下する。 A dopant may be added to the thin film diamond semiconductor layer 22. Boron (B) can be mentioned as the Hall-based dopant, and phosphorus (P) can be mentioned as the electron-based dopant. The amount of the dopant added is preferably 10 ¹⁶ / cm ³ or more and 10 ¹⁹ / cm ³ or less. If it is less than 10 ¹⁶ / cm ³ , the effect of adding the dopant is small, and if it exceeds 10 ¹⁹ / cm ³ , it becomes a carrier scattering factor and the performance such as mobility deteriorates.

その後、図４（ｃ）に示すように、水素などで終端処理された薄膜ダイヤモンド半導体層２２上に、ｈ－ＢＮ（六方晶窒化ホウ素）などのＢＮを含んだ絶縁膜２３ａを形成する。ここで、絶縁膜２３ａとしては、ＢＮが好ましく、ＢＮの単結晶がさらに好ましく、ｈ－ＢＮ（の単結晶）がより一層好ましい。
絶縁膜２３ａは、劈開して得られたｈ－ＢＮ結晶薄膜の貼合わせ法、熱ＣＶＤやプラズマＣＶＤなどの化学的気相成長法、スパッタリングなどの物理的気相成長法、および物理化学的気相成長法などにより形成することができる。具体例としては、トリエチルボラン（ＴＥＢ）とアンモニア（ＮＨ_３）を原料ガスとし、キャリアガスに水素（Ｈ_２）を用いた有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ－ＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、ＲＦプラズマにより作製した活性窒素と電子銃により加熱供給されたホウ素を用いた分子線エピタキシー法（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）などを挙げることができる。 After that, as shown in FIG. 4C, an insulating film 23a containing a BN such as h-BN (hexagonal boron nitride) is formed on the thin film diamond semiconductor layer 22 terminated with hydrogen or the like. Here, as the insulating film 23a, BN is preferable, BN single crystal is more preferable, and h-BN (single crystal) is even more preferable.
The insulating film 23a is formed by a bonding method of h-BN crystal thin films obtained by opening, a chemical vapor deposition method such as thermal CVD or plasma CVD, a physical vapor deposition method such as sputtering, and a physicochemical vapor deposition. It can be formed by a phase growth method or the like. Specific examples include organic metal vapor deposition (MOCVD) using triethylborane (TEB) and ammonia (NH ₃ ) as raw materials and hydrogen (H ₂ ) as the carrier gas, RF. Examples thereof include a molecular beam epitaxy (MBE) method using active nitrogen produced by plasma and boron heated and supplied by an electron gun.

なお、薄膜ダイヤモンド半導体層２２と絶縁膜２３ａとの界面の吸着物の除去と絶縁膜２３ａ表面の清浄化のため、絶縁膜２３ａを形成した後に、不活性ガスと水素（Ｈ_２）ガスとの混合ガスを用いたアニールを行うことが好ましい。ここで、不活性ガスとしては、例えば、アルゴン（Ａｒ）を挙げることができる。 After forming the insulating film 23a in order to remove the adsorbed substances at the interface between the thin film diamond semiconductor layer 22 and the insulating film 23a and to clean the surface of the insulating film 23a, the inert gas and the hydrogen (H ₂ ) gas are used. It is preferable to perform annealing using a mixed gas. Here, as the inert gas, for example, argon (Ar) can be mentioned.

その後、ゲート電極２４を形成する（図４（ｄ））。
このゲート電極２４の形成方法としては、ゲート電極２４を構成する導電材料をスパッタリング法、蒸着法、ＣＶＤ法などで絶縁膜２３ａ上に被着させた後、リソグラフィによってレジストパターンを形成し、引き続きエッチングを行って形成する方法が挙げられる。このエッチングとしては、微細加工性の観点からドライエッチングが好んで用いることができるが、ウェットエッチングを用いることもできる。ウェットエッチングの場合は、作製されるＭＩＳ型半導体装置１０１へのダメージを抑制しやすいという特徴がある。
また、リフトオフ用のレジストパターンを絶縁膜２３ａ上に形成した後、ゲート電極２４を構成する導電材料をスパッタリング法、蒸着法、ＣＶＤ法などで堆積させ、リフトオフする方法も挙げることができる。 After that, the gate electrode 24 is formed (FIG. 4 (d)).
As a method for forming the gate electrode 24, a conductive material constituting the gate electrode 24 is adhered onto the insulating film 23a by a sputtering method, a vapor deposition method, a CVD method, or the like, and then a resist pattern is formed by lithography, followed by etching. There is a method of forming by performing. As this etching, dry etching can be preferably used from the viewpoint of microfabrication, but wet etching can also be used. In the case of wet etching, there is a feature that damage to the manufactured MIS type semiconductor device 101 can be easily suppressed.
Further, a method of forming a resist pattern for lift-off on the insulating film 23a and then depositing a conductive material constituting the gate electrode 24 by a sputtering method, a vapor deposition method, a CVD method or the like to lift off can also be mentioned.

ここで、スパッタリング法としては、ＤＣスパッタリング法、ＲＦスパッタリング法などを挙げることができるが、スループットの観点からはＲＦスパッタリング法がより好ましい。蒸着法としては、加熱蒸着法や電子線蒸着法などを挙げることができる。ゲート電極２４の材料としてポリシリコンを用いるときは、ポリシリコンの成膜法としてＣＶＤ法を好んで用いることができる。この際、リン（Ｐ）などのドーパントを添加して、低抵抗化しておくことが好ましい。 Here, examples of the sputtering method include a DC sputtering method and an RF sputtering method, but the RF sputtering method is more preferable from the viewpoint of throughput. Examples of the vapor deposition method include a heat vapor deposition method and an electron beam vapor deposition method. When polysilicon is used as the material of the gate electrode 24, the CVD method can be preferably used as the film forming method of polysilicon. At this time, it is preferable to add a dopant such as phosphorus (P) to reduce the resistance.

その後、絶縁膜２５ａをスパッタリング法、ＡＬＤ法、ＣＶＤ法、あるいはＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）などの塗布法によって形成する（図５（ａ））。
ここで、成膜した絶縁膜２５ａには、電気特性の安定化に妨げとなる空孔や所望ではない水が含まれることが多いので、アニールを施しておくことが好ましい。 After that, the insulating film 25a is formed by a sputtering method, an ALD method, a CVD method, or a coating method such as SOG (Spin on Glass) (FIG. 5A).
Here, since the formed insulating film 25a often contains pores and undesired water that hinder the stabilization of electrical characteristics, it is preferable to perform annealing.

引き続き、リソグラフィとエッチングによって絶縁膜２５ａおよびゲート絶縁膜２３ａに所望の開口を形成して、それぞれ絶縁膜２５およびゲート絶縁体層（ゲート絶縁膜）２３とする（図５（ｂ））。 Subsequently, desired openings are formed in the insulating film 25a and the gate insulating film 23a by lithography and etching to obtain the insulating film 25 and the gate insulating layer (gate insulating film) 23, respectively (FIG. 5 (b)).

その後、電極と半導体層とのオーミック接触をとり、かつ低抵抗とする低抵抗化層２６を開口部の薄膜ダイヤモンド半導体層２２露出面に形成する（図５（ｃ））。低抵抗化層２６は、ＴｉやＭｏなどダイヤモンドと炭化物を形成する金属を堆積させたのちに、アニールによって金属炭化物を形成することで得ることができる。また、水素終端半導体層に対しては、堆積させたＡｕ，Ｐｄ，Ｐｔなどの高仕事関数金属を低抵抗化層とすることができる。 After that, the low resistance layer 26, which makes ohmic contact between the electrode and the semiconductor layer and has low resistance, is formed on the exposed surface of the thin film diamond semiconductor layer 22 at the opening (FIG. 5 (c)). The low resistance layer 26 can be obtained by depositing a metal such as Ti or Mo that forms carbides with diamond, and then forming metal carbides by annealing. Further, for the hydrogen-terminated semiconductor layer, a deposited high work function metal such as Au, Pd, Pt can be used as a low resistance layer.

しかる後、導電膜の堆積、リソグラフィおよびエッチングを行ってゲート配線２７、ソース電極およびその配線２８、ドレイン電極およびその配線２９を形成する（図５（ｄ））。
なお、前述の低抵抗化層２６は、これらの電極または／および配線を形成した後にアニールを施すなどして形成してもよい。
以上の工程により、薄膜ダイヤモンド半導体層２２とｈ―ＢＮからなるゲート絶縁体層２３を有するＭＩＳ型半導体装置１０１が作製される。 After that, the conductive film is deposited, lithographically and etched to form the gate wiring 27, the source electrode and its wiring 28, and the drain electrode and its wiring 29 (FIG. 5 (d)).
The low resistance layer 26 may be formed by forming these electrodes and / and wiring and then annealing the layer 26.
Through the above steps, a MIS type semiconductor device 101 having a gate insulator layer 23 composed of a thin film diamond semiconductor layer 22 and h-BN is manufactured.

上記では、単体のＭＩＳ型半導体装置１０１の作製方法を説明したが、ＭＩＳ型半導体装置１０１が複数載置されて集積化されたＭＩＳ型半導体装置も同様にして作製することができる。この場合、各ＭＩＳ型半導体装置１０１間に絶縁層を設け、必要に応じて素子分離を行う。 Although the method for manufacturing a single MIS-type semiconductor device 101 has been described above, a MIS-type semiconductor device in which a plurality of MIS-type semiconductor devices 101 are mounted and integrated can also be manufactured in the same manner. In this case, an insulating layer is provided between the MIS type semiconductor devices 101, and the elements are separated as necessary.

本発明の半導体装置は、トラップ電荷が少なく、それにともない散乱も少なくなるので高い移動度が得られる。その上で、破壊電圧が高く漏れ電流が少ないので、高い電圧を印加することが可能で、キャリア密度を高くすることができる。
したがって、本発明の半導体装置は、移動度が高く、その上でキャリア密度も高い、移動度とキャリア密度の両特性を高いレベルで兼ね備えた高性能半導体装置である。
さらに、本発明の半導体装置は、後で述べる実施例３に示されるように、低い温度領域でも使用可能なポテンシャルを有している。 The semiconductor device of the present invention has a small trap charge and a small amount of scattering, so that high mobility can be obtained. On top of that, since the breakdown voltage is high and the leakage current is small, a high voltage can be applied and the carrier density can be increased.
Therefore, the semiconductor device of the present invention is a high-performance semiconductor device having high mobility and high carrier density, and having both characteristics of mobility and carrier density at a high level.
Furthermore, the semiconductor device of the present invention has the potential to be used even in a low temperature region, as shown in Example 3 described later.

以下では実施例により本発明をさらに詳細に説明するが、この実施例はあくまで本発明の理解を助けるためここに挙げたものであり、本発明をこれに限定するものではない。 Hereinafter, the present invention will be described in more detail by way of examples, but these examples are given here only for the purpose of assisting the understanding of the present invention, and the present invention is not limited thereto.

（実施例１）
＜素子構造＞
実施例１のＭＩＳ型半導体装置２０１の素子構造を要部断面構造図である図６を参照しながら説明する。
このＭＩＳ型半導体装置２０１は、ダイヤモンド基板３１、水素終端層３２、ゲート絶縁膜３３、ゲート電極３４、ソースおよびドレインを構成する導電膜３５および３６、層間絶縁膜３７、ゲート電極配線３８、ソース電極配線３９、ドレイン電極配線４０および低抵抗化層４２からなる。そして、ゲート絶縁膜３３に六方晶窒化ホウ素を用いたことを特徴としている。ここで、ゲート絶縁膜３３の膜厚は１５ｎｍである。 (Example 1)
<Element structure>
The element structure of the MIS type semiconductor device 201 of the first embodiment will be described with reference to FIG. 6, which is a cross-sectional structure diagram of a main part.
The MIS type semiconductor device 201 includes a diamond substrate 31, a hydrogen termination layer 32, a gate insulating film 33, a gate electrode 34, conductive films 35 and 36 constituting the source and drain, an interlayer insulating film 37, a gate electrode wiring 38, and a source electrode. It is composed of a wiring 39, a drain electrode wiring 40, and a low resistance layer 42. Hexagonal boron nitride is used for the gate insulating film 33. Here, the film thickness of the gate insulating film 33 is 15 nm.

ダイヤモンド基板３１には、ゲート絶縁膜３３の直下に位置するチャネル部に水素終端層３２、導電膜３５の直下に位置する炭化チタン（ＴｉＣ）からなる低抵抗化層４２、および残りの表層部に酸素終端層４３の各領域が形成されている。 The diamond substrate 31 has a hydrogen termination layer 32 in the channel portion located directly below the gate insulating film 33, a low resistance layer 42 made of titanium carbide (TiC) located directly below the conductive film 35, and the remaining surface layer portion. Each region of the oxygen termination layer 43 is formed.

ゲート電極３４は、ダイヤモンド基板３１側からチタン（Ｔｉ）、金（Ａｕ）およびチタンからなる３層構造膜からなり、それぞれの膜厚は１０ｎｍ、１００ｎｍ、１０ｎｍである。そして、そのゲート電極３４に厚さ１０ｎｍのＴｉおよび厚さ２００ｎｍのＡｕが順次積層されたゲート電極配線（ボンディングパッド配線）３８が形成されている。 The gate electrode 34 is composed of a three-layer structure film made of titanium (Ti), gold (Au), and titanium from the side of the diamond substrate 31, and the film thicknesses are 10 nm, 100 nm, and 10 nm, respectively. Then, a gate electrode wiring (bonding pad wiring) 38 in which Ti having a thickness of 10 nm and Au having a thickness of 200 nm are sequentially laminated on the gate electrode 34 is formed.

ソースは、厚さ５ｎｍのＴｉおよび厚さ５ｎｍの白金（Ｐｔ）からなるオーミック接触用の導電膜（それぞれ図６中の３５、３６）とソース配線（ボンディングパッド配線）３９からなる。ここで、ソース配線３９は厚さ１０ｎｍのＴｉおよび厚さ２００ｎｍのＡｕが順次積層された構造となっている。また、導電膜３５とダイヤモンド基板３１の境界領域には、炭化チタン（ＴｉＣ）からなる低抵抗化層４２が形成されている。
同様にドレインは、厚さ５ｎｍのＴｉおよび厚さ５ｎｍのＰｔからなるオーミック接触用の導電膜（それぞれ図６中の３５、３６）とドレイン配線（ボンディングパッド配線）４０からなる。ここで、ドレイン配線４０は厚さ１０ｎｍのＴｉおよび厚さ２００ｎｍのＡｕが順次積層された構造となっており、導電膜３５とダイヤモンド基板３１の境界領域には、炭化チタン（ＴｉＣ）からなる低抵抗化層４２が形成されている。 The source consists of a conductive film for ohmic contact (35 and 36 in FIG. 6, respectively) made of Ti having a thickness of 5 nm and platinum (Pt) having a thickness of 5 nm, and a source wiring (bonding pad wiring) 39. Here, the source wiring 39 has a structure in which Ti having a thickness of 10 nm and Au having a thickness of 200 nm are sequentially laminated. Further, a low resistance layer 42 made of titanium carbide (TiC) is formed in the boundary region between the conductive film 35 and the diamond substrate 31.
Similarly, the drain is composed of a conductive film for ohmic contact (35 and 36 in FIG. 6, respectively) and a drain wiring (bonding pad wiring) 40 made of Ti having a thickness of 5 nm and Pt having a thickness of 5 nm. Here, the drain wiring 40 has a structure in which Ti having a thickness of 10 nm and Au having a thickness of 200 nm are sequentially laminated, and the boundary region between the conductive film 35 and the diamond substrate 31 is made of titanium carbide (TiC). The resistance layer 42 is formed.

＜作製方法＞
以下、素子作製工程を断面図である図７から図１２を参照しながら説明する。 <Manufacturing method>
Hereinafter, the element manufacturing process will be described with reference to FIGS. 7 to 12 which are cross-sectional views.

１．基板の準備
ダイヤモンド基板３１としてロシアＴＩＳＮＣＭ研究所製の高温高圧合成ＩＩａ（１１１）ダイヤモンド単結晶基板を準備し、通常の方法で熱混酸および有機洗浄により基板の清浄化を行った。ここで、用いたダイヤモンド基板３１の大きさは２．５ｍｍ×２．５ｍｍ×０．３ｍｍである。 1. 1. Preparation of the substrate As the diamond substrate 31, a high-temperature and high-pressure synthetic IIa (111) diamond single crystal substrate manufactured by Russia TISNCM Laboratory was prepared, and the substrate was cleaned by hot mixed acid and organic cleaning by a usual method. Here, the size of the diamond substrate 31 used is 2.5 mm × 2.5 mm × 0.3 mm.

２．オーミック電極の作製
ダイヤモンド基板３１の表面に下層レジストとしてＰＭＧＩ－ＳＦ６Ｓ（Ｍｉｃｒｏｃｈｅｍ製）をスピンコートし、１８０℃で５分ベークした。その後、フォトレジストＡＺ－５２１４Ｅ（メルクパフォーマンスマテリアルズ製）をスピンコートし、１１０℃で２分ベークして、この２層からなるレジスト膜を塗布形成した。
引き続いて、レーザー露光装置（ナノシステムソリューションズ製、ＤＬ－１０００）を用いて、オーミック電極のパターンを描画した。ＴＭＡＨ（水酸化テトラメチルアンモニウム）２．３８％で６０秒現像した後、純水で３０秒洗浄し、その後窒素ブロー乾燥を行ってレジストパターン５１を形成した（図７（ａ））。 2. Preparation of Ohmic Electrode PMGI-SF6S (manufactured by Microchem) was spin-coated on the surface of the diamond substrate 31 as a lower layer resist and baked at 180 ° C. for 5 minutes. Then, photoresist AZ-5214E (manufactured by Merck Performance Materials) was spin-coated and baked at 110 ° C. for 2 minutes to coat and form a resist film composed of these two layers.
Subsequently, a laser exposure apparatus (manufactured by Nano System Solutions, DL-1000) was used to draw a pattern of ohmic electrodes. After developing with TMAH (tetramethylammonium hydroxide) at 2.38% for 60 seconds, it was washed with pure water for 30 seconds, and then nitrogen blow-dried to form a resist pattern 51 (FIG. 7 (a)).

その後、電子銃型蒸着装置（アールデック製、ＲＤＥＢ－１２０６Ｋ）によって、ＴｉおよびＰｔを順次蒸着し、導電膜３５ａおよび３６ａを堆積させた（図７（ｂ））。その膜厚は両者とも５ｎｍである。
その後、８０℃設定のウォーターバスにて加熱したＮＭＰ（Ｎ―メチル－２－ピロリドン）中に試料を浸し、リフトオフを行った。さらに、アセトンとＩＰＡ（２－プロパノール）で洗浄した後、窒素ブロー乾燥を行ってオーミック電極用の導電膜３５および３６を形成した。
しかる後、ＭＰ－ＣＶＤ装置（セキテクノトロン製、ＡＸ５２００－Ｓ）内にてＨ_２雰囲気（Ｈ_２流量５００ｓｃｃｍ、圧力１１ＫＰａ）で３５分間アニールを行って、ダイヤモンド基板３１とＴｉからなる導電膜３５の界面にＴｉＣからなる低抵抗化層４２を形成した（図７（ｃ））。ここで、このアニールは、まず６５０℃までおよそ３１分で上昇させ、その後６５０℃で３５分間保持する設定にした。 Then, Ti and Pt were sequentially vapor-deposited by an electron gun type vapor deposition apparatus (RDEB-1206K, manufactured by Earldec) to deposit the conductive films 35a and 36a (FIG. 7 (b)). Both have a film thickness of 5 nm.
Then, the sample was immersed in NMP (N-methyl-2-pyrrolidone) heated in a water bath set at 80 ° C. and lifted off. Further, after washing with acetone and IPA (2-propanol), nitrogen blow drying was performed to form conductive films 35 and 36 for ohmic electrodes.
After that, annealing is performed in an MP-CVD apparatus (manufactured by Seki Technotron, AX5200 _- S) in an H2 atmosphere ₍ H2 flow rate 500 sccm, pressure 11 KPa) for 35 minutes, and a conductive film 35 composed of a diamond substrate 31 and Ti is performed. A low resistance layer 42 made of TiC was formed at the interface between the two (FIG. 7 (c)). Here, this annealing was set to first raise to 650 ° C. in about 31 minutes and then hold at 650 ° C. for 35 minutes.

３．ダイヤモンド表面の水素終端化とレジスト残渣の除去
その後、ＭＰ－ＣＶＤ装置内で試料を１０分間水素プラズマで処理し、ダイヤモンド基板３１の表面露出部分を水素終端化して、水素終端層３２を形成するとともに、レジスト残渣の除去を行った（図７（ｄ））。ここで、水素プラズマの条件はＨ_２流量５００ｓｃｃｍ、圧力４ＫＰａ、ヒーター設定温度６００℃、マイクロ波出力３００Ｗとした。 3. 3. Hydrogen termination of the diamond surface and removal of resist residue After that, the sample is treated with hydrogen plasma for 10 minutes in the MP-CVD apparatus, and the exposed portion of the surface of the diamond substrate 31 is hydrogen-terminated to form the hydrogen termination layer 32. , The resist residue was removed (FIG. 7 (d)). Here, the conditions of the hydrogen plasma were H ₂ flow rate of 500 sccm, pressure of 4 KPa, heater set temperature of 600 ° C., and microwave output of 300 W.

４．ｈ－ＢＮ（六方晶窒化ホウ素）の貼り付け
まず、準備段階として、シリコン基板上にＰＡＡ（ポリアクリル酸、平均分子量５０００）水溶液（質量比３％）をスピンコートし、１５５℃で２分ベークした．その後、その上にＰＭＭＡ－Ａ６（ポリメチルメタアクリレート）をスピンコートし、１５５℃で２分ベークし、さらにＰＭＭＡ－Ａ６をスピンコートし、１５５℃で５分ベークした。
次に、スコッチテープ^ＴＭ法により、ｈ－ＢＮの劈開を行った。そして、劈開したｈ－ＢＮは１１０℃のホットプレート上で上記作製のＳｉ／ＰＡＡ／ＰＭＭＡ上に転写した。
その後、上記シリコン基板を水に浮かべることでＰＡＡを溶かし、ｈ－ＢＮが乗ったＰＭＭＡ膜をシリコン基板から剥離した。
しかる後、水素終端化処理を終えた試料をステージに乗せ、そのステージの温度を８０℃に設定してｈ－ＢＮとダイヤモンドを貼り合わせた。その貼り合わせの際は、光学顕微鏡を用いてＰＭＭＡ膜上のｈ－ＢＮとダイヤモンドのチャネル領域との位置合わせを行った。
続いて、アセトンによりＰＭＭＡ膜を除去し、ＩＰＡにより洗浄を行った。以上の方法により、ｈ－ＢＮからなる絶縁膜３３ａを試料上の所望の場所に形成した（図８（ａ））。 4. Pasting h-BN (Hexagonal Boron Nitride) First, as a preparatory step, spin coat an aqueous solution of PAA (polyacrylic acid, average molecular weight 5000) (mass ratio 3%) on a silicon substrate and bake at 155 ° C for 2 minutes. did. Then, PMMA-A6 (polymethyl methacrylate) was spin-coated on it and baked at 155 ° C. for 2 minutes, and then PMMA-A6 was spin-coated and baked at 155 ° C. for 5 minutes.
Next, the h-BN was cleaved by the Scotch Tape ^TM method. Then, the cleaved h-BN was transferred onto the Si / PAA / PMMA prepared above on a hot plate at 110 ° C.
Then, the PAA was dissolved by floating the silicon substrate on water, and the PMMA film on which the h-BN was placed was peeled off from the silicon substrate.
After that, the sample finished with the hydrogen termination treatment was placed on a stage, the temperature of the stage was set to 80 ° C., and h-BN and diamond were bonded together. At the time of bonding, the h-BN on the PMMA film was aligned with the diamond channel region using an optical microscope.
Subsequently, the PMMA film was removed with acetone and washed with IPA. By the above method, an insulating film 33a made of h-BN was formed at a desired location on the sample (FIG. 8 (a)).

５．ｈ－ＢＮの整形とアニール
次に、前述のレーザーリソグラフィの手法を用いて、ホールバー形状のレジストパターン５２を形成した（図８（ｂ））。但し、ここでは、レジストはフォトレジストＡＺ５２１４Ｅの一層のみとした。
その後、ＣＣＰ－ＲＩＥ（容量結合型反応性イオンエッチング）装置（サムコ製、ＲＩＥ－２００ＮＬ）により、ゲート絶縁膜３３となる領域以外のｈ－ＢＮのドライエッチングを３分間行って除去した（図８（ｃ））。ここで、プラズマの条件は、Ｎ_２流量９６ｓｃｃｍ、ＣＨＦ_３流量２ｓｃｃｍ、Ｏ_２流量２ｓｃｃｍ、圧力１０Ｐａ、ＲＦ出力３５Ｗとした。 5. Shape and Annealing of h-BN Next, a hole bar-shaped resist pattern 52 was formed by using the above-mentioned laser lithography method (FIG. 8 (b)). However, here, the resist is only one layer of the photoresist AZ5214E.
Then, using a CCP-RIE (capacitive coupling type reactive ion etching) apparatus (manufactured by SAMCO, RIE-200NL), dry etching of h-BN other than the region to be the gate insulating film 33 was performed for 3 minutes to remove it (FIG. 8). (C)). Here, the plasma conditions were N ₂ flow rate 96 sccm, CHF ₃ flow rate 2 sccm, O ₂ flow rate 2 sccm, pressure 10 Pa, and RF output 35 W.

しかる後、プラズマアッシング装置（ヤマト科学製、ＰＢ－６００）により、レジストの変質層の除去を行った、また、そのプラズマアッシングにより、チャネル領域以外のダイヤモンド表面の酸素終端化を行って酸素終端層４３を形成した。この酸素終端層４３の形成により、チャネル領域以外の導通を防ぐことができる。このときのプラズマアッシングの条件は、Ｏ_２流量４００ｓｃｃｍ、圧力２００Ｐａ、パワー３００Ｗ、時間は計３分とした。
その後、８０℃設定のウォーターバスで加熱したＮＭＰ中に試料を入れ、エッチングマスクとして用いたレジストパターン５２を除去した。引き続き、アセトンとＩＰＡで洗浄した後、窒素ブロー乾燥を行った。さらに、ダイヤモンドとｈ－ＢＮの界面の吸着物の除去とｈ－ＢＮ表面の清浄化のため、ウェハＲＴＡ（急速加熱アニール）装置（ハイソル製、ＡｃｃｕＴｈｅｒｍｏＡＷ６１０）によりＡｒとＨ_２の混合雰囲気の下で３００℃アニールを３０分行った（図８（ｄ））。 After that, the altered layer of the resist was removed by a plasma ashing device (manufactured by Yamato Scientific Co., Ltd., PB-600), and the oxygen termination layer was performed by oxygen termination of the diamond surface other than the channel region by the plasma ashing. 43 was formed. By forming the oxygen termination layer 43, it is possible to prevent conduction other than in the channel region. The conditions for plasma ashing at this time were an _O2 flow rate of 400 sccm, a pressure of 200 Pa, a power of 300 W, and a total time of 3 minutes.
Then, the sample was placed in NMP heated in a water bath set at 80 ° C., and the resist pattern 52 used as an etching mask was removed. Subsequently, after washing with acetone and IPA, nitrogen blow drying was performed. Furthermore, in order to remove adsorbents at the interface between diamond and h-BN and clean the surface of h-BN, a wafer RTA (rapid heating annealing) device (manufactured by Hisol, AccuThermo AW610) is used under a mixed atmosphere of Ar and H ₂ . Was annealed at 300 ° C. for 30 minutes (FIG. 8 (d)).

６．ゲート電極の作製
前述のレーザーリソグラフィを用いてゲート電極形成用の開口３４ａをもったレジストパターン５３を形成し（図９（ａ））、引き続いて、電子銃型蒸着装置によって、厚さ１０ｎｍのＴｉ、厚さ１００ｎｍのＡｕおよび厚さ１０ｎｍのＴｉを順次蒸着して、導電膜３４ｂを堆積させた（図９（ｂ））。
その後、ＮＭＰ中に試料を浸してリフトオフを行い、アセトンとＩＰＡで洗浄した後、窒素ブロー乾燥を行って所望のゲート電極３４を形成した（図９（ｃ））。 6. Fabrication of Gate Electrode Using the laser lithography described above, a resist pattern 53 having an opening 34a for forming a gate electrode was formed (FIG. 9A), and subsequently, Ti with a thickness of 10 nm was formed by an electron gun type vapor deposition apparatus. , Au having a thickness of 100 nm and Ti having a thickness of 10 nm were sequentially vapor-deposited to deposit a conductive film 34b (FIG. 9 (b)).
Then, the sample was immersed in NMP, lifted off, washed with acetone and IPA, and then nitrogen blow-dried to form a desired gate electrode 34 (FIG. 9 (c)).

７．Ａｌ_２Ｏ_３絶縁膜の形成
ＡＬＤ（原子層堆積）装置（Ｐｉｃｏｓｕｎ、ＳＵＮＡＬＥＲ－１００Ｂ）により、Ａｌ_２Ｏ_３絶縁膜３７ａを成膜温度１２０℃の下で１００ｎｍ成膜した（図１０（ａ））。
その後、前述のレーザーリソグラフィを用いてコンタクトホール形成用のレジストパターン５４を形成した（図１０（ｂ））。ここで、レジストはフォトレジストＡＺ－５２１４Ｅの一層のみとした。
しかる後、レジストパターン５４をマスクとし、ＴＭＡＨ２．３８％に３０分間浸してＡｌ_２Ｏ_３のウェットエッチングを行った（図１０（ｃ））。ここで、レジストの膨潤化を防ぐため、５分ごとにＴＭＡＨ２．３８％から試料を取り出し、１分間の純水洗浄と５分間の１１０℃ベークを行った。
引き続いて、８０℃設定のウォーターバスで加熱したＮＭＰ中に試料を入れ、レジストパターン５４を除去し、アセトンとＩＰＡで洗浄した後、窒素ブロー乾燥を行ってコンタクトホールが形成された絶縁膜３７を形成した（図１１（ａ））。 7. Formation of Al ₂ O ₃ Insulating Film Al ₂ O ₃ Insulating Film 37a was formed into a 100 nm film at a film formation temperature of 120 ° C. using an ALD (atomic layer deposition) device (Picosun, SUNALE R-100B) (FIG. 10 (a)). )).
Then, the resist pattern 54 for forming a contact hole was formed by using the above-mentioned laser lithography (FIG. 10 (b)). Here, the resist was only one layer of photoresist AZ-5214E.
After that, using the resist pattern 54 as a mask, it was immersed in TMAH 2.38% for 30 minutes to perform wet etching of Al ₂ O ₃ (FIG. 10 (c)). Here, in order to prevent swelling of the resist, a sample was taken out from TMAH 2.38% every 5 minutes, washed with pure water for 1 minute, and baked at 110 ° C. for 5 minutes.
Subsequently, the sample was placed in NMP heated in a water bath set at 80 ° C., the resist pattern 54 was removed, washed with acetone and IPA, and then nitrogen blow-dried to form an insulating film 37 having contact holes. It was formed (FIG. 11 (a)).

８．配線の作製
前述のレーザーリソグラフィを用いて、ゲート配線、ソース配線、ドレイン配線およびそれぞれのボンディングパッドを形成するためのレジストパターン５５を形成した（図１１（ｂ））。但し、下層レジストとしてはＬＯＲ－５Ａ（Ｍｉｃｒｏｃｈｅｍ製）を用いた。
その後、電子銃型蒸着装置によって、厚さ１０ｎｍのＴｉと厚さ２００ｎｍのＡｕを順次蒸着し、ＴｉとＡｕからなる導電膜３８ａを堆積させた（図１１（ｃ））。
しかる後、ＮＭＰ中に試料を浸してリフトオフを行い、アセトンとＩＰＡでリンスした後、窒素ブロー乾燥を行って、ボンディングパッドを有するゲート電極配線３８、ソース電極配線３９およびドレイン電極配線４０が形成されたＭＩＳ型半導体装置２０１を作製した（図１２）。
作製されたＭＩＳ型半導体装置２０１を上面から撮った光学顕微鏡写真を参考までに図１３に示す。 8. Preparation of Wiring Using the laser lithography described above, a resist pattern 55 for forming a gate wiring, a source wiring, a drain wiring and their respective bonding pads was formed (FIG. 11B). However, LOR-5A (manufactured by Microchem) was used as the lower layer resist.
Then, Ti having a thickness of 10 nm and Au having a thickness of 200 nm were sequentially deposited by an electron gun type vapor deposition apparatus, and a conductive film 38a composed of Ti and Au was deposited (FIG. 11 (c)).
After that, the sample is immersed in NMP, lifted off, rinsed with acetone and IPA, and then nitrogen blow-dried to form a gate electrode wiring 38 having a bonding pad, a source electrode wiring 39, and a drain electrode wiring 40. The MIS type semiconductor device 201 was manufactured (FIG. 12).
An optical micrograph of the manufactured MIS type semiconductor device 201 taken from above is shown in FIG. 13 for reference.

＜電気特性＞
前述の方法によって作製したＭＩＳ型半導体装置２０１のＦＥＴ（電界効果トランジスタ）の電流電圧特性を調べた結果を図１４に示す。ｐ型のＦＥＴ動作が認められる。ここで、測定器としては、ソースメジャーユニットＢ２９０１Ａ（ＫｅｙｓｉｇｈｔＴｅｃｈｎｏｌｏｇｉｅｓ製）、ファンクションジェネレータ３３２２０Ａ（ＡｇｉｌｅｎｔＴｅｃｈｎｏｌｏｇｉｅｓ製）、アンプ１２０１および１２１１（ＤＬＩｎｓｔｒｕｍｅｎｔｓ製）、デジタルボルトメーター３４４０１Ａ（ＡｇｉｌｅｎｔＴｅｃｈｎｏｌｏｇｉｅｓ製）を用いた。なお、このＦＥＴのゲート長は２６μｍ、ゲート幅は２μｍ、ホールバー間の距離は８μｍ、ｈ―ＢＮからなるゲート絶縁膜の膜厚は１５ｎｍである。測定温度は３００Ｋとした。 <Electrical characteristics>
FIG. 14 shows the results of examining the current-voltage characteristics of the FET (field effect transistor) of the MIS type semiconductor device 201 manufactured by the above method. A p-type FET operation is recognized. Here, as measuring instruments, a source measure unit B2901A (manufactured by Keysight Technologies), a function generator 33220A (manufactured by Agilent Technologies), amplifiers 1201 and 1211 (manufactured by DL Instruments), and a digital voltmeter 34401A (manufactured by Agilent Technologies) were used. The gate length of this FET is 26 μm, the gate width is 2 μm, the distance between the hole bars is 8 μm, and the film thickness of the gate insulating film made of h—BN is 15 nm. The measurement temperature was 300 K.

また、超伝導マグネットを備えた無冷媒冷却装置（仁木工芸製）と上記測定器を用いてホール効果測定を行った。その結果得られたキャリア面密度および移動度のゲート電圧依存特性をそれぞれ図１５および図１６に示す。環境温度３００Ｋで１０^１２／ｃｍ^２オーダーという比較的高いキャリア面密度と、４００ｃｍ^２／Ｖ・ｓ以上の高い移動度が得られた。 In addition, the Hall effect was measured using a refrigerant-free cooling device (manufactured by Niki Kogei) equipped with a superconducting magnet and the above measuring instrument. The gate voltage-dependent characteristics of the carrier surface density and mobility obtained as a result are shown in FIGS. 15 and 16, respectively. A relatively high carrier surface density of 10 ¹² / cm ² orders at an environmental temperature of 300 K and a high mobility of 400 cm ² / V · s or more were obtained.

（実施例２）
実施例１で示した方法と同じ方法で作製した別の試料を用いて、キャリア密度と移動度を測定した。その結果をマッピングし、図１７に示す。ここで、図１７には、各種文献から抽出してきた、ダイヤモンドＦＥＴ（非特許文献３～６、１２～２３参照）、空気暴露の水素終端ダイヤモンド（非特許文献１５、２４～２６参照）およびＮＯ_２ガス暴露の水素終端ダイヤモンド（非特許文献２７参照）のマッピング結果も合わせて載せている。
実施例２の試料は、図１７に示したほかの試料とは異なり、高いキャリア密度と高い移動度を両立して得られる高い性能を有していることが示されている。 (Example 2)
The carrier density and mobility were measured using another sample prepared by the same method as shown in Example 1. The results are mapped and shown in FIG. Here, in FIG. 17, diamond FETs (see Non-Patent Documents 3 to 6, 12 to 23), hydrogen-terminated diamonds exposed to air (see Non-Patent Documents 15, 24 to 26) and NO, which have been extracted from various documents, are shown. The mapping results of hydrogen-terminated diamonds exposed to ₂ gas (see Non-Patent Document 27) are also included.
Unlike the other samples shown in FIG. 17, the sample of Example 2 is shown to have high performance obtained by achieving both high carrier density and high mobility.

（実施例３）
実施例１で示した方法と同じ方法で作製した別の試料を用いて、シート抵抗の温度依存性を測定した。その結果を図１８に示す。
ゲートソース間電圧が－２Ｖと－３Ｖを境にして、絶縁体―金属転移が見られる。この境界のキャリア密度は約４×１０^１２／ｃｍ^２であった。これまで、ダイヤモンドのＦＥＴの絶縁体―金属転移は、一桁高いキャリア密度でしか観測されていない。本発明のＦＥＴで一桁低いキャリア密度で絶縁体―金属転移が見られたことも、系に乱れが少ないことを示している（非特許文献２８参照）。
ゲートソース間電圧Ｖ_ＧＳが－２Ｖでは、１７３Ｋ（約－１００℃）でも室温と同じようなシート抵抗を示し、Ｖ_ＧＳが－３Ｖ以下では、４Ｋ付近でも室温と同じようなシート抵抗を示している。Ｖ_ＧＳが－４Ｖでは、およそ５０Ｋ以下の極低温域でｄＲ／ｄＴ（Ｒはシート抵抗で、Ｔは温度）は正となっている。
図１８に示すように、本発明の半導体装置は、極低温域でも利用可能なポテンシャルを有している。 (Example 3)
The temperature dependence of sheet resistance was measured using another sample prepared by the same method as shown in Example 1. The result is shown in FIG.
Insulator-metal transition is seen when the gate-source voltage is between -2V and -3V. The carrier density at this boundary was about 4 × 10 ¹² / cm ² . So far, the insulator-metal transition of diamond FETs has been observed only at an order of magnitude higher carrier density. The fact that the insulator-metal transition was observed at an order of magnitude lower carrier density in the FET of the present invention also indicates that the system is less disturbed (see Non-Patent Document 28).
When the gate-source voltage V _GS is -2V, the sheet resistance is similar to room temperature even at 173K (about -100 ° C), and when the V _GS is -3V or less, the sheet resistance is similar to room temperature even at around 4K. There is. When _VGS is -4V, dR / dT (R is sheet resistance and T is temperature) is positive in an extremely low temperature range of about 50K or less.
As shown in FIG. 18, the semiconductor device of the present invention has a potential that can be used even in an extremely low temperature region.

本発明により、高いキャリア移動度を含めたダイヤモンド半導体材料が本来もつ優れた特性を有するＭＩＳ型半導体装置を提供することが可能になる。
このため、本発明は、高温環境で利用可能なロジック回路、高温環境で利用可能なインバーターなどのパワーデバイスを例とした大電力、高周波、高温対応の半導体装置の道を切り開くものとなっており、産業上大いに利用されることが期待される。 INDUSTRIAL APPLICABILITY According to the present invention, it becomes possible to provide a MIS type semiconductor device having excellent characteristics inherent in a diamond semiconductor material including high carrier mobility.
Therefore, the present invention paves the way for high-power, high-frequency, and high-temperature semiconductor devices such as logic circuits that can be used in high-temperature environments and power devices such as inverters that can be used in high-temperature environments. , It is expected to be widely used industrially.

１：ダイヤモンド半導体
２ａ：ゲート絶縁膜（Ａｌ_２Ｏ_３）
２ｂ：ゲート絶縁膜（ｈ－ＢＮ）
３：ゲート電極
４ａ：キャリア伝導
４ｂ：キャリア伝導
５：トラップ（電荷トラップ）
１１：炭素
１２：水素
１３：ホウ素
１４：窒素
２１：ダイヤモンド基板
２２：薄膜ダイヤモンド半導体層
２３：ゲート絶縁体層（ゲート絶縁膜）
２３ａ：絶縁膜
２４：導電体層（ゲート電極）
２５：絶縁膜
２５ａ：絶縁膜
２６：低抵抗化層
２７：ゲート配線
２８：ソース電極及びその配線
２９：ドレイン電極及びその配線
３１：ダイヤモンド基板
３２：水素終端層
３３：ゲート絶縁膜
３３ａ：絶縁膜
３４：ゲート電極
３４ａ：ゲート電極用開口
３４ｂ：導電膜
３５：導電膜
３５ａ：導電膜
３６：導電膜
３６ａ：導電膜
３７：層間絶縁膜（Ａｌ_２Ｏ_３）
３７ａ：絶縁膜（Ａｌ_２Ｏ_３）
３８：ゲート電極配線（ボンディングパッド配線）
３８ａ：導電膜
３９：ソース電極配線（ボンディングパッド配線）
４０：ドレイン電極配線（ボンディングパッド配線）
４２：低抵抗化層
４３：酸素終端層
５１，５２，５３，５４，５５：レジストパターン
１０１：ＭＩＳ型半導体装置
２０１：ＭＩＳ型半導体装置 1: Diamond semiconductor 2a: Gate insulating film (Al ₂ O ₃ )
2b: Gate insulating film (h-BN)
3: Gate electrode 4a: Carrier conduction 4b: Carrier conduction 5: Trap (charge trap)
11: Carbon 12: Hydrogen 13: Boron 14: Nitrogen 21: Diamond substrate 22: Thin film diamond semiconductor layer 23: Gate insulator layer (gate insulating film)
23a: Insulating film 24: Conductor layer (gate electrode)
25: Insulation film 25a: Insulation film 26: Low resistance layer 27: Gate wiring 28: Source electrode and its wiring 29: Drain electrode and its wiring 31: Diamond substrate 32: Hydrogen termination layer 33: Gate insulating film 33a: Insulation film 34: Gate electrode 34a: Opening for gate electrode 34b: Conductive 35: Conductive 35a: Conductive 36: Conductive 36a: Conductive 37: Interlayer insulating film (Al ₂ O ₃ )
37a: Insulating film (Al ₂ O ₃ )
38: Gate electrode wiring (bonding pad wiring)
38a: Conductive film 39: Source electrode wiring (bonding pad wiring)
40: Drain electrode wiring (bonding pad wiring)
42: Low resistance layer 43: Oxygen termination layer 51, 52, 53, 54, 55: Resist pattern 101: MIS type semiconductor device 201: MIS type semiconductor device

Claims

半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は単結晶の窒化ホウ素からなり、
前記ＭＩＳ型半導体装置のキャリアはホールである、ＭＩＳ型半導体装置。 A MIS type semiconductor device having a semiconductor layer, an insulator layer, and a conductor layer, wherein the insulator layer is sandwiched between the semiconductor layer and the conductor layer.
The semiconductor layer contains a semiconductor made of diamond and contains
The insulator layerSingle crystalConsists of boron nitride
The carrier of the MIS type semiconductor device is a hole. MIS type semiconductor device.

半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は六方晶系グラファイト構造の六方晶窒化ホウ素（ｈ－ＢＮ）である、ＭＩＳ型半導体装置。 A MIS-type semiconductor device having a semiconductor layer, an insulator layer, and a conductor layer, wherein the insulator layer is sandwiched between the semiconductor layer and the conductor layer.
The semiconductor layer contains a semiconductor made of diamond and contains
The insulator layerHexagonal graphite structureHexagonal boron nitride (h-BN), MIS type semiconductor device.

前記半導体層の前記絶縁体層側の表面は炭素以外の元素で終端されているダイヤモンドである、請求項１または２に記載のＭＩＳ型半導体装置。 The MIS type semiconductor device according to claim 1 or 2 , wherein the surface of the semiconductor layer on the insulator layer side is diamond terminated with an element other than carbon.

前記半導体層の前記絶縁体層側の表面は水素で終端されているダイヤモンドである、請求項１または２に記載のＭＩＳ型半導体装置。 The MIS type semiconductor device according to claim 1 or 2 , wherein the surface of the semiconductor layer on the insulator layer side is diamond terminated with hydrogen.

前記半導体層の前記絶縁体層側の表面粗さＲａは、１０μｍ四方内において０ｎｍ以上１ｎｍ以下である、請求項１から４の何れかに記載のＭＩＳ型半導体装置。 The MIS type semiconductor device according to any one of claims 1 to 4 , wherein the surface roughness Ra of the semiconductor layer on the insulator layer side is 0 nm or more and 1 nm or less within a 10 μm square.

請求項１から５の何れかに記載のＭＩＳ型半導体装置の構成を有し、
前記絶縁体層をゲート絶縁膜とし、
前記導電体層をゲート電極とし、
さらにソース電極とドレイン電極を具備した、電界効果トランジスタ。 It has the configuration of the MIS type semiconductor device according to any one of claims 1 to 5 .
The insulator layer is used as a gate insulating film.
The conductor layer is used as a gate electrode.
Further, a field effect transistor provided with a source electrode and a drain electrode.

半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は単結晶の窒化ホウ素からなり、
前記ＭＩＳ型半導体装置のキャリアはホールである、ＭＩＳ型半導体装置の製造方法。 In a method for manufacturing a MIS type semiconductor device, which includes an insulator layer forming step of forming an insulator layer on a semiconductor layer and a conductor layer forming step of forming a conductor layer on the insulator layer.
The semiconductor layer contains a semiconductor made of diamond and contains
The insulator layer is made of single crystal boron nitride.
A method for manufacturing a MIS type semiconductor device , wherein the carrier of the MIS type semiconductor device is a hole .

半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はダイヤモンドからなる半導体を含み、
前記絶縁体層は六方晶系グラファイト構造の六方晶窒化ホウ素（ｈ－ＢＮ）である、ＭＩＳ型半導体装置の製造方法。 In a method for manufacturing a MIS type semiconductor device, which includes an insulator layer forming step of forming an insulator layer on a semiconductor layer and a conductor layer forming step of forming a conductor layer on the insulator layer.
The semiconductor layer contains a semiconductor made of diamond and contains
The insulator layer has a hexagonal graphite structure.Hexagonal boron nitride (h-BN), MA method for manufacturing an IS type semiconductor device.

ダイヤモンドを形成する工程と前記ダイヤモンド表面を終端処理する工程を含んで前記半導体層が形成される、請求項７または８記載のＭＩＳ型半導体装置の製造方法。 The method for manufacturing a MIS type semiconductor device according to claim 7 or 8 , wherein the semiconductor layer is formed by including a step of forming diamond and a step of terminating the diamond surface.

前記終端処理は水素により行われる、請求項９に記載のＭＩＳ型半導体装置の製造方法。 The method for manufacturing a MIS type semiconductor device according to claim 9 , wherein the termination treatment is performed with hydrogen.

前記絶縁体層は、六方晶窒化ホウ素単結晶を劈開して作製された膜を前記半導体層面上に貼り付けることにより形成される、請求項７から１０の何れかに記載のＭＩＳ型半導体装置の製造方法。 The MIS type semiconductor device according to any one of claims 7 to 10 , wherein the insulator layer is formed by cleaving a hexagonal boron nitride single crystal and attaching a film formed on the surface of the semiconductor layer. Production method.

前記絶縁体層は、前記半導体層面上に堆積あるいは成長によって形成される、請求項７から１０の何れかに記載のＭＩＳ型半導体装置の製造方法。 The method for manufacturing a MIS type semiconductor device according to any one of claims 7 to 10 , wherein the insulator layer is formed on the surface of the semiconductor layer by deposition or growth.