JP7095342B2 - Silicon carbide semiconductor device and its manufacturing method - Google Patents

Description

本発明は、トレンチゲート構造を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。 The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a trench gate structure and a method for manufacturing the same.

近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置は、電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。 In recent years, SiC has been attracting attention as a material for power devices that can obtain high electric field fracture strength. Since the SiC semiconductor device has a strong electric field fracture strength, it is possible to control a large current. Therefore, it is expected to be used for controlling motors for hybrid cars.

ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効であり、チャネル密度を高くできる構造として、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。 In a SiC semiconductor device, it is effective to increase the channel density in order to pass a larger current, and as a structure capable of increasing the channel density, a SiC semiconductor device having a trench gate structure has been proposed (for example, Patent Document). 1).

このようなＳｉＣ半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱による半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このように、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。 In such a SiC semiconductor device, reduction of the on-resistance value is necessary to reduce switching loss, etc., but the current value flowing through the semiconductor element during a load short circuit increases in inverse proportion to the on-resistance value of the semiconductor element. Become. That is, the smaller the on-resistance value is, the larger the saturation current at the time of load short circuit becomes. As a result, the semiconductor element is likely to be damaged due to self-heating, so that the withstand capacity of the SiC semiconductor device at the time of a load short circuit is lowered. In this way, the reduction of the on-resistance value and the improvement of the withstand voltage of the SiC semiconductor device at the time of load short circuit have a trade-off relationship, and the improvement of this trade-off relationship, that is, the low on-resistance value and the low saturation current. Both are desired.

特開２０１６－６６７８０号公報Japanese Unexamined Patent Publication No. 2016-66780

本発明者らは、トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置について、低オン抵抗値と低飽和電流の両立が図れる構造について検討を行った。その結果、トレンチゲートよりも深いｐ型ディープ層をトレンチゲートの両側に配置し、隣り合うｐ型ディープ層の間にＪＦＥＴ部を構成すると共に、通常作動時よりもドレイン電圧が高くなった時にＪＦＥＴ部がピンチオフされる構造を見出した。 The present inventors have studied a structure in which a SiC semiconductor device having a MOSFET having a trench gate structure can achieve both a low on-resistance value and a low saturation current. As a result, p-type deep layers deeper than the trench gate are arranged on both sides of the trench gate to form a JFET section between adjacent p-type deep layers, and when the drain voltage becomes higher than in normal operation, the JFET is formed. I found a structure where the part is pinched off.

例えば、ｎ^＋型基板の上にｎ^－型ドリフト層とｐ型ベース領域およびｎ^＋型ソース領域を順に形成し、ｐ型ベース領域およびｎ^＋型ソース領域を貫通してｎ^－型ドリフト層に達するトレンチ内にゲート電極を備えたトレンチゲート構造とする。また、ｎ^－型ドリフト層内においてｐ型ベース領域の底部からｎ^＋型基板に伸びるように、トレンチゲート構造の両側にｐ型ディープ層を形成し、さらにｐ型ディープ層の少なくとも側面にｎ^－型ドリフト層よりも高濃度なｎ型調整層を備えた構造とする。 For example, an n ^- type drift layer, a p-type base region, and an n ⁺ -type source region are sequentially formed on an n ⁺ -type substrate, and penetrate the p-type base region and the n ⁺ -type source region to form an n ^- type drift layer. A trench gate structure is provided in which a gate electrode is provided in the reachable trench. Further, p-type deep layers are formed on both sides of the trench gate structure so as to extend from the bottom of the p-type base region to the n ⁺ -type substrate in the n ^- type drift layer, and further, n- at least on the side surfaces of the p ^- type deep layer. The structure is provided with an n-type adjusting layer having a higher concentration than the type drift layer.

このような構造においては、ｎ^－型ドリフト層のうち隣り合うｐ型ディープ層の間に配置された部分によってＪＦＥＴ部が構成される。そして、通常作動時のドレイン電圧が印加されたときには、ｐ型ディープ層からの空乏層の伸び量がｎ型調整層内に留まることで、ＪＦＥＴ部およびｎ型調整層のうち空乏層が伸びていない部分にて電流経路が確保されて電流が流される。このため、オン抵抗の低減を図ることができる。 In such a structure, the JFET portion is formed by a portion of the n ^- type drift layer arranged between adjacent p-type deep layers. When the drain voltage during normal operation is applied, the amount of elongation of the depletion layer from the p-type deep layer remains in the n-type adjustment layer, so that the depletion layer of the JFET portion and the n-type adjustment layer is elongated. A current path is secured in the part where there is no current, and current flows. Therefore, the on-resistance can be reduced.

一方、負荷短絡時等に通常作動時よりもドレイン電圧が高くなると、ｐ型ディープ層から伸びる空乏層がｎ型調整層から更にＪＦＥＴ部に伸び、ＪＦＥＴ部が完全空乏化されてピンチオフされる。したがって、飽和電流を抑制することが可能となり、オン抵抗の低減との両立を図ることが可能となる。 On the other hand, when the drain voltage becomes higher than in the normal operation at the time of a load short circuit or the like, the depletion layer extending from the p-type deep layer further extends from the n-type adjustment layer to the JFET section, and the JFET section is completely depleted and pinched off. Therefore, it is possible to suppress the saturation current, and it is possible to achieve both reduction of on-resistance.

しかしながら、通常作動時よりもドレイン電圧が高くなったときにＪＦＥＴ部およびｎ型調整層がピンチオフされるように、ＪＦＥＴ部およびｎ型調整層の幅や不純物濃度を規定しなければならない。このため、ＪＦＥＴ部およびｎ型調整層の幅をあまり大きくすることができない。これにより、ｎ^－型ドリフト層に対してｐ型ディープ層を形成する際とトレンチゲート構造を構成するためのトレンチを形成する際にマスクずれが発生したときに、トレンチゲート構造の側面がｐ型ディープ層と重なることがあることが判った。このような構造になると、トレンチゲート構造の一方の側面においてチャネルが形成できず、電流が流せなくなるため、オン抵抗の低減が図れなくなるという課題が生じる。 However, the width and impurity concentration of the JFET section and the n-type adjusting layer must be specified so that the JFET section and the n-type adjusting layer are pinched off when the drain voltage becomes higher than in the normal operation. Therefore, the width of the JFET portion and the n-type adjustment layer cannot be increased so much. As a result, when a mask shift occurs when forming a p-type deep layer for an n ^- type drift layer and when forming a trench for forming a trench gate structure, the side surface of the trench gate structure becomes p-type. It turned out that it may overlap with the deep layer. With such a structure, a channel cannot be formed on one side surface of the trench gate structure, and a current cannot flow, so that there is a problem that the on-resistance cannot be reduced.

本発明は上記点に鑑みて、低オン抵抗値と低飽和電流を両立しつつ、ディープ層とトレンチゲート構造とが重ならない構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a SiC semiconductor device having a structure in which a deep layer and a trench gate structure do not overlap while achieving both a low on-resistance value and a low saturation current, and a method for manufacturing the same.

上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなる低濃度層（２）と、低濃度層の上に形成された第２導電型のＳｉＣからなる第２導電型のディープ層（３）と、低濃度層上に形成され、ディープ層に挟まれて配置された第１導電型のＪＦＥＴ部（２ａ）と、ＪＦＥＴ部とディープ層との間に配置され、ＪＦＥＴ部よりも第１導電型不純物濃度が高濃度とされた空乏層調整層（２０）と、ディープ層とＪＦＥＴ部および空乏層調整層の上に形成された第２導電型のベース領域（６）と、ベース領域の上に形成され、低濃度層よりも高濃度の第１導電型のＳｉＣからなるソース領域（７）と、ソース領域およびベース領域を貫通してＪＦＥＴ部に達すると共に一方向を長手方向とするライン状のゲートトレンチ（９）内において、ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、を有してなるトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）と、を有している。そして、ゲート電極に対してゲート電圧を印加することでチャネル領域を形成すると共に、ドレイン電極に対してドレイン電圧として通常作動時の電圧を印加することで、ソース領域およびＪＦＥＴ部を介して、ソース電極およびドレイン電極の間に電流を流す反転型の半導体素子が構成されている。 In order to achieve the above object, the SiC semiconductor device according to claim 1 is formed on a first or second conductive type substrate (1) made of SiC and a substrate, and has a lower impurity concentration than the substrate. The low concentration layer (2) made of the first conductive type SiC and the second conductive type deep layer (3) made of the second conductive type SiC formed on the low concentration layer, and the low concentration. The first conductive type JFET portion (2a) formed on the layer and sandwiched between the deep layers is arranged between the JFET portion and the deep layer, and the concentration of the first conductive type impurities is higher than that of the JFET portion. It is formed on the poor layer adjusting layer (20) having a high concentration, the second conductive type base region (6) formed on the deep layer, the JFET portion, and the poor layer adjusting layer, and the base region. A source region (7) made of a first conductive type SiC having a higher concentration than a low concentration layer, and a line-shaped gate trench (7) penetrating the source region and the base region to reach the JFET portion and having one direction as the longitudinal direction. In 9), a gate insulating film (10) formed on the channel region and a gate electrode (11) formed on the gate insulating film are provided, with a part of the base region as a channel region. A trench gate structure, an interlayer insulating film (12) that covers the gate electrode and the gate insulating film and has a contact hole formed therein, a source electrode (13) that is electrically connected to the source region through the contact hole, and a substrate. It has a drain electrode (14) formed on the back surface side of the above. Then, by applying a gate voltage to the gate electrode to form a channel region, and by applying a voltage during normal operation as a drain voltage to the drain electrode, the source is passed through the source region and the JFET section. An inverting semiconductor element in which a current flows between an electrode and a drain electrode is configured.

このような構成において、ＪＦＥＴ部は、トレンチゲートと対応する位置に形成されていると共にゲートトレンチの長手方向に沿って延設され、基板側よりもトレンチゲート側において幅が広くされており、ドレイン電圧として通常作動時の電圧が印加されているときには、ディープ層から伸びる空乏層の伸び量が空乏層調整層にてストップされ、ドレイン電圧として通常作動時よりも高い電圧が印加されると、ＪＦＥＴ部のうち基板側の位置において、空乏層によりＪＦＥＴ部がピンチオフさせられる。 In such a configuration, the JFET portion is formed at a position corresponding to the trench gate and extends along the longitudinal direction of the gate trench, is wider on the trench gate side than on the substrate side, and drains. When the voltage during normal operation is applied as the voltage, the amount of elongation of the depletion layer extending from the deep layer is stopped at the depletion layer adjustment layer, and when a voltage higher than during normal operation is applied as the drain voltage, the JFET The JFET portion is pinched off by the depletion layer at the position of the portion on the substrate side.

このように、ＪＦＥＴ部のうち基板側の部分よりもベース領域側の部分の方の幅を広げている。このため、ゲートトレンチを形成する際にマスクずれが発生しても、ゲートトレンチがＪＦＥＴ部内に位置するようにでき、ディープ層と重ならないようにできる。したがって、トレンチゲート構造の両側面において的確にチャネル領域が形成されるようにでき、オン抵抗の低減が図れなくなることを防止することができる。 In this way, the width of the JFET portion on the base region side is wider than that on the substrate side. Therefore, even if the mask shift occurs when the gate trench is formed, the gate trench can be located in the JFET portion and can be prevented from overlapping with the deep layer. Therefore, the channel region can be accurately formed on both side surfaces of the trench gate structure, and it is possible to prevent the on-resistance from being reduced.

また、ＪＦＥＴ部の側面をテーパ状とし、ＪＦＥＴ部のうちの基板側の部分の幅を狭くしているため、ドレイン電圧が通常作動時の電圧よりも高くなったときにＪＦＥＴ部が即座にピンチオフされるようにするようにできる。このため、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。 Further, since the side surface of the JFET portion is tapered and the width of the portion on the substrate side of the JFET portion is narrowed, the JFET portion is immediately pinched off when the drain voltage becomes higher than the voltage during normal operation. Can be done. Therefore, a low saturation current can be maintained, and the withstand capacity of the SiC semiconductor device due to a load short circuit or the like can be improved.

したがって、低オン抵抗値と低飽和電流を両立しつつ、ディープ層とトレンチゲート構造とが重ならない構造のＳｉＣ半導体装置とすることが可能となる。 Therefore, it is possible to obtain a SiC semiconductor device having a structure in which the deep layer and the trench gate structure do not overlap while achieving both a low on-resistance value and a low saturation current.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of each of the above means indicate an example of the correspondence with the specific means described in the embodiment described later.

第１実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 1st Embodiment. 図１に示すＳｉＣ半導体装置の通常作動時の様子を示した断面図である。It is sectional drawing which showed the state in the normal operation of the SiC semiconductor device shown in FIG. 1. 図１に示すＳｉＣ半導体装置の負荷短絡時の様子を示した断面図である。It is sectional drawing which showed the state at the time of a load short circuit of the SiC semiconductor device shown in FIG. 1. マスクずれが発生した場合のＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device when the mask deviation occurs. 図１に示すＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device shown in FIG. 図４Ａに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device following FIG. 4A. 図４Ｂに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 4B. 図４Ｃに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 4C. 図４Ｄに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device following FIG. 4D. 図４Ｅに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 4E. 第２実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 2nd Embodiment. 図５に示すＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device shown in FIG. 図６Ａに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 6A. 図６Ｂに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 6B. 図６Ｃに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 6C. 図６Ｄに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device following FIG. 6D. 図６Ｅに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 6E. 図６Ｆに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device following FIG. 6F. 図６Ｇに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device following FIG. 6G. 第３実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 3rd Embodiment. 第４実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 4th Embodiment. 図８に示すＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device shown in FIG. 図９Ａに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 9A. 図９Ｂに続くＳｉＣ半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the SiC semiconductor device which follows FIG. 9B.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。 (First Embodiment)
The first embodiment will be described. As shown in FIG. 1, the SiC semiconductor device according to the present embodiment has a vertical MOSFET formed as a semiconductor element. The vertical MOSFET is formed in the cell region of the SiC semiconductor device, and the SiC semiconductor device is configured by forming an outer peripheral withstand voltage structure so as to surround the cell region. Here, the vertical MOSFET is formed. Only illustrated. In the following description, the left-right direction of FIG. 1 will be the width direction, and the vertical direction will be the thickness direction or the depth direction.

ＳｉＣ半導体装置は、半導体基板としてＳｉＣからなるｎ^＋型基板１が用いて形成されている。ｎ^＋型基板１は、所定のオフ角を有するオフ基板で構成されている。例えば、ｎ^＋型基板１は、主表面の面方位が（０００１）Ｓｉ面とされ、＜１１－２０＞方向がオフ方向とされる。なお、オフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことを言う。ｎ^＋型基板１のｎ型不純物濃度については濃いほど良いが、例えば１×１０^１８～３×１０^１９／ｃｍ^３とされ、ここではリン濃度を５×１０^１８／ｃｍ^３としている。また、ｎ^＋型基板１の厚みについては、例えば１０～５００μｍとされ、ここでは１００μｍとしている。 The SiC semiconductor device is formed by using an n ⁺ type substrate 1 made of SiC as a semiconductor substrate. The n ⁺ type substrate 1 is composed of an off-board having a predetermined off-angle. For example, in the n ⁺ type substrate 1, the plane orientation of the main surface is the (0001) Si plane, and the <11-20> direction is the off direction. The off direction means "a direction parallel to the vector obtained by projecting the normal vector of the growth plane onto the (0001) plane". The higher the concentration of n-type impurities in the n ⁺ -type substrate 1, the better, but for example, it is set to 1 × 10 ¹⁸ to 3 × 10 ¹⁹ / cm ³ , and here, the phosphorus concentration is set to 5 × 10 ¹⁸ / cm ³ . The thickness of the n ⁺ type substrate 1 is, for example, 10 to 500 μm, and here it is 100 μm.

ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型低濃度層２が形成されている。ｎ^－型低濃度層２は、ｎ^＋型基板１から離れた位置において幅狭とされたＪＦＥＴ部２ａと連結されている。なお、本明細書では、便宜上、ｎ^－型低濃度層２およびＪＦＥＴ部２ａという別々の構成として説明しているが、これら各ｎ型層はドリフト層として機能する部分となる。ＪＦＥＴ部２ａは、ｎ^－型低濃度層２と同じ不純物濃度で構成されていても良いし、異なる不純物濃度で構成されていても良い。 An n ^- type low-concentration layer 2 made of SiC is formed on the main surface of the n ⁺ -type substrate 1. The n ^- type low-concentration layer 2 is connected to the JFET portion 2a having a narrow width at a position away from the n ⁺ -type substrate 1. In this specification, for convenience, the n ^- type low concentration layer 2 and the JFET unit 2a are described as separate configurations, but each of these n-type layers functions as a drift layer. The JFET unit 2a may be configured with the same impurity concentration as the n ^- type low concentration layer 2, or may be configured with a different impurity concentration.

ｎ^－型低濃度層２のｎ型不純物濃度については、例えば５×１０^１５～２×１０^１６／ｃｍ^３、ここではリン濃度を８．０×１０^１５／ｃｍ^３としている。ｎ^－型低濃度層２の厚みについては、例えば６～１５μｍ、ここでは１２μｍで構成している。また、ＪＦＥＴ部２ａのｎ型不純物濃度については、ここではｎ^－型低濃度層２と同じにしている。ＪＦＥＴ部２ａの厚みについては、例えば１．０～５．０μｍとされ、ここでは２．０μｍとしている。 The n-type impurity concentration of the n ^- type low concentration layer 2 is, for example, 5 × 10 ¹⁵ to 2 × 10 ¹⁶ / cm ³ , and here, the phosphorus concentration is 8.0 × 10 ¹⁵ / cm ³ . The thickness of the n ^- type low-concentration layer 2 is, for example, 6 to 15 μm, in this case 12 μm. Further, the concentration of n-type impurities in the JFET unit 2a is the same as that of the n ^- type low concentration layer 2 here. The thickness of the JFET portion 2a is, for example, 1.0 to 5.0 μm, and here it is 2.0 μm.

また、ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊状とされ、ＪＦＥＴ部２ａの側面がテーパ状とされることで断面形状が台形とされている。具体的には、ＪＦＥＴ部２ａの幅が、ｎ^＋型基板１の厚み方向において変化しており、ｎ^＋型基板１側においてその反対側と比較して幅が狭くなるようにＪＦＥＴ部２ａの側面がテーパ状とされている。 Further, the JFET portion 2a has a strip shape extending along the longitudinal direction of the trench gate structure described later, and the side surface of the JFET portion 2a is tapered so that the cross-sectional shape is trapezoidal. Specifically, the width of the JFET portion 2a changes in the thickness direction of the n ⁺ type substrate 1, and the width of the JFET portion 2a on the n ⁺ type substrate 1 side is narrower than that on the opposite side. The sides are tapered.

ＪＦＥＴ部２ａの幅のうち、ｎ^＋型基板１側の幅については、後述するように、ピンチオフ条件や飽和電流の抑制を考慮して設定される。さらに、ＪＦＥＴ部２ａを埋込成長によって形成する場合には埋め込み性、ｐ型ディープ層３を埋込成長によって形成する場合には埋め込み前にＪＦＥＴ部２ａが倒れることなく立つように、ＪＦＥＴ部２ａの幅のうち、ｎ^＋型基板１側の幅を設定している。ＪＦＥＴ部２ａのうちｎ^＋型基板１と反対側の幅については、後述するトレンチゲート構造の幅よりも大きくされ、かつ、ｎ^＋型ソース領域７とｐ^＋型コンタクト領域８との境界位置よりもＪＦＥＴ部２ａの端部がトレンチゲート構造側に位置するよう設定される。本実施形態では、１セル分の幅を例えば２．０μｍとしている。この場合、ＪＦＥＴ部２ａのうちｎ^＋型基板１側の幅は例えば０．３～０．７μｍとされ、ここでは０．４μｍとしている。また、ＪＦＥＴ部２ａのうちｎ^＋型基板１と反対側の幅は例えば０．６～１．６μｍとされ、ここでは例えば０．６μｍとしている。 Of the width of the JFET unit 2a, the width on the n ⁺ type substrate 1 side is set in consideration of pinch-off conditions and suppression of saturation current, as will be described later. Further, when the JFET portion 2a is formed by embedded growth, the JFET portion 2a is implantable, and when the p-type deep layer 3 is formed by embedded growth, the JFET portion 2a stands so that the JFET portion 2a does not collapse before embedding. Of the widths of, the width on the n ⁺ type substrate 1 side is set. The width of the JFET portion 2a on the opposite side of the n ⁺ type substrate 1 is made larger than the width of the trench gate structure described later, and is from the boundary position between the n ⁺ type source region 7 and the p ⁺ type contact region 8. Is also set so that the end portion of the JFET portion 2a is located on the trench gate structure side. In this embodiment, the width of one cell is, for example, 2.0 μm. In this case, the width of the n ⁺ type substrate 1 side of the JFET unit 2a is, for example, 0.3 to 0.7 μm, and here it is 0.4 μm. The width of the JFET unit 2a on the opposite side of the n ⁺ type substrate 1 is, for example, 0.6 to 1.6 μm, and here, for example, 0.6 μm.

ＪＦＥＴ部２ａの両側には、ＳｉＣからなるｐ型ディープ層３が形成されており、ＪＦＥＴ部２ａとｐ型ディープ層３との間には高濃度ｎ型層２０が形成されている。ｐ型ディープ層３は、概ねＪＦＥＴ部２ａと同じ厚みで構成される。また、ｐ型ディープ層３のｐ型不純物濃度は、例えば１×１０^１７～２×１０^１８／ｃｍ^３とされ、ここではアルミニウム濃度を５．０×１０^１７／ｃｍ^３としている。また、ｐ型ディープ層３については、ＪＦＥＴ部２ａと逆の関係、すなわちｎ^＋型基板１側においてその反対側と比較して幅が広くなるように、ｐ型ディープ層３の側面がテーパ状とされていて断面形状が台形とされている。ここでは１セル分の幅を２．０μｍとして、ｐ型ディープ層３のうちｎ^＋型基板１側の幅を１．５μｍ、ｎ^＋型基板１と反対側の幅を１．３μｍとしている。なお、図１では、ｐ型ディープ層３が左右半分ずつしか描かれていないが、隣り合うセルにおいてｐ型ディープ層３が繋がることで断面形状が台形になる。 A p-type deep layer 3 made of SiC is formed on both sides of the JFET portion 2a, and a high-concentration n-type layer 20 is formed between the JFET portion 2a and the p-type deep layer 3. The p-type deep layer 3 has substantially the same thickness as the JFET portion 2a. The p-type impurity concentration of the p-type deep layer 3 is, for example, 1 × 10 ¹⁷ to 2 × 10 ¹⁸ / cm ³ , and here the aluminum concentration is 5.0 × 10 ¹⁷ / cm ³ . Further, regarding the p-type deep layer 3, the side surface of the p-type deep layer 3 is tapered so as to have the opposite relationship with the JFET portion 2a, that is, the width on the n ⁺ type substrate 1 side is wider than that on the opposite side. The cross-sectional shape is trapezoidal. Here, the width of one cell is 2.0 μm, the width of the p-type deep layer 3 on the n ⁺ type substrate 1 side is 1.5 μm, and the width on the side opposite to the n ⁺ type substrate 1 is 1.3 μm. In FIG. 1, only the left and right halves of the p-type deep layer 3 are drawn, but the cross-sectional shape becomes trapezoidal when the p-type deep layers 3 are connected in adjacent cells.

高濃度ｎ型層２０は、少なくともＪＦＥＴ部２ａとｐ型ディープ層３との間に形成されるものであり、本実施形態では、ｐ型ディープ層３のうちの底面側つまりｎ^－型低濃度層２との境界位置にも形成されている。この高濃度ｎ型層２０は、空乏層調整層として機能するものであり、ＪＦＥＴ部２ａよりもｎ型不純物濃度が高くされている。高濃度ｎ型層２０のｎ型不純物濃度や幅については、通常作動時におけるｐ型ディープ層３からの空乏層の伸び量に基づいて決められる。高濃度ｎ型層２０のｎ型不純物濃度については、例えば３×１０^１７～１×１０^１９／ｃｍ^３とされ、ここではリン濃度を１．０×１０^１８／ｃｍ^３としている。また高濃度ｎ型層２０の厚みについては、例えば０．０３～０．２μｍとされ、ここでは０．０５μｍとしている。 The high-concentration n-type layer 20 is formed at least between the JFET portion 2a and the p-type deep layer 3, and in the present embodiment, the bottom surface side of the p-type deep layer 3, that is, the n ^- type low concentration. It is also formed at the boundary position with the layer 2. The high-concentration n-type layer 20 functions as a depletion layer adjusting layer, and has a higher n-type impurity concentration than the JFET unit 2a. The concentration and width of the n-type impurities in the high-concentration n-type layer 20 are determined based on the amount of elongation of the depletion layer from the p-type deep layer 3 during normal operation. The concentration of n-type impurities in the high-concentration n-type layer 20 is, for example, 3 × 10 ¹⁷ to 1 × 10 ¹⁹ / cm ³ , and here the phosphorus concentration is 1.0 × 10 ¹⁸ / cm ³ . The thickness of the high-concentration n-type layer 20 is, for example, 0.03 to 0.2 μm, and here it is 0.05 μm.

また、ＪＦＥＴ部２ａや高濃度ｎ型層２０およびｐ型ディープ層３の上には、ＳｉＣからなるｐ型ベース領域６が形成されている。さらにｐ型ベース領域６の上には、ＳｉＣからなるｎ^＋型ソース領域７およびｐ^＋型コンタクト領域８が形成されている。ｎ^＋型ソース領域７は、ｐ型ベース領域６のうちＪＦＥＴ部２ａと対応する部分の上に形成されている。ｐ^＋型コンタクト領域８は、ｐ型ベース領域６を後述するソース電極１３に電気的に接続するための領域であり、ｐ型ベース領域６のうちｐ型ディープ層３と対応する部分の上に形成されている。 Further, a p-type base region 6 made of SiC is formed on the JFET portion 2a, the high-concentration n-type layer 20, and the p-type deep layer 3. Further, an n ⁺ type source region 7 and a p ⁺ type contact region 8 made of SiC are formed on the p-type base region 6. The n ⁺ type source region 7 is formed on a portion of the p-type base region 6 corresponding to the JFET portion 2a. The p ⁺ type contact region 8 is a region for electrically connecting the p-type base region 6 to the source electrode 13 described later, and is above the portion of the p-type base region 6 corresponding to the p-type deep layer 3. It is formed.

ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされている。ｐ型ベース領域６のｐ型不純物濃度については、例えば５×１０^１６～４×１０^１７／ｃｍ^３され、ここではアルミニウム濃度を２．０×１０^１７／ｃｍ^３としている。ｐ型ベース領域６の厚みについては、例えば０．３～１．５μｍとされ、ここでは０．８μｍとされている。 The p-type base region 6 is thinner than the p-type deep layer 3 and has a lower p-type impurity concentration. The concentration of p-type impurities in the p-type base region 6 is, for example, 5 × 10 ¹⁶ to 4 × 10 ¹⁷ / cm ³ , and here the aluminum concentration is 2.0 × 10 ¹⁷ / cm ³ . The thickness of the p-type base region 6 is, for example, 0.3 to 1.5 μm, and here it is 0.8 μm.

ｎ^＋型ソース領域７は、ｎ型不純物濃度がＪＦＥＴ部２ａよりも高濃度とされている。ｎ^＋型ソース領域７のｎ型不純物濃度については、例えば５×１０^１８～３×１０^２０／ｃｍ^３とされ、ここではアルミニウム濃度を１．０×１０^２０／ｃｍ^３としている。ｎ^＋型ソース領域７の厚みについては、例えば０．２～０．６μｍとされ、ここでは０．４μｍとしている。 In the n ⁺ type source region 7, the concentration of n-type impurities is higher than that of the JFET unit 2a. The concentration of n-type impurities in the n ⁺ -type source region 7 is, for example, 5 × 10 ¹⁸ to 3 × 10 ²⁰ / cm ³ , and here the aluminum concentration is 1.0 × 10 ²⁰ / cm ³ . The thickness of the n ⁺ type source region 7 is, for example, 0.2 to 0.6 μm, and here it is 0.4 μm.

ｐ^＋型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。ｐ^＋型コンタクト領域８のｐ型不純物濃度については、例えば５×１０^１８～３×１０^２０／ｃｍ^３とされ、ここではアルミニウム濃度を１．０×１０^２０／ｃｍ^３としている。ｐ^＋型コンタクト領域８の厚みについては、例えば０．２～０．７μｍとされ、ここでは０．４μｍとしている。 The p ^- type contact region 8 has a higher p-type impurity concentration than the p-type base region 6. The concentration of p-type impurities in the p ⁺ type contact region 8 is, for example, 5 × 10 ¹⁸ to 3 × 10 ²⁰ / cm ³ , and here the aluminum concentration is 1.0 × 10 ²⁰ / cm ³ . The thickness of the p ⁺ type contact region 8 is, for example, 0.2 to 0.7 μm, and here it is 0.4 μm.

また、ｐ型ベース領域６およびｎ^＋型ソース領域７を貫通してＪＦＥＴ部２ａに達するように、例えば幅が０．４～１．２μｍ、深さが０．７～３．０μｍのゲートトレンチ９が形成されている。ここでは、ゲートトレンチ９の幅を０．４μｍとしており、深さを２．０μｍとしている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ^＋型ソース領域７が配置されている。 Further, a gate trench having a width of 0.4 to 1.2 μm and a depth of 0.7 to 3.0 μm so as to penetrate the p-type base region 6 and the n ⁺ -type source region 7 and reach the JFET portion 2a. 9 is formed. Here, the width of the gate trench 9 is 0.4 μm and the depth is 2.0 μm. The above-mentioned p-type base region 6 and n ⁺ -type source region 7 are arranged so as to be in contact with the side surface of the gate trench 9.

ゲートトレンチ９の幅については任意であるが、下限値については、異方性エッチングの実現性と後述するゲート電極１１の埋め込み性などを考慮して設定してあり、上限値については電流効率とＪＦＥＴ部２ａの幅およびマスクずれを考慮して設定してある。 The width of the gate trench 9 is arbitrary, but the lower limit is set in consideration of the feasibility of anisotropic etching and the embedding property of the gate electrode 11 described later, and the upper limit is current efficiency. It is set in consideration of the width of the JFET unit 2a and the mask deviation.

ゲートトレンチ９を形成する際に見込まれるマスクずれの最大値については装置毎に決まっているが、例えば目標位置を中心として幅方向に最大０．１μｍの範囲でずれることが見込まれる。このため、最もｐ型ベース領域６側におけるＪＦＥＴ部２ａおよびその両側に配置された高濃度ｎ型層２０を合わせた幅の方がゲートトレンチ９の幅よりも０．１×２μｍ以上大きくなるようにしてある。例えば、上記したようにＪＦＥＴ部２ａのうちｎ^＋型基板１と反対側の幅が０．６μｍ、高濃度ｎ型層２０の幅が０．０５μｍとされる場合、ｐ型ベース領域６側におけるＪＦＥＴ部２ａおよびその両側に配置された高濃度ｎ型層２０を合わせた幅が０．７μｍとなる。この場合、ゲートトレンチ９の幅を０．７μｍよりも０．２μｍ以上小さくなるようにしており、上記したように例えば０．４μｍとしている。 The maximum value of the mask deviation expected when forming the gate trench 9 is determined for each device, but for example, it is expected that the maximum deviation is 0.1 μm in the width direction about the target position. Therefore, the combined width of the JFET portion 2a on the p-type base region 6 side and the high-concentration n-type layers 20 arranged on both sides thereof is 0.1 × 2 μm or more larger than the width of the gate trench 9. It is set to. For example, when the width of the JFET portion 2a opposite to the n ⁺ type substrate 1 is 0.6 μm and the width of the high-concentration n-type layer 20 is 0.05 μm as described above, the width of the high-concentration n-type layer 20 is 0.05 μm on the p-type base region 6 side. The combined width of the JFET portion 2a and the high-concentration n-type layers 20 arranged on both sides thereof is 0.7 μm. In this case, the width of the gate trench 9 is set to be 0.2 μm or more smaller than 0.7 μm, and is set to 0.4 μm, for example, as described above.

ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチとなるセルピッチ、つまり隣り合うゲートトレンチ９の配置間隔の半分となるハーフセルピッチは、例えば２．０μｍとされている。 The gate trench 9 is formed in a line-like layout in which the left-right direction of the paper surface in FIG. 1 is the width direction, the normal direction of the paper surface is the longitudinal direction, and the vertical direction of the paper surface is the depth direction. Further, although only one is shown in FIG. 1, a plurality of gate trenches 9 are arranged at equal intervals in the left-right direction of the paper surface, and each is arranged so as to be sandwiched between the p-type deep layers 3 and have stripes. It is said to be in the shape. For example, the cell pitch that is the pitch of the gate trench 9, that is, the half cell pitch that is half the arrangement interval of the adjacent gate trenches 9, is set to 2.0 μm, for example.

また、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域７とＪＦＥＴ部２ａとの間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は酸化膜などによって構成され、例えば７５ｎｍとされている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。 Further, the portion of the p-type base region 6 located on the side surface of the gate trench 9 is set as a channel region connecting between the n ⁺ type source region 7 and the JFET portion 2a when the vertical MOSFET is operated. A gate insulating film 10 is formed on the inner wall surface of the included gate trench 9. The gate insulating film 10 is made of an oxide film or the like, and has a diameter of, for example, 75 nm. A gate electrode 11 made of doped Poly—Si is formed on the surface of the gate insulating film 10, and the gate trench 9 is filled with the gate insulating film 10 and the gate electrode 11.

また、ｎ^＋型ソース領域７およびｐ^＋型コンタクト領域８の表面には、層間絶縁膜１２を介してソース電極１３などが形成されおり、図示しないが、ゲート電極１１の表面には、ゲート配線層が形成されている。ソース電極１３やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ^＋型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ^＋型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ^＋型ソース領域７およびｐ^＋型コンタクト領域８と電気的に接触させられている。 Further, a source electrode 13 and the like are formed on the surfaces of the n ⁺ type source region 7 and the p ⁺ type contact region 8 via an interlayer insulating film 12, and although not shown, gate wiring is formed on the surface of the gate electrode 11. Layers are formed. The source electrode 13 and the gate wiring layer are made of a plurality of metals such as Ni / Al. The portion of the plurality of metals that contacts at least n-type SiC, specifically the n ⁺ -type source region 7 and the gate electrode 11 in the case of n-type doping, is composed of a metal that can make ohmic contact with n-type SiC. There is. Further, of the plurality of metals, at least the portion in contact with the p-type SiC, specifically, the p ⁺ type contact region 8, is composed of a metal capable of ohmic contact with the p-type SiC. The source electrode 13 is electrically insulated by being formed on the interlayer insulating film 12. Then, the source electrode 13 is electrically contacted with the n ⁺ type source region 7 and the p ⁺ type contact region 8 through the contact hole formed in the interlayer insulating film 12.

さらに、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。 Further, a drain electrode 14 electrically connected to the n ⁺ type substrate 1 is formed on the back surface side of the n ⁺ type substrate 1. With such a structure, a vertical MOSFET having an n-channel type inverted trench gate structure is configured. A cell area is formed by arranging a plurality of such vertical MOSFETs in cells. The SiC semiconductor device is configured by constructing an outer peripheral withstand voltage structure such as a guard ring (not shown) so as to surround the cell region in which such a vertical MOSFET is formed.

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、以下のように動作する。 The SiC semiconductor device having the vertical MOSFET configured in this way operates as follows.

まず、ゲート電極１１にゲート電圧Ｖｇを印加する前の状態では、ｐ型ベース領域６にチャネル領域が形成されない。したがって、ドレイン電極１４に通常作動時に印加される正の電圧、例えば２Ｖを印加したとしても、ｐ型ベース領域６内に到達することはできず、ソース電極１３とドレイン電極１４との間に電流が流れない。このため、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。 First, in the state before the gate voltage Vg is applied to the gate electrode 11, the channel region is not formed in the p-type base region 6. Therefore, even if a positive voltage applied during normal operation, for example, 2V, is applied to the drain electrode 14, it cannot reach the inside of the p-type base region 6, and a current is generated between the source electrode 13 and the drain electrode 14. Does not flow. Therefore, the SiC semiconductor device of the present embodiment is a normally-off type semiconductor element in which no current flows between the drain and the source when the gate voltage Vg is not applied.

また、オフ時に、ゲート電圧Ｖｇが０Ｖ、ソース電圧Ｖｓが０Ｖの際に、通常作動時よりも高いドレイン電圧Ｖｄ、例えば１２００Ｖが印加されると、ｐ型ベース領域６およびｐ型ディープ層３とｎ^－型低濃度層２およびＪＦＥＴ部２ａとの間より空乏層が伸びる。また、ｐ型ベース領域６のｐ型不純物濃度を２．０×１０^１７／ｃｍ^３と高濃度にしているため、空乏層はほとんどＪＦＥＴ部２ａ側に伸び、ｐ型ベース領域６がパンチスルーすることは無い。このため、このときには縦型ＭＯＳＦＥＴに電流は流れない。 Further, when the gate voltage Vg is 0V and the source voltage Vs is 0V at the time of off, when a drain voltage Vd higher than that during normal operation, for example, 1200V is applied, the p-type base region 6 and the p-type deep layer 3 are applied. A depletion layer extends from between the n ^- type low-concentration layer 2 and the JFET portion 2a. Further, since the p-type impurity concentration in the p-type base region 6 is as high as 2.0 × 10 ¹⁷ / cm ³ , the depletion layer almost extends to the JFET portion 2a side, and the p-type base region 6 punches through. There is no such thing. Therefore, at this time, no current flows through the vertical MOSFET.

また、隣り合うｐ型ディープ層３は空乏層で繋がるので、トレンチゲート構造にはほとんど電界が掛からない。この場合、最大でも電界強度が１ＭＶ／ｃｍ未満となる。このため、トレンチゲート構造が破壊されないだけでなく、ゲート寿命において高い信頼性を得ることが可能となっている。 Further, since the adjacent p-type deep layers 3 are connected by a depletion layer, almost no electric field is applied to the trench gate structure. In this case, the electric field strength is less than 1 MV / cm at the maximum. Therefore, not only the trench gate structure is not destroyed, but also high reliability can be obtained in the gate life.

次に、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１～２Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加すると、縦型ＭＯＳＦＥＴがオンさせられる。すなわち、ゲート電圧が印加されることによってゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成されるため、縦型ＭＯＳＦＥＴは、ドレイン－ソース間に電流を流すという動作を行う。 Next, when a gate voltage Vg of, for example, 20 V is applied to the gate electrode 11 in a state where the source voltage Vs is 0 V and the drain voltage Vd is, for example, 1 to 2 V, the vertical MOSFET is turned on. That is, since the channel region is formed in the p-type base region 6 of the portion in contact with the gate trench 9 by applying the gate voltage, the vertical MOSFET performs an operation of passing a current between the drain and the source.

より詳しくは、ソース電極１３からｎ^＋型ソース領域７を通じて注入された電子はチャネル領域を通ってトレンチゲート構造の底部、つまりＪＦＥＴ部２ａや高濃度ｎ型層２０に至る。このとき、ドレイン電圧Ｖｄが２Ｖであり、さらに、ＪＦＥＴ部２ａとｐ型ディープ層３との間に高濃度ｎ型層２０を配置していることから、この高濃度ｎ型層２０が空乏層調整層として機能することで、次の作動を行うことになる。 More specifically, the electrons injected from the source electrode 13 through the n ⁺ type source region 7 pass through the channel region to reach the bottom of the trench gate structure, that is, the JFET portion 2a and the high-concentration n-type layer 20. At this time, since the drain voltage Vd is 2V and the high-concentration n-type layer 20 is arranged between the JFET portion 2a and the p-type deep layer 3, the high-concentration n-type layer 20 is a depletion layer. By functioning as an adjusting layer, the following operations are performed.

具体的には、図２Ａの一点鎖線で示すように、ドレイン電圧Ｖｄが例えば２Ｖのように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層は、高濃度ｎ型層２０の厚みよりも小さい幅しか伸びない。つまり、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、ＪＦＥＴ部２ａ内の電流経路が狭くなること無く、電流を流すことが可能となる。したがって、低オン抵抗を図ることが可能となる。 Specifically, as shown by the alternate long and short dash line in FIG. 2A, when the drain voltage Vd is a voltage applied during normal operation such as 2V, the high concentration n-type layer 20 from the p-type deep layer 3 side. The depletion layer extending to extends only a width smaller than the thickness of the high-concentration n-type layer 20. That is, the high-concentration n-type layer 20 functions as a layer that stops the growth of the depletion layer. Therefore, the extension of the depletion layer into the JFET section 2a is suppressed, and the current can flow without narrowing the current path in the JFET section 2a. Therefore, it is possible to achieve low on-resistance.

さらに、高濃度ｎ型層２０のうち空乏層が伸びていない部分についても電流経路として機能する。そして、高濃度ｎ型層２０がＪＦＥＴ部２ａよりもｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、高濃度ｎ型層２０が電流経路として機能することで、ＪＦＥＴ部２ａのみが電流経路となる場合よりも更に低オン抵抗とすることが可能となる。 Further, the portion of the high-concentration n-type layer 20 in which the depletion layer does not extend also functions as a current path. The high-concentration n-type layer 20 has a higher concentration of n-type impurities than the JFET unit 2a and has a low resistance. Therefore, the high-concentration n-type layer 20 functions as a current path. It is possible to make the on-resistance even lower than when only the JFET unit 2a is the current path.

ここで、負荷短絡等が発生すると、ドレイン電圧Ｖｄが例えば７５０Ｖに上昇するなど、通常作動時の電圧よりも高くなる。このとき、ゲート電圧Ｖｇとして２０Ｖが印加されているため、チャネル領域が形成された状態となっている。そのため、ソース電極１３から注入された電子は、ｎ^＋型ソース領域７およびチャネル領域を通ってトレンチゲート構造の底部に達する。 Here, when a load short circuit or the like occurs, the drain voltage Vd rises to, for example, 750V, and becomes higher than the voltage during normal operation. At this time, since 20 V is applied as the gate voltage Vg, the channel region is formed. Therefore, the electrons injected from the source electrode 13 reach the bottom of the trench gate structure through the n ⁺ type source region 7 and the channel region.

しかしながら、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなっているため、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸びる。これにより、図２Ｂの一点鎖線で示したように、ｎ^－型低濃度層２に入り込むように空乏層が広がり、ＪＦＥＴ部２ａ内、特にＪＦＥＴ部２ａのうちのｎ^＋型基板１側の部分が即座にピンチオフされる。このため、ＪＦＥＴ部２ａおよびｎ^－型低濃度層２で大きな抵抗が掛かることになり、トレンチゲート構造の底部に達した電子がｎ^＋型基板１に辿り着き難くなる。したがって、電流が流れないようにでき、低飽和電流を維持することができて、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。 However, since the drain voltage Vd is higher than the voltage during normal operation, the depletion layer extending from the p-type deep layer 3 side to the high-concentration n-type layer 20 extends more than the thickness of the high-concentration n-type layer 20. As a result, as shown by the alternate long and short dash line in FIG. 2B, the depletion layer expands so as to enter the n ^- type low-concentration layer 2, and the portion in the JFET portion 2a, particularly the portion of the JFET portion 2a on the n ⁺ type substrate 1 side. Is instantly pinched off. Therefore, a large resistance is applied to the JFET portion 2a and the n ⁻ type low concentration layer 2, and it becomes difficult for the electrons reaching the bottom of the trench gate structure to reach the n ⁺ type substrate 1. Therefore, it is possible to prevent current from flowing, maintain a low saturation current, and improve the withstand capacity of the SiC semiconductor device due to a load short circuit or the like.

したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。 Therefore, it is possible to obtain a SiC semiconductor device capable of achieving both a low on-resistance value and a low saturation current.

なお、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、高濃度ｎ型層２０やＪＦＥＴ部２ａの厚みおよびｎ型不純物濃度を設定している。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。 The relationship between the drain voltage Vd and the width of the depletion layer is determined based on the thickness of the high-concentration n-type layer 20 and the concentration of n-type impurities. Therefore, the thickness and n-type impurity concentration of the high-concentration n-type layer 20 and the JFET portion 2a are set so that the JFET portion 2a is pinched off when the voltage becomes slightly higher than the drain voltage Vd during normal operation. ing. This makes it possible to pinch off the JFET unit 2a even with a low drain voltage Vd.

シミュレーションにより、本実施形態の構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、オン抵抗や飽和電流について調べた。具体的には、図１に示すように、トレンチゲート構造とＪＦＥＴ部２ａそれぞれの幅方向の中心位置が同一線上となる場合、つまりゲートトレンチ９を形成する際にマスクずれが無かった場合について調べた。また、図３に示すように、トレンチゲート構造とＪＦＥＴ部２ａそれぞれの幅方向の中心位置がずれた場合、ここではゲートトレンチ９を形成する際にマスクずれが最大値になった場合についても調べた。オン抵抗については、ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを２Ｖとして調べた。また、飽和電流については、ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを７５０Ｖとして調べた。 By simulation, the on-resistance and saturation current of the SiC semiconductor device having the vertical MOSFET having the structure of the present embodiment were investigated. Specifically, as shown in FIG. 1, the case where the center positions of the trench gate structure and the JFET portion 2a in the width direction are on the same line, that is, the case where there is no mask deviation when forming the gate trench 9 is investigated. rice field. Further, as shown in FIG. 3, when the center positions of the trench gate structure and the JFET portion 2a in the width direction deviate from each other, here, the case where the mask deviation becomes the maximum value when forming the gate trench 9 is also investigated. rice field. The on-resistance was examined with the gate voltage set to 20V, the source voltage Vs set to 0V, and the drain voltage Vd set to 2V. The saturation current was examined with the gate voltage set to 20V, the source voltage Vs set to 0V, and the drain voltage Vd set to 750V.

その結果、図１の構造の場合、オン抵抗は１．８９ｍΩ・ｃｍ^２となり、飽和電流は４５９３Ａ／ｃｍ^２となった。また、図３の構造の場合、オン抵抗は１．９１ｍΩ・ｃｍ^２となり、飽和電流は４３８３Ａ／ｃｍ^２となった。すなわち、マスクずれの有無にかかわらず、同様の低オン抵抗と低飽和電流とすることができていた。 As a result, in the case of the structure of FIG. 1, the on-resistance was 1.89 mΩ · cm ² , and the saturation current was 4593 A / cm ² . Further, in the case of the structure of FIG. 3, the on-resistance was 1.91 mΩ · cm ² , and the saturation current was 4383 A / cm ² . That is, it was possible to obtain the same low on-resistance and low saturation current regardless of the presence or absence of mask misalignment.

したがって、本実施形態の構造とすることで、トレンチゲート構造を構成するためのゲートトレンチ９の形成時にマスクずれが生じたとしても、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置にできる。 Therefore, by adopting the structure of the present embodiment, even if a mask shift occurs when the gate trench 9 for forming the trench gate structure is formed, a SiC semiconductor capable of achieving both a low on-resistance value and a low saturation current can be achieved at the same time. Can be a device.

なお、本実施形態の場合、高濃度ｎ型層２０をｎ^－型低濃度層２とｐ型ディープ層３との境界位置にも形成している。このため、ｐ型ディープ層３からｎ^－型低濃度層２側に伸びる空乏層の伸び量も抑制され、ＪＦＥＴ部２ａ側に空乏層が広がることで電流経路が狭まることが抑制されるため、よりオン抵抗の低減を図ることが可能となる。 In the case of the present embodiment, the high-concentration n-type layer 20 is also formed at the boundary position between the n ^- type low-concentration layer 2 and the p-type deep layer 3. Therefore, the amount of elongation of the depletion layer extending from the p-type deep layer 3 to the n ^- type low concentration layer 2 side is also suppressed, and the narrowing of the current path due to the expansion of the depletion layer on the JFET portion 2a side is suppressed. It is possible to further reduce the on-resistance.

また、ＪＦＥＴ部２ａや高濃度ｎ型層２０などのｎ型不純物濃度や厚みの一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａや高濃度ｎ型層２０については、所望のピンチオフ条件を満たすようにｎ型不純物濃度や幅を設定すれば良い。 Further, although examples of the concentration and thickness of n-type impurities such as the JFET portion 2a and the high-concentration n-type layer 20 are shown, only one example is shown. For example, for the JFET unit 2a and the high-concentration n-type layer 20, the n-type impurity concentration and width may be set so as to satisfy a desired pinch-off condition.

例えば、ＪＦＥＴ部２ａについては、例えば半導体素子の耐圧の１０％でピンチオフする条件として設計することができる。その場合、ＪＦＥＴ部２ａのｎ型不純物濃度をＮｄ１、幅をＷ１、ピンチオフ電圧をＶｐ１、素電荷をｑ１、誘電率をε１として次の数式１を満たすようにｎ型不純物濃度Ｎｄ１、幅Ｗ１を設計する。 For example, the JFET unit 2a can be designed under the condition of pinching off at 10% of the withstand voltage of the semiconductor element, for example. In that case, the n-type impurity concentration of the JFET unit 2a is Nd1, the width is W1, the pinch-off voltage is Vp1, the elementary charge is q1, and the permittivity is ε1, and the n-type impurity concentration Nd1 and the width W1 are set so as to satisfy the following equation 1. design.

（数１）Ｖｐ１＝（ｑ１×Ｎｄ１×Ｗ１^２）／２ε１＜半導体素子の耐圧の１０％
一方、高濃度ｎ型層２０については、例えば半導体素子の耐圧の０．１％でピンチオフしない条件として設計することができる。その場合、高濃度ｎ型層２０のｎ型不純物濃度をＮｄ２、ｐ型ディープ層３の側面上での厚みをＷ２、ピンチオフ電圧をＶｐ２、素電荷をｑ２、誘電率をε２として次の数式２を満たすようにｎ型不純物濃度Ｎｄ２、厚みＷ２を設計する。 (Equation 1) Vp1 = (q1 × Nd1 × W1 ² ) / 2ε1 <10% of the withstand voltage of the semiconductor element
On the other hand, the high-concentration n-type layer 20 can be designed under the condition that, for example, the withstand voltage of the semiconductor element is 0.1% and pinch-off does not occur. In that case, the n-type impurity concentration of the high-concentration n-type layer 20 is Nd2, the thickness on the side surface of the p-type deep layer 3 is W2, the pinch-off voltage is Vp2, the elementary charge is q2, and the dielectric constant is ε2. The n-type impurity concentration Nd2 and the thickness W2 are designed so as to satisfy the above conditions.

（数２）Ｖｐ２＝（ｑ２×Ｎｄ２×Ｗ２^２）／２ε２＞半導体素子の耐圧の０．１％
このように、要求されるピンチオフ条件に基づいて、ＪＦＥＴ部２ａや高濃度ｎ型層２０のｎ型不純物濃度や幅を設定すれば良い。 (Equation 2) Vp2 = (q2 × Nd2 × W2 ² ) / 2ε2> 0.1% of the withstand voltage of the semiconductor element
In this way, the n-type impurity concentration and width of the JFET unit 2a and the high-concentration n-type layer 20 may be set based on the required pinch-off conditions.

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図４Ａ～図４Ｆに示す製造工程中の断面図を参照して説明する。 Next, regarding a method for manufacturing a SiC semiconductor device including a vertical MOSFET having an n-channel type inverted trench gate structure according to the present embodiment, refer to the cross-sectional views during the manufacturing process shown in FIGS. 4A to 4F. explain.

〔図４Ａに示す工程〕
まず、半導体基板として、ｎ^＋型基板１を用意する。そして、エピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型低濃度層２を形成する。本実施形態の場合、ＪＦＥＴ部２ａをｎ^－型低濃度層２と同じ不純物濃度としているため、ＪＦＥＴ部２ａを構成するためのｎ型のＳｉＣ層として、ＪＦＥＴ部２ａの厚み分を加えた厚みでｎ^－型低濃度層２をエピタキシャル成長させている。 [Step shown in FIG. 4A]
First, an n ⁺ type substrate 1 is prepared as a semiconductor substrate. Then, by epitaxial growth, an n ⁻ type low concentration layer 2 made of SiC is formed on the main surface of the n ⁺ type substrate 1. In the case of the present embodiment, since the JFET portion 2a has the same impurity concentration as the n ^- type low concentration layer 2, the thickness of the n-type SiC layer for constituting the JFET portion 2a is the thickness of the JFET portion 2a. The n ^- type low-concentration layer 2 is epitaxially grown in the above.

〔図４Ｂに示す工程〕
図示しないマスクによってＪＦＥＴ部２ａの形成予定領域を覆いつつエッチングを行うことで、ｐ型ディープ層３の形成予定領域が開口するトレンチ２ｂを形成する。このとき、例えばボッシュプロセスによってトレンチ２ｂを形成することができ、トレンチ２ｂの入口から底部に掛けて徐々にトレンチ２ｂの幅が広がるように、横方向エッチングが縦方向エッチングよりも優位となる条件でエッチングが行われるようにしている。 [Step shown in FIG. 4B]
By etching while covering the planned formation region of the JFET portion 2a with a mask (not shown), a trench 2b in which the planned formation region of the p-type deep layer 3 opens is formed. At this time, the trench 2b can be formed by, for example, a Bosch process, and the horizontal etching is superior to the vertical etching so that the width of the trench 2b gradually widens from the entrance to the bottom of the trench 2b. Etching is done.

〔図４Ｃに示す工程〕
エッチング時に使用したマスクをそのまま用いて、もしくは新たにマスクを形成して、ｎ型不純物として例えばリンを斜めイオン注入することで、トレンチ２ｂの内壁面にｎ型不純物をドープする。斜めイオン注入については、同じ角度で継続的に行ってもよいが、ｎ型不純物がよりトレンチ２ｂの奥まで届くようにしつつ、トレンチ２ｂの側面に確実に注入されるように、角度を変化させながら行うようにすると好ましい。これにより、ｎ型不純物がドープされた領域に高濃度ｎ型層２０が形成されると共に、ｎ^－型低濃度層２のうちトレンチ２ｂの間に位置している高濃度ｎ型層２０以外の部分によってＪＦＥＴ部２ａが形成される。 [Step shown in FIG. 4C]
The mask used at the time of etching is used as it is, or a new mask is formed and, for example, phosphorus is implanted as an n-type impurity by oblique ion implantation, so that the n-type impurity is doped into the inner wall surface of the trench 2b. Diagonal ion implantation may be performed continuously at the same angle, but the angle is changed so that the n-type impurities reach deeper into the trench 2b and are reliably implanted into the side surface of the trench 2b. It is preferable to do it while doing it. As a result, the high-concentration n-type layer 20 is formed in the region doped with the n-type impurities, and the n ^- type low-concentration layer 2 other than the high-concentration n-type layer 20 located between the trenches 2b is formed. The JFET portion 2a is formed by the portion.

〔図４Ｄに示す工程〕
イオン注入時に用いたマスクをそのまま用いて、もしくは新たにマスクを形成し、ＪＦＥＴ部２ａおよび高濃度ｎ型層２０の先端を覆った状態でｐ型ＳｉＣをエピタキシャル成長させる。これにより、トレンチ２ｂ内にｐ型ＳｉＣが選択的にエピタキシャル成長させられ、ｐ型ディープ層３が構成される。 [Step shown in FIG. 4D]
The mask used at the time of ion implantation is used as it is, or a new mask is formed, and the p-type SiC is epitaxially grown while covering the tips of the JFET portion 2a and the high-concentration n-type layer 20. As a result, p-type SiC is selectively epitaxially grown in the trench 2b to form the p-type deep layer 3.

〔図４Ｅに示す工程〕
続いて、ＪＦＥＴ部２ａおよび高濃度ｎ型層２０の先端を覆っているマスクを除去し、必要に応じてＣＭＰ（chemical mechanical polishing）などを行うことでＪＦＥＴ部２ａや高濃度ｎ型層２０およびｐ型ディープ層３の表面の平坦化を行う。その後、これらの表面にｐ型ＳｉＣをエピタキシャル成長させることでｐ型ベース領域６を形成する。 [Step shown in FIG. 4E]
Subsequently, the mask covering the tips of the JFET section 2a and the high-concentration n-type layer 20 is removed, and CMP (chemical mechanical polishing) or the like is performed as necessary to perform the JFET section 2a, the high-concentration n-type layer 20 and the like. The surface of the p-type deep layer 3 is flattened. Then, the p-type base region 6 is formed by epitaxially growing p-type SiC on these surfaces.

〔図４Ｆに示す工程〕
図示しないマスクを用いて、ｐ型ベース領域６の表層部にｎ型不純物として例えばリンをイオン注入することでｎ^＋型ソース領域７を形成すると共に、ｐ型不純物として例えばアルミニウムをイオン注入することでｐ^＋型コンタクト領域８を形成する。 [Step shown in FIG. 4F]
Using a mask (not shown), for example, phosphorus is ion-injected into the surface layer portion of the p-type base region 6 as an n-type impurity to form an n ⁺ -type source region 7, and aluminum, for example, is ion-injected as a p-type impurity. Form a p ⁺ type contact region 8.

さらに、ｎ^＋型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。 Further, after forming a mask (not shown) on the n ⁺ type source region 7 or the like, the region to be formed of the gate trench 9 in the mask is opened. Then, the gate trench 9 is formed by performing anisotropic etching such as RIE (Reactive Ion Etching) using a mask.

このとき、マスクずれによって、ゲートトレンチ９の形成位置がずれることがある。例えば、ＪＦＥＴ部２ａの中心位置に対してゲートトレンチ９の中心位置が最大で０．１μｍずれることが見込まれる。 At this time, the formation position of the gate trench 9 may shift due to the mask shift. For example, it is expected that the center position of the gate trench 9 deviates by 0.1 μm at the maximum with respect to the center position of the JFET portion 2a.

しかしながら、ＪＦＥＴ部２ａのうちｎ^＋型基板１側の部分よりもｐ型ベース領域６側の部分の方の幅を広げているため、ゲートトレンチ９がＪＦＥＴ部２ａ内に位置するようにでき、ｐ型ディープ層３と重ならないようにできる。 However, since the width of the portion of the JFET portion 2a on the p-type base region 6 side is wider than that on the n ⁺ type substrate 1 side, the gate trench 9 can be located in the JFET portion 2a. It can be prevented from overlapping with the p-type deep layer 3.

その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ^＋型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ－Ｓｉを残すことでゲート電極１１を形成する。 Then, the mask is removed and then, for example, thermal oxidation is performed to form the gate insulating film 10, and the gate insulating film 10 covers the inner wall surface of the gate trench 9 and the surface of the n ⁺ type source region 7. Then, after depositing Poly-Si doped with p-type impurities or n-type impurities, this is etched back, and at least Poly-Si is left in the gate trench 9 to form the gate electrode 11.

この後の工程については図示しないが、ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうちｐ^＋型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ^＋型コンタクト領域８およびｎ^＋型ソース領域７を露出させるコンタクトホールを形成する。 Although the subsequent steps are not shown, an interlayer insulating film 12 composed of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 11 and the gate insulating film 10. Further, after forming a mask (not shown) on the surface of the interlayer insulating film 12, a portion of the mask corresponding to the p ⁺ type contact region 8 and its vicinity are opened. After that, the interlayer insulating film 12 is patterned using a mask to form a contact hole that exposes the p ⁺ type contact region 8 and the n ⁺ type source region 7.

さらに、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３などを形成したのち、ｎ^＋型基板１の裏面側にドレイン電極１４を形成する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。 Further, an electrode material composed of, for example, a laminated structure of a plurality of metals is formed on the surface of the interlayer insulating film 12, and then a source electrode 13 or the like is formed by ^patterning the electrode material. The drain electrode 14 is formed on the back surface side. This completes the SiC semiconductor device according to this embodiment.

以上説明したように、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部２ａのうちｎ^＋型基板１側の部分よりもｐ型ベース領域６側の部分の方の幅を広げている。このため、ゲートトレンチ９を形成する際にマスクずれが発生しても、ゲートトレンチ９がＪＦＥＴ部２ａ内に位置するようにでき、ｐ型ディープ層３と重ならないようにできる。したがって、トレンチゲート構造の両側面において的確にチャネル領域が形成されるようにでき、オン抵抗の低減が図れなくなることを防止することができる。 As described above, in the SiC semiconductor device of the present embodiment, the width of the portion of the JFET portion 2a on the p-type base region 6 side is wider than that on the n ⁺ type substrate 1 side. Therefore, even if the mask shift occurs when the gate trench 9 is formed, the gate trench 9 can be located in the JFET portion 2a and does not overlap with the p-type deep layer 3. Therefore, the channel region can be accurately formed on both side surfaces of the trench gate structure, and it is possible to prevent the on-resistance from being reduced.

また、ＪＦＥＴ部２ａの側面をテーパ状とし、ＪＦＥＴ部２ａのうちのｎ^＋型基板１側の部分の幅を狭くしている。このため、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。 Further, the side surface of the JFET portion 2a is tapered so that the width of the portion of the JFET portion 2a on the n ⁺ type substrate 1 side is narrowed. Therefore, a low saturation current can be maintained by immediately pinching off the JFET section 2a when the drain voltage Vd becomes higher than the voltage during normal operation, and the SiC semiconductor due to a load short circuit or the like can be maintained. It is possible to improve the withstand capacity of the device.

したがって、低オン抵抗値と低飽和電流を両立しつつ、ｐ型ディープ層３とトレンチゲート構造とが重ならない構造のＳｉＣ半導体装置とすることが可能となる。 Therefore, it is possible to obtain a SiC semiconductor device having a structure in which the p-type deep layer 3 and the trench gate structure do not overlap while achieving both a low on-resistance value and a low saturation current.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
The second embodiment will be described. Since the present embodiment is the same as the first embodiment in that the manufacturing method is changed from the first embodiment, only the parts different from the first embodiment will be described.

本実施形態では、第１実施形態に対して、ＪＦＥＴ部２ａおよびｐ型ディープ層３と高濃度ｎ型層２０の形成方法を変更している。このため、図５に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ｐ型ディープ層３とｎ^－型低濃度層２との境界位置に高濃度ｎ型層２０が備えられていない構造とされている。 In the present embodiment, the method of forming the JFET portion 2a, the p-type deep layer 3, and the high-concentration n-type layer 20 is changed from the first embodiment. Therefore, as shown in FIG. 5, in the present embodiment, the high-concentration n-type layer is located at the boundary between the p-type deep layer 3 and the n ^- type low-concentration layer 2 with respect to the SiC semiconductor device of the first embodiment. It is said that the structure is not provided with the 20.

図６Ａ～図６Ｈを用いて、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。 A method for manufacturing a SiC semiconductor device according to the present embodiment will be described with reference to FIGS. 6A to 6H.

まず、図６Ａに示す工程として、エピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型低濃度層２を形成する。この工程については、図４Ａと同様であるが、ｎ^－型低濃度層２の厚みについては、ＪＦＥＴ部２ａの厚みを考慮に入れない厚みとする。 First, as a step shown in FIG. 6A, an n ⁻ type low concentration layer 2 made of SiC is formed on the main surface of the n ⁺ type substrate 1 by epitaxial growth. This step is the same as in FIG. 4A, but the thickness of the n ^- type low-concentration layer 2 is set so that the thickness of the JFET portion 2a is not taken into consideration.

次に、図６Ｂに示す工程として、ｎ^－型低濃度層２の表面にｐ型ディープ層３を構成するためのｐ型ＳｉＣ層をエピタキシャル成長させる。そして、図６Ｃに示す工程として、図示しないマスクによってｐ型ＳｉＣ層のうち最終的にｐ型ディープ層３として残す部分の表面を覆った後、エッチングすることでＪＦＥＴ部２ａの形成予定領域にトレンチ３ａを形成する。このとき、トレンチ３ａの入口側が底部側よりも幅が広くなるようにする。さらに、図６Ｄに示す工程として、トレンチ３ａの内壁面にｎ型不純物を斜めイオン注入することで高濃度ｎ型層２０を形成し、図６Ｅに示す工程として、エッチングにより高濃度ｎ型層２０のうちトレンチ３ａの底部に形成された部分を除去する。その後は、図６Ｆ～図６Ｈ等において、第１実施形態で説明した図４Ｅや図４Ｆおよびその後の工程を行う。これにより、図５に示す本実施形態のＳｉＣ半導体装置が完成する。 Next, as a step shown in FIG. 6B, a p-type SiC layer for forming the p-type deep layer 3 is epitaxially grown on the surface of the n ^- type low-concentration layer 2. Then, as a step shown in FIG. 6C, a mask (not shown) is used to cover the surface of the portion of the p-type SiC layer that is finally left as the p-type deep layer 3, and then etching is performed to trench the region to be formed of the JFET portion 2a. Form 3a. At this time, the width of the inlet side of the trench 3a is wider than that of the bottom side. Further, as a step shown in FIG. 6D, a high-concentration n-type layer 20 is formed by implanting n-type impurities into the inner wall surface of the trench 3a diagonally, and as a step shown in FIG. 6E, a high-concentration n-type layer 20 is formed by etching. Of these, the portion formed at the bottom of the trench 3a is removed. After that, in FIGS. 6F to 6H and the like, FIGS. 4E and 4F described in the first embodiment and the subsequent steps are performed. As a result, the SiC semiconductor device of the present embodiment shown in FIG. 5 is completed.

このように、ｐ型ディープ層３に対してトレンチ３ａを形成すると共にトレンチ３ａ内壁にｎ型不純物をイオン注入することで高濃度ｎ型層２０を形成し、さらにトレンチ３ａ内を埋め込むようにＪＦＥＴ部２ａを形成することもできる。このような製造方法としても、第１実施形態と同様に、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置を製造できる。また、本実施形態の場合、トレンチ３ａの入口側の方が底部側よりも幅が広くなっているため、トレンチ３ａ内に埋込性良くＪＦＥＴ部２ａをエピタキシャル成長させることができる。 In this way, the trench 3a is formed in the p-type deep layer 3 and the n-type impurities are ion-implanted into the inner wall of the trench 3a to form the high-concentration n-type layer 20, and the JFET is further embedded in the trench 3a. Part 2a can also be formed. As in such a manufacturing method, it is possible to manufacture a SiC semiconductor device capable of achieving both low on-resistance and low saturation current, as in the first embodiment. Further, in the case of the present embodiment, since the width of the inlet side of the trench 3a is wider than that of the bottom side, the JFET portion 2a can be epitaxially grown in the trench 3a with good embedding property.

なお、ここではトレンチ３ａの底部に形成された高濃度ｎ型層２０について除去するようにしているが、除去しないでも良い。高濃度ｎ型層２０を残すようにすると、通常作動時にｎ^－型低濃度層２のうちのＪＦＥＴ部２ａとの境界位置側においてｐ型ディープ層３から伸びる空乏層の伸び量を抑制でき、電流経路が狭まることを抑制できるため、より低オン抵抗を図ることができる。 Here, the high-concentration n-type layer 20 formed at the bottom of the trench 3a is removed, but it may not be removed. When the high-concentration n-type layer 20 is left, the amount of elongation of the depletion layer extending from the p-type deep layer 3 can be suppressed on the boundary position side with the JFET portion 2a of the n ^- type low-concentration layer 2 during normal operation. Since it is possible to suppress the narrowing of the current path, it is possible to achieve lower on-resistance.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してｎ^－型低濃度層２とＪＦＥＴ部２ａのｎ型不純物濃度を異ならせたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に本実施形態を適用する場合について説明するが、第２実施形態の構造についても同様に適用できる。 (Third Embodiment)
The third embodiment will be described. In this embodiment, the n ^- type low concentration layer 2 and the n-type impurity concentration of the JFET unit 2a are different from those of the first and second embodiments, and the others are different from those of the first and second embodiments. Since it is the same, only the parts different from the first and second embodiments will be described. Although the case where the present embodiment is applied to the structure of the first embodiment is described here, the same can be applied to the structure of the second embodiment.

図７に示すように、本実施形態では、ＪＦＥＴ部２ａのｎ型不純物をｎ^－型低濃度層２のｎ型不純物濃度よりも低くしてある。例えば、ＪＦＥＴ部２ａのｎ型不純物濃度を１×１０^１５／ｃｍ^３としてある。 As shown in FIG. 7, in the present embodiment, the n-type impurity concentration of the JFET unit 2a is lower than the n-type impurity concentration of the n ^- type low concentration layer 2. For example, the concentration of n-type impurities in the JFET unit 2a is set to 1 × 10 ¹⁵ / cm ³ .

このような構成とする場合、オフ時の動作については第１実施形態のＳｉＣ半導体装置と同様であるが、オン時の動作については次のようになる。 In such a configuration, the operation at the time of off is the same as that of the SiC semiconductor device of the first embodiment, but the operation at the time of on is as follows.

すなわち、オン時にも第１実施形態のＳｉＣ半導体装置と同様の動作が行われることで電流経路が形成されるが、ＪＦＥＴ部２ａのｎ型不純物濃度が低くされることで、ＪＦＥＴ部２ａの抵抗値が高くなる。このため、負荷短絡等によってドレイン電圧Ｖｄが例えば７５０Ｖに上昇しても、ＪＦＥＴ部２ａでの抵抗値が大きくなっている分、飽和電流を低下させることができる。ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを７５０Ｖとしてシミュレーションを行った結果、オン抵抗が１．９１ｍΩ・ｃｍ^２となったが、飽和電流は２５００Ａ／ｃｍ^２に低下していた。このような構成は、飽和電流をより低下させたい場合に有効である。 That is, even when the device is turned on, the same operation as that of the SiC semiconductor device of the first embodiment is performed to form a current path, but the resistance value of the JFET section 2a is reduced by lowering the concentration of n-type impurities in the JFET section 2a. Will be higher. Therefore, even if the drain voltage Vd rises to, for example, 750V due to a load short circuit or the like, the saturation current can be reduced by the amount that the resistance value in the JFET unit 2a is increased. As a result of simulation with the gate voltage set to 20 V, the source voltage Vs set to 0 V, and the drain voltage Vd set to 750 V, the on-resistance was 1.91 mΩ · cm ² , but the saturation current dropped to 2500 A / cm ² . Such a configuration is effective when it is desired to further reduce the saturation current.

なお、本実施形態のＳｉＣ半導体装置の製造方法については第１、第２実施形態と同様であり、ＪＦＥＴ部２ａを形成する際のエピタキシャル成長において、ｎ型不純物濃度を低下させるだけで良い。 The method for manufacturing the SiC semiconductor device of this embodiment is the same as that of the first and second embodiments, and it is only necessary to reduce the concentration of n-type impurities in the epitaxial growth when forming the JFET portion 2a.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してよりオン抵抗の低減を図ったものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態の構造に本実施形態を適用する場合について説明するが、第１、第３実施形態の構造についても同様に適用できる。 (Fourth Embodiment)
The fourth embodiment will be described. This embodiment is intended to further reduce the on-resistance with respect to the first to third embodiments, and is the same as the first to third embodiments in other respects. Therefore, the first to third embodiments are made. Only the parts that differ from the above will be explained. Although the case where the present embodiment is applied to the structure of the second embodiment is described here, the same can be applied to the structures of the first and third embodiments.

図８に示すように、本実施形態では、ＪＦＥＴ部２ａの表層部にｎ型電流分散層４を形成している。 As shown in FIG. 8, in the present embodiment, the n-type current dispersion layer 4 is formed on the surface layer portion of the JFET portion 2a.

ｎ型電流分散層４は、チャネル領域を通じて流れる電流が幅方向に拡散できるようにする層であり、ＪＦＥＴ部２ａよりも高濃度とされている。ｎ型電流分散層４は、例えばｎ型不純物濃度が１×１０^１８～１×１０^２０／ｃｍ^３とされ、ここでは１×１０^１９／ｃｍ^３としている。ｎ型電流分散層４の厚みについては、例えば０．２～０．６μｍとされ、ここでは０．４μｍとしている。 The n-type current dispersion layer 4 is a layer that allows the current flowing through the channel region to diffuse in the width direction, and has a higher concentration than the JFET unit 2a. The n-type current dispersion layer 4 has, for example, an n-type impurity concentration of 1 × 10 ¹⁸ to 1 × 10 ²⁰ / cm ³ , and here, 1 × 10 ¹⁹ / cm ³ . The thickness of the n-type current dispersion layer 4 is, for example, 0.2 to 0.6 μm, and here it is 0.4 μm.

このように、ｎ型電流分散層４を形成することで、ＪＦＥＴ部２ａのみで構成する場合より抵抗値を低減できるのに加えて、より幅方向に電流を拡散できることから、さらにオン抵抗の低減を図ることが可能となる。ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを２Ｖとしてシミュレーションを行った結果、オン抵抗が１．８０ｍΩ・ｃｍ^２となった。また、この条件でドレイン電圧Ｖｄを７５０Ｖに変更すると、飽和電流は４８３９Ａ／ｃｍ^２であった。このような構成は、飽和電流が第１実施形態よりも若干高くなるものの、オン抵抗をより低下させたい場合に有効である。 By forming the n-type current dispersion layer 4 in this way, the resistance value can be reduced as compared with the case where only the JFET portion 2a is configured, and the current can be diffused in the wider direction, so that the on-resistance is further reduced. It becomes possible to plan. As a result of simulation with the gate voltage set to 20V, the source voltage Vs set to 0V, and the drain voltage Vd set to 2V, the on-resistance was 1.80 mΩ · cm ² . Further, when the drain voltage Vd was changed to 750V under this condition, the saturation current was 4839A / cm ² . Such a configuration is effective when it is desired to further reduce the on-resistance, although the saturation current is slightly higher than that in the first embodiment.

なお、本実施形態にかかるＳｉＣ半導体装置の製造方法は、基本的には第１～第３実施形態と同様であり、ＪＦＥＴ部２ａの上にそのままｎ型電流分散層４をエピタキシャル成長させるだけで良い。例えば、第２実施形態の構造とする場合、図６Ａ～図６Ｅと同様の工程を行ったのち、図９Ａに示すようにＪＦＥＴ部２ａを選択的にエピタキシャル成長させる際に、トレンチ３ａ内を埋め込んでしまう前に、ｎ型不純物濃度を高めてｎ型電流分散層４を形成する。この後は、図９Ｂや図９Ｃ等において、第１実施形態で説明した図４Ｅや図４Ｆおよびその後の工程を行う。これにより、図８に示す本実施形態のＳｉＣ半導体装置が完成する。 The method for manufacturing the SiC semiconductor device according to the present embodiment is basically the same as that of the first to third embodiments, and it is sufficient to epitaxially grow the n-type current dispersion layer 4 on the JFET unit 2a as it is. .. For example, in the case of the structure of the second embodiment, after performing the same steps as in FIGS. 6A to 6E, the inside of the trench 3a is embedded when the JFET portion 2a is selectively epitaxially grown as shown in FIG. 9A. Before this is done, the concentration of n-type impurities is increased to form the n-type current dispersion layer 4. After that, in FIGS. 9B and 9C, the steps of FIGS. 4E and 4F described in the first embodiment and the subsequent steps are performed. As a result, the SiC semiconductor device of the present embodiment shown in FIG. 8 is completed.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.

例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。 For example, the above embodiments are not unrelated to each other, and can be appropriately combined unless the combination is clearly impossible.

また、ＪＦＥＴ部２ａの幅は深さ方向の全域において一定の傾斜のテーパ状である必要は無く、傾斜角度が変化していても構わない。 Further, the width of the JFET portion 2a does not have to be tapered with a constant inclination over the entire depth direction, and the inclination angle may change.

また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。 Further, the impurity concentration of each part does not have to be constant. For example, the structure may have an impurity concentration gradient such that the p-type impurity concentration decreases as the p-type deep layer 3 approaches the drain electrode 14, and the p-type impurity concentration increases as the p-type deep layer 3 approaches the source electrode 13.

同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、ＪＦＥＴ部２ａのピンチオフ条件等に基づいて、適宜設定すれば良い。 Similarly, the dimensions and impurity concentrations of each part constituting the SiC semiconductor device described in each of the above embodiments are only shown as an example. The dimensions and impurity concentration of each part may be appropriately set based on the pinch-off conditions of the JFET part 2a and the like.

一例を示すと、ハーフセルピッチを広くすることなど、ハーフセルピッチを変えることができ、例えば３μｍとすることができる。また、ｐ型ディープ層３の厚みを薄くして不純物濃度を濃くする構成にできる。ただし、ここで挙げたものも一例であり、他の寸法、不純物濃度とすることもできる。 As an example, the half-cell pitch can be changed by widening the half-cell pitch, for example, 3 μm. Further, the thickness of the p-type deep layer 3 can be reduced to increase the impurity concentration. However, the ones listed here are also examples, and other dimensions and impurity concentrations can be used.

また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。 Further, in the first embodiment and the like, the n-channel type vertical MOSFET in which the first conductive type is n-type and the second conductive type is p-type has been described as an example, but the conductive type of each component is described. It may be an inverted p-channel type vertical MOSFET. Further, in the above description, a vertical MOSFET has been described as an example as a semiconductor element, but the present invention can also be applied to an IGBT having a similar structure. The IGBT only changes the conductive type of the n ⁺ type substrate 1 from the n type to the p type for each of the above embodiments, and is the same as each of the above embodiments in terms of other structures and manufacturing methods.

２ ｎ^－型低濃度層
２ａ ＪＦＥＴ部
３ ｐ型ディープ層
４ ｎ型電流分散層
６ ｐ型ベース領域
７ ｎ^＋型ソース領域
１０ ゲート絶縁膜
１１ ゲート電極
１３ ソース電極
１４ ドレイン電極 2 n ^- type low concentration layer 2a JFET part 3 p-type deep layer 4 n-type current dispersion layer 6 p-type base region 7 n ⁺ type source region 10 gate insulating film 11 gate electrode 13 source electrode 14 drain electrode

Claims (8)

反転型の半導体素子を備える炭化珪素半導体装置であって、
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなる低濃度層（２）と、
前記低濃度層の上に形成された第２導電型の炭化珪素からなる第２導電型のディープ層（３）と、
前記低濃度層上に形成され、前記ディープ層に挟まれて配置された第１導電型のＪＦＥＴ部（２ａ）と、
前記ＪＦＥＴ部と前記ディープ層との間に配置され、前記ＪＦＥＴ部よりも第１導電型不純物濃度が高濃度とされた空乏層調整層（２０）と、
前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層の上に形成された第２導電型のベース領域（６）と、
前記ベース領域の上に形成され、前記低濃度層よりも高濃度の第１導電型の炭化珪素からなるソース領域（７）と、
前記ソース領域および前記ベース領域を貫通して前記ＪＦＥＴ部に達すると共に一方向を長手方向とするライン状のゲートトレンチ（９）内において、前記ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、前記ゲート絶縁膜上に形成されたゲート電極（１１）と、を有してなるトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）と、を有し、
前記ゲート電極に対してゲート電圧を印加することで前記チャネル領域を形成すると共に、前記ドレイン電極に対してドレイン電圧として通常作動時の電圧を印加することで、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記ＪＦＥＴ部は、前記トレンチゲート構造と対応する位置に形成されていると共に前記ゲートトレンチの長手方向に沿って延設され、前記基板側よりも前記トレンチゲート構造側において幅が広くされており、
前記ドレイン電圧として前記通常作動時の電圧が印加されているときには、前記ディープ層から伸びる空乏層の伸び量が前記空乏層調整層にてストップされ、前記ドレイン電圧として前記通常作動時よりも高い電圧が印加されると、前記ＪＦＥＴ部のうち前記基板側の位置において、前記空乏層により前記ＪＦＥＴ部がピンチオフさせられる炭化珪素半導体装置。 A silicon carbide semiconductor device provided with an inverting semiconductor element.
A first or second conductive type substrate (1) made of silicon carbide, and
A low-concentration layer (2) formed on the substrate and made of first conductive type silicon carbide having a lower impurity concentration than the substrate.
A second conductive type deep layer (3) made of a second conductive type silicon carbide formed on the low concentration layer, and a second conductive type deep layer (3).
A first conductive type JFET portion (2a) formed on the low concentration layer and sandwiched between the deep layers.
A depletion layer adjusting layer (20) arranged between the JFET portion and the deep layer and having a higher concentration of first conductive impurities than the JFET portion.
A second conductive type base region (6) formed on the deep layer, the JFET portion, and the depletion layer adjusting layer, and
A source region (7) formed on the base region and composed of a first conductive type silicon carbide having a higher concentration than the low concentration layer,
In the linear gate trench (9) that penetrates the source region and the base region to reach the JFET portion and has a longitudinal direction in one direction, a part of the base region is used as a channel region on the channel region. A trench gate structure having a gate insulating film (10) formed in the gate insulating film and a gate electrode (11) formed on the gate insulating film.
An interlayer insulating film (12) that covers the gate electrode and the gate insulating film and has a contact hole formed therein.
With the source electrode (13) electrically connected to the source region through the contact hole,
It has a drain electrode (14) formed on the back surface side of the substrate, and has.
By applying a gate voltage to the gate electrode, the channel region is formed, and by applying a voltage during normal operation as a drain voltage to the drain electrode, the source region and the JFET portion are used. A reversing semiconductor element that allows a current to flow between the source electrode and the drain electrode is provided.
The JFET portion is formed at a position corresponding to the trench gate structure and extends along the longitudinal direction of the gate trench, and is wider on the trench gate structure side than on the substrate side.
When the voltage during normal operation is applied as the drain voltage, the amount of elongation of the depletion layer extending from the deep layer is stopped by the depletion layer adjusting layer, and the drain voltage is higher than that during normal operation. Is applied, the JFET portion is pinched off by the depletion layer at the position on the substrate side of the JFET portion. 最も前記ベース領域側における前記ＪＦＥＴ部および該ＪＦＥＴ部の両側に位置している前記空乏層調整層を合わせた幅が前記トレンチゲート構造の幅よりも０．２μｍ以上大きくされている請求項１に記載の炭化珪素半導体装置。 According to claim 1, the combined width of the JFET portion and the depletion layer adjusting layer located on both sides of the JFET portion on the base region side is 0.2 μm or more larger than the width of the trench gate structure. The silicon carbide semiconductor device according to the description. 前記空乏層調整層は、前記ディープ層と前記低濃度層との間にも形成されている請求項１または２に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1 or 2, wherein the depletion layer adjusting layer is also formed between the deep layer and the low concentration layer. 前記ＪＦＥＴ部の第１導電型不純物濃度が前記低濃度層の第１導電型不純物濃度よりも低くされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 1 to 3, wherein the concentration of the first conductive impurity in the JFET section is lower than the concentration of the first conductive impurity in the low concentration layer. 前記ＪＦＥＴ部の表層部には、該ＪＦＥＴ部よりも第１導電型不純物濃度が高くされた第１導電型の電流分散層（４）が備えられている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。 One of claims 1 to 4, wherein the surface layer portion of the JFET portion is provided with a first conductive type current dispersion layer (4) having a higher concentration of first conductive type impurities than the JFET portion. The silicon carbide semiconductor device according to. 反転型の半導体素子を備えた炭化珪素半導体装置の製造方法であって、
炭化珪素で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素からなる低濃度層（２）を形成することと、
前記低濃度層の上に、第２導電型の炭化珪素からなる第２導電型のディープ層（３）と、前記ディープ層に挟まれて配置される第１導電型のＪＦＥＴ部（２ａ）と、前記ＪＦＥＴ部と前記ディープ層との間に配置され、前記ＪＦＥＴ部よりも第１導電型不純物濃度が高濃度とされる空乏層調整層（２０）と、を形成することと、
前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層の上に、第２導電型の炭化珪素からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記低濃度層よりも高濃度の第１導電型の炭化珪素からなるソース領域（７）を形成することと、
前記ソース領域および前記ベース領域を貫通して前記ＪＦＥＴ部に達すると共に一方向を長手方向とするライン状のゲートトレンチ（９）を形成したのち、前記ゲートトレンチ内において、前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成し、さらに前記ゲート絶縁膜上にゲート電極（１１）を形成することでトレンチゲート構造を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆う層間絶縁膜（１２）を形成することと、
前記層間絶縁膜にコンタクトホールを形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されるソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することと、を行うことにより、
前記ゲート電極に対してゲート電圧を印加することで前記チャネル領域を形成すると共に、前記ドレイン電極に対してドレイン電圧として通常作動時の電圧を印加することで、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を形成し、
前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層を形成することでは、
前記ＪＦＥＴ部を、前記トレンチゲート構造と対応する位置に形成すると共に前記ゲートトレンチの長手方向に沿って延設し、さらに、前記基板側よりも前記トレンチゲート構造側において幅を広くし、
前記ＪＦＥＴ部および前記空乏層調整層のうちの前記基板側の位置での幅を、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには、前記ディープ層から伸びる空乏層の伸び量が前記空乏層調整層にてストップされ、前記ドレイン電圧として前記通常作動時よりも高い電圧が印加されると前記空乏層により前記ＪＦＥＴ部がピンチオフさせられる幅とする炭化珪素半導体装置の製造方法。 A method for manufacturing a silicon carbide semiconductor device provided with an inverting semiconductor element.
Preparing a first or second conductive type substrate (1) made of silicon carbide, and
Forming a low-concentration layer (2) made of first conductive type silicon carbide having a lower impurity concentration than the substrate on the substrate,
A second conductive type deep layer (3) made of the second conductive type silicon carbide and a first conductive type JFET portion (2a) arranged between the deep layers on the low concentration layer. The depletion layer adjusting layer (20), which is arranged between the JFET portion and the deep layer and has a higher concentration of the first conductive type impurities than the JFET portion, is formed.
Forming a base region (6) made of second conductive type silicon carbide on the deep layer, the JFET portion, and the depletion layer adjusting layer, and
Forming a source region (7) made of first conductive type silicon carbide having a higher concentration than the low concentration layer on the base region,
After forming a line-shaped gate trench (9) that penetrates the source region and the base region to reach the JFET portion and has a longitudinal direction in one direction, a part of the base region is formed in the gate trench. As a channel region, a trench gate structure is formed by forming a gate insulating film (10) on the channel region and further forming a gate electrode (11) on the gate insulating film.
To form an interlayer insulating film (12) that covers the gate electrode and the gate insulating film, and
Forming a contact hole in the interlayer insulating film and
To form a source electrode (13) electrically connected to the source region through the contact hole.
By forming the drain electrode (14) on the back surface side of the substrate,
By applying a gate voltage to the gate electrode, the channel region is formed, and by applying a voltage during normal operation as a drain voltage to the drain electrode, the source region and the JFET portion are used. To form an inverting semiconductor element in which a current flows between the source electrode and the drain electrode.
By forming the deep layer, the JFET portion, and the depletion layer adjusting layer,
The JFET portion is formed at a position corresponding to the trench gate structure and extends along the longitudinal direction of the gate trench, and further, the width is made wider on the trench gate structure side than on the substrate side.
When the voltage during normal operation is applied as the drain voltage, the width of the JFET portion and the depletion layer adjusting layer at the position on the substrate side is the amount of elongation of the depletion layer extending from the deep layer. A method for manufacturing a silicon carbide semiconductor device having a width such that the JFET portion is pinched off by the depletion layer when the depletion layer is stopped at the depletion layer and a voltage higher than that during normal operation is applied as the drain voltage. 前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層を形成することは、
前記低濃度層の上に前記ＪＦＥＴ部を構成する第１導電型の炭化珪素層を形成することと、
前記炭化珪素層のうち前記ディープ層の形成予定領域を開口させるトレンチ（２ｂ）を形成することと、
前記トレンチの内壁面に第１導電型を斜めイオン注入することで前記空乏層調整層を形成することと、
前記空乏層調整層が形成された後の前記トレンチ内を第２導電型の炭化珪素層で埋め込むことで前記ディープ層を形成することと、を含んでいる請求項６に記載の炭化珪素半導体装置の製造方法。 Forming the deep layer, the JFET portion, and the depletion layer adjusting layer can be achieved.
Forming the first conductive type silicon carbide layer constituting the JFET portion on the low concentration layer, and
By forming a trench (2b) that opens a region of the silicon carbide layer to be formed in the deep layer,
By implanting the first conductive type diagonally into the inner wall surface of the trench, the depletion layer adjusting layer is formed, and
The silicon carbide semiconductor device according to claim 6, further comprising forming the deep layer by embedding the inside of the trench after the depletion layer adjusting layer is formed with a second conductive type silicon carbide layer. Manufacturing method. 前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層を形成することは、
前記低濃度層の上に前記ディープ層を構成する第２導電型の炭化珪素層を形成することと、

前記炭化珪素層のうち前記ＪＦＥＴ部の形成予定領域を開口させるトレンチ（３ａ）を形成することと、
前記トレンチの内壁面に第１導電型を斜めイオン注入することで前記空乏層調整層を形成することと、
前記空乏層調整層が形成された後の前記トレンチ内を第１導電型の炭化珪素層で埋め込むことで前記ＪＦＥＴ部を形成することと、を含んでいる請求項６に記載の炭化珪素半導体装置の製造方法。 Forming the deep layer, the JFET portion, and the depletion layer adjusting layer can be achieved.
Forming a second conductive type silicon carbide layer constituting the deep layer on the low concentration layer, and

By forming a trench (3a) that opens a region to be formed in the JFET portion of the silicon carbide layer,
By implanting the first conductive type diagonally into the inner wall surface of the trench, the depletion layer adjusting layer is formed, and
The silicon carbide semiconductor device according to claim 6, further comprising forming the JFET portion by embedding the inside of the trench after the depletion layer adjusting layer is formed with a first conductive type silicon carbide layer. Manufacturing method.

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