JP7083004B2 - データ出力方法、データ取得方法、装置および電子機器 - Google Patents

データ出力方法、データ取得方法、装置および電子機器 Download PDF

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Description

本願は、コンピュータ技術のニューラルネットワーク技術分野に係り、特にデータ出力方法、データ取得方法、装置および電子機器に関する。
現在、ニューラルネットワークが広く利用されており、たとえば深層畳み込みニューラルネットワークＣＤＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｄｅｅｐ Ｎｕｅｒａｌ Ｎｅｔｗｏｒｋｓ）は、音声認識、画像認識、自然言語処理等のインターネット用途に広く利用されている。しかしながら、ニューラルネットワーク計算は、ニューラルネットワークプロセッサＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）内で行われることが多く、ニューラルネットワーク計算を実行した後、計算結果をオフチップメモリに戻す必要がある。オフチップメモリの帯域幅が制限されるため、多くの実際のトラフィックシナリオでは、オフチップとオンチップの間のデータ搬送時間が実際の計算時間を超え、ニューラルネットワークの性能が比較的悪くなる。
発明の内容
解決しようとする技術課題
本願は、データ出力方法、データ取得方法、装置および電子機器を提供して、ニューラルネットワークの性能が比較的悪いという問題を解決する。
課題を解決するための手段
第１態様において、本願は、データ出力方法を提供する。
当該方法は、ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングすることと、前記連続なデータストリームを圧縮して第２データサブブロックを得ることと、前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断することと、前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力することと、を含む。
ニューラルネットワーク搬送データのデータサブブロックを圧縮し、かつ圧縮に利得が存在する場合に、圧縮後のデータを出力することで、データ搬送効率を高め、ニューラルネットワークの性能を高めることができる。
選択可能に、前記の前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断することは、前記第１データサブブロックの長さ、目的アドレスおよびメモリバスビット幅に基づいて、前記第１データサブブロックの伝送に必要なビート（ｂｅａｔ）数を算出し、前記第２データサブブロックの長さ、前記目的アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、前記第２データサブブロックの伝送に必要なビート数が前記第１データサブブロックの伝送に必要なビート数より小さくなるのであれば、前記連続なデータストリームに対する圧縮に利得が存在すると決定し、そうでなければ、前記連続なデータストリームに対する圧縮に利得が存在しないと決定することを含む。前記目的アドレスは、前記第１データサブブロックの目的アドレスである。
当該実施形態では、上記伝送に必要なビート数によって、圧縮利得が存在するかを正確に決定することができる。
選択可能に、前記方法は、長さフィールドを記憶することをさらに含み、前記長さフィールドは、前記第１データサブブロックの長さと前記第２データサブブロックの長さのうちの小さいほうの値を示し、かつデータ読み取りの際に前記長さフィールドに対応するデータサブブロックを読み取ることに用いられる。
当該実施形態では、長さフィールドを記憶するため、データを読み取る際に、データサブブロックを正確に読み取ることができる。
選択可能に、前記方法において、前記第２データサブブロックを出力するのであれば、前記第２データサブブロックのフラグビットを記憶することをさらに含み、前記記憶されるフラグビットは、前記第２データサブブロックの圧縮時に圧縮利得が存在するかを示すことに用いられる。
フラグビットを記憶するため、第２データサブブロックを読み取る際に、解凍が必要であるかを正確に判断することで、解凍ミスを避け、データ処理性能を高めることができる。
選択可能に、前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含み、各第１タイプデータサブブロックのサイズが同じであり、前記の前記連続なデータストリームを圧縮して第２データサブブロックを得ることは、前記第１データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第１データサブブロックが第１タイプデータサブブロックであれば、前記連続なデータストリームを圧縮して第２データサブブロックを得ることを含む。
当該実施形態では、第１タイプデータサブブロックのみを圧縮することが実現できるため、圧縮対象のデータサブブロックに圧縮利得が存在する確率を高め、データ圧縮性能を高めることができる。
選択可能に、前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含み、前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックである。
当該実施形態では、第２タイプデータサブブロックと第３タイプデータサブブロックを圧縮しないため、圧縮対象のデータサブブロックに圧縮利得が存在する確率を高め、データ圧縮性能を高めることができる。
選択可能に、前記方法は、前記連続なデータストリームに対する圧縮に利得が存在しないのであれば、前記第１データサブブロックを出力することをさらに含む。
当該実施形態では、前記連続なデータストリームに対する圧縮に利得が存在しない場合には、前記第１データサブブロックを出力するため、利得が存在しない場合の第２データサブブロックの出力によるデータ搬送効率低下問題を避けることができる。
第２態様において、本願は、データ取得方法を提供する。
当該方法において、第２データサブブロックの長さを読み取ることと、第２データサブブロックを読み取ることと、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することと、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであれば、前記第２データサブブロックを解凍し、前記解凍後のデータを記憶することと、を含む。
選択可能に、前記の前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含み、または、前記第２データサブブロックのフラグビットを読み取り、前記フラグビットに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含み、前記フラグビットは、前記第２データサブブロックが圧縮される際に圧縮利得が存在するかを示すことに用いられる。
選択可能に、前記の前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、前記第２データサブブロックに対応するオリジナル長さ、記憶アドレスおよびメモリバスビット幅に基づいて、前記第２データサブブロックの元データ伝送に必要なビート数を算出し、前記第２データサブブロックの長さ、前記記憶アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、前記第２データサブブロックの伝送に必要なビート数が前記第２データサブブロックの元データ伝送に必要なビート数より小さくなるのであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであると判断し、そうでなければ、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックではないと判断することを含む。前記記憶アドレスが前記第２データサブブロックの記憶アドレスである。
選択可能に、前記第２データサブブロックは、ニューラルネットワーク搬送データのデータサブブロックであり、前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含み、各第１タイプデータサブブロックのサイズが同じであり、前記の前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、前記第２データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第２データサブブロックが第１タイプデータサブブロックであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含む。
選択可能に、前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含み、前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックである。
選択可能に、前記方法において、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックでなければ、前記第２データサブブロックを記憶することをさらに含む。
第３態様において、本願は、データ出力装置を提供する。
当該データ出力装置は、ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングするための読み取りモジュールと、前記連続なデータストリームを圧縮して第２データサブブロックを得るための圧縮モジュールと、前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断するための判断モジュールと、前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力するための第１出力モジュールと、を含む。
第４態様において、本願は、データ取得装置を提供する。
当該データ取得装置は、第２データサブブロックの長さを読み取るための第１読み取りモジュールと、第２データサブブロックを読み取るための第２読み取りモジュールと、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断するための判断モジュールと、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであれば、前記第２データサブブロックを解凍し、前記解凍後のデータを記憶するための解凍モジュールと、を含む。
第５態様において、本願は、電子機器を提供する。
当該電子機器は、少なくとも一つのプロセッサと、前記少なくとも一つのプロセッサと通信可能に接続するメモリとを含み、前記メモリには、前記少なくとも一つのプロセッサによって実行可能な指令が格納され、前記指令が前記少なくとも一つのプロセッサにより実行されることによって、本願によるデータ出力方法を前記少なくとも一つのプロセッサに実行させることを可能にし、または、本願によるデータ取得方法を前記少なくとも一つのプロセッサに実行させることを可能にする。
第６態様において、本願は、コンピュータ指令が格納されている非一時的コンピュータ読み取り可能な記憶媒体を提供し、前記コンピュータ指令は、本願によるデータ出力方法を前記コンピュータに実行させることに用いられ、または、本願によるデータ取得方法を前記コンピュータに実行させることに用いられることを特徴とする。
発明の効果
ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングする。前記連続なデータストリームを圧縮して第２データサブブロックを得る。前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断する。前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力する。よって、ニューラルネットワークの性能が比較的悪いという技術課題を克服し、さらにニューラルネットワークの性能を高めるという技術効果を達成する。
上記の選択可能な形態による他の効果は、以下、具体的な実施例に関連して説明される。
図面は、本解決策をより良く理解するために使用され、本願を限定するものではない。
図１は、本願によるデータ出力方法のフローチャートである； 図２は、本願による別のデータ出力方法のフローチャートである； 図３は、本願によるデータサブブロックの分割概略図である； 図４は、本願によるデータサブブロックのデータストリーム概略図である； 図５は、本願によるデータサブブロックの圧縮概略図である； 図６は、本願による別のデータサブブロックの分割概略図である； 図７は、本願によるデータ取得方法のフローチャートである； 図８は、本願による別のデータ出力方法のフローチャートである； 図９は、本願による別のデータ取得方法のフローチャートである； 図１０は、本願によるデータ出力装置の構造図である； 図１１は、本願による別のデータ出力装置の構造図である； 図１２は、本願による別のデータ出力装置の構造図である； 図１３は、本願による別のデータ出力装置の構造図である； 図１４は、本願によるデータ取得装置の構造図である； 図１５は、本願による別のデータ取得装置の構造図である； 図１６は、本願による電子機器のブロック図である。
以下、理解に役立つための本願の実施例の様々な細部を含めて本願の例示的な実施例は、図面に基づいて説明されるが、例示的なものに過ぎないと理解されるべきである。したがって、当業者は、本願の範囲および趣旨から逸脱することなく、ここに記載された実施例に様々な変更および修正を加えることができることを認識するであろう。説明の明確化および簡略化のため、以下の記載では、周知の機能および構成についての記載は省略される。
図１を参照する。図１は、本願によるデータ出力方法のフローチャートであり、図１に示すように、以下のステップを含む。
ステップＳ１０１において、ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングする。
上記ニューラルネットワーク搬送データは、ニューラルネットワーク計算を実行して得られるデータであり、たとえば重み行列または特徴マップ（ｆｅａｔｕｒｅ ｍａｐ）などのデータである。前記データサブブロックは、前記搬送データを分割して得られる複数のデータサブブロックのうちのデータサブブロックである。
上記第１データサブブロックのアドレス情報は、不連続アドレス情報である。すなわち、第１データサブブロックは、アドレスが不連続であるデータを含む。上記の第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングすることは、前記読み取った第１データサブブロックのシフトおよびスプライシング処理を行うことで、前記第１データサブブロックの連続で完全なデータストリームを得ることである。たとえば、第１データサブブロックのアドレス情報にしたがって第１データサブブロックのデータを飛ばしながら読み取り、読み取ったデータを連続で完全なデータストリームにスプライシングする。ここの連続で完全なデータストリームは、データ同士が連続するものを指し、かつ第１データサブブロックのすべてのデータを含む。
前記第１データサブブロックを連続なデータストリームにスプライシングするため、不連続データの圧縮をサポートし、圧縮処理のデータサブブロックのサイズを大きくすることで、さらに圧縮処理効率を高めることができる。
ステップＳ１０２において、前記連続なデータストリームを圧縮して第２データサブブロックを得る。
ステップＳ１０２で前記連続なデータストリームを圧縮するために使用される圧縮アルゴリズムは、限定されないが、ゼロ圧縮、ランレングス符号化、ハフマン符号化、コリム符号化などの圧縮アルゴリズムを含み、具体的に本願では圧縮アルゴリズムを限定しない。
上記第２データサブブロックは、上記連続なデータストリームを圧縮して得られた圧縮データであると理解される。
ステップＳ１０３において、前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断する。
前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断することは、第２データサブブロックの長さが第１データサブブロックの長さより小さいかを判断し、そうである場合、前記連続なデータストリームに対する圧縮に利得が存在すると決定するが、そうでなければ、圧縮利得が存在しないと決定する。
または、前記第１データサブブロックの長さ、目的アドレスおよびメモリバスビット幅に基づいて、前記第１データサブブロックの伝送に必要なビート数を算出するとともに、前記第２データサブブロックの長さ、前記目的アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、前記第２データサブブロックの伝送に必要なビート数が前記第１データサブブロックの伝送に必要なビート数より小さくなるのであれば、前記連続なデータストリームに対する圧縮に利得が存在すると決定し、そうでなければ、前記連続なデータストリームに対する圧縮に利得が存在しないと決定する。前記目的アドレスは、前記第１データサブブロックの目的アドレスである。
第２データサブブロックは、第１データサブブロックを圧縮して得られるため、両者の目的アドレスは、相関がある。
上記の前記第１データサブブロックの長さ、目的アドレスおよびメモリバスビット幅に基づいて、前記第１データサブブロックの伝送に必要なビート数を算出することは、まず目的アドレスとメモリバスビット幅に基づいて、第１データサブブロックの第１行で伝送されるデータのサイズを決定する。たとえば、第１行の先頭アドレスがメモリバスビット幅に揃うのであれば、第１行で伝送されるデータのサイズはメモリバスビット幅に等しく、第１ビートで伝送されるデータのサイズは、メモリバスビット幅に等しい。第１行の先頭アドレスがメモリバスビット幅に揃わないのであれば、第１行で伝送されるデータのサイズは第１行の先頭アドレスからメモリバスビット幅の境界までのデータサイズに等しく、第１ビートで伝送されるデータのサイズは、第１行の先頭アドレスからメモリバスビット幅の境界までのデータサイズに等しい。ほかに行がある場合、第１行で伝送されるデータのサイズが決定された後に、第１データサブブロックの余剰データサイズをメモリバスビット幅で除算し、得られる商をラウンドアップすると、余剰のビート数を得ることができる。第２データサブブロックの伝送に必要なビート数は同様であり、ここではその説明を省略する。
たとえば、１０２４Ｂのアドレスが揃ったデータ（先頭アドレスがメモリバスビット幅に揃う）の場合、バスビット幅が６４Ｂであると、バスでのデータ伝送を完成するには１６ビートが必要であり、圧縮後のデータの長さが９６０Ｂに変わるのであれば、圧縮後データの伝送を完成するには１５ビートがあればよく、この場合、圧縮によって当該ベースブロックに利得があると定義する。圧縮後データの長さが９６１Ｂに変わるのであれば、圧縮後データの伝送を完成させるには相変わらず１６ビートが必要であり、元データをそのまま伝送する場合とは区別がなく、圧縮によって当該ベースブロックに利得がないと定義する。
ステップＳ１０４において、前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力する。
上記の前記第２データサブブロックを出力することは、たとえば、第２データサブブロックをメモリに書き込むこと、具体的には、オフチップメモリに書き込むことによって、第２データサブブロックの書き込み処理を実行することである。
本願によるデータ出力方法は、ニューラルネットワーク計算のためのチップ（またはプロセッサと呼ぶ）、たとえば、ニューラルネットワークプロセッサＮＰＵ（Ｎｅｕｒａｌ ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やハードウェアアクセラレータに適用可能である。
本願では、上記ステップによりニューラルネットワーク搬送データのデータサブブロックを圧縮し、かつ圧縮に利得が存在する場合に、圧縮後のデータを出力することが実現され、データ搬送の効率を向上させ、さらにニューラルネットワークの性能を向上させることができる。
図２を参照する。図２は、本願による別のデータ出力方法のフローチャートであり、図２に示すように、以下のステップを含む。
ステップＳ２０１において、ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングする。
上記の第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングすることは、第１データサブブロックのアドレスを並べ替えることによって、第１データサブブロックからスプライシングされる連続なデータストリームを得ることである。たとえば、図３に示すように、ニューラルネットワーク搬送データは、データサブブロックａ～ｕを含み、これらのデータサブブロックのアドレスが不連続である。ステップ２０１によってこれらのデータサブブロックのアドレスを並べ替えることによって、図３の右側で示される各データサブブロックの連続なデータストリームを得る。メモリの角度から図４に示すデータストリームとして表現できる。
ステップＳ２０２において、前記連続なデータストリームを圧縮して第２データサブブロックを得る。
本願では、異なる連続なデータストリームの圧縮効果が異なる。たとえば、図５に示すように、図３における各データサブブロックのデータストリームを図５の左側に示されるデータストリームに圧縮することができる。図５の灰色部分は、圧縮後の無効記憶アドレス（無効データ部分と呼ばれてもよい）を示す。図５の右側に示すように、圧縮後のデータの長さを記憶するために、１Ｂの長さ記憶アドレスを各データサブブロックに配置してもよい。具体的には、１Ｂの長さ記憶アドレスを各第１タイプデータサブブロック（ベースブロック）に配置する。
選択可能に、前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含む。各第１タイプデータサブブロックのサイズは同じである。前記の前記連続なデータストリームを圧縮して第２データサブブロックを得ることは、前記第１データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第１データサブブロックが第１タイプデータサブブロックであれば、前記連続なデータストリームを圧縮して第２データサブブロックを得ることを含む。
前記第１データサブブロックが第１タイプデータサブブロックであるかを判断することは、データサブブロックの配置情報に基づいて決定される。当該配置情報は、各データサブブロックのタイプ情報を含む。もちろん、アドレスの並べ替え情報に基づいて判断してもよいが、本願ではこれについて限定しない。
選択可能に、前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含む。前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックである。
上記第１タイプデータサブブロックは、ベースブロックと呼ばれ、第２タイプサブブロックは、アラインメントブロックと呼ばれ、第３タイプデータサブブロックは、リマッピングレスブロックと呼ばれる。上記第２タイプデータサブブロックは、上記ニューラルネットワーク搬送データの列数を第１タイプデータサブブロックの列数で割り切れない場合、余剰のデータ列を第１タイプデータサブブロックの行数にしたがって分割して得られるデータサブブロックである。第３タイプデータサブブロックは、上記ニューラルネットワーク搬送データの列数を第１タイプデータサブブロックの行数で割り切れない場合に、余剰となるデータ行からなるデータサブブロックである。たとえば、図６に示す１３＊１１５１サイズのマトリクスデータを、図６に示すように、ベースブロック、アラインメントブロック、リマッピングレスブロックのデータサブブロックに分割することができる。（（０，０）、（１１，１０２３））は、ａ、ｂ、ｃ、ｄ、ｆ、ｇ、ｈ、ｉ、ｋ、ｌ、ｍ、ｎの計１２個のベースブロックを含み、（（０，１０２４），（１１，１１５１） ）は、ｅ、ｊ、ｏの計３つのアラインメントブロックを含み、（（１２，０），（１２，１１５１））ｐは、リマッピングレスブロックである。
当該実施形態では、ニューラルネットワーク搬送データを分割して複数の第１タイプデータサブブロックを含むことで、オンチップキャッシュが小さいためにニューラルネットワーク搬送データがオンチップキャッシュしきれないという問題を回避することができる。第１タイプデータサブブロックは、分割されたデータサブブロックであるため、オンチップキャッシュして上記圧縮処理を行うことができ、ニューラルネットワークのデータ処理性能を向上させることができる。第２タイプデータサブブロックおよび第３タイプデータサブブロックを圧縮しないため、第２タイプデータサブブロックおよび第３タイプデータサブブロックが小さすぎて実際の圧縮利得が制限されることに起因する不要な圧縮を回避することができる。一方、第２タイプデータサブブロックと第３タイプデータサブブロックとが細粒度のランダムアクセスを実現することを保証することもできる。
ステップＳ２０３において、前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断する。
ステップＳ２０４において、前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力する。
選択可能に、長さフィールドを記憶する。前記長さフィールドは、前記第１データサブブロックの長さと前記第２データサブブロックの長さのうちの小さいほうの値を示し、かつデータ読み取りの際に前記長さフィールドに対応するデータサブブロックを読み取ることに用いられる。
たとえば、第２データサブブロックを出力すると、上記長さフィールドは、第２データサブブロックの長さを示す。たとえば、第１データサブブロックを出力すると、上記長さフィールドは、第１データサブブロックの長さを示す。
上記長さフィールドによって、データサブブロックを読み取る際にデータサブブロックを正しく読み取ることができる。上記記憶は、オンチップ記憶であり、または、オフチップメモリに記憶する。上記長さフィールドの記憶位置は、ステップＳ２０５の実行前に配置された記憶位置である。具体的には、各データサブブロックには、各自の長さ記憶位置が対応する。各第１タイプデータサブブロックには各自の長さ記憶位置が対応することが好ましい。
選択可能に、前記第２データサブブロックを出力するのであれば、前記第２データサブブロックのフラグビットを記憶する。前記記憶されるフラグビットは、前記第２データサブブロックの圧縮時に圧縮利得が存在するかを示すことに用いられる。
フラグビットを記憶するため、第２データサブブロックを読み取る際に、解凍が必要であるかを正しく判断することで、解凍ミスを避け、データ処理性能を高めることができる。
ステップＳ２０５において、前記連続なデータストリームに対する圧縮に利得が存在しないのであれば、前記第１データサブブロックを出力する。
選択可能に、前記第１データサブブロックを出力するのであれば、前記第１データサブブロックのフラグビットを記憶する。前記記憶されるフラグビットは、前記第１データサブブロックの圧縮時に圧縮利得が存在するかを示すことに用いられる。
前記連続なデータストリームに対する圧縮に利得が存在しない場合、そのまま第１データサブブロックをメモリに書き込み、たとえば、外部メモリに書き込む。
当該実施形態において、前記連続なデータストリームに対する圧縮に利得が存在しないのであれば、前記第１データサブブロックを出力するため、利得が存在しない場合に第２データサブブロックの出力によるデータ搬送効率低下問題を避けることができる。
本実施例において、図１に示す実施例を基に多種類の選択可能な実施形態を追加しており、いずれもニューラルネットワークの性能を高めることができる。
図７を参照する。図７は、本願によるデータ取得方法のフローチャートであり、図７に示すように、以下のステップを含む。
ステップＳ７０１において、第２データサブブロックの長さを読み取る。
ステップＳ７０２において、第２データサブブロックを読み取る。
ステップＳ７０２において、メモリから第２データサブブロックを読み取り、オフチップメモリから第２データサブブロックを読み取る。
ステップＳ７０３において、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断する。
上記第２データサブブロックは、図１と図２に示す実施例の第２データサブブロックである。
第２データサブブロックが圧縮データであれば、上記第２データサブブロックに対応するオリジナル長さは、第２データサブブロックの圧縮される前の第１データサブブロックの長さである。第２データサブブロックが圧縮データでなければ、上記第２データサブブロックに対応するオリジナル長さは、第２データサブブロックの長さであるか、ヌルである。上記第２データサブブロックに対応するオリジナル長さは、図１と図２に示す実施例における第１データサブブロックの長さと等価である。
上記圧縮利得について、図１と図２に示す実施例の関連説明を参照し、ここではその説明を省略する。
選択可能に、前記の前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含み、または、前記第２データサブブロックのフラグビットを読み取り、前記フラグビットに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含み、前記フラグビットは、前記第２データサブブロックが圧縮される際に圧縮利得が存在するかを示すことに用いられる。
前記の前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、前記第２データサブブロックに対応するオリジナル長さ、記憶アドレスおよびメモリバスビット幅に基づいて、前記第２データサブブロックの元データ伝送に必要なビート数を算出するとともに、前記第２データサブブロックの長さ、前記記憶アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、前記第２データサブブロックの伝送に必要なビート数が前記第２データサブブロックの元データ伝送に必要なビート数より小さくなるのであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであると判断し、そうでなければ、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックではないと判断することを含む。前記記憶アドレスは、前記第２データサブブロックの記憶アドレスである。
当該実施形態について、図１に示す実施例の関連説明を参照し、ここではその説明を省略する。
ステップＳ７０４において、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであれば、前記第２データサブブロックを解凍し、前記解凍後のデータを記憶する。
上記の前記解凍後のデータを記憶することは、解凍後のデータをオンチップキャッシュに記憶し、具体的にはオンチップキャッシュの所定位置または所望位置に記憶する。
本願によるデータ取得方法は、ＮＰＵやハードウェアアクセラレータなどのニューラルネットワーク計算用のチップ（プロセッサともいう）に適用することができる。
本願では、上記ステップにより、読み取ったデータが圧縮済みでかつ圧縮利得の存在するデータであることが実現され、データ搬送効率を高め、さらにニューラルネットワークの性能を向上させることができる。
選択可能に、前記第２データサブブロックは、ニューラルネットワーク搬送データのデータサブブロックであり、前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含む。各第１タイプデータサブブロックのサイズが同じである。
前記の前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、前記第２データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第２データサブブロックが第１タイプデータサブブロックであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含む。
選択可能に、前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含む。前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックである。
当該実施形態について、図２に示す実施例の関連説明を参照し、ここではその説明を省略し、同じ効果を達成することもできる。
選択可能に、前記方法において、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックでなければ、前記第２データサブブロックを記憶することをさらに含む。
上記の前記第２データブロックを記憶することは、第２データサブブロックをそのままオンチップキャッシュの所定位置または所望位置に記憶することである。
当該実施形態において、前記第２データサブブロックが圧縮済みで圧縮利得の存在するデータサブブロックでなければ、前記第２データサブブロックを記憶するため、当該場合に第２データサブブロックの解凍による解凍ミスを避けることができる。
本願では、上記ステップにより、読み取ったデータが圧縮済みで圧縮利得の存在するデータであることが実現され、データ搬送効率を高め、さらにニューラルネットワークの性能を向上させることができる。
図８を参照する。図８は、本願による別のデータ出力方法のフローチャートであり、図８に示すように、以下のステップを含む。
ステップＳ８０１において、圧縮後ベースブロックの長さを記憶するためのデータ空間を割り当てる。
ステップＳ８０２において、アドレス並べ替え規則にしたがってデータを取得し、ブロックデータを完全なデータストリームに編成する。
ステップＳ８０３において、現在処理しているサブブロックが属するサブブロックタイプを判断し、当該サブブロックがベースブロックであればステップＳ８０４を実行し、そうでなければステップＳ８０８にジャンプする。
ステップＳ８０４において、選択された圧縮アルゴリズムにしたがって、元データを圧縮し、ベースブロックの圧縮後データ長を得る。
ステップＳ８０５において、元データ長と圧縮後のデータ長から、圧縮に利得があるか否かを判断し、圧縮に利得があればステップＳ８０６を実行し、圧縮が利得がない場合、ステップＳ８０８を実行する。
ステップＳ８０６において、圧縮後のデータを選択して出力し、アドレス並べ替え規則で規定される位置にデータを格納し、計算した圧縮後データ長を、ステップＳ８０１で割り当てたデータ位置に記憶する。
ステップＳ８０７において、元データ長をステップＳ８０１で割り当てたデータ位置に記憶する。
ステップＳ８０８において、圧縮されなかった元データをアドレス並べ替え規則で規定された位置に格納する。
ステップＳ８０９において、現在のサブブロックの処理を完了する。
ステップＳ８０１０において、処理対象サブブロックがまだあるかを判断し、そうであれば、ステップＳ８０２を実行し、次の処理対象サブブロックがなければ終了する。
図９を参照する。図９は、本願による別のデータ取得方法のフローチャートであり、図９に示すように、以下のステップを含む。
ステップＳ９０１において、現在処理されているサブブロックが属するサブブロックタイプを判断し、当該サブブロックがベースブロックである場合、ステップＳ９０２を実行し、当該サブブロックがベースブロックでない場合、ステップＳ９０７を実行する。当該ステップは、アドレス並べ替え規則に基づいて、現在処理中のサブブロックが属するサブブロックタイプを判断し、または、データサブブロックの配置情報に基づいて、サブブロックが属するサブブロックタイプを判断することである。
ステップＳ９０２において、データ圧縮時に割り当てられたベースブロック長を記憶する位置から、解凍対象サブブロックのデータ長を取得する。
ステップＳ９０３において、オフチップメモリからベースブロックデータを読み取る。読み取ったデータ長は、ステップＳ９０２で取得される。
ステップＳ９０４において、ベースブロックの元データ長とステップＳ９０２で取得したデータ長とを比較し、当該ベースブロックが圧縮利得を有するかを判断する。利得が存在する場合、当該ベースブロックが圧縮済みのものであり、ステップＳ９０５を実行する。利得がない場合、当該ベースブロックが圧縮されず、ステップＳ９０６を実行する。
ステップＳ９０５において、データを解凍モジュールに送り、解凍処理を実行して解凍後のデータをオンチップキャッシュの所望位置に記憶する。次いで、ステップＳ９０８を実行する。
ステップＳ９０６において、データをそのままオンチップキャッシュの所望位置に記憶する。次いで、ステップＳ９０８を実行する。
ステップＳ９０７において、オフチップメモリから当該サブブロックデータを読み取り、データをオンチップキャッシュの所望位置に記憶する。次いで、ステップＳ９０８を実行する。
ステップＳ９０８において、現在のサブブロックの処理を完了する。
ステップＳ９０９において、処理対象サブブロックがまだあるかを判断し、あればステップＳ９０１を実行し、次の処理対象サブブロックがなければ終了する。
図１０を参照する。図１０は、本願によるデータ出力装置の構造図である。
図１０に示すように、データ出力装置１０００は、ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングするための読み取りモジュール１００１と、前記連続なデータストリームを圧縮して第２データサブブロックを得るための圧縮モジュール１００２と、前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断するための判断モジュール１００３と、前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力するための第１出力モジュール１００４と、を含む。
選択可能に、判断モジュール１００３は、前記第１データサブブロックの長さ、目的アドレスおよびメモリバスビット幅に基づいて、前記第１データサブブロックの伝送に必要なビート数を算出するとともに、前記第２データサブブロックの長さ、前記目的アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、前記第２データサブブロックの伝送に必要なビート数が前記第１データサブブロックの伝送に必要なビート数より小さくなるのであれば、前記連続なデータストリームに対する圧縮に利得が存在すると決定し、そうでなければ、前記連続なデータストリームに対する圧縮に利得が存在しないと決定することに用いられる。前記目的アドレスは、前記第１データサブブロックの目的アドレスである。
選択可能に、図１１に示すように、前記装置は、長さフィールドを記憶するための第１記憶モジュール１００５をさらに含む。前記長さフィールドは、前記第１データサブブロックの長さと前記第２データサブブロックの長さのうちの小さいほうの値を示し、データ読み取りの際に前記長さフィールドに対応するデータサブブロックを読み取ることに用いられる。
選択可能に、図１２に示すように、前記装置は、前記第２データサブブロックを出力するのであれば、前記第２データサブブロックのフラグビットを記憶するための第２記憶モジュール１００６をさらに含み、前記記憶されるフラグビットは、前記第２データサブブロックの圧縮時に圧縮利得が存在するかを示すことに用いられる。
選択可能に、前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含む。各第１タイプデータサブブロックのサイズは同じである。
前記圧縮モジュール１００２は、前記第１データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第１データサブブロックが第１タイプデータサブブロックであれば、前記連続なデータストリームを圧縮して第２データサブブロックを得ることに用いられる。
選択可能に、前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含む。前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックである。
選択可能に、図１３に示すように、前記装置は、前記連続なデータストリームに対する圧縮に利得が存在しないのであれば、前記第１データサブブロックを出力するための第２出力モジュール１１０７をさらに含む。
本実施例による装置は、図１と図３に示す方法実施例で実現される各プロセスを実現可能であり、かつ同じ技術効果を達成することができるため、重複を避けるためにここでは説明を省略する。
図１４を参照する。図１４は、本願によるデータ取得装置の構造図である。
図１４に示すように、データ取得装置１４００は、第２データサブブロックの長さを読み取るための第１読み取りモジュール１４０１と、第２データサブブロックを読み取るための第２読み取りモジュール１４０２と、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断するための判断モジュール１４０３と、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであれば、前記第２データサブブロックを解凍し、前記解凍後のデータを記憶するための解凍モジュール１４０４と、を含む。
選択可能に、判断モジュール１４０３は、前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することに用いられる。または、判断モジュール１４０３は、前記第２データサブブロックのフラグビットを読み取り、前記フラグビットに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することに用いられる。
前記フラグビットは、前記第２データサブブロックが圧縮される際に圧縮利得が存在するかを示すことに用いられる。
選択可能に、判断モジュール１４０３は、前記第２データサブブロックに対応するオリジナル長さ、記憶アドレスおよびメモリバスビット幅に基づいて、前記第２データサブブロックの元データ伝送に必要なビート数を算出するとともに、前記第２データサブブロックの長さ、前記記憶アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、前記第２データサブブロックの伝送に必要なビート数が前記第２データサブブロックの元データ伝送に必要なビート数より小さくなるのであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであると判断し、そうでなければ、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックではないと判断することに用いられる。前記記憶アドレスは、前記第２データサブブロックの記憶アドレスである。
選択可能に、前記第２データサブブロックは、ニューラルネットワーク搬送データのデータサブブロックであり、前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含みむ。各第１タイプデータサブブロックのサイズは同じである。
前記判断モジュール１４０３は、前記第２データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第２データサブブロックが第１タイプデータサブブロックであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することに用いられる。
選択可能に、前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含む。前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックである。
選択可能に、図１５に示すように、装置は、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックでなければ、前記第２データサブブロックを記憶するための記憶モジュール１４０５をさらに含む。
本実施例による装置は、図７に示す方法実施例で実現される各プロセスを実現可能であり、かつ同じ技術効果を達成することができるため、重複を避けるためにここでは説明を省略する。
本願の実施例に基づき、本願は、電子機器および読み取り可能な記憶媒体をさらに提供する。
図１６は、本願の実施例に係るデータ出力方法またはデータ取得方法に基づく電子機器のブロック図である。電子機器は、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、パーソナルデジタルアシスタント、サーバ、ブレードサーバ、メインフレームコンピュータ、および他の適切なコンピュータなどの様々な形態のデジタルコンピュータを表すことが意図される。電子機器は、パーソナルデジタルプロセシング、セルラー電話、スマートフォン、ウェアラブルデバイス、および他の同様のコンピューティングデバイスなど、様々な形態のモバイルデバイスを表してもよい。本明細書に示される構成要素、それらの接続および関係、並びにそれらの機能は、単なる例であり、本明細書に記載および／または特許請求される本願の実施を限定することを意図しない。
図１６に示すように、当該電子機器は、１つまたは複数のプロセッサ１６０１と、メモリ１６０２と、各構成要素を接続するための、高速インターフェースと低速インターフェースとを含むインターフェースとを含む。各構成要素は、異なるバスで互いに接続され、共通のマザーボード上に実装されてもよいし、必要に応じてほかの形態で実装されてもよい。プロセッサは、インターフェースに結合されたディスプレイデバイスなどの外部入出力装置上にＧＵＩのグラフィカル情報を表示するために、メモリ内またはメモリ上に記憶された指令を含む、電子機器内で実行される指令を処理できる。他の実施形態では、複数のプロセッサおよび／または複数のバスが、必要に応じて、複数のメモリおよび複数のメモリとともに使用されてもよい。複数の電子機器が接続され、各機器が必要な動作の一部を提供するようにしてもよい（たとえば、サーバアレイ、ブレードサーバ群、マルチプロセッサシステムとする）。図１６では、１つのプロセッサ１６０１を例に挙げている。
メモリ１６０２は、本願において提供される非一時的コンピュータ読み取り可能な記憶媒体である。前記メモリには、少なくとも１つのプロセッサによって実行可能な指令が格納され、本願において提供されるデータ出力方法またはデータ取得方法を前記少なくとも１つのプロセッサに実行させる。本願の非一時的コンピュータ読み取り可能な記憶媒体には、本願において提供されるデータ出力方法またはデータ取得方法をコンピュータに実行させるためのコンピュータ指令が格納されている。
メモリ１６０２は、非一時的コンピュータ読み取り可能な記憶媒体として機能し、非一時的ソフトウェアプログラム、非一時的コンピュータ実行可能プログラム、および、本願の実施例におけるデータ出力方法またはデータ取得方法に対応するプログラム指令／モジュール（たとえば、図１０に示される読み取りモジュール１００１、圧縮モジュール１００２、判断モジュール１００３および第１出力モジュール１００４、または、図１４に示される第１読み取りモジュール１４０１、第２読み取りモジュール１４０２、判断モジュール１４０３および解凍モジュール１４０４）などのモジュールを記憶するために使用される。プロセッサ１６０１は、メモリ１６０２に格納された非一時的ソフトウェアプログラム、指令、モジュールを実行することにより、サーバの各種の機能アプリケーションやデータ処理を実行し、すなわち、上述した方法実施例におけるデータ出力方法またはデータ取得方法を実現する。
メモリ１６０２は、オペレーティングシステム、少なくとも１つの機能に必要なアプリケーションを記憶することができるプログラム記憶領域と、データ出力方法またはデータ取得方法に基づく電子機器の使用に応じて作成されたデータ等を記憶することができるデータ記憶領域とを含むことができる。メモリ１６０２は、高速ランダムアクセスメモリを含んでもよく、少なくとも１つの磁気ディスク記憶装置、フラッシュメモリデバイス、または他の非一時的固体記憶デバイスなどの、非一時的メモリを含んでもよい。いくつかの実施形態において、メモリ１６０２は、任意選択で、プロセッサ１６０１に対してリモートに配置されたメモリを含んでもよい。これらのリモートメモリは、データ出力方法またはデータ取得方法の電子機器にネットワークを介して接続されてもよい。上記ネットワークの例としては、インターネット、イントラネット、ローカルエリアネットワーク、移動体通信ネットワーク、およびこれらの組み合わせが挙げられるが、これらに限定されない。
データ出力方法またはデータ取得方法の電子機器は、入力装置１６０３と出力装置１６０４とをさらに備えてもよい。プロセッサ１６０１、メモリ１６０２、入力装置１６０３、出力装置１６０４は、バスまたはその他の方式で接続されてもよいが、図１６ではバスで接続されている例を示している。
入力装置１６０３は、数字または文字情報の入力を受信し、タッチスクリーン、キーパッド、マウス、トラックパッド、タッチパッド、ポインティングスティック、１つ以上のマウスボタン、トラックボール、ジョイスティックなどの入力装置のような、データ出力方法またはデータ取得方法の電子機器のユーザ設定および機能制御に関するキー信号入力を生成することができる。出力装置１６０４は、ディスプレイ装置、補助照明装置（たとえば、ＬＥＤ）、および触覚フィードバック装置（たとえば、振動モータ）などを含んでもよい。当該表示装置は、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）ディスプレイ、およびプラズマディスプレイを含むが、これらに限定されない。いくつかの実施形態では、表示装置は、タッチスクリーンであってもよい。
ここで説明するシステムおよび技術の様々な実施形態は、デジタル電子回路システム、集積回路システム、特定用途向けＡＳＩＣ（特定用途向け集積回路）、コンピュータハードウェア、ファームウェア、ソフトウェア、および／またはそれらの組み合わせにおいて実現される。これらの様々な実施形態は、１つまたは複数のコンピュータプログラムで実施することを含む。当該１つまたは複数のコンピュータプログラムは、少なくとも１つのプログラマブルプロセッサを含むプログラマブルシステム上で実行および／または解釈可能である。当該プログラマブルプロセッサは、専用または汎用のプログラマブルプロセッサであり、記憶システム、少なくとも１つの入力装置、および少なくとも１つの出力装置からデータおよび指令を受信し、当該記憶システム、当該少なくとも１つの入力装置、および当該少なくとも１つの出力装置にデータおよび指令を伝送することができる。
これらのコンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、またはコードとも呼ばれる）は、プログラマブルプロセッサの機械指令を含み、これらのコンピュータプログラムは、プロセスおよび／またはオブジェクト指向プログラミング言語、および／またはアセンブリ／機械言語で実施される。本明細書で使用される「機械読み取り可能な媒体」および「コンピュータ読み取り可能な媒体」は、機械読み取り可能な信号としての機械指令を受信する機械読み取り可能な媒体を含む、プログラマブルプロセッサに機械指令および／またはデータを提供するための任意のコンピュータプログラム製品、機器、および／または装置（たとえば、磁気ディスク、光学ディスク、メモリ、プログラマブル論理デバイス（ＰＬＤ））を指す。「機械読み取り可能な信号」という用語は、機械指令および／またはデータをプログラマブルプロセッサに提供するために使用される任意の信号を指す。
ユーザとのやり取りを提供するために、ここに記載されたシステムおよび技術は、ユーザに情報を表示するための表示装置（たとえば、ＣＲＴ（陰極線管）またはＬＣＤ（液晶ディスプレイ）モニタ）と、ユーザがコンピュータに入力を提供することができるキーボードおよびポインティングデバイス（たとえば、マウスまたはトラックボール）とを有するコンピュータ上で実施される。他の種類の装置を使用して、ユーザとのやり取りを提供してもよい。たとえば、ユーザに提供されるフィードバックは、任意の形態の感覚フィードバック（たとえば、視覚フィードバック、聴覚フィードバック、または触覚フィードバック）であってもよい。任意の形態（音入力、音声入力、または触覚入力）でユーザからの入力を受信してもよい。
ここに記載のシステムおよび技術は、バックエンド構成要素を含むコンピューティングシステム（たとえば、データサーバとして）、またはミドルウェア構成要素を含むコンピューティングシステム（たとえば、アプリケーションサーバ）、またはフロントエンド構成要素を含むコンピューティングシステム（たとえば、ユーザがここに記載のシステムおよび技術の実施形態とやり取りするグラフィカルユーザインターフェースまたはウェブブラウザを有するユーザコンピュータ）、またはそのようなバックエンド構成要素、ミドルウェア構成要素、またはフロントエンド構成要素の任意の組み合わせを含むコンピューティングシステムにおいて実施される。システムの構成要素は、任意の形式または媒体のデジタルデータ通信（たとえば、通信ネットワーク）によって互いに接続される。通信ネットワークとしては、たとえば、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネット等が挙げられる。
コンピュータシステムは、クライアントおよびサーバを含む。クライアントおよびサーバは、一般に、互いから離れており、通常、通信ネットワークを介してやりとりする。クライアントとサーバの関係は、それぞれのコンピュータ上で実行され、互いにクライアント－サーバ関係を有するコンピュータプログラムによって生成される。
本願の実施例の技術的手段によれば、本願では、前記第１データブロックの第１ビートに対し部分書き込みから完全書き込みに調整するため、メモリの書き込み性能を高める。
上記に示された様々な形態のフローが、ステップの順序変更、追加、または削除のために使用されることが理解されるべきである。たとえば、本願に記載された各ステップは、並列に実行されても、順次的に実行されても、異なる順序で実行されてもよいが、本願に開示された技術的解決手段の所望の結果を実現できる限り、本明細書に限定されない。
上記の具体的な実施形態は、本願の保護範囲を制限するようには構成されない。当業者であれば、設計の要件やほかの要素に応じて、様々な修正、組み合わせ、サブ組み合わせ、置換を行うことが明らかである。本願の思想および原理に含まれるあらゆる変更、均等置換および改良等は、本願の範囲に含まれるものとする。

Claims (14)

  1. ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングすることと、
    前記連続なデータストリームを圧縮して第２データサブブロックを得ることと、
    前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断することと、
    前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力することと、を含むことを特徴とする、データ出力方法。
  2. 前記の前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断することは、
    前記第１データサブブロックの長さ、目的アドレスおよびメモリバスビット幅に基づいて、前記第１データサブブロックの伝送に必要なビート数を算出し、
    前記第２データサブブロックの長さ、前記目的アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、
    前記第２データサブブロックの伝送に必要なビート数が前記第１データサブブロックの伝送に必要なビート数より小さくなるのであれば、前記連続なデータストリームに対する圧縮に利得が存在すると決定し、
    そうでなければ、前記連続なデータストリームに対する圧縮に利得が存在しないと決定することを含み、
    前記目的アドレスが、前記第１データサブブロックの目的アドレスであることを特徴とする、請求項１に記載の方法。
  3. 長さフィールドを記憶することをさらに含み、
    前記長さフィールドは、前記第１データサブブロックの長さと前記第２データサブブロックの長さのうちの小さいほうの値を示し、かつデータ読み取りの際に前記長さフィールドに対応するデータサブブロックを読み取ることに用いられることを特徴とする、請求項１に記載の方法。
  4. 前記第２データサブブロックを出力するのであれば、前記第２データサブブロックのフラグビットを記憶することをさらに含み、
    前記記憶されるフラグビットは、前記第２データサブブロックの圧縮時に圧縮利得が存在するかを示すことに用いられることを特徴とする、請求項１に記載の方法。
  5. 前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含み、各第１タイプデータサブブロックのサイズが同じであり、
    前記の前記連続なデータストリームを圧縮して第２データサブブロックを得ることは、
    前記第１データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第１データサブブロックが第１タイプデータサブブロックであれば、前記連続なデータストリームを圧縮して第２データサブブロックを得ることを含むことを特徴とする、請求項１に記載の方法。
  6. 前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含み、
    前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックであることを特徴とする、請求項５に記載の方法。
  7. 前記連続なデータストリームに対する圧縮に利得が存在しないのであれば、前記第１データサブブロックを出力することをさらに含むことを特徴とする、請求項１に記載の方法。
  8. 第２データサブブロックの長さを読み取ることと、
    第２データサブブロックを読み取ることと、
    前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することと、
    前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであれば、前記第２データサブブロックを解凍し、前記解凍後のデータを記憶することと、を含み、
    前記第２データサブブロックは、ニューラルネットワーク搬送データのデータサブブロックであり、
    前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含み、各第１タイプデータサブブロックのサイズが同じであり、
    前記の前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、
    前記第２データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第２データサブブロックが第１タイプデータサブブロックであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含むことを特徴とする、データ取得方法。
  9. 前記の前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、
    前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含み、または、
    前記第２データサブブロックのフラグビットを読み取り、前記フラグビットに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することを含み、
    前記フラグビットは、前記第２データサブブロックが圧縮される際に圧縮利得が存在するかを示すことに用いられることを特徴とする、請求項８に記載の方法。
  10. 前記の前記第２データサブブロックの長さに基づいて、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断することは、
    前記第２データサブブロックに対応するオリジナル長さ、記憶アドレスおよびメモリバスビット幅に基づいて、前記第２データサブブロックの元データ伝送に必要なビート数を算出し、
    前記第２データサブブロックの長さ、前記記憶アドレスおよび前記メモリバスビット幅に基づいて、前記第２データサブブロックの伝送に必要なビート数を算出し、
    前記第２データサブブロックの伝送に必要なビート数が前記第２データサブブロックの元データ伝送に必要なビート数より小さくなるのであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであると判断し、
    そうでなければ、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックではないと判断することを含み、
    前記記憶アドレスが前記第２データサブブロックの記憶アドレスであることを特徴とする、請求項９に記載の方法。
  11. 前記ニューラルネットワーク搬送データは、第２タイプデータサブブロックおよび／または第３タイプデータサブブロックをさらに含み、
    前記第２タイプデータサブブロックおよび／または第３タイプデータサブブロックは、前記ニューラルネットワーク搬送データを前記複数の第１タイプデータサブブロックに分割して残るデータから構成されるデータサブブロックであることを特徴とする、請求項８に記載の方法。
  12. 前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックでなければ、前記第２データサブブロックを記憶することをさらに含むことを特徴とする、請求項８に記載の方法。
  13. ニューラルネットワーク搬送データのデータサブブロックである第１データサブブロックを読み取り、前記第１データサブブロックを連続なデータストリームにスプライシングするための読み取りモジュールと、
    前記連続なデータストリームを圧縮して第２データサブブロックを得るための圧縮モジュールと、
    前記第１データサブブロックの長さと前記第２データサブブロックの長さに基づいて、前記連続なデータストリームに対する圧縮に利得が存在するかを判断するための判断モジュールと、
    前記連続なデータストリームに対する圧縮に利得が存在するのであれば、前記第２データサブブロックを出力するための第１出力モジュールと、を含むことを特徴とする、データ出力装置。
  14. 第２データサブブロックの長さを読み取るための第１読み取りモジュールと、
    第２データサブブロックを読み取るための第２読み取りモジュールと、
    前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断するための判断モジュールと、
    前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであれば、前記第２データサブブロックを解凍し、前記解凍後のデータを記憶するための解凍モジュールと、を含み、
    前記第２データサブブロックは、ニューラルネットワーク搬送データのデータサブブロックであり、
    前記ニューラルネットワーク搬送データは、複数の第１タイプデータサブブロックを含み、各第１タイプデータサブブロックのサイズが同じであり、
    前記判断モジュールは、前記第２データサブブロックが第１タイプデータサブブロックであるかを判断し、前記第２データサブブロックが第１タイプデータサブブロックであれば、前記第２データサブブロックが圧縮済みでかつ圧縮利得の存在するデータサブブロックであるかを判断するために用いられることを特徴とする、データ取得装置。
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