JP7073430B2 - 部分的ｘｏｒ保護 - Google Patents

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Description

以下の説明は、読者の理解を助けるために提供される。提供される情報又は引用文献のいずれも、先行技術であると認められない。
メモリデバイスは、メモリデバイスの１つ以上のメモリモジュール内にデータを記憶するために多種多様なアプリケーションで使用される。１つ以上のメモリモジュールのそれぞれのデータは、そのデータを失うリスクを低減するための保護機構を使用して保護され得る。しかしながら、１つ以上のメモリモジュールに記憶されたデータを保護する現在の技術は、それらの保護技術が構成される方法において制限を有する。
本開示のいくつかの態様による、方法が開示される。この方法は、メモリモジュールの複数のブロックのうちの少なくとも１つから弱いワード線を識別することを含む。複数のブロックのそれぞれは、複数のワード線を含む。この方法はまた、弱いワード線が第１のレベルの保護を受けることを決定することと、第１のレベルの保護を弱いワード線に適用することと、を含む。
本開示のいくつかの他の態様による、コンピュータ可読命令が記憶されている非一時的コンピュータ可読媒体が開示される。これらの命令は、メモリモジュールに関連付けられたプロセッサによって実行されると、メモリモジュールのそれぞれのブロックを第１のプール又は第２のプールに分類することを含むプロセスを実施する。第２のプールは、メモリモジュールの疑わしい不良化ブロック（suspected grown bad blocks）を含み、第１のプールは、疑わしい不良化ブロックではないメモリモジュールの残りのブロックを含む。メモリモジュールのブロックのそれぞれは、複数のワード線を含む。プロセスはまた、第２のプール内の疑わしい不良化ブロックのそれぞれの、複数のワード線のそれぞれに第１のレベルの保護を適用することと、追加の疑わしい不良化ブロックを識別するために、第１のプール内のメモリモジュールの残りのブロックを定期的に監視することと、追加の疑わしい不良化ブロックを第２のプールに転送することと、追加の疑わしい不良化ブロックの複数のワード線のそれぞれに第１のレベルの保護を適用することと、を含む。
本開示の更なる他の態様による、メモリデバイスが開示される。メモリデバイスは、複数のメモリモジュールを含み、複数のメモリモジュールのそれぞれは複数のブロックを有し、複数のブロックのそれぞれは複数のワード線を有する。メモリデバイスはまた、複数のメモリモジュールのそれぞれに関連付けられたメモリコントローラを含む。メモリコントローラは、複数のブロックのそれぞれから弱いワード線の群を識別し、複数のブロックのそれぞれからの弱いワード線の群から、ＸＯＲ保護の対象となるワード線のサブセットを識別し、ＸＯＲ保護を複数のブロックのそれぞれの、ワード線のサブセットのそれぞれのワード線に適用するようにプログラムされた命令を含む。
前述した概要は、例示的なものにすぎず、いかようにも限定することを意図していない。上述した例示の態様、実施形態、及び特徴に加えて、更なる態様、実施形態、及び特徴を、以下の図面及び「発明を実施するための形態」を参照することにより明らかにする。
本開示のいくつかの実施形態による、コンピューティングシステムの例示的なブロック図である。
本開示のいくつかの実施形態による、図１のコンピューティングシステムのメモリモジュールをより詳細に示す例示的なブロック図である。
本開示のいくつかの実施形態による、図２Ａのメモリモジュールのメモリセルの例示的な図である。
本開示のいくつかの実施形態による、部分的ＸＯＲ保護を適用するための第１の実施形態の例示的なブロック図である。
本開示のいくつかの実施形態による、図３の第１の実施形態における部分的ＸＯＲ保護を適用するための操作を略述した例示的なフローチャートである。
本開示のいくつかの実施形態による、部分的ＸＯＲ保護を適用するための第２の実施形態の例示的なブロック図である。
本開示のいくつかの実施形態による、図５の第２の実施形態の更なる詳細を示す例示的なブロック図である。
本開示のいくつかの実施形態による、図５の第２の実施形態における部分的ＸＯＲ保護を適用するための操作を略述した例示的なフローチャートである。
本開示のいくつかの実施形態による、部分的ＸＯＲ保護を適用するための第３の実施形態の例示的なブロック図である。
本開示のいくつかの実施形態による、図８の第３の実施形態における部分的ＸＯＲ保護を適用するための操作を略述した例示的なフローチャートである。
本開示の前述及び他の特徴は、添付図面と併せて以下の説明及び添付の「特許請求の範囲」から明らかとなるであろう。これらの図面は本開示によるいくつかの実施形態のみを示し、したがって、その範囲を限定するものとして見なされるべきではないと理解した上で、添付図面を使用して、付加的な特殊性及び詳細を伴って本開示を記述する。
以下の詳細な説明では、その一部をなす添付図面を参照する。図面において、同様の記号は、文脈上別の意味を示していない限り、典型的には同様の構成要素を識別する。「発明を実施するための形態」、図面、及び「特許請求の範囲」に記載される例示的な実施形態は、限定することを意図するものではない。本明細書に提示される主題の趣旨又は範囲から逸脱することなく、他の実施形態が利用されてもよく、他の変更が行われてもよい。本開示の態様は、概して本明細書に記載され、図面に示されるように、多種多様な異なる構成で配置、置換、組み合わせ、及び設計され得、その全てが明示的に企図され、本開示の一部をなすことが容易に理解されよう。
本開示は、１つ以上のメモリモジュールに通信可能に連結されたメモリコントローラを有するメモリデバイスを目的とする。１つ以上のメモリモジュールのそれぞれは、複数のブロックを含み、複数のブロックのそれぞれは、複数のワード線に接続された複数のＮＡＮＤストリングを含む。複数のＮＡＮＤストリングのそれぞれはまた、ビット線に接続される。複数のＮＡＮＤストリングのそれぞれは、データの読み取り、書き込み、又は消去を行うために、ビット線及び複数のワード線に適切な電圧を印加することによって制御され得る。場合によっては、複数のＮＡＮＤストリング内に記憶されるデータは、そのデータを失うリスクを低減するために保護され得る。そのような保護機構の１つは、排他的ＯＲ（「ＸＯＲ」）保護である。
ＸＯＲ保護を使用すると、ＸＯＲ演算が、データが記憶される前にデータのビットに対して実施され得る。ＸＯＲ演算の結果は、ＸＯＲ署名と見なされ得、データと共に記憶され得る。ＸＯＲ署名は、データが失われたとき、又は他の誤り訂正手段では（例えば、誤り訂正符号を使用して）復元できないときに、データを復元するために使用され得る。ＸＯＲ署名を使用してデータを復元するために、データの部分に対するＸＯＲ演算は反転され得る。ＸＯＲ保護は、有効である一方、いくつかの欠点を有し得る。例えば、ＸＯＲ保護の実施は、ＸＯＲ署名がデータと共に記憶される必要があるため、メモリのオーバープロビジョニングを必要とする。メモリモジュールの複数のブロックのそれぞれにおける各データ片にＸＯＲ保護を適用し、各データ片のＸＯＲ署名を記憶することは、メモリのオーバープロビジョニング要件を悪化させる。
ゆえに、ＸＯＲ保護を複数のブロックのそれぞれに適用する（完全なＸＯＲ保護と呼ばれる）ことは、大規模メモリ（例えば、大きなスタティックランダムアクセスメモリ又はダイナミックランダムアクセスメモリ）を必要とし、それにより、メモリコントローラのコストが増大し得、したがって、メモリデバイスの全体的なコストも増大し得る。複数のブロックのそれぞれにＸＯＲ保護を適用することはまた、データ回復中に大きな待ち時間ペナルティを導入する場合があり、メモリモジュール内の特定のタイムアウト要件を満たすのに問題となり得る。複数のブロックのそれぞれにＸＯＲ保護を適用することはまた、ソフトウェア、ハードウェア、及びファームウェアの複雑さを含む、メモリデバイスの全体的な複雑さを増大させる。
ゆえに、本開示は、ＸＯＲ保護を使用してデータを保護する効率的かつ有効な機構を提供しながら、メモリデバイスの複雑さ及びコストを低減する、ＸＯＲ保護を実施するための技術的解決策を提供する。具体的には、本開示は、メモリモジュールの特定のブロック又はメモリモジュールのブロックの特定の部分のみがＸＯＲ保護される、部分的ＸＯＲ保護機構を提供する。本開示はまた、ＸＯＲ保護に好適なブロック又はブロックの部分を識別し、それらのブロック又はブロックの部分のみにＸＯＲ保護を適用するための機構を提供する。
第１の部分的ＸＯＲ保護の実施形態では、それぞれのブロック内の「弱い」領域は、ＸＯＲ保護機構を使用して識別及び保護され得る。「弱い」領域を識別することにより、ＸＯＲ保護から最も利益を得ることができるそれぞれのブロックの部分が識別され得る。更に、ＸＯＲ保護又は別のタイプの指定された保護（例えば、シングルレベルセルのコピー保護）をそれぞれのブロックの一部分のみに適用することによって、ＸＯＲ保護に関連付けられた複雑さ及びコストが低減され得る。いくつかの実施形態では、「弱い」領域は、ＸＯＲ保護から最も利益を得ることができる当該ブロックのワード線を識別することによって識別され得る。ブロック内のほとんどのワード線は「高」品質であり、ワード線の一部のみが「弱い」、つまり「低」品質である。ゆえに、ブロックの「弱い」ワード線が、ＸＯＲ保護の対象として識別され得る。ワード線は、ある所定の基準を満たさない場合に「弱い」と見なされ得る。メモリヘルス試験は、それぞれのブロックに対して実施されて、当該ブロック内の「弱い」ワード線が識別され得る。更に、いくつかの実施形態では、特定のブロックの「弱い」ワード線の全てがＸＯＲ保護されてもよく、いくつかの実施形態では、「弱い」ワード線のサブセットがＸＯＲ保護されてもよい。いくつかの実施形態では、ウェアレベリングなどの追加の機構を「弱い」ワード線のＸＯＲ保護と共に使用して、それらのワード線の使用を低減し、それらのワード線の動作寿命を延長することができる。
「弱い」ワード線を識別するためのメモリヘルス試験は、関連するメモリモジュールの開発若しくは製造中、及び／又はメモリモジュールの動作中に実施されてもよい。更に、ＸＯＲ保護されていないワード線（「弱い」か否かにかかわらず）は、いっさい保護されないか、又はより単純なＸＯＲストライプサイズに対するより単純なＸＯＲ保護、誤り訂正符号の使用、シングルレベルセルへのデータの記憶など、他のより単純な又は弱い保護機構を使用して保護されるかのいずれかであってもよい。このように、ＸＯＲ保護（又は別のタイプの指定された保護）をメモリモジュールのそれぞれのブロック内のワード線の小群のみに適用することによって、メモリモジュールの平均性能が高まり得る。ＸＯＲ保護（又は、別のタイプの指定された保護）を受けないワード線は、いっさい保護されないか、又はより単純なタイプの保護（例えば、誤り訂正符号保護、より大きなストライプ高さに対するＸＯＲ保護など）を受けるかのいずれかであり得る。
第２の部分的ＸＯＲ保護の実施形態では、メモリモジュールの各ブロック内の「弱い」ワード線を識別する代わりに、疑わしい不良化ブロックであると見なされるブロックのサブセットが識別され得る。メモリモジュール内のほとんどのブロックは、ＸＯＲ保護を必要としないか、又はより単純な若しくはより弱い保護が十分であり得る、「高」品質ブロックと見なされる。ゆえに、メモリモジュールのブロックの一部（例えば、いくつかの実施形態では５％未満）のみが、ＸＯＲ保護を必要とし得る。このブロックの小部分が、疑わしい不良化ブロックとして識別され得る。このように、疑わしい不良化ブロックは、不良になったブロックか、又は所定の期間内に不良になることが予想されるブロックのいずれかを含む。疑わしい不良化ブロックは、開発／製造及び／又は動作中のメモリヘルス試験によって識別され得る。
疑わしい不良化ブロック（例えば、不良になり得るブロック）を識別することは、実際の不良化ブロック（例えば、不良になるブロック）を識別するよりも容易であり得る。ゆえに、例えば１％の実際の不良化ブロックを識別する代わりに、いくつかの実施形態では、より高い割合、例えば１０％の疑わしい不良化ブロックが識別され得る。疑わしい不良化ブロックは「不良ブロック」ではなく、動作中に使用し続けることができる。不良ブロックは、動作中に使用されない。いくつかの実施形態では、疑わしい不良化ブロックの割合が特定の閾値を下回る場合、より単純なＸＯＲ又はシングルレベルセルへの記憶による保護など、より単純な保護機構が使用され、それによってＸＯＲ保護を使用することを完全に回避することができる。更に、疑わしい不良化ブロックでも不良ブロックでもないブロックは、いっさい保護されないか、又はより単純なタイプの保護（例えば、誤り訂正符号保護、より大きなストライプ高さに対するＸＯＲ保護）を受けるかのいずれかであってもよい。
第３の部分的ＸＯＲ保護の実施形態は、上述の第１及び第２の実施形態の組み合わせであってもよい。例えば、ブロックの小さいサブセットは、ＸＯＲ保護の対象として識別されてもよい。ブロックの小サブセット内では、「弱い」ワード線は、ＸＯＲ保護（又は別のタイプの指定された保護）の対象として識別され、それによって、複雑さ及びコストを更に低減し、メモリモジュールの性能を増大させ得る。繰り返すが、ＸＯＲ保護（又は別のタイプの指定された保護）を受けないブロック／ワード線は、保護されないか、又はより単純な形式の保護（例えば、誤り訂正符号保護、より大きなストライプ高さに対するＸＯＲ保護など）で保護されるかのいずれかであってもよい。
ここで図１を参照すると、本開示のいくつかの実施形態による、コンピューティングシステム１００の例示的なブロック図が示されている。コンピューティングシステム１００は、メモリデバイス１１０に関連付けられたホストデバイス１０５を含む。ホストデバイス１０５は、１つ以上の入力デバイス１１５から入力を受信し、１つ以上の出力デバイス１２０に出力を提供するように構成されてもよい。ホストデバイス１０５は、メモリデバイス１１０、入力デバイス１１５、及び出力デバイス１２０と、それぞれ適切なインターフェース１２５Ａ、１２５Ｂ、及び１２５Ｃを介して通信するように構成されてもよい。コンピューティングシステム１００は、コンピュータ（例えば、デスクトップ、ラップトップなど）、タブレット、携帯情報端末、モバイルデバイス、スマートウォッチなどのウェアラブルコンピューティングデバイス、他のハンドヘルドデバイス若しくはポータブルデバイス、又はホストデバイス１０５を使用して動作を実施するのに好適な任意の他のコンピューティングユニットに実装されてもよい。
入力デバイス１１５としては、キーボード、スタイラス、タッチスクリーン、マウス、トラックボール、キーパッド、マイクロフォン、音声認識、動き認識、リモートコントローラ、入力ポート、１つ以上のボタン、ダイアル、ジョイスティック、及びホストデバイス１０５に関連付けられ、ユーザーなどの外部ソースがホストデバイス内に情報（例えば、データ）を入力し、ホストデバイスに命令を送信することを可能にする任意の他の入力周辺装置などの、様々な入力技術のいずれかが挙げられ得る。同様に、出力デバイス１２０としては、外部メモリ、プリンタ、スピーカ、ディスプレイ、マイクロフォン、発光ダイオード、ヘッドホン、プロッタ、音声生成デバイス、ビデオデバイス、全地球測位システム、及びホストデバイス１０５から情報（例えば、データ）を受信するように構成された任意の他の出力周辺装置などの、様々な出力技術のいずれかが挙げられ得る。ホストデバイス１０５への入力及び／又はホストデバイスからの出力のいずれかである「データ」としては、様々なテキストデータ、グラフィカルデータ、ビデオデータ、サウンドデータ、位置データ、これらの組み合わせ、又はコンピュータシステム１００を使用して処理するのに好適な他のタイプのアナログ及び／若しくはデジタルデータのいずれかが挙げられ得る。
図示されていないが、ホストデバイス１０５は、１つ以上のアプリケーションを動作させるための命令を実行するように構成され得る１つ以上の処理ユニットを含み得る。いくつかの実施形態では、１つ以上のアプリケーションを動作させるために必要な命令及びデータは、メモリデバイス１１０内に記憶されてもよい。そのような場合、ホストデバイス１０５は、データ及び命令を取得するようにメモリデバイス１１０に要求することができ、データ及び命令はその後、ホストデバイス上のメモリ内に少なくとも一時的に記憶され得る。ホストデバイス１０５はまた、メモリデバイス１１０内の１つ以上のアプリケーションを動作させた結果を記憶するように構成されてもよい。このように、ホストデバイス１０５は、様々な動作を実施することをメモリデバイス１１０に要求するように構成されてもよい。例えば、ホストデバイス１０５は、データを読み取り、データを書き込み、データを更新若しくは削除し、かつ／又は管理若しくは他の動作を実施するように、メモリデバイス１１０に要求し得る。
メモリデバイス１１０は、不揮発性メモリアレイ１３５からデータを読み取るか又はそこにデータを書き込むように構成され得るメモリコントローラ１３０を含む。不揮発性メモリアレイ１３５は、メモリモジュール１４０Ａ～１４０Ｎなどの１つ以上のメモリモジュールを含んでもよい。メモリモジュール１４０Ａ～１４０Ｎのそれぞれは、様々な不揮発性メモリタイプのいずれかを含んでもよい。例えば、いくつかの実施形態では、メモリモジュール１４０Ａ～１４０Ｎのうちの１つ以上は、ＮＡＮＤフラッシュメモリコアを含んでもよい。他の実施形態では、メモリモジュール１４０Ａ～１４０Ｎのうちの１つ以上は、ＮＯＲフラッシュメモリコア、スタティックランダムアクセスメモリ（Static Random Access Memory、ＳＲＡＭ）コア、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、ＤＲＡＭ）コア、磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access Memory、ＭＲＡＭ）コア、位相制御メモリ（Phase Control Memory、ＰＣＭ）コア、抵抗変化型メモリ（Resistive Random Access Memory、ＲｅＲＡＭ）コア、３Ｄ ＸＰｏｉｎｔメモリコア、強誘電体ランダムアクセスメモリ（ferroelectric random-access memory、ＦｅＲＡＭ）コア、及び不揮発性メモリアレイ１３５内での使用に好適な他のタイプのメモリコアを含んでもよい。
メモリモジュール１４０Ａ～１４０Ｎは、メモリコントローラ１３０によって個別に独立して制御されてもよい。換言すれば、メモリコントローラ１３０は、メモリモジュール１４０Ａ～１４０Ｎのそれぞれと個別に独立して通信するように構成されてもよい。以下でより詳細に論じられるように、メモリモジュール１４０Ａ～１４０Ｎは、メモリコントローラ１３０がチップセレクト信号又はチップイネーブル信号を生成することによってメモリモジュールのうちの１つとの通信を確立することを所望するまで、待機状態に留り得る。メモリコントローラ１３０は、ホストデバイス１０５から命令を受信し、それらの命令に従って動作を実施する論理ブロック又は回路として構成されてもよい。例えば、メモリコントローラ１３０は、ホストデバイス１０５から受信した命令に応答して、メモリモジュール１４０Ａ～１４０Ｎのうちの１つ以上からデータを読み取るか又はそこにデータを書き込むように構成されてもよい。メモリコントローラ１３０は、不揮発性メモリアレイ１３５と同じダイ上に、又は異なるダイ上に位置してもよい。
いくつかの実施形態では、試験回路１４５は、少なくとも一時的にメモリデバイス１１０に関連付けられてもよい。試験回路１４５は、メモリモジュール１４０Ａ～１４０Ｎの製造若しくは開発中に又はメモリデバイス１１０の製造／開発中に、それらのメモリモジュール上でメモリヘルス試験を実施するために使用され得る。いくつかの実施形態では、試験回路１４５はまた、メモリデバイス１１０の動作中（例えば、開発／製造後）のメモリヘルス試験を実施するために使用されてもよい。いくつかの実施形態では、試験回路１４５は、ホストデバイス１０５の一部であってもよい。試験回路１４５は、試験されるメモリモジュール１４０Ａ～１４０Ｎに試験パターン又は試験コマンド／データを送信し、それらのメモリモジュールから戻された試験結果を受信するように構成されてもよい。試験回路１４５はまた、以下で論じるように、試験結果を分析して、メモリモジュール１４０Ａ～１４０Ｎの「弱い」領域及び／又は疑わしい不良化ブロックを識別してもよい。試験回路１４５は、ソフトウェア、ハードウェア、ファームウェア、又はこれらの組み合わせで実施されてもよい。
図１には、コンピューティングシステム１００のいくつかの構成要素のみが示され、説明されていることを理解されたい。しかしながら、コンピューティングシステム１００は、様々な電池及び電源、ネットワーキングインターフェース、ルーター、スイッチ、外部メモリシステム、コントローラなどの他の構成要素を含んでもよい。一般的に言えば、コンピューティングシステム１００は、本明細書に記載される機能を実施する際に必要とされる又は望ましいと見なされる、様々なハードウェア、ソフトウェア、及び／又はファームウェア構成要素のうちのいずれかを含んでもよい。同様に、ホストデバイス１０５、入力デバイス１１５、出力デバイス１２０、並びにメモリコントローラ１３０及び不揮発性メモリアレイ１３５を含むメモリデバイス１１０は、本明細書に記載される機能を実施する際に必要である又は望ましいと見なされる他のハードウェア、ソフトウェア、及び／又はファームウェア構成要素を含んでもよい。
図２Ａ及び図２Ｂを参照すると、本開示のいくつかの実施形態による、メモリモジュール２００の例示的なブロック図が図２Ａに示され、例示的なメモリセル２０５が図２Ｂに示されている。メモリモジュール２００は、図１のメモリモジュール１４０Ａ～１４０Ｎのうちの１つと類似している。図２Ａには、メモリモジュール２００の特定の構成要素のみが示されている。しかしながら、本明細書に記載される機能を実施する際に必要とされる又は望ましいと見なされる他の構成要素は、メモリモジュール２００内に提供されてもよく、又はメモリモジュール２００に関連付けられてもよい。メモリモジュール２００は、ＮＡＮＤメモリタイプである。しかしながら、他の実施形態では、メモリモジュール２００は、図１に関して論じられるように、他のメモリタイプであってもよい。メモリモジュール２００は、複数のＮＡＮＤストリング２１０を含む。複数のＮＡＮＤストリング２１０のうちのＮＡＮＤストリング２１５は、複数のメモリセル２２０を含む。複数のメモリセル２２０のうちの１つ以上は、図２Ｂのメモリセル２０５と同様であってもよい。
図２Ｂを図２Ａと併せて参照すると、いくつかの実施形態では、メモリセル２０５は、ソース端子２２５Ａ、ドレイン端子２２５Ｂ、及び制御端子２２５Ｃを有する電界効果トランジスタとして実装されてもよい。メモリセル２０５はまた、電荷を蓄えるように構成された浮遊ゲート２２５Ｄを含んでもよい。いくつかの実施形態では、浮遊ゲート２２５Ｄは、浮遊ゲートを電気的に単離し、その中に電荷を捕捉するために絶縁されてもよい。電流は、制御端子２２５Ｃ及び浮遊ゲート２２５Ｄの制御下でソース端子２２Ａとドレイン端子２２５Ｂとの間に流れ得る。他の実施形態では、メモリセル２０５、したがって複数のメモリセル２２０のうちの１つ以上は、他の方法で実装されてもよい。図２Ａに戻ると、ＮＡＮＤストリング２１５内の複数のメモリセル２２０は、１つのメモリセルのソース端子が別のメモリセルのドレイン端子に接続されるように、デイジーチェーン方式で互いに接続されてもよい。複数のメモリセル２２０を形成するメモリセルの数は、実施形態ごとに異なってもよい。例えば、いくつかの実施形態では、複数のメモリセル２２０の数としては、所望に応じて、４個、８個、１６個が挙げられ得る。
ＮＡＮＤストリング２１５はまた、複数のメモリセル２２０のいずれかの側に第１の選択トランジスタ２３０及び第２の選択トランジスタ２３５を含んでもよい。第１の選択トランジスタ２３０及び第２の選択トランジスタ２３５は、ＮＡＮＤストリングをメモリモジュール２００の他の構成要素、及び／又はメモリモジュールの外部の他の構成要素に接続するように構成されてもよい。第１の選択トランジスタ２３０及び第２の選択トランジスタ２３５のそれぞれは、ソース端子、ドレイン端子、及び制御端子を有する電界効果トランジスタとして実装されてもよい。第１の選択トランジスタ２３０の制御端子がその制御端子によってオンにされると、第１の選択トランジスタ２３０のソース端子は、ソース線２４０に接続され得る。同様に、第２の選択トランジスタ２３５がその制御端子によってオンにされると、第２の選択トランジスタのドレインは、ビット線２４５に接続され得る。第１の選択トランジスタ２３０及び第２の選択トランジスタ２３５をオンにすることにより、ＮＡＮＤストリング２１５は、読み取り、書き込み、又は他の動作を実施するように選択され得る。
更に、複数のメモリセル２２０のそれぞれの制御端子は、ワード線２５０Ａ～２５２０Ｎなどの対応のワード線に接続される。ワード線２５０Ａ～２５０Ｎは、ＮＡＮＤストリングが第１の選択トランジスタ２３０及び第２の選択トランジスタ２３５によって選択された時点で、ＮＡＮＤストリング２１５での読み取り動作及び書き込み動作を制御するために使用され得る。例えば、ＮＡＮＤストリング２１５が選択された場合、プログラムされることが望ましい又はデータが読み取られる、複数のメモリセル２２０のうちの１つのメモリセルのワード線（例えば、ワード線２５０Ａ～２５０Ｎのうちの１つ）を介して適切な電圧が印加され得る。ＮＡＮＤストリング２１５内の複数のメモリセル２２０のうちの残りのメモリセルは、対応のワード線で第２の適切な電圧を印加することによってオンにされ得る。このように、第１の選択トランジスタ２３０、第２の選択トランジスタ２３５、及びワード線２５０Ａ～２５０Ｎに印加される電圧を制御することによって、ＮＡＮＤストリング２１５は作動し得る。
上記では、ＮＡＮＤストリング２１５の素子のみについて述べたが、複数のＮＡＮＤストリング２１０のうちの残りのＮＡＮＤストリングのそれぞれも同様の素子を含むことを理解されたい。このように、複数のＮＡＮＤストリング２１０のうちの残りのＮＡＮＤストリングのそれぞれは、複数のメモリセル２２０、第１の選択トランジスタ２３０、第２の選択トランジスタ２３５、ビット線２４５、及びワード線２５０Ａ～２５０Ｎを含む。
更に、いくつかの実施形態では、複数のＮＡＮＤストリングのメモリセルは、メモリセルの行を形成する同じワード線に接続されてもよい。例えば、行２５５は、複数のＮＡＮＤストリング２１０のうちの複数のＮＡＮＤストリングからの複数のメモリセル２２０のうちの１つを含んでもよい。行２５５内の複数のメモリセル２２０の全ては、ワード線２５０Ｄなどの同じワード線に接続されてもよい。行２５５内の複数のメモリセル２２０をワード線２５０Ｄに接続することによって、行を形成するメモリセルは全て、並行してプログラムされるか又は読み取られ得る。行２５５は、メモリモジュール２００のページを形成すると見なすことができる。行２５５を形成する複数のメモリセル２２０は、その行の一部を形成する複数のＮＡＮＤストリング２１０のそれぞれを、それらのＮＡＮＤストリングのそれぞれの第１の選択トランジスタ２３０及び第２の選択トランジスタ２３５を使用して選択し、適切な電圧をワード線２５５Ｄに印加することによって、並びに対応のワード線に電圧を印加することによってそれらのＮＡＮＤストリングの残りのメモリセルをオンにすることによって、並列にプログラム／読み取りされ得る。
更に、複数のＮＡＮＤストリング２１０のうちのいくつかは、メモリセルの「ブロック」を形成するように群にまとめられてもよい。例えば、複数のＮＡＮＤストリング２１０が群にまとめられて、ブロック２６０が形成され得る。複数のＮＡＮＤストリング２１０の全てがブロック２６０の一部として示されているが、いくつかの実施形態では、複数のＮＡＮＤストリングが群にまとめられて、複数のブロックが形成されてもよい。このように、メモリモジュール２００は、図２Ａに示されるような単一のブロック、又は複数のブロックを含んでもよい。同様に、行２５５は、複数のＮＡＮＤストリング２１０の全てを包含するものとして示されているが、いくつかの実施形態では、行２５５は複数の行に分割されてもよく、それぞれの行は別個のワード線に接続される。
メモリモジュール２００はまた、複数のＮＡＮＤストリング２１０における読み取り／書き込み動作を容易にする読み取り／書き込み回路２６５を含んでもよい。例えば、読み取り／書き込み回路２６５は、センスアンプ２７０のバンクと、複数のＮＡＮＤストリング２１０のそれぞれのビット線２４５に接続されたラッチ２７５のバンクとを含んでもよい。センスアンプ２７０は、選択された行（例えば、行２５５）内にプログラムされるデータを送信するため、又は選択された行から読み取られたデータを受信するために使用されてもよい。ラッチ２７５は、選択された行（例えば、行２５５）に書き込まれるＩ／Ｏデータ２８０を一時的に記憶するため、又はＩ／Ｏデータに送信されるデータを読み取るために使用されてもよい。
ここで図３を参照すると、本開示のいくつかの実施形態による、メモリモジュール３００の簡略化された例示的なブロック図が示されている。メモリモジュール３００は、メモリモジュール３００がメモリモジュール２００と同様の素子を含み得るという点で、メモリモジュール２００と同様である。例えば、図示されていないが、メモリモジュール３００は、複数のＮＡＮＤストリングを含んでもよく、複数のＮＡＮＤストリングのそれぞれは、複数のメモリセルと、ソース線に接続された第１の選択トランジスタと、ビット線に接続された第２の選択トランジスタと、複数のメモリセルのそれぞれの制御端子に接続されたワード線とを有する。メモリモジュール３００はまた、読み取り／書き込み回路２６５と同様の読み取り／書き込み回路を含んでもよい。更に、メモリモジュール３００の複数のＮＡＮＤストリングは、１つ以上のブロック（例えば、ブロック２６０と同様）に群にまとめられてもよい。例えば、メモリモジュール３００は、複数のブロック３０５Ａ～３０５Ｉを含んでもよい。複数のブロック３０５Ａ～３０５Ｉの数は、実施形態ごとに異なってもよいことを理解されたい。更に、複数のブロック３０５Ａ～３０５Ｉのそれぞれは、複数のワード線を含んでもよく、その一部のみが、後述するように図３に示されている。
メモリモジュール３００は、複数のブロック３０５Ａ～３０５Ｉのそれぞれの特定のワード線がＸＯＲ保護される、部分的ＸＯＲ保護スキームを実施する。例えば、ワード線３１０Ａ～３１０Ｉの群はそれぞれ、ＸＯＲ保護の対象として、複数のブロック３０５Ａ～３０５Ｉのそれぞれにおいて識別され得る。複数のブロック３０５Ａ～３０５ＩのそれぞれにおいてＸＯＲ保護されるワード線の数は、実施形態ごとに異なってもよい。更に、いくつかの実施形態では、保護されるワード線の配置は、実施形態ごとに異なってもよい。例えば、いくつかの実施形態では、最初のいくつかのワード線がＸＯＲ保護の対象として選択されてもよく、他の実施形態では、最後のいくつかのワード線がＸＯＲ保護の対象として選択されてもよい。更に他の実施形態では、最初のいくつかのワード線と最後のいくつかのワード線との間のワード線がＸＯＲ保護されてもよい。
加えて、複数のブロック３０５Ａ～３０５ＩのそれぞれにおいてＸＯＲ保護されるワード線３１０Ａ～３１０Ｉは、連続的である必要はなく、互いに隣り合う必要もない。例えば、いくつかの実施形態では、複数のブロック３０５Ａ～３０５Ｉのうちの１つ以上のブロックの、最初のいくつかのワード線及び最後のいくつかのワード線がＸＯＲ保護され得る。このように、複数のブロック３０５Ａ～３０５ＩのそれぞれにおいてＸＯＲ保護されるワード線３１０Ａ～３１０Ｉの数及び配置は、実施形態ごとに異なってもよい。いくつかの実施形態では、ＸＯＲ保護されない複数のブロック３０５Ａ～３０５Ｉのそれぞれのワード線は、より単純なＸＯＲ、シングルレベルセルへのデータの記憶、誤り訂正符号の使用などの、他の機構を使用して保護されてもよい。他の実施形態では、ＸＯＲ保護されないワード線は、いっさい保護されなくてもよい。複数のブロック３０５Ａ～３０５Ｉのそれぞれのワード線のサブセット（例えば、ワード線３１０Ａ～３１０Ｉ）のみを保護することにより、メモリモジュール３００の性能が改善され得る。
図４を参照すると、本開示のいくつかの実施形態による、プロセス４００の動作を略述した例示的なフローチャートが示されている。プロセス４００は、特定の実施形態に基づいて、追加の動作又は他の動作を含んでもよい。プロセス４００については、図３と併せて論じられる。いくつかの実施形態では、プロセス４００は、メモリモジュール３００の開発又は製造中（例えば、製造中、梱包前、梱包後であるが消費者への出荷前など）に実施されてもよい。他の実施形態では、プロセス４００は、開発後及びメモリモジュール３００の動作中に実施されてもよい。プロセス４００は、メモリモジュール３００のメモリヘルス試験の一部であってもよい。
メモリヘルス試験は、ホストデバイス（例えば、ホストデバイス１０５）から受信した命令に基づいて、メモリモジュール３００に関連付けられたメモリコントローラ（例えば、メモリコントローラ１３０）に命令を送信することによって実施されてもよい。他の実施形態では、メモリヘルス試験は、メモリモジュール３００に接続された試験回路（例えば、試験回路１４５）によって実施されてもよい。いくつかの実施形態では、メモリヘルス試験は、試験パターンをメモリモジュール３００に送信することによって実施されてもよい。試験パターンは、指定された期間（例えば、タイムアウト期間）内でメモリモジュール３００によって実施される試験動作（例えば、読み取り、書き込み、消去）を含んでもよい。次いで、メモリヘルス試験は、試験動作の結果を分析し得る。メモリモジュール３００がタイムアウト期間内で試験動作を完了できなかった場合、メモリヘルス試験は、試験動作を完了できなかったメモリモジュールの部分が不良になったものと決定し得る。メモリモジュール３００がタイムアウト期間内で試験動作を完了したものの、閾値を超える誤り率を示した場合、メモリヘルス試験は、高い誤り率を有するメモリモジュールの部分を「弱い」領域として分類し得る。いくつかの実施形態では、メモリヘルス試験としては、電流漏れ検出、セル電圧分布異常、不合格ビット数、ワード線間の短絡などが挙げられ得る。他の実施形態では、他のメモリヘルス試験又は追加のメモリヘルス試験が実施されてもよい。
このように、プロセス４００は、複数のブロック３０５Ａ～３０５Ｉのそれぞれの「弱い」領域を識別するために使用されてもよい。したがって、動作４０５で開始すると、「弱い」と見なされるワード線の群は、動作４１０で複数のブロック３０５Ａ～３０５Ｉのそれぞれから識別される。「弱い」ワード線は、上述のメモリヘルス試験に基づいて識別される。メモリヘルス試験は、「弱い」ワード線を、特定の所定の基準を満たさないもの又は他のワード線とは異なって挙動するものとして識別し得る。例えば、いくつかの実施形態では、複数のブロック３０５Ａ～３０５Ｉのうちの１つ以上のブロックのワード線に関連付けられたパラメータ（例えば、不合格ビット数、ビット誤り率など）の値が、それらのブロックのワード線のそれぞれから測定され得る。測定値から、平均が計算され得る。次いで、複数のブロック３０５Ａ～３０５Ｉのうちの特定のブロックの、それぞれのワード線のパラメータの値は、計算された平均パラメータと比較され得る。パラメータの値が、計算された平均パラメータから所定の閾値を超えて逸脱する場合、そのワード線は「弱い」と指定され得る。いくつかの実施形態では、計算された平均パラメータは、複数のブロック３０５Ａ～３０５Ｉのそれぞれのブロックについて別々に計算されてもよい。このように、「弱い」ワード線を識別するための基準は、ブロックごとに異なってもよい。いくつかの実施形態では、計算された平均パラメータは、複数のブロック３０５Ａ～３０５Ｉのサブセット又は全てについてまとめて計算されてもよい。そのような場合、「弱い」ワード線を識別するために、同じ基準が複数のブロックに適用されてもよい。他の実施形態では、「弱い」ワード線を識別するための他の機構が使用されてもよい。更に、いくつかの実施形態では、単一のパラメータが「弱い」ワード線を識別するために使用されてもよく、他の実施形態では、複数のパラメータが使用されてもよい。このように、メモリヘルス試験に基づいて、「弱い」ワード線の群が、複数のブロック３０５Ａ～３０５Ｉのそれぞれから識別され得る。
「弱い」ワード線の群を識別すると、動作４１５において、「弱い」ワード線の群からのワード線のサブセットがＸＯＲ保護の対象として識別される。いくつかの実施形態では、動作４１０で識別された「弱い」ワード線の群の全てのワード線が、ＸＯＲ保護の対象として指定されてもよい。他の実施形態では、ワード線のサブセットが、ＸＯＲ保護の対象として「弱い」ワード線の群から選択されてもよい。いくつかの実施形態では、動作４１０で識別された「弱い」ワード線の群内の全てのワード線を保護するかどうかの判断は、閾値に基づいて行われてもよい。例えば、いくつかの実施形態では、「弱い」ワード線の群内のワード線の数が閾値を下回る場合、「弱い」ワード線の群内の全てのワード線がＸＯＲ保護されてもよい。一方、「弱い」ワード線の群内のワード線の数が閾値以上である場合、追加の基準を使用して、「弱い」ワード線の群からＸＯＲ保護されるワード線のサブセットが識別されてもよい。
例えば、いくつかの実施形態では、ワード線は、それらのワード線の位置／配置に基づいて選択されてもよい。いくつかの実施形態では、最初のいくつかのワード線が動作４１０で「弱い」として分類される場合、それらのワード線がＸＯＲ保護の対象として選択されてもよい。例えば、発明者らは、最初の４本のワード線（例えば、ワード線０、１、２、３）が誤動作する可能性が高く、したがってＸＯＲ保護に対してより好適であることを見出した。他の実施形態では、他の基準が、「弱い」ワード線のうちのどのワード線をＸＯＲ保護するかを識別するために使用されてもよい。
いくつかの実施形態では、特定のワード線（例えば、ワード線０～３）は、これらのワード線が動作４１０において「弱い」として分類されるかどうかにかかわらず、ＸＯＲ保護に指定されてもよい。例えば、いくつかの実施形態では、メモリヘルス試験を実施するときに「弱く」ない可能性があるが、後になって「弱く」なることが予想されるワード線（例えば、ワード線０～３）は、「弱い」に分類されるかどうかにかかわらず、ＸＯＲ保護されるように指定されてもよい。このように、動作４１５において、ＸＯＲ保護されるワード線３１０Ａ～３１０Ｉが識別される。
動作４２０において、ワード線３１０Ａ～３１０ＩがＸＯＲ保護される。いくつかの実施形態では、ＸＯＲ保護は、ＸＯＲ署名を用いて、ワード線３１０Ａ～３１０Ｉを介して記憶されたデータをプログラムすることによって達成され得る。ＸＯＲ署名は、データのビットに対してＸＯＲ演算を実施し、ＸＯＲ演算の結果を、ワード線３１０Ａ～３１０Ｉ上のデータと共にＸＯＲ署名として記憶することによって得られ得る。他の実施形態では、ＸＯＲ署名は、データの完全性がプログラミング後に検証されるまで、コントローラのメモリ（例えば、コントローラランダムアクセスメモリ又は他のメモリ）内に一時的に記憶されてもよい。データ完全性が検証された後、データに関連付けられたＸＯＲ署名は破棄されてもよい。他の実施形態では、ワード線３１０Ａ～３１０ＩのＸＯＲ保護のために、他の機構又は追加の機構が使用されてもよい。ワード線３１０Ａ～３１０ＩをＸＯＲ保護すると、プロセス４００は動作４２５で終了する。
いくつかの実施形態では、プロセス４００の実施は１回でもよい。他の実施形態では、プロセス４００は、複数のブロック３０５Ａ～３０５Ｉのうちの１つ以上に対して定期的に繰り返されてもよい。定期的に実施される場合、メモリヘルス試験は、所定の期間に、又は特定の条件が満たされたときに実施されてもよい。例えば、いくつかの実施形態では、ワード線がプログラムされるか又は読み取られるたびに、メモリモジュール３００に対してメモリヘルス試験が実施されてもよい。他の実施形態では、メモリモジュール３００から指定されたワード線の数がプログラムされた又は読み取られた後、メモリヘルス試験が実施されてもよい。他の実施形態では、メモリヘルス試験は、複数のブロック３０５Ａ～３０５Ｉのうちの１つ以上に対してオンデマンドで実施されてもよい。メモリモジュール３００のそれぞれのブロックの特定のワード線のみを保護することにより、メモリモジュールの全体的な性能が高まり得る。データを復元する待ち時間も減少し得、メモリモジュールの全体的な複雑さ及びコストが減少し得る。
ここで図５を参照すると、本開示のいくつかの実施形態による、メモリモジュール５００の簡略化された例示的なブロック図が示されている。メモリモジュール５００は、メモリモジュール５００がメモリモジュール２００と同様の素子を含み得るという点で、メモリモジュール２００と同様である。例えば、図示されていないが、メモリモジュール５００は、複数のＮＡＮＤストリングを含んでもよく、複数のＮＡＮＤストリングのそれぞれは、複数のメモリセルと、ソース線に接続された第１の選択トランジスタと、ビット線に接続された第２の選択トランジスタと、複数のメモリセルのそれぞれの制御端子に接続されたワード線とを含み得る。メモリモジュール５００はまた、読み取り／書き込み回路２６５と同様の読み取り／書き込み回路を含んでもよい。更に、メモリモジュール５００の複数のＮＡＮＤストリングは、１つ以上のブロック（例えば、ブロック２６０と同様）に群にまとめられてもよい。例えば、メモリモジュール５００は、複数のブロック５０５Ａ～５０５Ｐを含んでもよい。複数のブロック５０５Ａ～５０５Ｐの数は、実施形態ごとに異なってもよいことを理解されたい。更に、図示されていないが、複数のブロック５０５Ａ～５０５Ｐのそれぞれは、複数のワード線を含む。
複数のブロック３０５Ａ～３０５ＩのそれぞれからＸＯＲ保護の対象としてワード線のサブセットが選択される図３及び図４とは対照的に、メモリモジュール５００では、複数のブロック５０５Ａ～５０５Ｐのうちの特定のブロックのみがＸＯＲ保護の対象として選択される。例えば、図５に示すように、複数のブロック５０５Ａ～５０５Ｐのそれぞれから「弱い」ワード線を識別する代わりに、ブロック５１０及びブロック５１５がＸＯＲ保護の対象として選択されてもよい。２つのブロック（例えば、ブロック５１０、ブロック５１５）は、図５にＸＯＲ保護されるものとして示されているが、他の実施形態では、単一のブロック又は２つを超えるブロックがＸＯＲ保護の対象として選択されてもよい。選択されたブロックの全てのワード線（例えば、ブロック５１０、ブロック５１５）は、以下の図７で論じられるようにＸＯＲ保護されてもよい。
図５と併せて図６を参照すると、複数のブロック５０５Ａ～５０５Ｐのそれぞれは、第１のプール６００と第２のプール６０５との間でソートされてもよい。第１のプール６００が高品質のプールと見なされ得る一方、第２のプール６０５は保護されるプールと見なされ得る。このように、いくつかの実施形態では、第２のプール６０５は、複数のブロック５０５Ａ～５０５Ｐから、ＸＯＲ保護の対象として選択されるブロックを含んでもよい。例えば、複数のブロック５０５Ａ～５０５Ｐのブロック５１０及びブロック５１５は、第２のプール６０５内に配置されてもよい。全ての残りのブロック（例えば、非選択ブロック）は、第１のプール６００内に配置されてもよい。複数のブロック５０５Ａ～５０５Ｐのそれぞれを、第１のプール６００又は第２のプール６０５のいずれかに配置することによって、ＸＯＲ保護されるブロックは容易に識別され得る。第１のプール６００内にあるブロックは、少なくとも、それらのブロックが第１のプール６００内に配置されているときにＸＯＲ保護は不要であり得、ゆえに「高品質」ブロックとして分類される。いくつかの実施形態では、ＸＯＲ保護より弱い又は単純な保護、すなわち別の保護方法が、第１のプール６００内のブロックに適用されてもよい。
加えて、又はあるいは、いくつかの実施形態では、ＸＯＲ保護よりも弱い又は単純な保護が、第２のプール６０５内のブロックに適用されてもよい。具体的には、いくつかの実施形態では、第２のプール６０５内のブロックの数が所定の閾値未満である場合、より単純な又はより弱いＸＯＲ保護又は別の保護がそれらのブロックに適用されてもよく、それによってＸＯＲ保護は完全に排除される。第２のプール６０５内のブロックの数が所定の閾値を超える場合、第２のプール内のそれらのブロックの一部又は全てがＸＯＲ保護によって保護されてもよい。
更に、いくつかの実施形態では、第１のプール６００及び第２のプール６０５の中身は変化してもよい。例えば、メモリモジュール５００に対してメモリヘルス試験が実施され、元は第１のプールにあったブロックがＸＯＲ保護の対象として選択される場合、複数のブロック５０５Ａ～５０５Ｐのうちの１つ以上は、第１のプール６００から第２のプール６０５に転送されてもよい。このようなブロックは、第２のプール６０５に転送されてもよく、それらのブロックのワード線の全てがＸＯＲ保護（又は、他の手段を使用して保護）されてもよい。第１のプール６００及び第２のプール６０５は、それらのプールに分類される複数のブロック５０５Ａ～５０５Ｐを識別するデータ構造（例えば、テーブル、ログなど）であってもよい。例えば、いくつかの実施形態では、第１のテーブルは、第１のプール６００に使用されてもよく、第２のテーブルは、第２のプール６０５に使用されてもよい。そのような場合、第１のプール６００下に分類される複数のブロック５０５Ａ～５０５ＰのＩＤは、第１のテーブルに列挙されてもよく、第２のプール６０５に分類される複数のブロックのＩＤは、第２のテーブルに列挙されてもよい。複数のブロック５０５Ａ～５０５Ｐの任意のブロックが第１のプール６００から第２のプール６０５に移動されるとき、第１のテーブルは、そのブロックを削除するように更新されてもよく、第２のテーブルは、そのブロックを追加するように更新されてもよい。このように、第１のプール６００及び第２のプール６０５は、動的に変化してもよい。他の実施形態では、第１のプール６００及び第２のプール６０５は、他の方法で構成されてもよい。
図７を参照すると、本開示のいくつかの実施形態による、プロセス７００を略述した例示的なフローチャートが示されている。プロセス７００は、特定の実施形態に基づいて、追加の動作又は他の動作を含んでもよい。プロセス７００については、図５及び図６と併せて論じられる。いくつかの実施形態では、プロセス７００は、メモリモジュール５００に対してメモリヘルス試験が実施されるときに、そのメモリモジュールの開発又は製造中（例えば、製作中、梱包前、梱包後など）に実施されてもよい。他の実施形態では、プロセス７００は、メモリヘルス試験が実施されるときに、開発後及びメモリモジュール５００の動作中に実施されてもよい。このように、プロセス７００を実施するためのメモリヘルス試験は、メモリモジュール５００の寿命中に１回又は複数回実施されてもよい。いくつかの実施形態では、メモリヘルス試験は、指定された期間に又は特定の条件が満たされたときに、自動的に実施されてもよい。例えば、いくつかの実施形態では、メモリヘルス試験は、特定のブロックがプログラムされた後に実施されてもよい。他の実施形態では、メモリヘルス試験は、必要に応じて、数時間ごと、数日ごと、数年ごと、又は任意の他の時間単位で実施されてもよい。
更に、いくつかの実施形態では、メモリヘルス試験は、ホストデバイス（例えば、ホストデバイス１０５）から受信した命令及び／又はメモリモジュールに接続された別の構成要素（例えば、試験回路１４５）から受信した命令に基づいて、メモリモジュール５００に関連付けられたメモリコントローラ（例えば、メモリコントローラ１３０）に命令を送信することによって実施され得る。更に、メモリヘルス試験がメモリモジュール５００に対して実施される場合、いくつかの実施形態では、メモリヘルス試験は、複数のブロック５０５Ａ～５０５Ｐの全てに対して実施されてもよく、他の実施形態では、メモリヘルス試験は、単一のブロック又はそれらのブロックのサブセットに対して実施されてもよい。例えば、メモリヘルス試験が、複数のブロック５０５Ａ～５０５Ｐのブロックがプログラムされるときに実施される場合、いくつかの実施形態では、単一のブロックをプログラムすることにより、それらのブロックがメモリヘルス試験を開始したか否かにかかわらず、全てのブロックに対するメモリヘルス試験が開始され得る。他の実施形態では、単一のブロックをプログラムすることにより、そのブロックのみ、あるいはメモリヘルス試験のための所定の基準に基づいて選択され得る他のブロックのサブセットに対してメモリヘルス試験が開始され得る。
このように、プロセス７００は、メモリヘルス試験がメモリモジュール５００に対して、複数のブロック５０５Ａ～５０５Ｐのうちの単一ブロック、サブセット、又は全てのブロックのいずれかに対して実施されるときに、動作７０５で開始する。動作７１０において、試験を受けるブロックから、疑わしい不良化ブロックが識別される。以下の説明のために、複数のブロック５０５Ａ～５０５Ｐの全てが、メモリヘルス試験を受けているものと想定される。しかしながら、プロセス７００は、複数のブロック５０５Ａ～５０５Ｐの単一ブロック又はサブセットに対するメモリヘルス試験に同様に使用されてもよい。いくつかの実施形態では、メモリヘルス試験は、第１のプール６００内にある複数のブロック５０５Ａ～５０５Ｐのうちのブロック、換言すれば、動作７１０の前に「高品質ブロック」と見なされるブロックに対して実施される。プロセス７００が初めて実施されるとき、複数のブロック５０５Ａ～５０５Ｐの全ては、第１のプール６００下に分類されてもよい。したがって、動作７１０は、複数のブロック５０５Ａ～５０５Ｐの全てに対して実施されてもよい。複数のブロック５０５Ａ～５０５Ｐからのいくつかのブロックが、保護のために第２のプール６０５に転送されると、動作７１０は、より少ないブロックに対して実施され得る。更に、複数のブロック５０５Ａ～５０５Ｐのうちのブロックが第１のプール６００から第２のプール６０５に転送されると、第１のプール内のブロック数が減少し、第２のプール内のブロック数が増加する。いくつかの実施形態では、メモリヘルス試験はまた、第２のプール内のブロックのいずれかが不良になり、したがって（不良になった後は使用されなくなるため）ＸＯＲ保護が不要になったかどうかを決定するため、第２のプール６０５内にある複数のブロック５０５Ａ～５０５Ｐのうちのブロックに対して実施されてもよい。
このように、動作７１０では、複数のブロック５０５Ａ～５０５Ｐからの疑わしい不良化ブロックが、第１のプール６００から識別される。「疑わしい不良化ブロック」は、動作７１０の実施時に不良になっているブロックか、又は動作７１０の実施時には必ずしも不良になっていないが、動作７１０を実施する所定の期間内に不良になることが予想されるブロックのいずれかである。疑わしい不良化ブロックは、様々な方法のいずれかで識別され得る。いくつかの実施形態では、「弱い」ワード線を識別するために使用されるものと同様の機構が使用されてもよい。例えば、いくつかの実施形態では、所定のパラメータは、複数のブロック５０５Ａ～５０５Ｐの全て又はサブセットから測定されてもよく、平均が計算されてもよい。特定のブロックの測定されたパラメータが、計算された平均から所定の閾値を超えて逸脱した場合、その特定のブロックは、疑わしい不良化ブロックと見なされてもよい。いくつかの実施形態では、不良になった又は「弱く」なったワード線の数は、疑わしい不良化ブロックの指標として使用されてもよい。例えば、いくつかの実施形態では、特定のブロックにおいて不良になった又は「弱く」なったワード線の数が所定の閾値を超える場合、その特定のブロックは、疑わしい不良化ブロックと見なされてもよい。
いくつかの実施形態では、「高」品質ブロックを識別するための試験が行われてもよい。不良になったブロック（本明細書では、実際の不良化ブロックとも称される）か又は不良になることが疑われるブロック（例えば、疑わしい不良化ブロック）のいずれかのブロックよりも「高」品質のブロックを識別することは、より容易であり得る。このように、メモリ試験は、第１のプール６００内に配置され得る「高」品質ブロックを識別するために実施されてもよい。疑わしい不良化ブロックを含む全ての残りのブロックは、第２のプール６０５内に配置されてもよい。他の機構が、疑わしい不良化ブロックを識別するために使用されてもよい。
いくつかの実施形態では、動作７１０を実施するときに実際に不良になっている疑わしい不良化ブロックは、「不良ブロック」としてマーク付けされてもよく、これらのブロックをメモリモジュール５００の動作中に使用することはできない。いくつかの実施形態では、「不良ブロック」は、第２のプール６０５又は「不良ブロック」のみを含む第３のプールに転送されてもよい。「不良ブロック」が第１のプール６００から転送された後、第１のプールは、第１のプールから「不良ブロック」を削除するように更新されてもよい。「不良ブロック」ではない疑わしい不良化ブロックは、動作７１５において第１のプール６００から第２のプール６０５に転送される。第１のプール６００及び第２のプール６０５は、第１のプールから第２のプールへの疑わしい不良化ブロックの移動を反映するように更新されてもよい。動作７２０において、動作７１５で第２のプール６０５に転送された疑わしい不良化ブロックはＸＯＲ保護される。
いくつかの実施形態では、上述のように、疑わしい不良化ブロックのワード線の全てはＸＯＲ保護される。いくつかの実施形態では、ウェアレベリングなどの機構は、それらのブロックがあまり使用されず、したがって負荷が少なくなることで「不良ブロック」に変換する可能性が低くなるように、疑わしい不良化ブロックに適用されてもよい。いくつかの実施形態では、第２のプール６０５内の疑わしい不良化ブロックの数が所定の閾値を下回る場合、より単純なＸＯＲ保護又は他の保護機構がそれらのブロックに適用されてもよく、それによってＸＯＲ保護の必要性が完全に回避される。第２のプール６０５内の疑わしい不良化ブロックに適用することが望ましいと見なされ得る、任意の他の種類の保護が適用されてもよい。更に、いくつかの実施形態では、ＸＯＲ保護は、第１のプール６００内に残っているブロックには適用されない。いくつかの実施形態では、より簡略的な保護方法が、第１のプール６００内に残っているブロックに適用されてもよい。
動作７２５では、上述したように、第１のプール６００内の複数のブロック５０５Ａ～５０５Ｐが監視される。いくつかの実施形態では、監視は、特定の基準に基づいて定期的であってもよく、他の実施形態では、監視は、複数のブロック５０５Ａ～５０５Ｐのうちのブロック内で何らかの変更が検出されるとすぐに、変更されたブロックに対して、又はいずれかのブロックが変更されたときに全てのブロックに対して、プロセス７００が繰り返され得るように、連続的であってもよい。更に、第２のプール６０５内の疑わしい不良化ブロックの数が閾値を超える場合、いくつかの実施形態では、それらのブロックの一部又は全て（ＸＯＲ保護され得ない、又は第２のプール内の他の機構を使用して保護され得るブロックを含む）は、ＸＯＲ保護されてもよい。疑わしい不良化ブロックのために第１のプール６００内の複数のブロック５０５Ａ～５０５Ｐを監視し、第２のプール６０５内の疑わしい不良化ブロックのみを保護することにより、ブロックの一部のみがＸＯＲ保護される必要があり、それによってメモリモジュール５００の性能が高まる。
ここで図８を参照すると、本開示のいくつかの実施形態による、メモリモジュール８００の簡略化された例示的なブロック図が示されている。メモリモジュール８００は、メモリモジュール８００がメモリモジュール２００と同様の素子を含み得るという点で、メモリモジュール２００と同様である。例えば、図示されていないが、メモリモジュール８００は、複数のＮＡＮＤストリングを含んでもよく、複数のＮＡＮＤストリングのそれぞれは、複数のメモリセルと、ソース線に接続された第１の選択トランジスタと、ビット線に接続された第２の選択トランジスタと、複数のメモリセルのそれぞれの制御端子に接続されたワード線とを有する。メモリモジュール８００はまた、読み取り／書き込み回路２６５と同様の読み取り／書き込み回路を含んでもよい。更に、メモリモジュール８００の複数のＮＡＮＤストリングは、１つ以上のブロック（例えば、ブロック２６０と同様）に群にまとめられてもよい。例えば、メモリモジュール８００は、複数のブロック８０５Ａ～８０５Ｐを含んでもよい。複数のブロック８０５Ａ～８０５Ｐ内のブロックの数は、実施形態ごとに異なってもよいことを理解されたい。更に、図示されていないが、複数のブロック８０５Ａ～８０５Ｐのそれぞれは、複数のワード線を含む。
メモリモジュール８００は、メモリモジュール３００及びメモリモジュール５００の実施形態の組み合わせである。具体的には、メモリモジュール５００と同様に、メモリモジュール８００では、複数のブロック８０５Ａ～８０５Ｐからのいくつかのブロックが、ＸＯＲ保護の対象として選択されてもよい。例えば、図８に示すように、ブロック８１０及び８１５は、ＸＯＲ保護の対象として選択されてもよい。２つのブロック（例えば、ブロック８１０及びブロック８１５）のみが、メモリモジュール８００においてＸＯＲ保護の対象として選択されていることが示されているが、他の実施形態では、単一ブロック又は２つを超えるブロックがＸＯＲ保護の対象として選択されてもよい。更に、ブロック８１０及びブロック８１５は、メモリモジュール８００の両端に位置するものとして示されているが、ＸＯＲ保護の対象として選択されるブロックの相対位置は問題ではないことを理解されたい。疑わしい不良化ブロックとして識別されるいずれのブロックも、ＸＯＲ保護の対象として選択されてもよい。このように、ブロック８０５及びブロック８１０は、図５～図７に関して上述したのと同じ方法で識別された、疑わしい不良化ブロックである。
しかしながら、選択されたブロック（例えば、ブロック５１０、ブロック５１５）の全てのワード線がＸＯＲ保護される（又は他の機構を使用して保護される）メモリモジュール５００とは対照的に、メモリモジュール８００では、選択されたブロック（例えば、ブロック８１０、ブロック８１５）のワード線のサブセットのみが、メモリモジュール３００内のものと同様に、ＸＯＲ保護の対象として選択される。例えば、１つ以上のワード線８２０が、ブロック８１０におけるＸＯＲ保護対象の「弱い」として識別されてもよい。同様に、１つ以上のワード線８２５が、ブロック８１５におけるＸＯＲ保護対象の「弱い」として識別されてもよい。このように、いくつかの選択されたブロック内の全てのワード線をＸＯＲ保護する代わりに（メモリモジュール５００の場合）、又は全てのブロック内のいくつかのワード線をＸＯＲ保護する代わりに（メモリモジュール３００の場合）、メモリモジュール８００は、いくつかの選択されたブロック（例えば、ブロック８１０、ブロック８１５）のいくつかのワード線（例えば、ワード線８２５、ワード線８３５）がＸＯＲ保護される折衷方式を提供する。
ここで図９を参照すると、本開示のいくつかの実施形態による、プロセス９００の動作を略述した例示的なフローチャートが示されている。プロセス９００は、特定の実施形態に基づいて、追加の動作又は他の動作を含んでもよい。プロセス９００については、図８と併せて論じられる。いくつかの実施形態では、プロセス９００は、メモリモジュール８００に対してメモリヘルス試験が実施されるときに、そのメモリモジュールの開発又は製造中（例えば、製作中、梱包前、梱包後など）に実施されてもよい。他の実施形態では、プロセス９００は、メモリヘルス試験が実施されるときに、開発後及びメモリモジュール８００の動作中に実施されてもよい。このように、プロセス９００を実施するためのメモリヘルス試験は、メモリモジュール８００の寿命中に１回又は複数回実施されてもよい。いくつかの実施形態では、メモリヘルス試験は、既定の指定された期間に又は特定の条件が満たされたときに、自動的に実施されてもよい。例えば、いくつかの実施形態では、メモリヘルス試験は、特定のブロックがプログラムされた後に実施されてもよい。他の実施形態では、メモリヘルス試験は、必要に応じて、数時間ごと、数日ごと、数年ごと、又は任意の他の時間単位で実施されてもよい。
更に、いくつかの実施形態では、メモリヘルス試験は、ホストデバイス（例えば、ホストデバイス１０５）から受信した命令及び／又はメモリモジュールに接続された別の構成要素（例えば、試験回路１４５）から受信した命令に基づいて、メモリモジュール８００に関連付けられたメモリコントローラ（例えば、メモリコントローラ１３０）に命令を送信することによって実施され得る。更に、メモリヘルス試験がメモリモジュール８００に対して実施される場合、いくつかの実施形態では、メモリヘルス試験は、複数のブロック８０５Ａ～８０５Ｐの全てに対して実施されてもよく、他の実施形態では、メモリヘルス試験は、上述のように、単一のブロック又はそれらのブロックのサブセットに対して実施されてもよい。
このように、プロセス９００は、メモリヘルス試験が実施されることが所望されるときに、動作９０５で開始する。動作９１０において、メモリモジュール８００内の疑わしい不良化ブロックは、動作７１０と同様に識別される。動作９１５において、識別された疑わしい不良化ブロック（例えば、ブロック８１０、ブロック８１５）は、第２のプール（例えば、第２のプール６０５と同様）に配置され、一方、疑わしい不良化ブロックとして分類されないブロックは、第１のプール（例えば、第１のプール６００と同様）に配置される。動作９２０において、「弱い」ワード線、又は動作９１０で選択されたブロック内でＸＯＲ保護されるワード線は、動作４１０及び４１５と同様に識別される。識別されたワード線は、動作９２５においてＸＯＲ保護される。動作９２５は、動作４２０と同様である。動作９３０では、第１のプールに残っているブロックは、動作７２５と同様に監視され、プロセス９００は、監視基準が満たされたときに繰り返される。
したがって、ブロックの「弱い」領域のみ及び／又はメモリモジュールの特定のブロックのみがＸＯＲ保護される部分的ＸＯＲ保護機構を提供することによって、本開示は、関連するメモリモジュールの性能を高めながら、効果的かつコスト効率的な方法でＸＯＲ保護を達成する。
本明細書に記載される主題は、時により、異なる他の構成要素内に含まれるか、又は異なる他の構成要素と接続された異なる構成要素を示す。このように表現されたアーキテクチャは単なる例示であること、また実際には、同じ機能性を達成する多くの他のアーキテクチャが実施され得ることを理解されたい。概念的な意味では、同じ機能性を達成するための任意の構成要素の配置は、所望の機能性が達成されるように有効に「関連付け」られる。したがって、特定の機能性を達成するために本明細書で組み合わされた任意の２つの構成要素は、アーキテクチャ又は中間構成要素とは無関係に、所望の機能性が達成されるように、互いに「関連付けられた」ものとして見ることができる。同様に、そのように関連付けられた任意の２つの構成要素はまた、所望の機能性を達成するために互いに「動作可能に接続された」又は「動作可能に連結された」ものとして見ることもでき、そのように関連付けられることができる任意の２つの構成要素もまた、所望の機能性を達成するために互いに「動作可能に連結可能」であるものとして見ることもできる。動作可能に連結可能な具体例としては、限定するものではないが、物理的に嵌合可能な及び／若しくは物理的に相互作用する構成要素、並びに／又は無線で相互作用可能な及び／若しくは無線で相互作用する構成要素、並びに／又は論理的に相互作用する及び／若しくは論理的に相互作用可能な構成要素が挙げられる。
本明細書における実質的に任意の複数形及び／又は単数形の用語の使用に関して、当業者は、文脈及び／又は適用例に適切であるように、複数から単数に、及び／又は単数から複数に変えることができる。明確にするために、様々な単数／複数の順列が本明細書に明示的に記載される場合がある。
一般に、本明細書で使用される用語、特に添付の「特許請求の範囲」（例えば、添付の「特許請求の範囲」の本文）は、一般的に「無制限」用語として解釈されることが、当業者には理解されよう（例えば、「含む（including）」という用語は、「限定するものではないが含む」と解釈されるべきであり、用語「有する（having）」は、「少なくとも有する」と解釈されるべきであり、用語「含む（includes）」は、「限定するものではないが含む」と解釈されるべきである）。特定数の導入された請求項記載物の具体的な数が意図されている場合には、そのような意図は、請求項に明示的に記載されることになり、そのような記載がない場合、そのような意図は存在しないことが、当業者には更に理解されよう。例えば、理解を助けるために、以下の添付の「特許請求の範囲」は、請求項記載物を導入するための導入句「少なくとも１つ」及び「１つ以上」の使用を含む場合がある。しかしながら、このような句の使用は、同じ請求項が導入句「１つ以上」又は「少なくとも１つ」及び「ａ」又は「ａｎ」などの不定冠詞（例えば、「ａ」及び／又は「ａｎ」は、典型的に「少なくとも１つ」又は「１つ以上」を意味すると解釈されるべきである）を含む場合であっても、不定冠詞「ａ」又は「ａｎ」による請求項記載物の導入は、そのような導入された請求項記載物を含む任意の特定の請求項をそのような１つの記載物のみを含む発明に制限することを意味するものと解釈されるべきではなく、同じことが、請求項記載物を導入するのに使用される定冠詞の使用にも当てはまる。更に、導入された請求項記載物の具体的な数が明示的に記載されている場合であっても、当業者は、そのような記載物が、典型的には、少なくとも記載された数を意味すると解釈されるべきであることを認識するであろう（例えば、他の修飾語句を有しない「２つの記載物」というそのままの記載は、典型的に少なくとも２つの記載物、又は２つを超える記載物を意味する）。更に、「Ａ、Ｂ、及びＣなどのうちの少なくとも１つ」と類似した慣例が使用される場合には、一般的に、そのような構造は、当業者がその慣習を理解するという意味で意図される（例えば、「Ａ、Ｂ、及びＣのうちの少なくとも１つを有するシステム」は、限定するものではないが、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、並びに／又はＡ、Ｂ、及びＣなどを有するシステムを含む）。そのような場合、「Ａ、Ｂ、又はＣなどのうちの少なくとも１つ」と類似した慣例が使用される場合には、一般的に、そのような構造は、当業者がその慣習を理解するという意味で意図される（例えば、「Ａ、Ｂ、又はＣのうちの少なくとも１つを有するシステム」は、限定するものではないが、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、並びに／又はＡ、Ｂ、及びＣなどを有するシステムを含む）。説明、請求項、又は図面にかかわらず、２つを超える代替用語を提示する実質上任意の分離語及び／又は語句は、それらの用語のうちの１つ、それらの用語のいずれか、又は両方の用語を含む可能性を企図することが理解されるべきであることが、当業者には更に理解されよう。例えば、語句「Ａ又はＢ」は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むと理解されるであろう。更に、特に断りがない限り、単語「大体」、「約」、「およそ」、「実質的に」などの使用は、プラスマイナス１０パーセントを意味する。
例示の実施形態の前述の説明は、例示目的及び説明目的のために提示したものである。開示される正確な形態に関して網羅的又は制限的であることを意図するものではなく、修正及び変形は、上記の教示に照らして可能であるか、又は開示される実施形態の実践から取得され得る。本発明の範囲は、本明細書に添付の「特許請求の範囲」及びそれらの等価物によって定義されることが意図されている。

Claims (17)

  1. 方法であって、
    メモリモジュールの複数のブロックのうちの少なくとも１つから弱いワード線を識別することであって、前記複数のブロックのそれぞれは、複数のワード線を含み、前記弱いワード線は、それに接続されているメモリセルの不合格ビット数またはビット誤り率のうち少なくともいずれかが基準を満たさないワード線である、ことと、
    前記弱いワード線に接続されているメモリセルに格納されているデータが第１のレベルの保護を受けることを決定することと、
    前記第１のレベルの保護を前記弱いワード線に接続されているメモリセルに格納されているデータに適用することと、を含み、
    第１のブロックの第１のワード線を、平均パラメータから既定の閾値だけ逸脱している、前記第１のワード線に関連付けられたパラメータの値に基づいて、前記弱いワード線として識別することを更に含み、前記パラメータは、前記不合格ビット数または前記ビット誤り率のうち少なくともいずれかである、
    方法。
  2. 前記平均パラメータが、
    前記複数のワード線のそれぞれから前記パラメータの前記値を測定することと、
    前記複数のワード線のそれぞれからの前記測定された前記値の平均を計算することと、によって計算される、請求項１記載の方法。
  3. 前記第１のレベルの保護を受けない前記複数のワード線に接続されているメモリセルに格納されているデータに第２のレベルの保護を適用することを更に含む、請求項１に記載の方法。
  4. 前記複数のブロックから、少なくとも１つの疑わしい不良化ブロックを選択することと、
    前記少なくとも１つの疑わしい不良化ブロックのそれぞれから前記弱いワード線を識別することと、
    前記少なくとも１つの疑わしい不良化ブロックを第２のプールに配置し、前記複数のブロックのうちの残りのブロックを第１のプールに配置することと、を更に含む、請求項１に記載の方法。
  5. 前記第１のプール内の前記複数のブロックのうちの前記残りのブロックを定期的に監視して、追加の疑わしい不良化ブロックを識別することを更に含む、請求項４記載の方法。
  6. 前記追加の疑わしい不良化ブロックを前記第２のプールに転送することを更に含む、請求項５記載の方法。
  7. 前記第１のレベルの保護が、前記第２のプール内の前記少なくとも１つの疑わしい不良化ブロックのそれぞれに適用され、前記第１のプール内の前記複数のブロックのうちの前記残りのブロックには保護が適用されない、請求項４記載の方法。
  8. 前記複数のブロックのうちの前記少なくとも１つが、前記複数のブロックから選択されるブロックのサブセットを含み、前記ブロックのサブセットのそれぞれのブロックの前記複数のワード線に接続されているメモリセルに格納されているデータのそれぞれが、前記第１のレベルの保護が適用されるデータとして指定される、請求項１に記載の方法。
  9. 前記複数のブロックのそれぞれからの前記複数のワード線のサブセットに接続されているメモリセルに格納されているデータが、前記第１のレベルの保護が適用されるデータとして指定される、請求項１に記載の方法。
  10. コンピュータ可読命令が記憶されている非一時的コンピュータ可読媒体であって、前記コンピュータ可読命令は、メモリモジュールに関連付けられたプロセッサによって実行されると、請求項１から９のいずれか１項記載の方法を含むプロセスを実施する、
    非一時的コンピュータ可読媒体。
  11. コンピュータ可読命令が記憶されている非一時的コンピュータ可読媒体であって、前記コンピュータ可読命令は、メモリモジュールに関連付けられたプロセッサによって実行されると、請求項５または６記載の方法を含むプロセスを実施し、
    前記プロセスは、
    前記メモリモジュールの第１のブロックが、所定の閾値から所定の値だけ逸脱している、前記第１のブロックに関連付けられたパラメータに基づいて、前記疑わしい不良化ブロック又は前記追加の疑わしい不良化ブロックのうちの１つであることを識別することを更に含む、
    非一時的コンピュータ可読媒体。
  12. 前記プロセスは、
    ウェアレベリング機構を前記第１のレベルの保護と組み合わせることを更に含む、請求項１０記載の非一時的コンピュータ可読媒体。
  13. コンピュータ可読命令が記憶されている非一時的コンピュータ可読媒体であって、前記コンピュータ可読命令は、メモリモジュールに関連付けられたプロセッサによって実行されると、請求項４から６いずれか１項記載の方法を含むプロセスを実施し、
    前記プロセスは、
    前記第１のプール内の前記メモリモジュールの前記残りのブロックに別の保護を適用することを更に含む、
    非一時的コンピュータ可読媒体。
  14. メモリデバイスであって、
    複数のメモリモジュールであって、前記複数のメモリモジュールのそれぞれは複数のブロックを含み、前記複数のブロックのそれぞれは複数のワード線を含む、複数のメモリモジュールと、
    前記複数のメモリモジュールのそれぞれに関連付けられたメモリコントローラと、を含み、
    前記メモリコントローラは、
    前記複数のブロックのそれぞれから弱いワード線の群を識別するステップであって、前記弱いワード線は、それに接続されているメモリセルの不合格ビット数またはビット誤り率のうち少なくともいずれかが基準を満たさないワード線である、ステップ、
    前記複数のブロックのそれぞれからの前記弱いワード線の群から、ＸＯＲ保護の対象となるデータを格納したメモリセルに接続されているワード線のサブセットを識別するステップ、
    前記複数のブロックのそれぞれの、前記ワード線のサブセットに接続されているメモリセルに格納されているデータのそれぞれに、前記ＸＯＲ保護を適用するステップ、
    を実施するようにプログラムされた命令を含み、
    前記ＸＯＲ保護が適用されるデータを格納したメモリセルに接続されている前記ワード線のサブセットが、前記複数のブロックのそれぞれの最初の４本のワード線を含む、
    メモリデバイス。
  15. 前記メモリコントローラが、前記ＸＯＲ保護を適用されない前記複数のワード線に接続されているメモリセルに格納されているデータのそれぞれに第２の保護を適用するようにプログラムされた命令を更に含む、請求項１４記載のメモリデバイス。
  16. 前記ＸＯＲ保護に加えて、前記複数のブロックのそれぞれの、前記ワード線のサブセットにウェアレベリング機構を適用することを更に含む、請求項１４記載のメモリデバイス。
  17. 前記弱いワード線の群を更新し、前記ＸＯＲ保護が適用されるデータを格納したメモリセルに接続されている前記ワード線のサブセットを更新するために、前記ＸＯＲ保護が適用されないデータを格納したメモリセルに接続されている前記複数のワード線を定期的に監視することを更に含む、請求項１４記載のメモリデバイス。
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