JP7072734B2 - フィルタ回路、信号処理方法、制御回路およびプログラム記憶媒体 - Google Patents

Description

本発明は、入力信号を分割して並列にフィルタ処理を行うフィルタ回路、信号処理方法、制御回路およびプログラム記憶媒体に関する。

デジタル信号処理に用いられる帰還型フィルタは、非帰還型フィルタと比較して少ないタップ数で所望の特性を実現できる。一方で帰還型フィルタはフィードバックパスを含むため、入力信号を１サンプルずつ逐次的に処理せざるを得ず、並列化が難しい。一般に、こうした帰還型フィルタを並列化する方式としては、大きく分けてポリフェーズ分解を用いる方式と入力信号を時間分割する方式との２つが考案されている。

前者は、帰還型フィルタ部分をポリフェーズ分解することで並列化を実現する方式であり、信号処理自体が並列化前と等価であるため、並列化に伴う信号の劣化が発生しないというメリットがある。一方で、ポリフェーズ分解後の信号を処理する複数の帰還型フィルタ間で信号の依存関係があるため、実現可能な次数およびフィルタ特性に制約がある。

後者は入力信号を、例えば数百～数千サンプルのブロックに時間領域で分割し、複数の帰還型フィルタにより各ブロックを処理することで並列化を実現する方式である。この方式は、並列化した帰還型フィルタ間で信号の依存関係がないため、上述したポリフェーズ分解を用いる方式と比較して次数およびフィルタ特性を柔軟に決定することができる。例えば、特許文献１には、帰還型フィルタの一例である無限インパルス応答（ＩＩＲ：Ｉｎｆｉｎｉｔｅ Ｉｍｐｌｕｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを用いるデルタシグマ変調器を複数設け、入力信号を時間領域で分割し、分割した各信号をそれぞれのデルタシグマ変調器で処理することにより並列化を実現する信号変換システムが開示されている。

特開２００５－６２７３号公報

しかしながら、入力信号を時間領域で分割する方式では、フィルタ処理後の信号に、分割したブロック間の境界で不連続性が生じ、これによりフィルタ処理後の信号の信号対雑音比が低下する。

本発明は、上記に鑑みてなされたものであって、ブロック間の境界でのフィルタ処理後の信号の不連続性を緩和することができるフィルタ回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかるフィルタ回路は、入力信号を時間領域で定められたデータ長の分割ブロックに分割し、分割ブロックである第１の分割ブロックに時間的に連続する次の分割ブロックである第２の分割ブロックの先頭の第１のデータ長のデータである先頭データを複製し、複製されたデータである複製データを第１の分割ブロックの末尾に付加することにより入力ブロックを生成する分割部と、複数の入力ブロックをそれぞれ処理対象とし、それぞれが、入力ブロックにサンプル単位で帰還型のフィルタ処理を施し、フィルタ処理後の出力サンプルを生成し、出力サンプルを用いて出力ブロックを生成して出力する複数の信号処理部と、複数の信号処理部のそれぞれから出力される出力ブロックをブロック番号順に並ぶように結合する結合部と、を備え、複数の信号処理部の少なくとも１つは、入力ブロックごとに、切り替えタイミングとなるまでは、生成した出力サンプルである第１の出力サンプルを出力ブロックとして出力し、切り替えタイミング以降は、次の入力ブロックを処理対象とする信号処理部によって生成された出力サンプルである第２の出力サンプルのうち出力ブロックとして出力済みの第１の出力サンプルに続く部分に対応する部分を出力ブロックとして出力し、切り替えタイミングは、複製データに対応する第１の出力サンプルが生成される期間内であって、第１の出力サンプルを生成した信号処理部で生成された第１の信号と、第２の出力サンプルを生成した信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングである。

本発明にかかるフィルタ回路は、ブロック間の境界でのフィルタ処理後の信号の不連続性を緩和することができるという効果を奏する。

実施の形態１にかかるフィルタ回路の構成例を示す図 実施の形態１の入力ブロックを説明するための図 実施の形態１の出力ブロックの結合処理を説明するための図 実施の形態１の信号処理部の構成例を示す図 実施の形態１の出力制御部の構成例を示す図 実施の形態１の出力切り替え部における出力切り替え処理の一例を示すフローチャート 実施の形態１の分割ブロック、入力ブロックおよび出力ブロックの関係を模式的に示す図 実施の形態１の出力信号を説明するための図 実施の形態１にかかる処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図 実施の形態１の効果を説明するための図 実施の形態２にかかるフィルタ回路の構成例を示す図 実施の形態２の信号処理部の構成例を示す図 実施の形態２の出力制御部の構成例を示す図 実施の形態１のフィルタ回路を備える無線送信機の構成例を示す図 ＲＮＮにおけるフィードバック回路の一例を示す図

以下に、本発明の実施の形態にかかるフィルタ回路、信号処理方法、制御回路およびプログラム記憶媒体を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかるフィルタ回路の構成例を示す図である。図１に示すように、本実施の形態のフィルタ回路１は、分割部２、信号処理部３－１～３－ｍおよび結合部４を備える。ｍは２以上の整数である。ここでは、本発明にかかるフィルタ回路の一例として図１に示すデルタシグマＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路を例に挙げて説明する。

分割部２は、入力信号を時間領域で定められたデータ長の分割ブロックに分割する。分割部２は、さらに、分割ブロックである第１の分割ブロックに時間的に連続する次の分割ブロックである第２の分割ブロックの先頭の第１のデータ長のデータである先頭データを複製し、複製されたデータである複製データを第１の分割ブロックの末尾に付加することにより入力ブロックを生成する。なお、１サンプル時間に対応する信号を、１サンプルと呼ぶ。以下、データ長をサンプル単位で示すこととし、本実施の形態の分割ブロックのデータ長をＮ_ｂｌｋサンプルとする。以下では、データ長をサンプル単位で示す場合、単位のサンプルを省略することがある。例えば、ブロック長Ｎ_ｂｌｋサンプルを、ブロック長Ｎ_ｂｌｋと記載する。

分割部２は、詳細にはＮ_{ｉｎｐｕｔ}サンプルの入力信号を、それぞれがＮ_ｂｌｋサンプルの信号であるｍ個のブロックに分割する。Ｎ_{ｉｎｐｕｔ}は、フィルタ回路１における１回の処理対象の入力信号の長さに相当する。Ｎ_{ｉｎｐｕｔ}サンプルをｍ個の分割ブロックに分割するため、Ｎ_{ｉｎｐｕｔ}＝Ｎ_ｂｌｋ×ｍである。なお、入力信号は、Ｎ_{ｉｎｐｕｔ}サンプルごとに区切られていてもよいし、区切られずに連続してフィルタ回路１へ入力されてもよい。入力信号が区切られずに連続してフィルタ回路１へ入力される場合には、Ｎ_{ｉｎｐｕｔ}サンプルの入力信号ごとに、同様に入力信号をｍ個の分割ブロックに分割すればよい。分割部２は、入力信号を分割して得られるｍ個のブロックであるｍ個の分割ブロックに基づいて、信号処理部３－１～３－ｍのそれぞれへ入力されるｍ個の入力ブロックを生成する。

図２は、本実施の形態の入力ブロックを説明するための図である。図２に示すように、分割部２は、入力信号を分割して得られるブロック長Ｎ_ｂｌｋの分割ブロックの末尾に、次の分割ブロックの先頭からＮ_{ｏｖｅｒｌａｐ}サンプルの部分である先頭データを複製して付加する。これにより、分割ブロックの末尾部分は、次の分割ブロックの先頭データと同一となる。このように、分割ブロックの末尾部分の複製データと次の分割ブロックの先頭データとはオーバーラップしている。分割ブロックの末尾部分の複製データと次の分割ブロックの先頭データとをオーバーラップ区間と呼ぶ。

図２の各分割ブロックをあらわす矩形内に記載された０，１，・・・の通知はブロック番号（ブロック＃）を示す。例えば、分割部２は、ブロック＃０の分割ブロックの末尾に、ブロック＃１の分割ブロックの先頭データを複製した複製データを付加することにより、ブロック＃０の入力ブロックを生成する。同様に、分割部２は、ブロック＃１の分割ブロックの末尾に、ブロック＃２の分割ブロックの先頭データを複製した複製データを付加することにより、ブロック＃１の入力ブロックを生成する。このように、分割部２は、各分割ブロックの末尾に、次の分割ブロックの先頭データの複製データを付加することにより、ｍ個の入力ブロックを生成し、ｍ個の入力ブロックを、対応する信号処理部３－１～３－ｍへそれぞれ入力する。なお、ブロック＃０は信号処理部３－１へ入力され、ブロック＃１は信号処理部３－２へ入力され、といったように、ブロック＃（ｍ－１）の入力ブロックは、信号処理部３－ｋへ入力される。ｋは０からｍまでの整数である。

信号処理部３－１～３－ｍのそれぞれは、分割部２から入力された入力ブロックに帰還型のフィルタ処理を実施して出力ブロックを生成し、出力ブロックを結合部４へ出力する。すなわち、複数の信号処理部である信号処理部３－１～３－ｍは、複数の入力ブロックをそれぞれ処理対象とし、それぞれが、入力ブロックにサンプル単位で帰還型のフィルタ処理を施し、フィルタ処理後の出力サンプルを生成し、出力サンプルを用いて出力ブロックを生成して出力する。信号処理部３－１～３－ｍの少なくとも１つは、さらにブロック間の不連続性を緩和するためのタイミング調整処理を実施する。後述するように、各出力ブロックのブロック長はＮ_ｂｌｋである。信号処理部３－１～３－ｍの処理の詳細については後述する。

結合部４は、信号処理部３－１～３－ｍのそれぞれから出力された出力ブロックを結合し、出力信号として出力する。図３は、本実施の形態の出力ブロックの結合処理を説明するための図である。図３に示すように、結合部４は、信号処理部３－１～３－ｍから出力された出力ブロックがブロック番号順に並ぶように結合することにより出力信号を生成する。

以上のように、本実施の形態のフィルタ回路１は、Ｎ_{ｉｎｐｕｔ}サンプルの入力信号に帰還型のフィルタ処理すなわち過去のサンプルを用いるフィルタ処理を施し、処理後の信号を出力信号として出力する。このように、入力信号を時間領域で分割して帰還型のフィルタ処理を行う場合、単純に分割した各ブロックに帰還型フィルタ処理を行うと、ブロック間で信号が不連続になる。例えば、ブロック＃２のブロックの先頭のサンプルのフィルタ処理が行われるときに、１つ前のサンプルは、別のブロックとして処理されるためブロック＃２のブロックの先頭のサンプルの処理では用いられない。このため、このサンプルの処理結果は入力信号を分割しない場合と異なることになり、これにより、ブロック間で信号が不連続になる。この問題を避けるために、隣接するブロック間でオーバーラップ区間を設け、フィルタ処理後に、２つのブロックのうち後ろのブロックからオーバーラップ区間に対応する処理結果を削除する方法が考えられる。しかし、この方法では、フィルタ処理に非線形処理が含まれる場合などには、前のブロックの処理後の末尾部分と次のブロックの処理後の先頭との処理結果が一致するとは限らず、ブロック間が不連続になることがある。このため、本実施の形態では、ブロック＃ｋの入力ブロックを処理する信号処理部３－（ｋ－１）が、信号処理部３－ｋの出力サンプルと信号処理部３－（ｋ－１）内でフィルタ処理されたサンプルとの比較結果を用いて、オーバーラップ区間に対応するフィルタ処理後のサンプルの切り替えタイミングを制御する。この切り替えとは、信号処理部３－（ｋ－１）が、オーバーラップ区間で出力するサンプルを、信号処理部３－（ｋ－１）内でフィルタ処理されたサンプルから信号処理部３－（ｋ－１）の出力サンプルへ切り替えることである。

次に、本実施の形態の信号処理部３－１～３－ｍの詳細について説明する。信号処理部３－１～３－ｍは、同様の構成である。ただし、信号処理部３－１および３－ｍは、信号処理部３－２～３－（ｍ－１）と信号の出力などが一部異なる。図４は、本実施の形態の信号処理部３－（ｋ－１）および信号処理部３－ｋの構成例を示す図である。図４に示すように、信号処理部３－（ｋ－１）は、減算部３１、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ部３２、減算部３３、ＩＩＲフィルタ部３４、非線形処理部３５および出力制御部３６を備える。信号処理部３－ｋの構成は、信号処理部３－（ｋ－１）と同様である。

減算部３１は、信号処理部３－（ｋ－１）に入力されるブロック＃ｋの入力ブロックの各サンプルから非線形処理部３５の処理結果を減算し、減算結果をＦＩＲフィルタ部３２へ入力する。ＦＩＲフィルタ部３２は、入力されたサンプルと（Ｌ－１）サンプル前までのＬサンプル分の信号と、あらかじめ定められた係数値との内積を出力する処理、すなわち畳み込み処理を行う。Ｌは２以上の整数である。ＦＩＲフィルタ部３２は処理後の信号を減算部３３へ入力する。減算部３３は、ＦＩＲフィルタ部３２から入力された信号からＩＩＲフィルタ部３４から入力された信号を減算する。減算部３３による減算結果は非線形処理部３５およびＩＩＲフィルタ部３４へ入力される。ＩＩＲフィルタ部３４は、入力された信号と（Ｌ－１）サンプル前までのＬ個サンプル分の信号と、あらかじめ定められた係数値との内積を出力する処理、すなわち畳み込み処理を行い、処理結果を減算部３３へ入力する。

非線形処理部３５は、入力された信号に非線形処理を行う。このように、本実施の形態のフィルタ処理は、非線形処理を含む。非線形処理部３５が行う非線形処理は、例えば、定められた判定閾値と入力された信号とを比較することにより、離散値を出力する量子化処理である。非線形処理部３５による処理結果である出力サンプルは、出力制御部３６および減算部３１へ入力される。信号処理部３－（ｋ－１）の非線形処理部３５から出力されるサンプルは、ブロック＃ｋの入力ブロックの各サンプルに帰還型のフィルタ処理に施した後のサンプルであるため、非線形処理部３５から出力されるサンプルをブロック＃ｋの出力サンプルとも呼ぶ。

さらに、出力制御部３６には、信号処理部３－ｋの非線形処理部３５から出力された出力サンプルが入力される。出力制御部３６は、信号処理部３－（ｋ－１）の出力サンプルと、信号処理部３－ｋの出力サンプルとを切り替えて出力する。出力制御部３６が、１つの入力ブロックに対応して出力する１ブロック分の出力サンプルを出力ブロックと呼ぶ。なお、図４に示した構成例は、一例であり、図４に示した構成要素のうち出力制御部３６以外の構成は、帰還型のフィルタ処理回路の構成であればよくどのような構成であってもよい。また、図４では、信号処理部３－（ｋ－１）の出力サンプルを信号処理部３－（ｋ－２）へ入力する経路が図示されていないが、ｋが３以上の場合には、信号処理部３－ｋの非線形処理部３５から出力された出力サンプルが信号処理部３－（ｋ－１）の出力制御部３６へ入力されるのと同様に、信号処理部３－（ｋ－１）の出力サンプルが信号処理部３－（ｋ－２）の出力制御部３６へ入力される。また、図４では、ｋがｍ－１以下である場合を示しているため、信号処理部３－（ｋ＋１）の非線形処理部３５から信号処理部３－ｋの出力制御部３６への入力の経路も示しているが、ｋ＝ｍの場合にはこの経路は無い。

図５は、本実施の形態の出力制御部３６の構成例を示す図である。図５に示すように、出力制御部３６は、比較部３６１、カウンタ３６２、次ブロック出力信号記録部３６３および出力切り替え部３６４を備える。出力制御部３６の動作を、信号処理部３－（ｋ－１）の出力制御部３６を例に挙げて説明する。カウンタ３６２は、信号処理部３－（ｋ－１）が、入力ブロックの先頭を基準として、ブロックごとに処理したサンプル数すなわち非線形処理部３５から入力されたサンプル数を計数し、計数したサンプル数を示すカウンタ値を比較部３６１および次ブロック出力信号記録部３６３へ出力する。ここでは、カウンタ３６２のカウンタ値の初期値を０とし、出力制御部３６が１サンプル出力するごとにカウンタ値が１インクリメントされるとする。また、カウンタ３６２のカウンタ値は、１ブロック処理するごとに０にリセットされる。

次ブロック出力信号記録部３６３は、信号処理部３－ｋから出力される出力サンプルのうち先頭データに対応する出力サンプルを記録する。すなわち、信号処理部３－ｋから出力されるブロック＃（ｋ＋１）の出力ブロックのうち先頭からＮ_{ｏｖｅｒｌａｐ}個のサンプルを記録する。次ブロック出力信号記録部３６３は、カウンタ３６２から入力されるカウンタ値に基づいて、記録されているブロック＃（ｋ＋１）の出力サンプルのうち、最新の出力サンプルに対応する出力サンプルを比較部３６１および出力切り替え部３６４へ出力する。例えば、ブロック＃ｋのオーバーラップ区間の先頭に対応する出力サンプルが出力制御部３６に入力される場合、すなわちカウンタ値がＮ_ｂｌｋである場合、次ブロック出力信号記録部３６３は、ブロック＃（ｋ＋１）のオーバーラップ区間のうち先頭すなわちブロック＃０の出力サンプルを比較部３６１および出力切り替え部３６４へ出力する。同様に、カウンタ値が（Ｎ_ｂｌｋ＋１）である場合、次ブロック出力信号記録部３６３は、ブロック＃（ｋ＋１）のオーバーラップ区間のうち先頭の次の出力サンプルすなわちブロック＃１の出力サンプルを比較部３６１および出力切り替え部３６４へ出力する。

比較部３６１は、非線形処理部３５から入力されたブロック＃ｋの出力サンプルと、次ブロック出力信号記録部３６３から出力される次ブロックすなわちブロック＃（ｋ＋１）のオーバーラップ区間の出力サンプルとを比較し、比較結果を出力切り替え部３６４へ出力する。比較結果は、比較対象の２つの出力サンプルが一致したか否かを示す。なお、比較部３６１は、比較対象の２つの出力サンプルの差の絶対値が閾値以下の場合に、２つの出力サンプルが一致すると判定してもよい。閾値は、例えば、出力値のフルスケールの１０％といったようにフルスケールに対する比率で決定されるが、閾値の決定方法はこの例に限定されない。この閾値は、不連続性が問題にならない程度の値に設定される。出力切り替え部３６４は、カウンタ３６２から入力されるカウンタ値に基づいて、出力切り替え部３６４からの出力をオン（ＯＮ）とするかオフ（ＯＦＦ）とするか、すなわち出力制御部３６から出力サンプルを出力するか否かを切り替える。さらに、出力切り替え部３６４は、出力制御部３６からの出力がオンの場合、比較部３６１から出力される比較結果に基づいて、非線形処理部３５から入力されたブロック＃ｋの出力サンプルと、次ブロック出力信号記録部３６３から出力される出力サンプルとのどちらを出力するかを切り替える。

図６は、本実施の形態の出力切り替え部３６４における出力切り替え処理の一例を示すフローチャートである。図６に示すように、出力切り替え部３６４は、カウンタ値がＮ_{ｏｖｅｒｌａｐ}未満であるか否かを判断する（ステップＳ１）。カウンタ値がＮ_{ｏｖｅｒｌａｐ}未満の場合（ステップＳ１ Ｙｅｓ）、出力切り替え部３６４は、出力制御部３６からの出力をオフとする（ステップＳ２）。なお、このとき、出力切り替え部３６４には、ブロック＃ｋの出力サンプルが入力されるが、出力切り替え部３６４は、ブロック＃ｋの出力サンプルを破棄する。ステップＳ２の後、出力切り替え部３６４は、ステップＳ１の処理を再び実施する。

カウンタ値がＮ_{ｏｖｅｒｌａｐ}以上の場合（ステップＳ１ Ｎｏ）、出力切り替え部３６４は、カウンタ値がＮ_ｂｌｋ＋Ｎ_ｗａｉｔ未満か否かを判断する（ステップＳ３）。Ｎ_ｗａｉｔは、各ブロックのフィルタ処理において先頭付近の処理では出力サンプルが不安定になることを考慮して設定される値である。Ｎ_ｗａｉｔについては後述する。カウンタ値がＮ_ｂｌｋ＋Ｎ_ｗａｉｔ未満の場合（ステップＳ３ Ｙｅｓ）、出力切り替え部３６４は、ブロック＃ｋの出力サンプルを出力する（ステップＳ４）。なお、ステップＳ４では、出力切り替え部３６４からの出力を行うので、ステップＳ４は、出力切り替え部３６４からの出力をＯＮとしていることに相当する。ステップＳ４の後、出力切り替え部３６４は、ステップＳ３の処理を再び実施する。

カウンタ値がＮ_ｂｌｋ＋Ｎ_ｗａｉｔ以上の場合（ステップＳ３ Ｎｏ）、出力切り替え部３６４は、ブロック＃（ｋ＋１）の出力ブロックの先頭データのサンプルとブロック＃ｋの出力サンプルとがＰサンプル分連続して一致しているか否かを判断する（ステップＳ５）。具体的には、出力切り替え部３６４は、比較部３６１から受け取った比較結果が、第２のデータ長でありＰサンプル分連続して、ブロック＃（ｋ＋１）の出力ブロックの先頭データのサンプルとブロック＃ｋの出力サンプルとが一致しているという結果であるか否かを判断する。なお、出力切り替え部３６４は、比較部３６１から受け取った比較結果を少なくとも（Ｐ－１）サンプル分保持しておくことにより、Ｐサンプル分連続して、比較結果が２つの出力サンプルが一致したことを示すか否かを判断することができる。または、比較部３６１が、比較結果を少なくとも（Ｐ－１）サンプル分保持しておき、Ｐサンプル分連続して、比較結果が２つの出力サンプルが一致するという結果であった場合に、出力切り替え部３６４へその旨を通知するようにしてもよい。または、比較部３６１が連続して一致と判定された回数を計数し、当該回数がＰとなった場合に、出力切り替え部３６４へＰサンプル分連続一致と判定された旨を通知するようにしてもよい。出力切り替え部３６４は、この通知を受領した場合に、ステップＳ５でＹｅｓと判断する。例えば、比較部３６１がカウンタを有し、一致と判定するたびにカウンタのカウント値を１増加させ、一致しないと判定するとカウンタのカウント値を０にリセットすることにより、上記回数を計数する。または、比較部３６１が、ブロック＃ｋの出力サンプルを（Ｐ－１）サンプル分保持しておき、次ブロック出力信号記録部３６３に記録されているブロック＃（ｋ＋１）の出力サンプルを用いて、Ｐサンプル分まとめて比較し、Ｐサンプル分の比較結果を出力切り替え部３６４へ通知するようにしてもよい。

ブロック＃（ｋ＋１）の出力ブロックの先頭データのサンプルとブロック＃ｋの出力サンプルとの比較結果が連続するＰサンプルで少なくとも１回一致していないことを示す結果である場合（ステップＳ５ Ｎｏ）、出力切り替え部３６４は、ブロック＃ｋの出力サンプルを出力する（ステップＳ６）。ステップＳ６の後、出力切り替え部３６４は、ステップＳ５の処理を再び実施する。

ブロック＃（ｋ＋１）の出力ブロックの先頭データのサンプルとブロック＃ｋの出力サンプルとがＰサンプル分連続して一致している場合（ステップＳ５ Ｙｅｓ）、出力切り替え部３６４は、カウンタ値がＮ_ｂｌｋ＋Ｎ_{ｏｖｅｒｌａｐ}未満か否かを判断する（ステップＳ７）。カウンタ値がＮ_ｂｌｋ＋Ｎ_{ｏｖｅｒｌａｐ}未満の場合（ステップＳ７ Ｙｅｓ）、出力切り替え部３６４は、ブロック＃（ｋ＋１）の出力ブロックの先頭データのサンプルを出力する（ステップＳ８）。ステップＳ８の後、出力切り替え部３６４は、ステップＳ７の処理を再び実施する。

カウンタ値がＮ_ｂｌｋ＋Ｎ_{ｏｖｅｒｌａｐ}以上の場合（ステップＳ７ Ｎｏ）、出力切り替え部３６４は、カウンタ３６２をクリアし（ステップＳ９）、ステップＳ１からの処理を繰り返す。出力切り替え部３６４は、カウンタ値が更新されるごとに、以上の動作を行う。

このように、複数の信号処理部である信号処理部３－１～３－ｍの少なくとも１つ、具体的には例えば信号処理部３－１～３－（ｍ－１）は、入力ブロックごとに、切り替えタイミングとなるまでは、生成した出力サンプルである第１の出力サンプルを出力ブロックとして出力する。そして、信号処理部３－１～３－ｍの少なくとも１つは、切り替えタイミング以降は、次の入力ブロックを処理対象とする信号処理部によって生成された出力サンプルである第２の出力サンプルのうち出力ブロックとして出力済みの第１の出力サンプルに続く部分に対応する部分を出力ブロックとして出力する。切り替えタイミングは、複製データに対応する第１の出力サンプルが生成される期間すなわちオーバーラップ区間に対応する期間内であって、第１の出力サンプルを生成した信号処理部で生成された第１の信号と、第２の出力サンプルを生成した信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングである。本実施の形態では、第１の信号は、第１の出力サンプルであり、第２の信号は、第２の出力サンプルである。なお、信号処理部３－ｍは、処理対象のブロック＃（ｍ－１）の次のブロック＃ｍを処理する信号処理部が存在しないため、上記の切り替えタイミングに基づく処理は行わずに、出力ブロックの終了まで第１の出力サンプルを出力する。

また、信号処理部３－１～３－ｍの少なくとも１つは、信号処理部の処理対象の入力ブロックである第１の入力ブロックの先頭データが複製された複製データが付加された入力ブロックである第２の入力ブロックを処理対象とする信号処理部がある場合、第１の入力ブロックの先頭データに対応する第１の出力サンプルを破棄する。信号処理部３－１に関しては、Ｎ_{ｉｎｐｕｔ}サンプルの入力信号の先頭の入力ブロックを処理するため、同一回の並列処理においては、信号処理部３－１の処理対象の入力ブロックである第１の入力ブロックの先頭データが複製された複製データが付加された入力ブロックである第２の入力ブロックを処理対象とする信号処理部が存在しない。しかし、前回の並列処理において入力信号のうちの末尾の出力ブロックの一部として、第１の入力ブロックの先頭データに対応する出力サンプルが既に出力されているため、信号処理部３－１も、第１の入力ブロックの先頭データに対応する第１の出力サンプルを破棄する。初回の入力信号の処理の場合には、信号処理部３－１は、上述した第１の出力サンプルの破棄を行わなくてもよい。信号処理部３－２～３－ｍは、上述した第１の出力サンプルの破棄を行う。

次に、本実施の形態のフィルタ回路１におけるオーバーラップ区間の出力サンプルの切り替えについてデータを示す図を用いて説明する。図７は、本実施の形態の分割ブロック、入力ブロックおよび出力ブロックの関係を模式的に示す図である。図７に示すように、分割ブロック＃１すなわちブロック＃１の分割ブロック２１に、オーバーラップ区間＃１として分割ブロック＃２の先頭のＮ_{ｏｖｅｒｌａｐ}個のサンプルが複製された複製データ２２が付加され、ブロック＃１の入力ブロックとなる。このブロック＃１の入力ブロックの各サンプルに、信号処理部３－２内のフィルタ処理が施され、処理後のサンプルが非線形処理部３５から出力サンプルとして出力される。ブロック＃１の出力サンプルのうち、オーバーラップ区間＃０と記載された区間のサンプル２３は、ブロック＃０に複製されて付加されている区間に対応する出力サンプルである。本実施の形態では、各分割ブロックの先頭データ部分に対応する出力サンプルは、前の分割ブロックに対応する入力ブロックの処理で出力されるため、ブロック＃１の出力サンプルのうち、オーバーラップ区間＃０の出力サンプルは信号処理部３－２の出力制御部３６からは出力されない。

ブロック＃１の出力サンプルのうち、オーバーラップ区間＃０と記載された区間より後の区間でありかつオーバーラップ区間＃１より前の区間の出力サンプル２４（図７でハッチングされていない部分）は、信号処理部３－２の出力制御部３６から出力される。また、信号処理部３－２の非線形処理部３５からオーバーラップ区間＃１に出力される出力サンプル２５のうち、オーバーラップ区間＃１の先頭のＮ_ｗａｉｔ個の出力サンプルは、比較部３６１による比較結果にかからず、出力制御部３６から出力される。Ｎ_ｗａｉｔは、定常状態待ち時間＃１、すなわち出力制御部３６から出力するサンプルを次のブロックの出力サンプルへ切り替えることを待機する待ち時間に対応するサンプル数である。各ブロックのフィルタ処理において先頭付近の処理では出力サンプルが不安定になる。このため、比較部３６１による比較結果にかからず、オーバーラップ区間＃１の先頭のＮ_ｗａｉｔ個については、信号処理部３－２の出力制御部３６は、信号処理部３－２の非線形処理部３５から出力される出力サンプルすなわちブロック＃１の入力ブロックが処理されることにより得られる出力サンプルを、出力する。

ブロック＃２の先頭データの出力サンプル２８は、上述したとおり、信号処理部３－３でブロック＃２の入力ブロックが処理されることにより生成され、信号処理部３－３から信号処理部３－２へ入力される。信号処理部３－２の非線形処理部３５からオーバーラップ区間＃１に出力される出力サンプル２５のうち、先頭のＮ_ｗａｉｔ＋１個目より後に出力される出力サンプル２５は、出力サンプル２５と、ブロック＃２の先頭データの出力サンプル２８のうち対応する出力サンプルとがＰサンプル分連続して一致しない間は、信号処理部３－２の出力制御部３６から出力される。一方、先頭のＮ_ｗａｉｔ＋１個目より後に出力される出力サンプル２５は、出力サンプル２５と、ブロック＃２の先頭データの出力サンプル２８のうち対応する出力サンプルとがＰサンプル連続して一致すると、信号処理部３－２の非線形処理部３５は、ブロック＃２の先頭データの出力サンプル２８を出力サンプル２６として出力する。このように、オーバーラップ区間＃１の先頭のＮ_ｗａｉｔ＋１個目より後に、信号処理部３－２の出力制御部３６から出力されるサンプルは、出力サンプル２５と、ブロック＃２の先頭データの出力サンプル２８のうち対応する出力サンプルとがＰサンプル連続して一致すると、出力サンプル２５から出力サンプル２８へ切り替えられる。図７では、この切り替えが行われる位置を切り替えタイミングと記載している。

以上により、信号処理部３－２からは、ブロック＃１の出力ブロックとして、信号処理部３－２によってフィルタ処理された出力サンプル２７と、信号処理部３－３によってフィルタ処理された出力サンプル２８である出力サンプル２６とが出力される。ブロック＃１を例に説明したが、他のブロックについても同様の処理が行われる。

図８は、本実施の形態の出力信号を説明するための図である。図８は、図７に例示した各出力ブロックが結合部４により結合される様子を示している。図８に示すように、結合部４は、信号処理部３－２，３－３，３－４からそれぞれ出力されるブロック＃１，＃２，＃３の出力ブロックを、番号の若い順すなわち対応する入力信号の時間の早い順に結合して出力信号を生成する。

図７、図８からわかるように、本実施の形態の信号処理部３－（ｋ＋１）は、ブロック＃ｋの入力ブロックにフィルタ処理を施し、ブロック＃（ｋ－１）に複製されるオーバーラップ区間＃（ｋ－１）ではフィルタ処理後の出力サンプルを出力しない。そして、本実施の形態の信号処理部３－（ｋ＋１）は、オーバーラップ区間＃（ｋ－１）を超えかつブロック＃（ｋ＋１）の先頭データが複製されて付加されるオーバーラップ区間＃ｋに対応する区間までは、信号処理部３－（ｋ＋１）によってフィルタ処理された出力サンプルを出力する。さらに、本実施の形態の信号処理部３－（ｋ＋１）は、オーバーラップ区間＃ｋでは、Ｎ_ｗａｉｔ個までは信号処理部３－（ｋ＋１）によってフィルタ処理された出力サンプルを算出する。その後は、Ｐサンプル連続して、ブロック＃ｋの出力サンプルと、ブロック＃（ｋ＋１）のオーバーラップ区間の出力サンプルとが一致した場合に、信号処理部３－（ｋ＋１）は、ブロック＃（ｋ＋１）のオーバーラップ区間の出力サンプルを出力する。これにより、ブロック＃ｋの出力ブロックと、ブロック＃（ｋ＋１）の出力ブロックとの不連続性を緩和することができる。

なお、以上の説明では、出力切り替え部３６４が出力サンプルの切り替えの制御と出力の切り替えとの両方を行ったが、このかわりに切り替え制御部と切り替え部を個別に備えてもよい。この場合、切り替え部は、切り替え制御部からの指示にしたがって、ブロック＃ｋの出力ブロックと、ブロック＃（ｋ＋１）の出力ブロックとのうちのいずれかを出力する。切り替え制御部は、図６に示したＳ１，Ｓ３，Ｓ５，Ｓ７，Ｓ９を実施する。切り替え制御部は、図６に示したＳ１，Ｓ３，Ｓ５，Ｓ７の判断結果に応じて切り替え部へブロック＃ｋの出力ブロックと、ブロック＃（ｋ＋１）の出力ブロックとのうちどちらを出力するか、または何も出力しないかを指示する。

次に、本実施の形態のフィルタ回路１のハードウェア構成について説明する。フィルタ回路１の分割部２、信号処理部３－１～３－ｍおよび結合部４は処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。

図９は、実施の形態１にかかる処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図である。図９に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路がプロセッサ９１およびメモリ９２で構成される場合、処理回路の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路は、分割部２、信号処理部３－１～３－ｍおよび結合部４の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路により実現される各機能をフィルタ回路１に実行させるためのプログラムであるともいえ、フィルタ回路１を制御する。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。

ここで、プロセッサ９１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などである。また、メモリ９２は、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などが該当する。

処理回路を専用のハードウェアで構成する場合、この処理回路は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。分割部２、信号処理部３－１～３－ｍおよび結合部４の各機能を機能別に各処理回路で実現してもよいし、各機能をまとめて１つの処理回路で実現してもよい。

また、フィルタ回路１の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。

図１０は、本実施の形態の効果を説明するための図である。図１０の横軸は、ブロック長Ｎ_ｂｌｋを示し、図１０の縦軸は、信号対雑音比（ＳＮＲ：Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）を示している。ＳＮＲ１０１，２０１は、それぞれ本実施の形態のフィルタ回路１を用いた場合の、出力信号のブロック長ごとのＳＮＲを示している。ＳＮＲ１０１は、Ｎ_{ｏｒｄｅｒ}＝５，Ｎ_{ｏｖｅｒｌａｐ}＝４０のケースを示し、ＳＮＲ２０１は、Ｎ_{ｏｒｄｅｒ}＝４，Ｎ_{ｏｖｅｒｌａｐ}＝４０のケースを示している。Ｎ_{ｏｒｄｅｒ}は、フィルタ回路１内のフィルタ次数（タップ数）である。ＳＮＲ１０２，１０３，２０２，２０３は、出力信号の比較例のブロック長ごとのＳＮＲを示している。比較例は、単純に入力信号を分割してフィルタ処理を並列化する方式である。ＳＮＲ１０２は、比較例におけるＮ_{ｏｒｄｅｒ}＝５，Ｎ_{ｏｖｅｒｌａｐ}＝４０のケースを示し、ＳＮＲ１０３は、比較例におけるＮ_{ｏｒｄｅｒ}＝５，Ｎ_{ｏｖｅｒｌａｐ}＝１のケースを示している。ＳＮＲ２０２は、比較例におけるＮ_{ｏｒｄｅｒ}＝４，Ｎ_{ｏｖｅｒｌａｐ}＝４０のケースを示し、ＳＮＲ２０３は、Ｎ_{ｏｒｄｅｒ}＝４，Ｎ_{ｏｖｅｒｌａｐ}＝１のケースを示している。

図１０に示すように、本実施の形態のフィルタ回路１を用いることにより得られるＳＮＲ１０１，２０１は、比較例に比べて、ブロック長Ｎ_ｂｌｋが短い領域において高くなっている。図１０に示した例では、本実施の形態のフィルタ回路１を用いることでブロック長が数千サンプル以下の領域で、１．２～１．５ｄＢ程度比較例に比べて信号対雑音比が改善している。

本実施の形態によれば、入力信号をブロックに時間分割し、時間分割された各ブロックを個別の信号処理部によって並列的にフィルタ処理を行う場合に、ブロック間の境界で発生する出力信号の不連続性を緩和し、信号対雑音比を改善することができる。また、本実施の形態では、本実施の形態を適用しない場合と比較して、同程度の信号対雑音比を得るために必要となるブロック長を少なく設定することが可能となり、メモリの使用量を削減することが可能となる。

実施の形態２．
図１１は、本発明の実施の形態２にかかるフィルタ回路の構成例を示す図である。図１１に示すように、本実施の形態のフィルタ回路１ａは、信号処理部３－１～３－ｍの代わりに信号処理部３ａ－１～３ａ－ｍを備える以外は、実施の形態１のフィルタ回路１と同様である。以下、実施の形態１と同様の機能を有する構成要素は、実施の形態１と同一の符号を付して重複する説明を省略する。以下、実施の形態１と異なる点を主に説明する。

図１２は、本実施の形態の信号処理部３ａ－（ｋ－１）および信号処理部３ａ－ｋの構成例を示す図である。図１２に示すように、信号処理部３ａ－（ｋ－１）は、実施の形態１の出力制御部３６の代わりに出力制御部３６ａを備え、減算部３１から出力される信号すなわちＦＩＲフィルタ部３２へ入力される直前の信号が出力制御部３６ａおよび図示しない信号処理部３ａ－（ｋ－２）に入力される以外は、実施の形態１の信号処理部３－（ｋ－１）と同様である。信号処理部３ａ－ｋの構成は、信号処理部３ａ－（ｋ－１）と同様である。

図１３は、本実施の形態の出力制御部３６ａの構成例を示す図である。図１３に示すように、本実施の形態の出力制御部３６ａは、比較部３６１、カウンタ３６２、次ブロック出力信号記録部３６３、出力切り替え部３６４および内部信号記録部３６５を備える。出力制御部３６ａは、実施の形態１の出力制御部３６に内部信号記録部３６５が追加されている。また、カウンタ３６２のカウンタ値が内部信号記録部３６５にも入力され、比較部３６１には、内部信号記録部３６５から出力される信号と、減算部３１から出力される信号である内部信号とが入力される。

信号処理部３ａ－（ｋ－１）の内部信号記録部３６５は、信号処理部３ａ－ｋから入力される内部信号のうち先頭データに対応するサンプルを記録する。内部信号記録部３６５は、カウンタ３６２から入力されるカウンタ値に基づいて、記録されているブロック＃（ｋ＋１）の内部信号のサンプルのうち、サンプルを比較部３６１へ出力する。比較部３６１は、実施の形態１の比較部３６１と同様に、入力される２つのサンプルを比較して比較結果を出力するが、上述したように入力されるサンプルが実施の形態１と異なる。比較部３６１は、減算部３１から出力される内部信号のサンプルと、次のブロックの処理で生成される内部信号のサンプルとを比較して比較結果を出力切り替え部３６４へ出力する。

出力切り替え部３６４は、実施の形態１と同様に図６に例示した手順で、カウンタ３６２のカウンタ値と比較部３６１の比較結果とに基づいて、出力を切り替える。本実施の形態の内部信号は、非線形処理部３５の処理結果の影響を受けているものであるため、このように内部信号を用いた比較結果を用いて両者が連続してＰサンプル一致したタイミングで出力を切り替えることで、ブロック間非連続性を緩和することができる。以上述べた以外の出力制御部３６ａの動作は実施の形態１の出力制御部３６と同様である。フィルタ回路１ａのハードウェア構成もフィルタ回路１と同様である。

すなわち、本実施の形態においても、切り替えタイミングは、複製データに対応する第１の出力サンプルが生成される期間すなわちオーバーラップ区間に対応する期間内であって、第１の出力サンプルを生成した信号処理部で生成された第１の信号と、第２の出力サンプルを生成した信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングである。ただし、本実施の形態では、第１の信号は、第１の出力サンプルを生成する信号処理部においてフィルタ処理の一部の処理が施された信号であり、第２の信号は、第２の出力サンプルを生成する信号処理部においてフィルタ処理の一部の処理が施された信号である。

本実施の形態では、実施の形態１の出力サンプルの代わりに、ブロック＃ｋの内部信号とブロック＃（ｋ＋１）の内部信号との比較結果に基づいて、出力を切り替えるようにした。このように、出力サンプルの代わりに内部信号を用いても、実施の形態１と同様の効果を得ることができる。フィルタ回路１ａが行うフィルタ処理によっては、内部信号を用いることにより、実施の形態１に比べて不連続性が改善する可能性がある。これは、内部信号を用いることにより、比較部３６１が行う比較の対象となる信号の周波数成分を限定することが可能となるためである。

次に、実施の形態１および実施の形態２に記載したフィルタ回路の適用例について説明する。図１４は、フィルタ回路１を備える無線送信機の構成例を示す図である。図１４に示すように、無線送信機３００は、変調部３０１、フィルタ回路１およびアナログ回路３０２およびアンテナ３０３を備える。すなわち、無線送信機３００は、分割部２と、複数の信号処理部３と、結合部４とを備え、結合部４により結合された出力ブロックを送信する。無線送信機３００は、例えば、人工衛星に搭載される。変調部３０１は、送信するデータをデジタル変調することにより変調信号を生成する。送信するデータは、どのようなものであってもよいが、例えば、無線送信機３００が観測衛星に搭載される場合、送信データの一例は観測データである。フィルタ回路１は、変調部３０１により生成された変調信号をアナログ信号に変換してアナログ回路３０２へ出力する。アナログ回路３０２は、アナログ信号に対して、増幅、アナログフィルタによる不要な周波数成分の除去などの処理を行う。アナログ回路３０２による処理後の信号は、アンテナ３０３により電波として送信される。フィルタ回路１が、上述した制御回路である処理回路９０により実現される場合、この制御回路は、上述したフィルタ回路１の処理を無線送信機３００に実行させる。なお、図１４では、実施の形態１のフィルタ回路１を備える無線送信機３００を示しているが、無線送信機３００はフィルタ回路１のかわりに実施の形態２で述べたフィルタ回路１ａを備えてもよい。

また、実施の形態１および実施の形態２に記載したフィルタ回路は、ＲＮＮ（Ｒｅｃｕｒｒｅｎｔ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）における非線形処理を含むフィードバック回路として用いられてもよい。ＲＮＮでは、中間層において、フィードバック処理が用いられる。図１５は、ＲＮＮにおけるフィードバック回路４００の一例を示す図である。フィードバック回路４００は、非線形処理を行う非線形処理部４０１を備える。離散化された時刻をｔとするとき、非線形処理部４０１は、時刻ｔに対応する入力信号ｘ_ｔと、非線形処理部４０１からの時刻（ｔ－１）における出力信号ｙ_ｔ－１とを用いて非線形処理を実施して出力信号ｙ_ｔを生成する。このような非線形処理を含む回路において、実施の形態１の信号処理部３と同様に並列化を行うことで、当該処理を並列化したうえで、入力信号の不連続性を低減することができる。具体的には、例えば、図１５に示したフィードバック回路４００を複数設け、各フィードバック回路４００の後段にそれぞれ出力制御部３６を設け、ｋ番目のフィードバック回路４００の出力信号を（ｋ－１）番目の出力制御部へ入力する。そして、１組のフィードバック回路４００と出力制御部３６を、１つの信号処理部として、図１の構成例と同様に、複数の信号処理部の前段、後段に、それぞれ分割部２、結合部４を設ければよい。実施の形態１および実施の形態２で述べた信号処理の並列化の構成および方法は、以上述べた適用例に限定されず、並列化対象の信号処理を含む任意の回路に適用できる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１ａ フィルタ回路、２ 分割部、３－１～３－ｍ，３ａ－１～３ａ－ｍ 信号処理部、４ 結合部、３１，３３ 減算部、３２ ＦＩＲフィルタ部、３４ ＩＩＲフィルタ部、３５ 非線形処理部、３６，３６ａ 出力制御部、３００ 無線送信機、３０１ 変調部、３０２ アナログ回路、３０３ アンテナ、３６１ 比較部、３６２ カウンタ、３６３ 次ブロック出力信号記録部、３６４ 出力切り替え部、３６５ 内部信号記録部、４００ フィードバック回路、４０１ 非線形処理部。

Claims (10)

1. 入力信号を時間領域で定められたデータ長の分割ブロックに分割し、前記分割ブロックである第１の分割ブロックに時間的に連続する次の前記分割ブロックである第２の分割ブロックの先頭の第１のデータ長のデータである先頭データを複製し、複製されたデータである複製データを前記第１の分割ブロックの末尾に付加することにより入力ブロックを生成する分割部と、
   複数の前記入力ブロックをそれぞれ処理対象とし、それぞれが、前記入力ブロックにサンプル単位で帰還型のフィルタ処理を施し、前記フィルタ処理後の出力サンプルを生成し、前記出力サンプルを用いて出力ブロックを生成して出力する複数の信号処理部と、
   前記複数の信号処理部のそれぞれから出力される前記出力ブロックをブロック番号順に並ぶように結合する結合部と、
   を備え、
   前記複数の信号処理部の少なくとも１つは、前記入力ブロックごとに、切り替えタイミングとなるまでは、生成した前記出力サンプルである第１の出力サンプルを前記出力ブロックとして出力し、前記切り替えタイミング以降は、次の前記入力ブロックを処理対象とする信号処理部によって生成された前記出力サンプルである第２の出力サンプルのうち前記出力ブロックとして出力済みの前記第１の出力サンプルに続く部分に対応する部分を前記出力ブロックとして出力し、
   前記切り替えタイミングは、前記複製データに対応する前記第１の出力サンプルが生成される期間内であって、前記第１の出力サンプルを生成した前記信号処理部で生成された第１の信号と、前記第２の出力サンプルを生成した前記信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングであることを特徴とするフィルタ回路。
2. 前記複数の信号処理部の少なくとも１つは、前記信号処理部の処理対象の前記入力ブロックである第１の入力ブロックの先頭データが複製された複製データが付加された前記入力ブロックである第２の入力ブロックを処理対象とする前記信号処理部がある場合、前記第１の入力ブロックの前記先頭データに対応する前記第１の出力サンプルを破棄することを特徴とする請求項１に記載のフィルタ回路。
3. 前記フィルタ処理は、非線形処理を含むことを特徴とする請求項１または２に記載のフィルタ回路。
4. 前記非線形処理は、定められた判定閾値と入力された信号とを比較することにより、離散値を出力する量子化処理であることを特徴とする請求項３に記載のフィルタ回路。
5. 前記切り替えタイミングは、前記複製データに対応する前記第１の出力サンプルのうち先頭から第３のデータ長までを除いた前記第１の出力サンプルが生成される期間内であって、前記第１の出力サンプルを生成した前記信号処理部で生成された第１の信号と、前記第２の出力サンプルを生成した前記信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングであることを特徴とする請求項１から４のいずれか１つに記載のフィルタ回路。
6. 前記第１の信号は、前記第１の出力サンプルであり、前記第２の信号は、前記第２の出力サンプルであることを特徴とする請求項１から５のいずれか１つに記載のフィルタ回路。
7. 前記第１の信号は、前記第１の出力サンプルを生成する前記信号処理部において前記フィルタ処理の一部の処理が施された信号であり、前記第２の信号は、前記第２の出力サンプルを生成する前記信号処理部において前記フィルタ処理の一部の処理が施された信号であることを特徴とする請求項１から５のいずれか１つに記載のフィルタ回路。
8. 入力信号を時間領域で定められたデータ長の分割ブロックに分割し、前記分割ブロックである第１の分割ブロックに時間的に連続する次の前記分割ブロックである第２の分割ブロックの先頭の第１のデータ長のデータである先頭データを複製し、複製されたデータである複製データを前記第１の分割ブロックの末尾に付加することにより入力ブロックを生成する分割部と、複数の前記入力ブロックをそれぞれ処理対象とし、それぞれが、前記入力ブロックにサンプル単位でフィルタ処理を施し、前記フィルタ処理後の出力サンプルを生成し、前記出力サンプルを用いて出力ブロックを生成して出力する複数の信号処理部と、前記複数の信号処理部のそれぞれから出力される前記出力ブロックをブロック番号順に並ぶように結合する結合部と、を備えるフィルタ回路における信号処理方法であって、
   前記複数の信号処理部の少なくとも１つが、前記入力ブロックごとに、切り替えタイミングとなるまでは、生成した前記出力サンプルである第１の出力サンプルを前記出力ブロックとして出力する第１ステップと、
   前記複数の信号処理部の少なくとも１つが、前記複製データに対応する前記第１の出力サンプルが生成される期間内に、前記第１の出力サンプルを生成した前記信号処理部で生成された第１の信号と、次の前記入力ブロックを処理対象とする信号処理部によって生成された前記出力サンプルである第２の出力サンプルを生成した前記信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングを前記切り替えタイミングと判定する第２ステップと、
   前記複数の信号処理部の少なくとも１つが、前記切り替えタイミング以降は、前記第２の出力サンプルのうち前記出力ブロックとして出力済みの前記第１の出力サンプルに続く部分に対応する部分を前記出力ブロックとして出力する第３ステップと、
   を含むことを特徴とする信号処理方法。
9. 入力信号を時間領域で定められたデータ長の分割ブロックに分割し、前記分割ブロックである第１の分割ブロックに時間的に連続する次の前記分割ブロックである第２の分割ブロックの先頭の第１のデータ長のデータである先頭データを複製し、複製されたデータである複製データを前記第１の分割ブロックの末尾に付加することにより入力ブロックを生成する分割部と、複数の前記入力ブロックをそれぞれ処理対象とし、それぞれが、前記入力ブロックにサンプル単位でフィルタ処理を施し、前記フィルタ処理後の出力サンプルを生成し、前記出力サンプルを用いて出力ブロックを生成して出力する複数の信号処理部と、前記複数の信号処理部のそれぞれから出力される前記出力ブロックをブロック番号順に並ぶように結合する結合部とを備え、前記結合部により結合された前記出力ブロックを送信する無線送信機における制御回路であって、
   前記複数の信号処理部の少なくとも１つが、前記入力ブロックごとに、切り替えタイミングとなるまでは、生成した前記出力サンプルである第１の出力サンプルを前記出力ブロックとして出力する第１ステップと、
   前記複数の信号処理部の少なくとも１つが、前記複製データに対応する前記第１の出力サンプルが生成される期間内に、前記第１の出力サンプルを生成した前記信号処理部で生成された第１の信号と、次の前記入力ブロックを処理対象とする信号処理部によって生成された前記出力サンプルである第２の出力サンプルを生成した前記信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングを前記切り替えタイミングと判定する第２ステップと、
   前記複数の信号処理部の少なくとも１つが、前記切り替えタイミング以降は、前記第２の出力サンプルのうち前記出力ブロックとして出力済みの前記第１の出力サンプルに続く部分に対応する部分を前記出力ブロックとして出力する第３ステップと、
   を前記無線送信機に実行させることを特徴とする制御回路。
10. 入力信号を時間領域で定められたデータ長の分割ブロックに分割し、前記分割ブロックである第１の分割ブロックに時間的に連続する次の前記分割ブロックである第２の分割ブロックの先頭の第１のデータ長のデータである先頭データを複製し、複製されたデータである複製データを前記第１の分割ブロックの末尾に付加することにより入力ブロックを生成する分割部と、複数の前記入力ブロックをそれぞれ処理対象とし、それぞれが、前記入力ブロックにサンプル単位でフィルタ処理を施し、前記フィルタ処理後の出力サンプルを生成し、前記出力サンプルを用いて出力ブロックを生成して出力する複数の信号処理部と、前記複数の信号処理部のそれぞれから出力される前記出力ブロックをブロック番号順に並ぶように結合する結合部とを備えるフィルタ回路、を制御するプログラムを記憶するプログラム記憶媒体であって、
    前記プログラムは、
    前記複数の信号処理部の少なくとも１つが、前記入力ブロックごとに、切り替えタイミングとなるまでは、生成した前記出力サンプルである第１の出力サンプルを前記出力ブロックとして出力する第１ステップと、
    前記複数の信号処理部の少なくとも１つが、前記複製データに対応する前記第１の出力サンプルが生成される期間内に、前記第１の出力サンプルを生成した前記信号処理部で生成された第１の信号と、次の前記入力ブロックを処理対象とする信号処理部によって生成された前記出力サンプルである第２の出力サンプルを生成した前記信号処理部で生成された第２の信号との差が第２のデータ長分連続して閾値以下となるタイミングを前記切り替えタイミングと判定する第２ステップと、
    前記複数の信号処理部の少なくとも１つが、前記切り替えタイミング以降は、前記第２の出力サンプルのうち前記出力ブロックとして出力済みの前記第１の出力サンプルに続く部分に対応する部分を前記出力ブロックとして出力する第３ステップと、
    を前記フィルタ回路に実行させることを特徴とするプログラム記憶媒体。

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