JP7064538B2 - Data driver and display device - Google Patents

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Description

本発明は、データドライバ及び表示装置に関する。 The present invention relates to a data driver and a display device.

液晶表示装置や有機ＥＬ（Electro Luminescence）等の表示デバイスの駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板から構成されている。ゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。ゲート信号はゲートドライバによりゲート線に供給され、データ信号の供給はデータドライバによりデータ線を介して行われる。 An active matrix drive method is adopted as a drive method for display devices such as a liquid crystal display device and an organic EL (Electro Luminescence). In the active matrix drive type display device, the display panel is composed of a semiconductor substrate in which pixel portions and pixel switches are arranged in a matrix. The display is displayed by controlling the on / off of the pixel switch by the gate signal, supplying the gradation voltage signal corresponding to the video data signal to the pixel section when the pixel switch is turned on, and controlling the brightness of each pixel section. Will be done. The gate signal is supplied to the gate line by the gate driver, and the data signal is supplied by the data driver via the data line.

ＴＶやモニタに用いる表示装置として、４Ｋパネル（画素列：３８４０×ＲＧＢ、画素行：２１６０）や８Ｋパネル（４Ｋパネルの画素列２倍、画素行２倍）等の高解像度で且つ大画面の表示装置の需要が高まっている。例えば、４Ｋパネルの標準サイズは対角６５インチであって、８Ｋパネルの標準サイズは対角８０インチである。このような表示パネルの大画面化及び高解像度化、つまり、映像データ量の増大に伴い、ゲートドライバから出力されるゲート信号の選択期間（ゲート信号のパルス幅）は短くなる。一方、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバが駆動する１画素あたりの駆動期間（データ線に階調電圧信号を供給するデータ期間）もゲート信号の選択期間に対応して短くなる。また、表示コントローラから各データドライバへ供給する映像データ信号の伝送路も距離が拡大している。 As a display device used for TVs and monitors, it has a high resolution and a large screen such as a 4K panel (pixel column: 3840 x RGB, pixel row: 2160) and an 8K panel (4K panel pixel column double, pixel row double). The demand for display devices is increasing. For example, the standard size of a 4K panel is 65 inches diagonal, and the standard size of an 8K panel is 80 inches diagonal. As the screen size and resolution of the display panel increase, that is, the amount of video data increases, the selection period of the gate signal (pulse width of the gate signal) output from the gate driver becomes shorter. On the other hand, the load capacity of the data line of the display panel that the data driver must drive increases, and the drive period per pixel driven by the data driver (the data period that supplies the gradation voltage signal to the data line) also becomes a gate signal. It becomes shorter corresponding to the selection period of. In addition, the transmission path of the video data signal supplied from the display controller to each data driver is also increasing in distance.

データ線の負荷容量が大きく且つ駆動期間（データ期間）が短くなると、データドライバから供給される階調電圧信号は、複数のデータ線上の位置のうち、データドライバとの間の１方向（例えば、縦方向）の距離が相対的に近いデータ線上の位置（以下、データ線近端と称する）では、信号波形の立ち上がりの鈍りがほぼない信号である。一方、階調電圧信号は、複数のデータ線上の位置のうち、データドライバとの間の１方向（例えば、縦方向）の距離が相対的に遠いデータ線上の位置（以下、データ線遠端と称する）に向かって鈍りが増大し、その結果、画素電極の充電率が低下する。このためデータ線方向の画素列では、同一階調に対する輝度差が発生し輝度むら等の画質劣化を生じる。 When the load capacity of the data line is large and the drive period (data period) is short, the gradation voltage signal supplied from the data driver is in one direction (for example, for example) between the positions on the plurality of data lines and the data driver. At a position on the data line (hereinafter referred to as the near end of the data line) where the distance (in the vertical direction) is relatively short, the signal has almost no blunting of the rising edge of the signal waveform. On the other hand, the gradation voltage signal is a position on a data line (hereinafter referred to as a far end of the data line) in which the distance in one direction (for example, the vertical direction) from the data driver is relatively long among the positions on a plurality of data lines. The dullness increases toward (referred to as), and as a result, the charge rate of the pixel electrode decreases. Therefore, in the pixel sequence in the data line direction, a difference in luminance with respect to the same gradation occurs, and image quality deterioration such as uneven luminance occurs.

画素電極の充電率の低下を解消するため、ゲート信号のパルス幅や階調電圧信号の駆動期間（データ期間）を変調して画素充電率を平均化する表示装置が提案されている（例えば、特許文献１）。この表示装置では、制御回路が、データドライバからの距離に応じて駆動期間（データ期間）を変調する映像データ信号をデータドライバに供給する。また、制御回路は、駆動期間（データ期間）の変調に応じてゲート信号のパルス幅を変調するゲート信号をゲートドライバに供給する。 In order to eliminate the decrease in the charge rate of the pixel electrodes, a display device has been proposed that modulates the pulse width of the gate signal and the drive period (data period) of the gradation voltage signal to average the pixel charge rate (for example). Patent Document 1). In this display device, the control circuit supplies the data driver with a video data signal that modulates the drive period (data period) according to the distance from the data driver. Further, the control circuit supplies a gate signal that modulates the pulse width of the gate signal according to the modulation of the drive period (data period) to the gate driver.

特開２００３－１２２３０９号公報Japanese Patent Application Laid-Open No. 2003-122309

大画面の表示装置では、制御回路（例えば、表示コントローラ）と各ドライバ間の距離が長いため、制御回路から各ドライバへの伝送路の数に応じて、映像データ信号を高速シリアル信号にして送る場合がある。特許文献１のように、制御回路が各ドライバに変調信号を送る場合、１画面分のデータ書換えを行う１フレーム期間内で、データ線遠端における１データ期間を拡大するためには、データ線近端における１データ期間を短縮する必要がある。例えばデータ線近端の１データ期間を２分の１に短縮するためには、映像データ信号の伝送周波数を２倍に増加させなければならない。映像データ信号の伝送周波数の増加率が大きい場合、伝送路の部品を高い周波数に対応するように性能を上げる、つまり、高価な部品へ変更するために、システム全体のコストが上昇する。また、制御回路自体においても周波数の増加に対応した回路構成の変更が生じることになる。４Ｋパネルや８Ｋパネルの映像データ信号の伝送周波数は既にギガＨｚオーダーの高い周波数であり、更に映像データ信号の伝送周波数を上げることは容易ではない。 In a large screen display device, the distance between the control circuit (for example, the display controller) and each driver is long, so the video data signal is sent as a high-speed serial signal according to the number of transmission paths from the control circuit to each driver. In some cases. When the control circuit sends a modulation signal to each driver as in Patent Document 1, in order to extend one data period at the far end of the data line within one frame period in which data for one screen is rewritten, the data line is used. It is necessary to shorten one data period at the near end. For example, in order to shorten one data period near the data line by half, the transmission frequency of the video data signal must be doubled. When the rate of increase in the transmission frequency of the video data signal is large, the cost of the entire system increases in order to improve the performance of the components of the transmission line to correspond to the high frequency, that is, to change to expensive components. Further, in the control circuit itself, the circuit configuration will be changed in response to the increase in frequency. The transmission frequency of the video data signal of the 4K panel or 8K panel is already a high frequency on the order of gigaHz, and it is not easy to further increase the transmission frequency of the video data signal.

そこで、制御回路と各ドライバとの間における伝送周波数の増加を抑えるため、制御回路からデータドライバに向けては一定周期でシリアル化された映像データ信号ＶＤＳを送信し、データドライバの側でデータ線遠端における１データ期間を拡大し、データ線近端における１データ期間を短縮するようにデータタイミングの変調を行うことが考えられる。しかし、このようにデータドライバにおいてデータタイミングの変調を行う場合、制御回路から供給されたデータをデータドライバの内部のメモリに書き込む際の１フレーム分の書き込み期間の長さと、変調されたデータタイミングに基づいてメモリからのデータを読み出す際の１フレーム分の読み出し期間の長さとに差異が生じるため、円滑なデータの書き込み及び読み出しを行うことができない恐れがあるという問題があった。 Therefore, in order to suppress the increase in the transmission frequency between the control circuit and each driver, the video data signal VDS serialized at regular intervals is transmitted from the control circuit to the data driver, and the data line is on the data driver side. It is conceivable to modulate the data timing so as to extend one data period at the far end and shorten one data period at the near end of the data line. However, when the data timing is modulated in the data driver in this way, the length of the write period for one frame when writing the data supplied from the control circuit to the internal memory of the data driver and the modulated data timing are used. Based on this, there is a difference in the length of the read period for one frame when reading data from the memory, so that there is a problem that smooth writing and reading of data may not be possible.

本発明は上記問題点に鑑みてなされたものであり、表示コントローラからデータドライバへの映像データ信号の伝送における伝送周波数を増加させることなく階調電圧信号の供給時における画素充電率の低下による画質の劣化を抑制し、且つデータドライバ内のメモリに対するデータの書き込み及び読み出しを円滑に行うことが可能なデータドライバを提供することを目的とする。 The present invention has been made in view of the above problems, and the image quality is due to a decrease in the pixel charge rate when the gradation voltage signal is supplied without increasing the transmission frequency in the transmission of the video data signal from the display controller to the data driver. It is an object of the present invention to provide a data driver capable of suppressing deterioration of the data and smoothly writing and reading data to and from a memory in the data driver.

本発明に係るデータドライバは、複数のデータ線及び複数のゲート線の交差部の各々に設けられた画素部を有する表示パネルに前記複数のデータ線を介して接続されたデータドライバであって、前記複数のゲート線の各々に対応する複数の映像データを含む映像データ信号を受信し、前記映像データ信号で表される各水平走査期間を前記画素部の各々に対する階調電圧信号の書き込み期間として表す第１のデータ期間の各々に対して、その長さを前記データドライバから前記画素部の各々までの距離に対応した分だけ増加又は低下させた第２のデータ期間の各々を表す変調データ信号を生成する変調信号生成部と、前記変調データ信号の前記第２のデータ期間に基づいて、前記複数の映像データを変換した前記階調電圧信号を前記複数のデータ線に出力する出力部と、前記階調電圧信号を前記複数のデータ線に出力するタイミングに同期させてゲート信号を前記複数のゲート線の各々に供給させるように前記ゲート信号各々の供給タイミングを制御するゲート制御信号を出力するゲート制御部と、を含み、前記変調信号生成部は、メモリと、前記第１のデータ期間に応じたタイミングで前記映像データを前記メモリに書き込み、前記第１のデータ期間の長さの平均値と前記第２のデータ期間の長さの平均値との差の分だけ、前記第２のデータ期間にて表される期間長を増加又は低下する補正を施して得られた補正後のデータ期間に応じたタイミングで前記映像データを前記メモリから読み出すタイミング生成部と、を有することを特徴とする。 The data driver according to the present invention is a data driver connected to a display panel having pixel portions provided at each of a plurality of data lines and intersections of a plurality of gate lines via the plurality of data lines. A video data signal including a plurality of video data corresponding to each of the plurality of gate lines is received, and each horizontal scanning period represented by the video data signal is set as a writing period of the gradation voltage signal for each of the pixel portions. For each of the first data periods represented , a modulated data signal representing each of the second data periods whose length is increased or decreased by a corresponding amount corresponding to the distance from the data driver to each of the pixel portions. And an output unit that outputs the gradation voltage signal obtained by converting the plurality of video data to the plurality of data lines based on the second data period of the modulated data signal. A gate control signal that controls the supply timing of each of the gate signals is output so that the gate signal is supplied to each of the plurality of gate lines in synchronization with the timing of outputting the gradation voltage signal to the plurality of data lines. The modulation signal generation unit, including a gate control unit , writes the video data to the memory at a timing corresponding to the memory and the first data period, and is an average value of the lengths of the first data period. Corrected data obtained by making corrections to increase or decrease the period length represented by the second data period by the difference between the data and the average value of the lengths of the second data period. It is characterized by having a timing generation unit for reading the video data from the memory at a timing corresponding to a period.

本発明に係る表示装置は、請求項１乃至４のいずれか１に記載のデータドライバと、前記複数のデータ線及び前記複数のゲート線と、前記複数のデータ線及び前記複数のゲート線の交差部の各々に設けられた画素スイッチ及び画素部とを有する表示パネルと、前記複数のデータ線のうちの所定数のデータ線毎に一定周期でシリアル化された映像データ信号を生成する表示コントローラと、前記表示パネルに前記複数のゲート線を介して接続され、前記映像データ信号による１画面の書き換え時間に対応する１フレーム期間内において、前記画素スイッチをオンに制御する選択期間に対応するパルス幅であって、周期が変化するゲート制御信号の周期に応じたパルス幅を有するゲート信号を、前記１フレーム期間内の所定の順番で前記複数のゲート線に供給するゲートドライバと、を備えることを特徴とする。 The display device according to the present invention comprises the data driver according to any one of claims 1 to 4, the plurality of data lines and the plurality of gate lines, and the intersection of the plurality of data lines and the plurality of gate lines. A display panel having a pixel switch and a pixel unit provided in each unit, and a display controller that generates a video data signal serialized at a fixed cycle for each predetermined number of data lines among the plurality of data lines. , The pulse width corresponding to the selection period for controlling the pixel switch to be turned on within one frame period corresponding to the rewriting time of one screen by the video data signal connected to the display panel via the plurality of gate lines. It is provided with a gate driver for supplying a gate signal having a pulse width corresponding to the cycle of the gate control signal whose cycle changes to the plurality of gate lines in a predetermined order within the one frame period. It is a feature.

本発明に係る表示装置によれば、伝送周波数の増加及び画質の劣化を抑制しつつ、データドライバ内部のメモリに対するデータの書き込み及び読み出しを円滑に行うことが可能となる。 According to the display device according to the present invention, it is possible to smoothly write and read data to the memory inside the data driver while suppressing an increase in the transmission frequency and deterioration of the image quality.

実施例１の表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the display device of Example 1. FIG. 複数のデータドライバのうちの特定ドライバの主要ブロックの構成を示すブロック図である。It is a block diagram which shows the structure of the main block of a specific driver among a plurality of data drivers. 設定情報記憶部が記憶する変調カーブを模式的に示す図である。It is a figure which shows typically the modulation curve which a setting information storage part stores. タイミングジェネレータの機能ブロックの構成を示すブロック図である。It is a block diagram which shows the structure of the functional block of a timing generator. タイミングジェネレータによる読出アドレス信号の調整を模式的に示す図である。It is a figure which shows typically the adjustment of the read address signal by a timing generator. データ線ＤＬｘに対応した映像データ信号及びメモリへの映像データの書き込みタイミングを示すタイムチャートである。It is a time chart which shows the writing timing of the video data signal corresponding to the data line DLx and the video data to the memory. 読み出しクロック信号及びラッチクロック信号のクロックタイミング、第２ゲートタイミング信号を示すタイムチャートである。It is a time chart which shows the clock timing of a read clock signal and a latch clock signal, and the 2nd gate timing signal. 各ゲート線へ供給されるゲート信号、及び、データ線ＤＬｘへ供給される階調電圧信号Ｖｄｘの１フレーム期間における信号波形を示す図である。It is a figure which shows the signal waveform in one frame period of the gate signal supplied to each gate line, and the gradation voltage signal Vdx supplied to a data line DLx. １データ期間と、データドライバからそれぞれ離れた各ゲート線の位置との対応関係を示す図である。It is a figure which shows the correspondence relationship with 1 data period, and the position of each gate line away from a data driver. メモリがドライバＩＣの外部に設けられた変形例における特定ドライバの主要ブロックの構成を示すブロック図である。It is a block diagram which shows the structure of the main block of a specific driver in the modification in which the memory is provided outside the driver IC.

以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。 Hereinafter, preferred embodiments of the present invention will be described in detail. In the description and the accompanying drawings in the following examples, substantially the same or equivalent parts are designated by the same reference numerals.

図１は、本実施例の表示装置１００の構成を示すブロック図である。表示装置１００は、例えばアクティブマトリクス駆動方式の液晶表示装置であり、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、及びデータドライバ１４－１～１４－ｐを含む。 FIG. 1 is a block diagram showing the configuration of the display device 100 of this embodiment. The display device 100 is, for example, an active matrix-driven liquid crystal display device, and includes a display panel 11, a display controller 12, gate drivers 13A and 13B, and data drivers 14-1 to 14-p.

表示パネル１１は、複数の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎ，ｍは、２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、ｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたｍ本のデータ線ＤＬ１～ＤＬｍと、を有する。なお、以下の説明では、ｎ本のゲート線ＧＬ１～ＧＬｎのうち、任意の１つのゲート線をゲート線ＧＬｋとして、ｍ本のデータ線ＤＬ１～ＤＬｍのうち、任意の１つのデータ線をデータ線ＤＬｘとして記載する場合がある。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びデータ線ＤＬ１～ＤＬｍの交差部に設けられている。 The display panel 11 is composed of a semiconductor substrate in which a plurality of pixel portions P 11 to P nm and pixel switches M 11 to M nm (n and m are natural numbers of 2 or more) are arranged in a matrix. The display panel 11 has n gate lines GL1 to GLn and m data lines DL1 to DLm arranged so as to intersect with the n gate lines GL1 to GLn. In the following description, any one of the n gate lines GL1 to GLn is used as the gate line GLk, and any one of the m data lines DL1 to DLm is used as the data line. It may be described as DLx. The pixel portions P 11 to P nm and the pixel switches M 11 to M nm are provided at the intersections of the gate lines GL1 to GLn and the data lines DL1 to DLm.

画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。 The pixel switches M 11 to M nm are controlled to be turned on or off according to the gate signals Vg1 to Vgn supplied from the gate driver 13.

画素部Ｐ１１～Ｐｎｍは、データドライバ１４－１～１４－ｐから映像データに対応した階調電圧信号Ｖｄ１～Ｖｄｍの供給を受ける。画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ１１～Ｐｎｍの各画素電極に供給され、各画素電極が充電される。画素部Ｐ１１～Ｐｎｍの各画素電極における階調電圧信号Ｖｄ１～Ｖｄｍに応じて画素部Ｐ１１～Ｐｎｍの輝度が制御され、表示が行われる。なお、以下の説明では、階調電圧信号Ｖｄ１～Ｖｄｍのうち、任意の１つの階調電圧信号をＶｄｘとして記載する場合がある。 The pixel units P 11 to P nm receive the gradation voltage signals Vd1 to Vdm corresponding to the video data from the data drivers 14-1 to 14-p. When the pixel switches M 11 to M nm are turned on, the gradation voltage signals Vd1 to Vdm are supplied to the pixel electrodes of the pixel portions P 11 to P nm , and the pixel electrodes are charged. The brightness of the pixel portions P 11 to P nm is controlled and displayed according to the gradation voltage signals Vd1 to Vdm in the pixel electrodes of the pixel portions P 11 to P nm . In the following description, any one of the gradation voltage signals Vd1 to Vdm may be described as Vdx.

表示装置１００が液晶表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｖｄ１～Ｖｄｍと対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。 When the display device 100 is a liquid crystal display device, each of the pixel portions P11 to P nm is provided with a transparent electrode connected to a data line via a pixel switch, facing the semiconductor substrate, and 1 on the entire surface. Includes a liquid crystal display enclosed between the facing substrate on which the two transparent electrodes are formed. With respect to the backlight inside the display device, the transmittance of the liquid crystal changes according to the potential difference between the gradation voltage signals Vd1 to Vdm supplied to the pixel portions P11 to Pnm and the opposite board voltage, so that the display is displayed. Will be done.

表示コントローラ１２は、クロックパルスの周期（以下、クロック周期と称する）が一定のクロック信号ＣＬＫ を生成する。そして、表示コントローラ１２は、クロック信号ＣＬＫのクロックタイミングに応じて、映像データ信号ＶＤＳをデータドライバ１４－１～１４－ｐに供給する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データとして構成されている。 The display controller 12 generates a clock signal CLK having a constant clock pulse cycle (hereinafter referred to as a clock cycle). Then, the display controller 12 supplies the video data signal VDS to the data drivers 14-1 to 14-p according to the clock timing of the clock signal CLK. The video data signal VDS is configured as video data serialized according to the number of transmission lines for each predetermined number of data lines.

また、表示コントローラ１２は、各種の設定を含む制御信号ＣＳを映像データ信号ＶＤＳに追加する。クロック信号ＣＬＫは、例えば埋め込みクロック方式で形成され、映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫを一体化したシリアル信号として各データドライバ１４－１～１４－ｐに供給し、各映像データＶＤの表示制御を行う。 Further, the display controller 12 adds a control signal CS including various settings to the video data signal VDS. The clock signal CLK is formed by, for example, an embedded clock method, and is supplied to each data driver 14-1 to 14-p as a serial signal in which a video data signal VDS, a control signal CS, and a clock signal CLK are integrated, and each video data VD. Display control.

また、表示コントローラ１２は、データドライバ１４－１～１４－ｐのうちゲートドライバ１３Ａ及び１３Ｂに近い位置に設けられた両端のデータドライバ１４－１及び１４－ｐに対し、ゲートタイミング信号ＧＳ１を供給する。ゲートタイミング信号ＧＳ１は、一定周期のタイミング信号である。 Further, the display controller 12 supplies the gate timing signal GS1 to the data drivers 14-1 and 14-p at both ends provided at positions close to the gate drivers 13A and 13B among the data drivers 14-1 to 14-p. do. The gate timing signal GS1 is a timing signal having a fixed period.

ゲートドライバ１３Ａ及び１３Ｂは、データドライバ１４－１及び１４－ｐから変調周期を有するゲートタイミング信号ＧＳ２の供給を受け、これに応じてゲート信号のパルス幅、つまりゲート信号の選択期間を変調したゲート信号Ｖｇ１～Ｖｇｎをゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ１１～Ｐｎｍが選択される。そして、選択された画素部に対して、データドライバ１４－１～１４－ｐからデータ信号Ｖｄ１～Ｖｄｍが供給されることにより、画素電極へのデータ信号Ｖｄ１～Ｖｄｍの書き込みが行われる。 The gate drivers 13A and 13B receive the gate timing signal GS2 having a modulation period from the data drivers 14-1 and 14-p, and the gate signal pulse width, that is, the gate signal selection period is modulated accordingly. The signals Vg1 to Vgn are supplied to the gate lines GL1 to GLn. By supplying the gate signals Vg1 to Vgn , the pixel portions P11 to Pnm are selected for each pixel row. Then, the data signals Vd1 to Vdm are supplied from the data drivers 14-1 to 14-p to the selected pixel unit, so that the data signals Vd1 to Vdm are written to the pixel electrodes.

データドライバ１４－１～１４－ｐは、データ線ＤＬ１～ＤＬｍを分割した所定数のデータ線毎に設けられている。例えば、データドライバ１個あたり９６０出力を有し、表示パネルが１画素列あたりデータ線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のデータドライバでデータ線が駆動される。データドライバ１４－１～１４－ｐは、表示コントローラ１２から、それぞれ別々の伝送路で、制御信号ＣＳ、クロック信号ＣＬＫ及び映像データ信号ＶＤＳが一体化されたシリアル信号の供給を受ける。表示コントローラ１２と各データドライバ間の伝送路が１ペア（２本）の場合、１データ期間に、データドライバの出力数分の映像データＶＤ及び制御信号ＣＳがシリアル化された差動信号として供給される。 The data drivers 14-1 to 14-p are provided for each of a predetermined number of data lines obtained by dividing the data lines DL1 to DLm. For example, if one data driver has 960 outputs and the display panel has one data line per pixel row, the data line is driven by 12 data drivers for the 4K panel and 24 data drivers for the 8K panel. To. The data drivers 14-1 to 14-p receive a serial signal in which the control signal CS, the clock signal CLK, and the video data signal VDS are integrated from the display controller 12 in separate transmission lines. When the transmission path between the display controller 12 and each data driver is one pair (two), the video data VD and control signal CS for the number of data driver outputs are supplied as serialized differential signals in one data period. Will be done.

データドライバ１４－１～１４－ｐは、それぞれシリアル化された映像データ信号ＶＤＳをパラレル展開した映像データＶＤを生成し、１画面の書き換え時間に対応する１フレーム期間内において周期が変化する変調データ信号を生成する。例えば、変調データ信号の周期は、１フレーム期間内において段階的に変化する。その変調データ信号のデータタイミング（データ期間）に基づいて、映像データＶＤの各々に対応した階調電圧信号Ｖｄ１～Ｖｄｍを、データ線ＤＬ１～ＤＬｍを介して画素部Ｐ１１～Ｐｎｍに供給する。上記変調データ信号は、各データドライバから書き込み先である画素部までのデータ線上の距離に応じて異なるタイミング（データ期間）となるように設定される。具体的には、１フレーム期間内において、データドライバに近いデータ線近端の画素部へ階調電圧信号を供給する１データ期間は短く、データドライバから遠いデータ線遠端の画素部へ階調電圧信号を供給する１データ期間は長く設定される。 The data drivers 14-1 to 14-p generate video data VD in which serialized video data signals VDS are expanded in parallel, and the modulation data whose cycle changes within one frame period corresponding to the rewriting time of one screen. Generate a signal. For example, the period of the modulated data signal changes stepwise within one frame period. Based on the data timing (data period) of the modulated data signal, the gradation voltage signals Vd1 to Vdm corresponding to each of the video data VDs are supplied to the pixel portions P11 to Pnm via the data lines DL1 to DLm. .. The modulated data signal is set to have different timing (data period) according to the distance on the data line from each data driver to the pixel portion which is the writing destination. Specifically, within one frame period, one data period for supplying a gradation voltage signal to the pixel portion near the data line close to the data driver is short, and gradation is applied to the pixel portion at the far end of the data line far from the data driver. One data period for supplying a voltage signal is set long.

ここで、本明細書において、データ線近端の画素部とは、ゲート線及びデータ線の交差部に設けられた画素部であって、複数のデータ線上の位置のうち、データドライバとの間の１方向（図１の例では、縦方向）の距離が相対的に近いデータ線上の位置に設けられた画素部に相当する。 Here, in the present specification, the pixel portion at the near end of the data line is a pixel portion provided at the intersection of the gate line and the data line, and is located between the positions on the plurality of data lines and the data driver. Corresponds to the pixel portion provided at a position on the data line where the distance in one direction (vertical direction in the example of FIG. 1) is relatively short.

また、データ線遠端の画素部とは、ゲート線及びデータ線の交差部に設けられた画素部であって、複数のデータ線上の位置のうち、データドライバとの間の１方向（図１の例では、縦方向）の距離が相対的に遠いデータ線上の位置に設けられた画素部に相当する。 Further, the pixel portion at the far end of the data line is a pixel portion provided at the intersection of the gate line and the data line, and is one direction (FIG. 1) between the positions on the plurality of data lines and the data driver. In the example of, it corresponds to a pixel portion provided at a position on a data line having a relatively long distance (in the vertical direction).

また、データドライバ１４－１～１４－ｐのうち左端部に位置するデータドライバ１４－１は、信号ラインを介してゲートドライバ１３Ａに接続されている。また、右端部に位置するデータドライバ１４－ｐは、信号ラインを介してゲートドライバ１３Ｂに接続されている。データドライバ１４－１及び１４－ｐは、表示コントローラ１２から一定周期のゲートタイミング信号ＧＳ１の供給受け、ゲートタイミング信号ＧＳ１に基づいて、変調データ信号のデータタイミングに対応した周期（タイミング及びパルス間隔）を有するゲートタイミング信号ＧＳ２を生成し、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給する。上記ゲートタイミング信号ＧＳ２は、ゲートドライバ１３Ａ及び１３Ｂが各ゲート線に供給するゲート信号の選択タイミングが、データドライバ１４－１及び１４－ｐからのデータ線上の距離に応じて異なるタイミングとなるように設定される。具体的には、１フレーム期間内において、データドライバに近いデータ線近端の画素部へのゲート信号の選択期間は短く、データドライバから遠いデータ線遠端の画素部へのゲート信号の選択期間は長く設定される。上記変調データ信号と上記ゲートタイミング信号ＧＳ２のそれぞれの変調周期は、独立に設定されているのではなく、互いに相関を保ったタイミング設定がなされている。以下の説明では、データドライバ１４－１及び１４－ｐを総称して特定ドライバとも称する。 Further, the data driver 14-1 located at the left end of the data drivers 14-1 to 14-p is connected to the gate driver 13A via a signal line. Further, the data driver 14-p located at the right end is connected to the gate driver 13B via a signal line. The data drivers 14-1 and 14-p are supplied with the gate timing signal GS1 having a fixed cycle from the display controller 12, and the cycle (timing and pulse interval) corresponding to the data timing of the modulated data signal is based on the gate timing signal GS1. The gate timing signal GS2 having the above is generated and supplied to the gate drivers 13A and 13B, respectively. In the gate timing signal GS2, the selection timing of the gate signal supplied to each gate line by the gate drivers 13A and 13B is different depending on the distance on the data line from the data drivers 14-1 and 14-p. Set. Specifically, within one frame period, the selection period of the gate signal to the pixel portion near the data line near the data driver is short, and the selection period of the gate signal to the pixel portion at the far end of the data line far from the data driver is short. Is set long. The modulation cycles of the modulation data signal and the gate timing signal GS2 are not set independently, but are set in a timing that maintains a correlation with each other. In the following description, the data drivers 14-1 and 14-p are collectively referred to as specific drivers.

なお、図１において、データドライバ１４－１～１４－ｐ間のタイミング調整のための制御信号を、例えば特定ドライバ１４－１及び１４－ｐから特定ドライバ以外のデータドライバへ供給するようにしてもよい（図示せず）。 In FIG. 1, the control signal for timing adjustment between the data drivers 14-1 and 14-p may be supplied from, for example, the specific drivers 14-1 and 14-p to a data driver other than the specific driver. Good (not shown).

また、図１において、表示コントローラ１２から供給されるゲートタイミング信号ＧＳ１を、ゲートタイミング信号ＧＳ１の設定情報に置き換え、当該設定情報を映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫとともに一体化したシリアル信号として、データドライバ１４－１～１４－ｐのうちの少なくとも特定データドライバ１４－１及び１４－ｐへ伝送する構成としてもよい。 Further, in FIG. 1, the gate timing signal GS1 supplied from the display controller 12 is replaced with the setting information of the gate timing signal GS1, and the setting information is integrated with the video data signal VDS, the control signal CS, and the clock signal CLK. As a signal, it may be configured to be transmitted to at least specific data drivers 14-1 and 14-p among the data drivers 14-1 to 14-p.

また、図１において、特定ドライバ１４－１及び１４－ｐで生成するゲートタイミング信号ＧＳ２は複数のゲートタイミング信号群で構成され、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給されてもよい。そして、ゲートドライバ１３Ａ及び１３Ｂは、供給された複数のゲートタイミング信号群のタイミング合成により、各ゲート線に供給するゲート信号の選択タイミングが生成されるように構成されてもよい。 Further, in FIG. 1, the gate timing signal GS2 generated by the specific drivers 14-1 and 14-p may be composed of a plurality of gate timing signal groups and may be supplied to the gate drivers 13A and 13B, respectively. Then, the gate drivers 13A and 13B may be configured so that the selection timing of the gate signal to be supplied to each gate line is generated by the timing synthesis of the plurality of supplied gate timing signal groups.

また、図１において、表示コントローラ１２は、映像データ信号ＶＤＳを含む所定周期のシリアル信号及び所定周期のゲートタイミング信号ＧＳ１を出力する構成で、所定周期の信号供給を行う既存の表示コントローラを流用することができる。図１の表示装置は、データドライバ１４－１～１４－ｐの各々において、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調を行う構成とされ、特定ドライバ１４－１、１４－ｐにおいて、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調及びゲート信号のパルス幅（選択期間）の変調を行う構成とされている。 Further, in FIG. 1, the display controller 12 is configured to output a serial signal having a predetermined cycle including a video data signal VDS and a gate timing signal GS1 having a predetermined cycle, and uses an existing display controller that supplies signals with a predetermined cycle. be able to. The display device of FIG. 1 is configured to modulate the pulse width (data period) of the data line output signal (gradation voltage signal) in each of the data drivers 14-1 to 14-p, and the specific driver 14-1 , 14-p is configured to modulate the pulse width (data period) of the data line output signal (gradation voltage signal) and the pulse width (selection period) of the gate signal.

図１の構成では、表示パネル１１とゲートドライバ１３Ａ及び１３Ｂとの距離が近い特定ドライバ１４－１及び１４－ｐにおいて、所定のタイミング相関を保つ変調データ信号とゲートタイミング信号ＧＳ２が生成されるため、表示パネル１１のゲート線及びデータ線に供給されるゲート信号及びデータ線出力信号（階調電圧信号）に対する信号伝送路の影響によるタイミングずれが生じにくく、高品質表示が実現できる。 In the configuration of FIG. 1, the modulation data signal and the gate timing signal GS2 that maintain a predetermined timing correlation are generated in the specific drivers 14-1 and 14-p in which the distance between the display panel 11 and the gate drivers 13A and 13B is short. , Timing deviation due to the influence of the signal transmission line on the gate signal and data line output signal (gradation voltage signal) supplied to the gate line and data line of the display panel 11 is unlikely to occur, and high quality display can be realized.

図２は、特定ドライバであるデータドライバ１４－１及び１４－ｐを構成するドライバＩＣ１４Ａで、所定数の出力端よりそれぞれ出力される映像データＶＤに対応した階調電圧信号Ｖｄの出力タイミング（データ期間）及びゲートタイミング信号ＧＳ２によるゲート信号の出力タイミングやパルス幅の制御に関わる主要ブロックの構成を示すブロック図である。 FIG. 2 shows the output timing (data) of the gradation voltage signal Vd corresponding to the video data VD output from a predetermined number of output ends in the driver IC 14A constituting the data drivers 14-1 and 14-p, which are specific drivers. It is a block diagram which shows the structure of the main block which concerns the control of the output timing and the pulse width of a gate signal by a period) and a gate timing signal GS2.

ドライバＩＣ１４Ａは、レシーバ２０、ピクセル制御部２１、設定情報記憶部２２、ＰＬＬ（Phase Locked Loop）２３、タイミングジェネレータ２４、メモリ２５、ラッチ＆レベルシフト回路２６、ＤＡＣ（Digital to Analog Converter）２７、アンプ２８及びバッファ２９を含む。ＰＬＬ２３、タイミングジェネレータ２４及びメモリ２５は、タイミング制御部３０を構成している。表示コントローラ１２から出力されたシリアル信号（制御信号ＣＳ、映像データ信号ＶＤＳ、クロック信号ＣＬＫ）及びゲートタイミング信号ＧＳ１がドライバＩＣ１４Ａに入力される。 The driver IC 14A includes a receiver 20, a pixel control unit 21, a setting information storage unit 22, a PLL (Phase Locked Loop) 23, a timing generator 24, a memory 25, a latch & level shift circuit 26, a DAC (Digital to Analog Converter) 27, and an amplifier. 28 and buffer 29 are included. The PLL 23, the timing generator 24, and the memory 25 constitute the timing control unit 30. The serial signal (control signal CS, video data signal VDS, clock signal CLK) output from the display controller 12 and the gate timing signal GS1 are input to the driver IC 14A.

レシーバ２０は、表示コントローラ１２から出力された高速シリアル信号（制御信号ＣＳ、映像データ信号ＶＤＳ及びクロック信号ＣＬＫ）を受信する受信装置である。高速シリアル伝送された制御信号ＣＳ、映像データ信号ＶＤＳ及びクロック信号ＣＬＫはレシーバ２０を介してピクセル制御部２１でパラレル展開され、個別信号毎に分離される。 The receiver 20 is a receiving device that receives high-speed serial signals (control signal CS, video data signal VDS, and clock signal CLK) output from the display controller 12. The control signal CS, the video data signal VDS, and the clock signal CLK that have been serially transmitted at high speed are developed in parallel by the pixel control unit 21 via the receiver 20, and are separated for each individual signal.

ピクセル制御部２１は、埋め込みクロック信号ＣＬＫから一定周波数のクロック信号ＣＬＫＡを取り出し、ＰＬＬ２３及びタイミングジェネレータ２４に供給する。また、ピクセル制御部２１は、シリアル化された制御信号ＣＳから制御信号ＣＳＡを取り出し、設定情報記憶部２２に供給する。制御信号ＣＳＡは、ＰＬＬ２３及びタイミングジェネレータ２４の設定情報を含む。また、ピクセル制御部２１は、シリアルデータとして供給された映像データ信号ＶＤＳをパラレルデータである映像データＶＤに変換し、タイミングジェネレータ２４に供給する。 The pixel control unit 21 takes out a clock signal CLKA having a constant frequency from the embedded clock signal CLK and supplies it to the PLL 23 and the timing generator 24. Further, the pixel control unit 21 takes out the control signal CSA from the serialized control signal CS and supplies it to the setting information storage unit 22. The control signal CSA includes setting information of the PLL 23 and the timing generator 24. Further, the pixel control unit 21 converts the video data signal VDS supplied as serial data into video data VD which is parallel data, and supplies the video data signal VDS to the timing generator 24.

設定情報記憶部２２は、ＰＬＬ２３及びタイミングジェネレータ２４の動作を制御するための設定情報を記憶する。なお、設定情報記憶部２２が記憶する設定値は、外部からの調整に応じて適宜変更可能である。設定情報記憶部２２は、例えば一定周波数のクロック信号ＣＬＫＡから周波数が周期的に変化する変調クロック信号Ｍ－ＣＬＫを生成するための変調カーブを記憶する。 The setting information storage unit 22 stores setting information for controlling the operation of the PLL 23 and the timing generator 24. The set value stored in the setting information storage unit 22 can be appropriately changed according to an external adjustment. The setting information storage unit 22 stores, for example, a modulation curve for generating a modulation clock signal M-CLK whose frequency changes periodically from a clock signal CLKA having a constant frequency.

図３は、設定情報記憶部２２が記憶する変調カーブを模式的に示す図である。本実施例の表示装置１００では、データドライバ１４－１～１４－ｐからの距離が遠い位置の画素に供給される映像データＶＤはデータ期間が長く、データドライバ１４－１～１４－ｐからの距離が近い位置の画素に供給される映像データＶＤはデータ期間が短くなるようにデータタイミングの変調が行われる。このため、例えばゲート線の本数ｎ＝４３２０であるとすると、変調カーブの波形は、データドライバ１４－１～１４－ｐからの距離が最も遠いゲート線ＧＬ４３２０の周辺のゲート線に供給されるデータのデータ期間が長く、データドライバ１４－１～１４－ｐからゲート線までの距離が近くなるにつれてデータ期間が短くなるような波形となる。 FIG. 3 is a diagram schematically showing a modulation curve stored in the setting information storage unit 22. In the display device 100 of this embodiment, the video data VD supplied to the pixels at a position far from the data drivers 14-1 to 14-p has a long data period, and is from the data drivers 14-1 to 14-p. The data timing of the video data VD supplied to the pixels at positions close to each other is modulated so that the data period is shortened. Therefore, for example, assuming that the number of gate lines is n = 4320, the waveform of the modulation curve is the data supplied to the gate lines around the gate line GL4320, which is the farthest from the data drivers 14-1 to 14-p. The waveform has a long data period, and the data period becomes shorter as the distance from the data drivers 14-1 to 14-p to the gate line becomes shorter.

再び図２を参照すると、ＰＬＬ２３は、設定情報記憶部２２に記憶されている変調カーブに基づいてクロック信号ＣＬＫＡを周波数変調し、変調クロック信号Ｍ－ＣＬＫを生成する。ＰＬＬ２３は、生成した変調クロック信号Ｍ－ＣＬＫをタイミングジェネレータ２４に供給する。 Referring to FIG. 2 again, the PLL 23 frequency-modulates the clock signal CLKA based on the modulation curve stored in the setting information storage unit 22, and generates the modulated clock signal M-CLK. The PLL 23 supplies the generated modulation clock signal M-CLK to the timing generator 24.

タイミングジェネレータ２４は、ＰＬＬ２３から変調クロック信号Ｍ－ＣＬＫを受ける。タイミングジェネレータ２４は、変調クロック信号Ｍ－ＣＬＫに基づき、１フレーム期間内において周期が変化する変調データ信号を生成する。タイミングジェネレータ２４は、生成した変調データ信号のデータタイミング（データ期間）に基づいて、メモリ２５からデータを読み出すためのタイミングを示す読み出しクロック信号を生成する。また、タイミングジェネレータ２４は、変調データ信号のデータタイミングに基づいてラッチクロック信号Ｌ－ＣＬＫを生成し、ラッチ＆レベルシフト回路２６に供給する。 The timing generator 24 receives the modulation clock signal M-CLK from the PLL 23. The timing generator 24 generates a modulated data signal whose period changes within one frame period based on the modulated clock signal M-CLK. The timing generator 24 generates a read clock signal indicating the timing for reading data from the memory 25 based on the data timing (data period) of the generated modulated data signal. Further, the timing generator 24 generates a latch clock signal L-CLK based on the data timing of the modulated data signal and supplies it to the latch & level shift circuit 26.

また、タイミングジェネレータ２４は、ピクセル制御部２１から供給された映像データＶＤ及び一定周波数のクロック信号ＣＬＫＡに基づいて、メモリ２５へのデータの書き込みを指示する書込アドレス信号ＷＡＳをメモリ２５に供給する。書込アドレス信号ＷＡＳは、ゲート線毎の映像データＶＤと、データ書き込みのタイミングを示す書き込みクロックの情報とを含む。 Further, the timing generator 24 supplies the memory 25 with a write address signal WAS instructing the writing of data to the memory 25 based on the video data VD supplied from the pixel control unit 21 and the clock signal CLKA having a constant frequency. .. The write address signal WAS includes video data VD for each gate line and write clock information indicating the timing of data writing.

また、タイミングジェネレータ２４は、ゲートタイミング信号ＧＳ１を受け、ゲートタイミング信号ＧＳ１に基づいて、変調データ信号のデータタイミングに対応した周期（タイミング及びパルス間隔）を有するゲートタイミング信号ＴＳを生成し出力する。ゲートタイミング信号ＴＳは、バッファ２９で増幅され、ゲートタイミング信号ＧＳ２としてドライバＩＣ１４Ａから出力される。 Further, the timing generator 24 receives the gate timing signal GS1 and generates and outputs a gate timing signal TS having a period (timing and pulse interval) corresponding to the data timing of the modulated data signal based on the gate timing signal GS1. The gate timing signal TS is amplified by the buffer 29 and output from the driver IC 14A as the gate timing signal GS2.

メモリ２５は、１フレーム分の映像データＶＤを記憶する記憶領域を有する１フレームメモリである。タイミングジェネレータ２４からのメモリ２５への書込アドレス信号ＷＡＳの供給に応じて、映像データＶＤのメモリ２５への書き込みが行われる。また、タイミングジェネレータ２４からメモリ２５への読出アドレス信号ＲＡＳの供給に応じて、映像データＶＤのメモリ２５からの読み出しが行われる。メモリ２５から読み出された映像データＶＤは、読み出しデータＲ－Ｄａｔａとしてラッチ＆レベルシフト回路２６に供給される。 The memory 25 is a one-frame memory having a storage area for storing one frame of video data VD. Writing to the memory 25 from the timing generator 24 The video data VD is written to the memory 25 in response to the supply of the address signal WAS. Further, the video data VD is read from the memory 25 according to the supply of the read address signal RAS from the timing generator 24 to the memory 25. The video data VD read from the memory 25 is supplied to the latch & level shift circuit 26 as read data R-Data.

なお、本実施例では、同一の映像データＶＤに対し、メモリ２５への書込みにおける１水平同期期間（以下、書込１Ｈ期間と称する）と、メモリ２５からの読み出しにおける１水平走査期間（以下、読出１Ｈ期間と称する）とが異なる。ここで、データ書き込みの１フレーム期間の長さとデータ読み出しの１フレーム期間の長さとが異なる場合、円滑にデータの書き込み及び読み出しを行うことができず、メモリの破綻が生じる虞がある。このため、本実施例のタイミングジェネレータ２４は、メモリ２５へのデータ書き込みの１フレーム分の期間とメモリ２５からのデータ読み出しの１フレーム分の期間との差を縮小させるため、読出アドレス信号ＲＡＳの補正を行っている。これについて、図３～図５を参照して説明する。 In this embodiment, for the same video data VD, one horizontal synchronization period for writing to the memory 25 (hereinafter referred to as a writing 1H period) and one horizontal scanning period for reading from the memory 25 (hereinafter referred to as a writing 1H period). It is different from the read 1H period). Here, if the length of one frame period of data writing and the length of one frame period of data reading are different, it is not possible to smoothly write and read data, and there is a risk of memory failure. Therefore, the timing generator 24 of the present embodiment reduces the difference between the period of one frame of data writing to the memory 25 and the period of one frame of data reading from the memory 25, so that the read address signal RAS We are making corrections. This will be described with reference to FIGS. 3 to 5.

図４は、タイミングジェネレータ２４の機能ブロックの構成を示すブロック図である。
タイミングジェネレータ２４は、読出１Ｈ期間取得部３１、変調カーブ平均算出部３２、
書込１Ｈ期間平均算出部３３、書込アドレス生成部３４、差分算出部３５、補正部３６及び読出アドレス生成部３７を含む。 FIG. 4 is a block diagram showing a configuration of a functional block of the timing generator 24.
The timing generator 24 includes a read 1H period acquisition unit 31, a modulation curve average calculation unit 32, and a modulation curve average calculation unit 32.
It includes a write 1H period average calculation unit 33, a write address generation unit 34, a difference calculation unit 35, a correction unit 36, and a read address generation unit 37.

読出１Ｈ期間取得部３１は、ＰＬＬ２３から供給された変調クロック信号Ｍ－ＣＬＫに基づいて、メモリ２５からの映像データＶＤの読み出しに対応する水平同期信号の１水平走査期間（すなわち、読出１Ｈ期間）を取得する。この読出１Ｈ期間は、変調データ信号の各々のデータ期間に対応する期間である。 The read 1H period acquisition unit 31 has one horizontal scanning period (that is, a read 1H period) of the horizontal synchronization signal corresponding to the reading of the video data VD from the memory 25 based on the modulated clock signal M-CLK supplied from the PLL 23. To get. This read 1H period is a period corresponding to each data period of the modulated data signal.

変調カーブ平均算出部３２は、設定情報記憶部２２に記憶されている変調カーブに基づいて、当該変調カーブに示される１ラインずつのデータ期間の長さの平均値を算出する。 The modulation curve average calculation unit 32 calculates the average value of the length of the data period of each line shown in the modulation curve based on the modulation curve stored in the setting information storage unit 22.

書込１Ｈ期間平均算出部３３は、ピクセル制御部２１から供給された映像データＶＤに基づいて書込１Ｈ期間のサンプリングを行い、書込１Ｈ期間の平均値を算出する。 The write 1H period average calculation unit 33 samples the write 1H period based on the video data VD supplied from the pixel control unit 21, and calculates the average value of the write 1H period.

書込アドレス生成部３４は、ピクセル制御部２１から供給された映像データＶＤ及びＰＬＬ２３から供給された変調クロック信号Ｍ－ＣＬＫに基づいて、書込アドレス信号ＷＡＳを生成する。 The write address generation unit 34 generates a write address signal WAS based on the video data VD supplied from the pixel control unit 21 and the modulation clock signal M-CLK supplied from the PLL 23.

差分算出部３５は、変調カーブ平均算出部３２によって算出されたデータ期間の長さの平均値と、書込１Ｈ期間平均算出部３３によって算出された書込１Ｈ期間の平均値との差分を算出する。 The difference calculation unit 35 calculates the difference between the average value of the length of the data period calculated by the modulation curve average calculation unit 32 and the average value of the write 1H period calculated by the write 1H period average calculation unit 33. do.

補正部３６は、差分算出部３５により算出された差分に基づいて、読出１Ｈ期間取得部３１により生成された読出１Ｈ期間を補正し、補正結果を読出アドレス生成部３７に供給する。 The correction unit 36 corrects the read 1H period generated by the read 1H period acquisition unit 31 based on the difference calculated by the difference calculation unit 35, and supplies the correction result to the read address generation unit 37.

読出アドレス生成部３７は、補正部３６により補正された読出１Ｈ期間に基づいて、読出アドレス信号ＲＡＳを生成する。 The read address generation unit 37 generates a read address signal RAS based on the read 1H period corrected by the correction unit 36.

書込アドレス信号ＷＡＳは、書込アドレス生成部３４からメモリ２５に供給される。これにより、書込アドレス信号ＷＡＳに示される書込１Ｈ期間毎の映像データＶＤがメモリ２５に順次書き込まれる。また、読出アドレス信号ＲＡＳは、読出アドレス生成部３７からメモリ２５に供給される。これにより、読出アドレス信号ＲＡＳに示される読出１Ｈ期間毎の映像データＶＤがメモリ２５から読み出される。 The write address signal WAS is supplied to the memory 25 from the write address generation unit 34. As a result, the video data VD for each write 1H period indicated by the write address signal WAS is sequentially written to the memory 25. Further, the read address signal RAS is supplied to the memory 25 from the read address generation unit 37. As a result, the video data VD for each read 1H period indicated by the read address signal RAS is read from the memory 25.

タイミングジェネレータ２４は、上記各部の動作により、データ書き込みの１フレーム期間の長さとデータ読み出しの１フレーム期間の長さとの差を縮小するように、読出アドレス信号ＲＡＳの水平走査期間の補正を行う。 The timing generator 24 corrects the horizontal scanning period of the read address signal RAS so as to reduce the difference between the length of one frame period of data writing and the length of one frame period of data reading by the operation of each of the above parts.

図５は、タイミングジェネレータ２４による読出アドレス信号ＲＡＳの調整を模式的に示す図である。ここでは、ゲート線ＧＬの数ｎ＝４３２０とし、１水平走査期間毎の映像データをそれぞれの供給先に対応するゲート線ＧＬの番号（すなわち、データドライバ１４－１～１４－ｐからの距離が近いものから順に１、２、・・・、４３２０）を用いて示している。 FIG. 5 is a diagram schematically showing the adjustment of the read address signal RAS by the timing generator 24. Here, the number of gate lines GL is n = 4320, and the video data for each horizontal scanning period is the number of the gate line GL corresponding to each supply destination (that is, the distance from the data drivers 14-1 to 14-p). It is shown using 1, 2, ..., 4320) in order from the closest one.

例えば、書込アドレス信号ＷＡＳに含まれる書込１Ｈ期間は一定（例えば、１．７０μｓ）であり、１フレーム分の書込１Ｈ期間の長さは、図５の上段に示す長さＬ１となる。 For example, the write 1H period included in the write address signal WAS is constant (for example, 1.70 μs), and the length of the write 1H period for one frame is the length L1 shown in the upper part of FIG. ..

これに対し、補正前の読出１Ｈ期間は、データドライバ１４－１～１４－ｐから遠いゲート線に対応する期間では長く、データドライバ１４－１～１４－ｐからゲート線までの距離が近くなるにつれて短くなる。例えば、データドライバ１４－１～１４－ｐからの距離が遠いゲート線であるＧＬ４３２０及びＧＬ４３１９に対応する読出１Ｈ期間は２．０７μｓ、データドライバ１４－１～１４－ｐからの距離が中程度のゲート線であるＧＬ８７８、ＧＬ８７７及びＧ８７６に対応する読出１Ｈ期間は１．６５μｓ、データドライバ１４－１～１４－ｐからの距離が近いゲート線であるＧＬ６～ＧＬ１に対応する読出１Ｈ期間は１．１μｓとなる。これらを合計した１フレーム分の読出１Ｈ期間の長さは、図５の中段に示す長さＬ２となる。 On the other hand, the read 1H period before correction is long in the period corresponding to the gate line far from the data drivers 14-1 to 14-p, and the distance from the data drivers 14-1 to 14-p to the gate line becomes short. It gets shorter as it gets shorter. For example, the read 1H period corresponding to the gate lines GL4320 and GL4319 which are far from the data drivers 14-1 to 14-p is 2.07 μs, and the distance from the data drivers 14-1 to 14-p is medium. The read 1H period corresponding to the gate lines GL878, GL877 and G876 is 1.65 μs, and the read 1H period corresponding to the gate lines GL6 to GL1 having a short distance from the data drivers 14-1 to 14-p is 1. It will be 1 μs. The total length of the read 1H period for one frame is the length L2 shown in the middle part of FIG.

上記の通り、タイミングジェネレータ２４は、書込１Ｈ期間の平均値（すなわち、１．
７０μｓ）と各々の読出１Ｈ期間の長さとの差分を算出し、算出した差分に基づいて読出１Ｈ期間の長さを補正する。例えば、補正前の読出１Ｈ期間の長さから０．１５μｓを減算した長さを補正後の読出１Ｈ期間の長さとする。データドライバ１４－１～１４－ｐからの距離が遠いゲート線であるＧＬ４３２０及びＧＬ４３１９に対応する読出１Ｈ期間は１．９２μｓ、データドライバ１４－１～１４－ｐからの距離が中程度のゲート線であるＧＬ８７８、ＧＬ８７７及びＧ８７６に対応する読出１Ｈ期間は１．５μｓ、データドライバ１４－１～１４－ｐからの距離が近いゲート線であるＧＬ６～ＧＬ１に対応する読出１Ｈ期間は０．９５μｓとなる。その結果、図５の下段に示すように、１フレーム分のトータルの読出１Ｈ期間の長さが、１フレーム分の書込１Ｈ期間の長さＬ１と同じ長さとなる。 As described above, the timing generator 24 has an average value during the writing 1H period (that is, 1.
The difference between 70 μs) and the length of each read 1H period is calculated, and the length of the read 1H period is corrected based on the calculated difference. For example, the length obtained by subtracting 0.15 μs from the length of the read 1H period before correction is defined as the length of the read 1H period after correction. The read 1H period corresponding to GL4320 and GL4319, which are gate lines that are far from the data drivers 14-1 to 14-p, is 1.92 μs, and the gate lines that are moderately far from the data drivers 14-1 to 14-p. The read 1H period corresponding to GL878, GL877 and G876 is 1.5 μs, and the read 1H period corresponding to the gate lines GL6 to GL1 which are close to the data drivers 14-1 to 14-p is 0.95 μs. Become. As a result, as shown in the lower part of FIG. 5, the total length of the read 1H period for one frame is the same as the length L1 for the write 1H period for one frame.

これにより、１フレーム分の書き込み期間の長さと読み出し期間の長さとの差が縮小し、各々の期間の長さが一致するため、データドライバ内のメモリを用いて円滑にデータの書き込み及び読み出しを行うことが可能となる。 As a result, the difference between the length of the write period for one frame and the length of the read period is reduced, and the lengths of the respective periods match. Therefore, data can be smoothly written and read using the memory in the data driver. It will be possible to do.

再び図２を参照すると、ラッチ＆レベルシフト回路２６は、階調電圧信号のドライバＩＣ１４Ａからの出力タイミングを決めるラッチクロック信号Ｌ－ＣＬＫに応じて、映像データＲ－Ｄａｔａをラッチし、出力電源電圧に応じた高電圧ビット信号（２値の高電圧デジタル信号）にレベル変換し、高電圧ビット信号ＨＢＳを出力する。 Referring to FIG. 2 again, the latch & level shift circuit 26 latches the video data R-Data according to the latch clock signal L-CLK that determines the output timing of the gradation voltage signal from the driver IC 14A, and outputs the power supply voltage. The level is converted into a high-voltage bit signal (binary high-voltage digital signal) according to the above, and the high-voltage bit signal HBS is output.

ＤＡＣ２７は、高電圧ビット信号ＨＢＳの入力を受け、高電圧ビット信号ＨＢＳに対応する階調レベル電圧を選択（デジタルアナログ変換）して、アナログの階調電圧信号としてアンプ２８へ供給する。 The DAC 27 receives the input of the high voltage bit signal HBS, selects the gradation level voltage corresponding to the high voltage bit signal HBS (digital-analog conversion), and supplies it to the amplifier 28 as an analog gradation voltage signal.

アンプ２８は、ＤＡＣ２７で選択された階調電圧信号を増幅してデータ線へ出力する。
なお、図２において、メモリ２５、ラッチ＆レベルシフト回路２６、ＤＡＣ２７、アンプ２８の各ブロックは、ドライバＩＣ１４Ａの出力数に対応した回路群として構成される。 The amplifier 28 amplifies the gradation voltage signal selected by the DAC 27 and outputs it to the data line.
In FIG. 2, each block of the memory 25, the latch & level shift circuit 26, the DAC 27, and the amplifier 28 is configured as a circuit group corresponding to the number of outputs of the driver IC 14A.

なお、ドライバＩＣ１４Ａの内部に設けられた設定情報記憶部２２が変調カーブを含む設定情報を記憶している例について説明したが、これとは異なり、データドライバの外部から各種設定情報を適宜供給する構成としてもよい。例えば、ドライバＩＣ１４Ａの外部に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等からなる設定記憶装置を設け、ゲートタイミング信号ＧＳ２のパルス幅の変調及び階調電圧信号Ｖｄのデータ期間の変調の設定を変更する変更設定情報を記憶させておいてもよい。 Although an example in which the setting information storage unit 22 provided inside the driver IC 14A stores the setting information including the modulation curve has been described, unlike this, various setting information is appropriately supplied from the outside of the data driver. It may be configured. For example, a setting storage device consisting of an EEPROM (Electrically Erasable Programmable Read-Only Memory) or the like is provided outside the driver IC 14A to set the modulation of the pulse width of the gate timing signal GS2 and the modulation of the data period of the gradation voltage signal Vd. The change setting information to be changed may be stored.

また、図２を特定ドライバ１４－１及び１４－ｐの構成として説明したが、特定ドライバ１４－１、１４－ｐ以外のデータドライバも図２と同様の構成としてもよい。その場合、特定ドライバ以外のデータドライバは、ゲートタイミング信号ＧＳ１が入力されず、ゲートタイミング信号ＧＳ２を出力しない設定とする。例えば、図２の構成のデータドライバにおいて、表示コントローラ１２から送られる制御信号ＣＳＡ又は外部からの設定情報に基づき、タイミングジェネレータ２４内のゲートタイミングを調整する回路（図示せず）及びバッファ回路２９の動作を停止する設定を備えてもよい。これにより、ドライバＩＣ１４Ａは、供給する設定情報により特定ドライバとその他のデータドライバとを切り替えることができ、データドライバの汎用性を高めることができる。 Further, although FIG. 2 has been described as the configuration of the specific drivers 14-1 and 14-p, data drivers other than the specific drivers 14-1 and 14-p may have the same configuration as that of FIG. In that case, the data driver other than the specific driver is set so that the gate timing signal GS1 is not input and the gate timing signal GS2 is not output. For example, in the data driver having the configuration of FIG. 2, a circuit (not shown) and a buffer circuit 29 that adjust the gate timing in the timing generator 24 based on the control signal CSA sent from the display controller 12 or the setting information from the outside. It may be provided with a setting to stop the operation. As a result, the driver IC 14A can switch between the specific driver and other data drivers according to the setting information supplied, and the versatility of the data driver can be enhanced.

また、特定ドライバ１４－１及び１４－ｐから特定ドライバ以外のデータドライバへタイミング調整の制御信号を供給する場合、特定ドライバ１４－１及び１４－ｐはバッファ２９から当該制御信号を出力する構成としてもよい。制御信号を受ける特定ドライバ以外のデータドライバは、ゲートタイミング信号ＧＳ１の代わりに制御信号を受ける構成としてもよい。 Further, when a control signal for timing adjustment is supplied from the specific drivers 14-1 and 14-p to a data driver other than the specific driver, the specific drivers 14-1 and 14-p are configured to output the control signal from the buffer 29. May be good. The data driver other than the specific driver that receives the control signal may be configured to receive the control signal instead of the gate timing signal GS1.

図６Ａは、データドライバ１４－１～１４－ｐのうちの１つのデータドライバ１４におけるデータ線ＤＬｘへの出力に対応する映像データＶＤ及び内部信号の１フレーム期間のタイミングチャートを示している。図６Ａの上段は、シリアル化された映像データ信号ＶＤＳにおけるゲート線ＧＬｎ及びデータ線ＤＬｘに対応する映像データＶＤを表している。図６Ａの中段は、シリアル化された映像データ信号ＶＤＳがパラレル展開された各映像データＶＤのデータ期間を示している。ゲート線ＧＬｎ、ＧＬ（ｎ－１）、・・・、ＧＬ１の順（すなわち、データドライバから遠い側から近い側に向かう順）に、各ゲート線の選択期間に対応する映像データＶＤが順次伝送されている。図６Ａの下段は、パラレル展開された映像データＶＤをメモリ２５へ書き込むタイミングを制御する書き込みクロック信号Ｗ－ＣＬＫを示している。なお、以下の説明では、データドライバ１４－１～１４－ｐのうちの一つを指して、単にデータドライバ１４と称する。 FIG. 6A shows a timing chart of the video data VD and the internal signal for one frame period corresponding to the output to the data line DLx in the data driver 14 of one of the data drivers 14-1 to 14-p. The upper part of FIG. 6A shows the video data VD corresponding to the gate line GLn and the data line DLx in the serialized video data signal VDS. The middle part of FIG. 6A shows the data period of each video data VD in which the serialized video data signal VDS is developed in parallel. The video data VD corresponding to the selection period of each gate line is sequentially transmitted in the order of the gate lines GLn, GL (n-1), ..., GL1 (that is, the order from the far side to the near side from the data driver). Has been done. The lower part of FIG. 6A shows a write clock signal W-CLK that controls the timing of writing the video data VD expanded in parallel to the memory 25. In the following description, one of the data drivers 14-1 to 14-p is referred to and is simply referred to as a data driver 14.

図６Ａの上段に示すように、各映像データＶＤは、スタートパルスやコンフィグデータ等を含むオーバーヘッドＯＨと、データドライバ１４の出力数に対応した実データであるＲＧＢデータと、ダミーデータＤＤと、から構成されている。映像データ信号ＶＤＳは、データドライバ１４の出力数に応じた多数の映像データＶＤがシリアル化されている。例えば、映像データ信号ＶＤＳが、１ペア（２本）の伝送路の差動信号で伝送される場合、映像データ信号ＶＤＳは、図６Ａの中段に示す１データ期間に、データドライバ１４の出力数個の映像データＶＤを含んで構成され、映像データ信号ＶＤＳの周期は、１データ期間の出力数分の１とされる。したがって、映像データ信号ＶＤＳに埋め込まれたクロック信号ＣＬＫも、非常に高い周波数となっている。 As shown in the upper part of FIG. 6A, each video data VD is composed of overhead OH including a start pulse, config data, RGB data which is actual data corresponding to the number of outputs of the data driver 14, and dummy data DD. It is configured. As the video data signal VDS, a large number of video data VDs are serialized according to the number of outputs of the data driver 14. For example, when the video data signal VDS is transmitted as a differential signal of one pair (two) transmission paths, the video data signal VDS is the number of outputs of the data driver 14 in one data period shown in the middle of FIG. 6A. It is configured to include a number of video data VDs, and the cycle of the video data signal VDS is set to one of the number of outputs in one data period. Therefore, the clock signal CLK embedded in the video data signal VDS also has a very high frequency.

図６Ａの中段に示すように、映像データ信号ＶＤＳの先頭及び末尾にはブランク期間（Ｖ－ｂｌａｎｋ、ｂｌａｎｋとして示す）が設けられている。ブランク期間には、各種設定情報を含む制御信号ＣＳが盛り込まれ、映像データ信号ＶＤＳと一体化された一連のシリアル信号として表示コントローラ１２からデータドライバ１４へ供給される。 As shown in the middle of FIG. 6A, blank periods (indicated as V-blank and blank) are provided at the beginning and end of the video data signal VDS. In the blank period, the control signal CS including various setting information is incorporated, and is supplied from the display controller 12 to the data driver 14 as a series of serial signals integrated with the video data signal VDS.

タイミングジェネレータ２４は、周期一定の書き込みクロック信号Ｗ－ＣＬＫを含む書込アドレス信号ＷＡＳに基づいて、データドライバ１４の出力数に応じてパラレル展開された各映像データＶＤをメモリ２５に順次書き込む。 The timing generator 24 sequentially writes each video data VD expanded in parallel according to the number of outputs of the data driver 14 to the memory 25 based on the write address signal WAS including the write clock signal W-CLK having a constant cycle.

図６Ｂは、図６Ａと同様、データドライバ１４－１～１４－ｐのうちの１つのデータドライバ１４におけるデータ線ＤＬｘへの出力に対応する映像データＶＤと内部信号の１フレーム期間のタイミングチャートを示している。ここでは、各映像データＶＤのデータ期間、映像データＶＤをメモリ２５から読み出すタイミングを制御する読み出しクロック信号Ｒ－ＣＬＫ、及びラッチクロック信号Ｌ－ＣＬＫのクロックタイミングを示している。また、図６Ｂでは、ラッチクロック信号Ｌ－ＣＬＫに基づき、データドライバ１４から出力される階調電圧信号Ｖｄｘと、各ゲート線に順次出力されるゲート信号の各タイミングを示すゲートＣＬＫも併せて示している。 FIG. 6B shows a timing chart of the video data VD and the internal signal for one frame period corresponding to the output to the data line DLx in the data driver 14 of one of the data drivers 14-1 to 14-p, as in the case of FIG. 6A. Shows. Here, the data period of each video data VD, the read clock signal R-CLK that controls the timing of reading the video data VD from the memory 25, and the clock timing of the latch clock signal L-CLK are shown. Further, in FIG. 6B, the gradation voltage signal Vdx output from the data driver 14 and the gate CLK indicating each timing of the gate signal sequentially output to each gate line based on the latch clock signal L-CLK are also shown. ing.

図６Ｂに示すように、メモリ２５から読み出される各映像データＶＤは、読み出しクロック信号Ｒ－ＣＬＫに基づいて、メモリ２５への書込順と同じ順番で読み出される。すなわち、ゲート線ＧＬｎ、ＧＬ（ｎ－１）、・・・、ＧＬ１の順（データドライバ１４から遠い側から近い側に向かう順）に、各ゲート線の選択期間に対応する映像データＶＤがメモリ２５から順次読み出される。ここで、読み出しクロック信号Ｒ－ＣＬＫにおいては、データドライバ１４から遠い画素行に書き込む映像データＶＤについては書込みクロック信号Ｗ－ＣＬＫよりデータ期間が長く、データドライバ１４から近い画素行に書き込む映像データＶＤについては書込みクロック信号Ｗ－ＣＬＫよりデータ期間が短くなるように、クロックタイミングが変調されている。なお、上記の通り、タイミングジェネレータ２４が実行する読出アドレス信号ＲＡＳの水平走査期間の補正処理によって、１フレーム分のデータ書き込みのデータ期間とデータ読み出しのデータ期間とが一致するように調整がなされている。 As shown in FIG. 6B, each video data VD read from the memory 25 is read out in the same order as the writing order to the memory 25 based on the read clock signal R-CLK. That is, the video data VD corresponding to the selection period of each gate line is stored in the memory in the order of the gate lines GLn, GL (n-1), ..., GL1 (in the order from the far side to the near side from the data driver 14). It is read sequentially from 25. Here, in the read clock signal R-CLK, the video data VD to be written in the pixel row far from the data driver 14 has a longer data period than the write clock signal W-CLK, and the video data VD to be written in the pixel row close to the data driver 14. The clock timing is modulated so that the data period is shorter than that of the write clock signal W-CLK. As described above, the correction processing of the horizontal scanning period of the read address signal RAS executed by the timing generator 24 is adjusted so that the data period of data writing for one frame and the data period of data reading match. There is.

データドライバ１４からデータ線へ出力するタイミング（１データ期間）を決めるラッチクロック信号Ｌ－ＣＬＫは、例えば、読み出しクロック信号Ｒ－ＣＬＫを１データ期間遅らせたクロック信号とされている。ラッチクロック信号Ｌ－ＣＬＫに基づいて、デジタルアナログ変換された階調電圧信号Ｖｄｘがデータドライバ１４からデータ線ＤＬｘへ出力される。図６Ｂにおいて、階調電圧信号Ｖｄｘが出力される各データ期間は、ラッチクロック信号Ｌ－ＣＬＫの立上りエッジから次の立上りエッジまでのタイミング（Ｔｈｎ、Ｔｈ（ｎ－１）、・・・、Ｔｈ１）で生成される。すなわち、データドライバ１４に近い側（データ線近端）の画素に供給されるデータ信号Ｖｄｘの１データ期間は短く、データドライバ１４から遠い側（データ線遠端）の画素に供給される階調電圧信号Ｖｄｘの１データ期間は長くなるように設定される。なお、図６Ｂの階調電圧信号Ｖｄｘの出力波形は、図示の便宜のために、最大階調電圧と最小階調電圧を交互に出力した波形例を示している。 The latch clock signal L-CLK that determines the timing (1 data period) of output from the data driver 14 to the data line is, for example, a clock signal obtained by delaying the read clock signal R-CLK by one data period. Based on the latch clock signal L-CLK, the digital-to-analog converted gradation voltage signal Vdx is output from the data driver 14 to the data line DLx. In FIG. 6B, each data period in which the gradation voltage signal Vdx is output is the timing from the rising edge of the latch clock signal L-CLK to the next rising edge (Thn, Th (n-1), ..., Th1. ) Is generated. That is, one data period of the data signal Vdx supplied to the pixel on the side closer to the data driver 14 (near end of the data line) is short, and the gradation supplied to the pixel on the side farther from the data driver 14 (far end of the data line). One data period of the voltage signal Vdx is set to be long. The output waveform of the gradation voltage signal Vdx in FIG. 6B shows an example of a waveform in which the maximum gradation voltage and the minimum gradation voltage are alternately output for convenience of illustration.

ゲートＣＬＫ（図２のゲートタイミング信号ＴＳ）は、タイミングジェネレータ２４において、ゲートタイミング信号ＧＳ１と変調データ信号に基づき生成される。ゲートＣＬＫは、ラッチクロック信号Ｌ－ＣＬＫの立上りエッジ（１データ期間のタイミング）から所定の期間（ｄｈ（ｎ＋１）、ｄｈｎ、ｄｈ（ｎ－１）、・・・、ｄｈ１）ずれたタイミングに生成される。このゲートＣＬＫのタイミングに基づき、ゲート線ＧＬｎ、・・・ＧＬｋ・・・、ＧＬ１に対応したゲート信号Ｖｇｎ、・・・Ｖｇｋ・・・、Ｖｇ１の選択期間（すなわち、パルス幅）が設定される。ゲートＣＬＫのタイミングに基づき、バッファ２９において、ゲートドライバ１３Ａ及び１３Ｂの駆動回路に応じたゲートタイミング信号ＧＳ２が生成される。 The gate CLK (gate timing signal TS in FIG. 2) is generated in the timing generator 24 based on the gate timing signal GS1 and the modulation data signal. The gate CLK is generated at a timing deviated from the rising edge (timing of one data period) of the latch clock signal L-CLK by a predetermined period (dh (n + 1), dhn, dh (n-1), ..., Dh1). Will be done. Based on the timing of this gate CLK, the selection period (that is, pulse width) of the gate lines GLn, ... GLk ..., the gate signals Vgn, ... Vgk ..., Vg1 corresponding to GL1 is set. .. Based on the timing of the gate CLK, the gate timing signal GS2 corresponding to the drive circuits of the gate drivers 13A and 13B is generated in the buffer 29.

なお、大画面の表示装置では、階調電圧信号の画素電極への充電率を高めるため、ゲート信号のプリチャージが行われる場合がある。ゲート信号のプリチャージを行う場合、画素電極へ充電する階調電圧信号を選択するゲート信号において、当該階調電圧のデータ期間に対応したゲート信号の選択期間に対し、複数個前の選択期間からゲート信号の選択期間を開始する。すなわち、複数の選択期間にわたるゲート信号のパルス幅に設定する。例えば、図６ＢのゲートＣＬＫで設定するゲート信号Ｖｇｋの選択期間Ｔｈｋに対し、複数個前の選択期間から選択期間Ｔｈｋまでパルス幅を拡張したゲート信号となるようにゲートタイミング信号ＧＳ２を生成するようにしてもよい。 In a large screen display device, a gate signal may be precharged in order to increase the charge rate of the gradation voltage signal to the pixel electrodes. When precharging the gate signal, in the gate signal for selecting the gradation voltage signal to be charged to the pixel electrode, from the selection period before a plurality of gate signals selected for the data period of the gradation voltage. Start the gate signal selection period. That is, it is set to the pulse width of the gate signal over a plurality of selection periods. For example, for the selection period Thk of the gate signal Vgk set by the gate CLK in FIG. 6B, the gate timing signal GS2 is generated so as to be a gate signal whose pulse width is expanded from the selection period before a plurality of times to the selection period Thk. You may do it.

図７は、本実施例のゲートドライバ１３Ａ又は１３Ｂから各ゲート線に出力されるゲート信号Ｖｇ１、・・・Ｖｇｋ・・・、Ｖｇｎと、データドライバ１４からデータ線ＤＬｘに出力される階調電圧信号Ｖｄｘの１フレーム期間における信号波形を示す図である。なお、階調電圧信号Ｖｄｘは、信号遅延に関する説明の便宜上、ゲート信号の選択期間（Ｔｈ１、Ｔｈｋ、Ｔｈｎ）に対応する１データ期間において低電位の階調電圧から高電位の階調電圧へ変化する信号波形を示す。 FIG. 7 shows the gate signals Vg1, ... Vgk ..., Vgn output from the gate driver 13A or 13B of this embodiment to each gate line, and the gradation voltage output from the data driver 14 to the data line DLx. It is a figure which shows the signal waveform in one frame period of a signal Vdx. The gradation voltage signal Vdx changes from a low-potential gradation voltage to a high-potential gradation voltage in one data period corresponding to the gate signal selection period (Th1, Thk, Thn) for convenience of explanation regarding signal delay. The signal waveform to be used is shown.

ここでは、階調電圧信号Ｖｄｘの供給に対して、データ線遠端の１データ期間をＴｈｎ、データ線近端の１データ期間をＴｈ１として示している。階調電圧信号Ｖｄｘに対する１データ期間は、データ線近端では１データ期間が短く、データ線遠端側に向かって１データ期間が長くなるように各データ期間が設定される。 Here, with respect to the supply of the gradation voltage signal Vdx, one data period at the far end of the data line is shown as Thn, and one data period at the near end of the data line is shown as Th1. As for one data period for the gradation voltage signal Vdx, each data period is set so that one data period is short at the near end of the data line and one data period is long toward the far end side of the data line.

データ線近端ではデータ線のインピーダンスの影響が小さいため、信号波形の立ち上がりの鈍りが小さい。従って、１データ期間Ｔｈ１が短くなっても、データドライバ１４から出力された階調電圧信号Ｖｄｘの電圧レベルをそのままデータ線近端の画素電極に書き込むことができる。 Since the influence of the impedance of the data line is small at the near end of the data line, the bluntness of the rising edge of the signal waveform is small. Therefore, even if one data period Th1 is shortened, the voltage level of the gradation voltage signal Vdx output from the data driver 14 can be written to the pixel electrode near the data line as it is.

これに対し、データ線遠端では、データ線インピーダンスの影響を大きく受けて信号波形の立ち上がりが大きく鈍る。しかしながら、１データ期間Ｔｈｎが長いため、データドライバ１４から出力された階調電圧信号Ｖｄｘの電圧レベルに到達することができ、当該電圧レベルをデータ線遠端の画素電極に書き込むことができる。これにより同一階調の全画面表示において、データ線インピーダンスに依存したデータ線方向の画素充電率を均一にすることができる。 On the other hand, at the far end of the data line, the rise of the signal waveform is greatly blunted due to the influence of the data line impedance. However, since one data period Thn is long, the voltage level of the gradation voltage signal Vdx output from the data driver 14 can be reached, and the voltage level can be written to the pixel electrode at the far end of the data line. This makes it possible to make the pixel charge rate in the data line direction uniform, which depends on the data line impedance, in the full screen display of the same gradation.

一方、ゲート信号Ｖｇ１、・・・Ｖｇｎは、階調電圧信号Ｖｄｘの１データ期間に応じて、データ線近端から遠端に向かってパルス幅（選択期間）が広くなるように設定される。すなわち、データ線近端の画素を選択するゲート信号Ｖｇ１はパルス幅が短く、データドライバ遠端の画素を選択するゲート信号Ｖｇｎのパルス幅は長い。これによりデータ線方向の画素に対する同一の階調電圧信号の画素充電率を均一化することができる。なお、図７では、ゲート信号のパルス幅を１データ期間と同等に設定した例を示している。ここで、前述したように、ゲート信号のプリチャージを行うため、ゲート信号のパルス幅を拡幅してもよい。 On the other hand, the gate signals Vg1, ... Vgn are set so that the pulse width (selection period) becomes wider from the near end to the far end of the data line according to one data period of the gradation voltage signal Vdx. That is, the gate signal Vg1 that selects the pixel at the near end of the data line has a short pulse width, and the gate signal Vgn that selects the pixel at the far end of the data driver has a long pulse width. As a result, the pixel charge rate of the same gradation voltage signal with respect to the pixels in the data line direction can be made uniform. Note that FIG. 7 shows an example in which the pulse width of the gate signal is set to be equivalent to one data period. Here, as described above, in order to precharge the gate signal, the pulse width of the gate signal may be widened.

また、ゲート信号Ｖｇ１～Ｖｇｎは、データ線遠端からデータ線近端に向かう順、すなわちＶｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１の順に、ゲートドライバ１３Ａ及び１３Ｂから順次出力される。ゲート信号Ｖｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１でそれぞれ選択された階調電圧信号Ｖｄｘが、データ線ＤＬｘに順次出力される。 Further, the gate signals Vg1 to Vgn are sequentially output from the gate drivers 13A and 13B in the order from the far end of the data line to the near end of the data line, that is, in the order of Vgn, ..., Vgk, ..., Vg1. The gradation voltage signals Vdx selected by the gate signals Vgn, ..., Vgk, ..., Vg1 are sequentially output to the data line DLx.

なお、ゲート信号Ｖｇ１～Ｖｇｎの出力順を、図７とは逆にデータドライバ近端からデータドライバ遠端に向かう順、すなわちＶｇ１、・・・、Ｖｇｋ、・・・、Ｖｇｎの順とすることも可能である。ただし、この場合、映像データＶＤのメモリ２５からの読み出しは、当該映像データＶＤのメモリ２５への書込みより常に後になるため、メモリ２５から最初の映像データＶＤを読み出す読み出しクロック信号Ｒ－ＣＬＫのタイミングは、最初の映像データＶＤをメモリ２５に取り込む書き込みクロック信号Ｗ－ＣＬＫのタイミングより所定期間遅らせる必要がある。この場合、タイミングジェネレータ２４は、図３に示す変調カーブとは逆のカーブを用いて読出アドレス信号ＲＡＳの水平走査期間の補正を行うことにより、１フレーム分のデータ書き込み期間とデータ読み出し期間とを一致させることが可能である。 The output order of the gate signals Vg1 to Vgn shall be the order from the near end of the data driver to the far end of the data driver, that is, the order of Vg1, ..., Vgk, ..., Vgn, contrary to FIG. Is also possible. However, in this case, since the reading of the video data VD from the memory 25 is always after the writing of the video data VD to the memory 25, the timing of the read clock signal R-CLK for reading the first video data VD from the memory 25 Needs to be delayed by a predetermined period from the timing of the write clock signal W-CLK that captures the first video data VD into the memory 25. In this case, the timing generator 24 corrects the horizontal scanning period of the read address signal RAS by using a curve opposite to the modulation curve shown in FIG. 3, so that the data writing period and the data reading period for one frame can be set. It is possible to match.

一方、図７に示すようにＶｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１の順にゲート信号を
出力する場合、映像データＶＤを読み出す読み出しクロック信号Ｒ－ＣＬＫのクロックタイミングの周期は、当該映像データＶＤをメモリ２５に書込む書き込みクロック信号Ｗ－ＣＬＫの一定のクロックタイミングの周期と比べて、読み出し開始直後は周期が長く、徐々に周期が短くなる。このため、最初の映像データＶＤの読み出しを、最初の映像データＶＤの書き込みから少しだけ遅れたタイミングから開始することができる。 On the other hand, when the gate signal is output in the order of Vgn, ..., Vgk, ..., Vg1 as shown in FIG. 7, the clock timing cycle of the read clock signal R-CLK for reading the video data VD is the video. Compared with the fixed clock timing cycle of the write clock signal W-CLK that writes the data VD to the memory 25, the cycle is longer immediately after the start of reading, and the cycle is gradually shortened. Therefore, the reading of the first video data VD can be started at a timing slightly delayed from the writing of the first video data VD.

また、本実施例では、データ信号Ｖｄｘとゲート信号Ｖｇ１～Ｖｇｎとのタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎを、ゲートドライバ１３Ａ又は１３Ｂからの距離に応じて調整する。例えば、ゲート線遠端では、ゲート信号Ｖｇｎがオフする（ハイレベルからローレベルへ変化する）タイミングが遅いため、次のゲート信号Ｖｇ（ｎ－１）で選択すべき階調電圧信号までゲート信号Ｖｇｎで選択して画素電極に誤充電が生じないように、タイミング差ｄｈｎを大きく設定する必要がある。なお、データドライバ１４からのデータ線上の距離に応じてもタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎを可変にするように構成してもよい。 Further, in this embodiment, the timing difference dh1, ... dhk ... dhn between the data signal Vdx and the gate signals Vg1 to Vgn is adjusted according to the distance from the gate driver 13A or 13B. For example, at the far end of the gate line, the timing at which the gate signal Vgn turns off (changes from high level to low level) is late, so the gate signal up to the gradation voltage signal to be selected in the next gate signal Vg (n-1). It is necessary to select with Vgn and set a large timing difference dhn so that erroneous charging does not occur in the pixel electrodes. The timing difference dh1, ... dhk ... dhn may be made variable depending on the distance on the data line from the data driver 14.

なお、図７では、データ信号Ｖｄｘとゲート信号Ｖｇ１～Ｖｇｎとのタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎのタイミング差は、それぞれのゲート信号の選択期間の終了タイミングと、データ信号Ｖｄｘの各データ期間の終了タイミングとのタイミング差で設定されている。 In FIG. 7, the timing difference between the data signal Vdx and the gate signals Vg1 to Vgn is dh1, ... dhk ... dhn, and the timing difference is the end timing of the selection period of each gate signal and the data signal Vdx. It is set by the timing difference from the end timing of each data period.

図８は、映像データＶＤに対応した階調電圧信号Ｖｄｘを書き込む際の１データ期間と、データドライバ１４からの各ゲート線ＧＬ１、…、ＧＬｎの位置との対応関係を示す図である。 FIG. 8 is a diagram showing a correspondence relationship between one data period when writing the gradation voltage signal Vdx corresponding to the video data VD and the positions of the gate lines GL1, ..., GLn from the data driver 14.

本実施例の表示装置１００とは異なり、データドライバからのゲート線の位置に関わらず階調電圧信号Ｖｄｘの書き込み期間を一定とした場合、破線Ａとして示すように、１データ期間の長さは一定（図８に示す一定値Ｔｏ）となる。 Unlike the display device 100 of this embodiment, when the writing period of the gradation voltage signal Vdx is constant regardless of the position of the gate line from the data driver, the length of one data period is as shown by the broken line A. It becomes constant (constant value To shown in FIG. 8).

これに対し、本実施例の表示装置１００では、実線Ｂとして示すように、データドライバ１４に近いゲート線ＧＬ１側の１データ期間及びゲート選択期間は短く、データドライバ１４から遠いゲート線ＧＬｎ側の１データ期間及びゲート選択期間は長く設定される。なお、実線Ｂの特性曲線は、データドライバ１４からのゲート線位置に対応するデータ線のインピーダンス（配線抵抗と配線容量の積）に依存した曲線となる。 On the other hand, in the display device 100 of the present embodiment, as shown by the solid line B, the one data period and the gate selection period on the gate line GL1 side near the data driver 14 are short, and the gate line GLn side far from the data driver 14 is short. 1 The data period and the gate selection period are set long. The characteristic curve of the solid line B is a curve that depends on the impedance (product of wiring resistance and wiring capacitance) of the data line corresponding to the gate line position from the data driver 14.

そして、本実施例の表示装置１００は、１データ期間を最小値Ｔｈから最大値Ｔｍまで変化させるとともに、１フレーム期間内のその平均値がＴｏの近傍となるように設定する。例えば、本実施例のタイミングジェネレータ２４は、上記の通り読出アドレス信号ＲＡＳの水平走査期間の補正を行い、読み出しクロック信号Ｒ－ＣＬＫの周期の平均値が、周期一定の書込みクロック信号Ｗ－ＣＬＫの周期の平均値と同等となるように調整する。これにより、メモリ２５に書込む書き込みデータＷ－Ｄａｔａと読み出しデータＲ－Ｄａｔａとの差分が極小化され、メモリ２５の容量を抑えることができる。また、上記のような読み出しクロック信号Ｒ－ＣＬＫの制御によれば、図６Ａ及び図６Ｂに示すように、書込みのトータル時間と読み出しのトータル時間とが、どちらもそれぞれ１フレーム期間内に納まるように制御される。 Then, the display device 100 of this embodiment changes one data period from the minimum value Th to the maximum value Tm, and sets the average value within one frame period to be in the vicinity of To. For example, the timing generator 24 of this embodiment corrects the horizontal scanning period of the read address signal RAS as described above, and the average value of the cycle of the read clock signal R-CLK is the write clock signal W-CLK with a constant cycle. Adjust so that it is equivalent to the average value of the period. As a result, the difference between the write data W-Data written in the memory 25 and the read data R-Data is minimized, and the capacity of the memory 25 can be suppressed. Further, according to the control of the read clock signal R-CLK as described above, as shown in FIGS. 6A and 6B, both the total write time and the total read time are within one frame period. Is controlled by.

以上のように、本実施例の表示装置１００では、データドライバ１４－１～１４－ｐから映像データＶＤの書き込み対象である画素までの距離に応じて、データ線近端では１データ期間が短く、データ線遠端では１データ期間が長い階調電圧信号Ｖｄ１～Ｖｄｍを生成し、データ線ＤＬ１～ＤＬｍに印加する。また、特定ドライバであるデータドライバ１４－１及び１４－ｐは、階調電圧信号の１データ期間に合わせて、映像データの書き込み対象である画素までのデータドライバからの距離に応じてゲート線の選択期間が変化するゲートタイミング信号ＧＳ２を生成する。ゲートタイミング信号ＧＳ２を受けるゲートドライバは、映像データの書き込み対象である画素までのデータドライバからの距離に応じてゲート線の選択期間が変化するゲート線信号Ｖｇ１～Ｖｇｎを生成し、ゲート線ＧＬ１～ＧＬｎに印加する。 As described above, in the display device 100 of this embodiment, one data period is shortened at the near end of the data line according to the distance from the data drivers 14-1 to 14-p to the pixel to be written of the video data VD. At the far end of the data line, gradation voltage signals Vd1 to Vdm having a long data period are generated and applied to the data lines DL1 to DLm. Further, the data drivers 14-1 and 14-p, which are specific drivers, have a gate line according to the distance from the data driver to the pixel to which the video data is written, according to one data period of the gradation voltage signal. A gate timing signal GS2 whose selection period changes is generated. The gate driver that receives the gate timing signal GS2 generates gate line signals Vg1 to Vgn in which the selection period of the gate line changes according to the distance from the data driver to the pixel to which the video data is written, and the gate line GL1 to Apply to GLn.

かかる構成によれば、表示コントローラ１２は、データドライバ１４－１～１４－ｐに向けて、一定周期でシリアル化されて一体化された映像データ信号ＶＤＳ、クロック信号ＣＬＫ、制御信号ＣＳ、及び一定周期のゲートタイミング信号ＧＳ１を送信する。このため、表示コントローラ１２とデータドライバ１４－１～１４－ｐとの間の信号伝送では、変調信号を伝送することによる伝送周波数の大幅な増加が生じない。また、伝送周波数の増加に応じて、伝送経路の部品においてその性能を上げるために変更する必要がない。 According to such a configuration, the display controller 12 is serialized and integrated with the data drivers 14-1 to 14-p at regular intervals, and the video data signal VDS, the clock signal CLK, the control signal CS, and the constant are constant. The periodic gate timing signal GS1 is transmitted. Therefore, in the signal transmission between the display controller 12 and the data drivers 14-1 to 14-p, the transmission frequency does not significantly increase due to the transmission of the modulated signal. Further, as the transmission frequency increases, it is not necessary to change the components of the transmission path in order to improve the performance.

また、本実施例の表示装置１００では、データ信号Ｖｄｘの生成及び出力だけでなく、
ゲートタイミング信号ＧＳ２の生成をデータドライバ１４－１及び１４－ｐが行う。従って、表示コントローラ１２（ＴＣＯＮ－ＩＣ３１）の構成の変更は不要であり、データドライバ１４－１～１４－ｐの構成の変更に集約することができる。 Further, in the display device 100 of this embodiment, not only the generation and output of the data signal Vdx but also the data signal Vdx is generated and output.
The data drivers 14-1 and 14-p generate the gate timing signal GS2. Therefore, it is not necessary to change the configuration of the display controller 12 (TCON-IC31), and it is possible to concentrate on changing the configuration of the data drivers 14-1 to 14-p.

従って、本発明に係る表示装置によれば、装置規模の増大を抑えつつ、画質の劣化を抑制することが可能となる。 Therefore, according to the display device according to the present invention, it is possible to suppress deterioration of image quality while suppressing an increase in the scale of the device.

また、本実施例の表示装置１００では、データドライバ内のメモリ２５へのデータ書き込みの１水平期間の平均とデータ読み出しの１水平期間の平均とが一致するように、タイミングジェネレータ２４が読出アドレス信号ＲＡＳの水平走査期間の補正を行う。これにより、１フレーム分のデータ書き込みの期間の長さとデータ読み出しの期間の長さとが一致するように調整がなされるため、円滑にメモリ２５へのデータの書き込み及びメモリ２５からのデータの読み出しを行うことができる。また、データ書き込みのタイミングとデータ読み出しのタイミングとの違いに応じた大容量のメモリが必要となることもないため、チップサイズを抑えることが可能となる。 Further, in the display device 100 of the present embodiment, the timing generator 24 causes the read address signal so that the average of one horizontal period of data writing to the memory 25 in the data driver and the average of one horizontal period of data reading match. The horizontal scanning period of RAS is corrected. As a result, the length of the data write period for one frame and the length of the data read period are adjusted to match, so that the data can be smoothly written to and read from the memory 25. It can be carried out. Further, since a large-capacity memory is not required according to the difference between the data writing timing and the data reading timing, the chip size can be suppressed.

従って、本発明に係る表示装置によれば、チップサイズの増大を抑えつつ、データドライバ内のメモリに対するデータの書き込み及び読み出しを円滑に行うことが可能となる。 Therefore, according to the display device according to the present invention, it is possible to smoothly write and read data to the memory in the data driver while suppressing an increase in the chip size.

なお、上記実施例とは異なり、メモリがドライバＩＣの内部ではなく、外部に設けられていてもよい。図９は、かかるドライバＩＣ１４Ｂの主要ブロックの構成を示すブロック図である。 Note that, unlike the above embodiment, the memory may be provided outside the driver IC instead of inside the driver IC. FIG. 9 is a block diagram showing a configuration of a main block of the driver IC 14B.

ドライバＩＣ１４Ｂは、デコーダ４１、エンコーダ４２を有する。ＰＬＬ２３、タイミングジェネレータ２４、デコーダ４１及びエンコーダ４２は、タイミング制御部４０を構成している。 The driver IC 14B has a decoder 41 and an encoder 42. The PLL 23, the timing generator 24, the decoder 41 and the encoder 42 constitute the timing control unit 40.

メモリ４３は、ドライバＩＣ１４Ｂの外部に設けられている。なお、メモリ４３は、ドライバＩＣ１４Ｂの外部に設けられている点以外については、図２に示すメモリ２５と同様の機能を有する。 The memory 43 is provided outside the driver IC 14B. The memory 43 has the same function as the memory 25 shown in FIG. 2, except that the memory 43 is provided outside the driver IC 14B.

デコーダ４１は、タイミングジェネレータ２４とメモリ４３との間に設けられている。
デコーダ４１は、タイミングジェネレータ２４から出力された書込アドレス信号ＷＡＳ及び読出アドレス信号ＲＡＳを、メモリ４３とドライバＩＣ１４Ｂとの間をつなぐ書き込みデータバス数及び伝送周波数に応じた信号にデコードして、メモリ４３に送出する。 The decoder 41 is provided between the timing generator 24 and the memory 43.
The decoder 41 decodes the write address signal WAS and the read address signal RAS output from the timing generator 24 into a signal corresponding to the number of write data buses and the transmission frequency connected between the memory 43 and the driver IC 14B, and the memory. Send to 43.

エンコーダ４２は、メモリ４３とラッチ＆レベルシフト回路２６との間に設けられている。エンコーダ４２は、読出アドレス信号ＲＡＳに応じてメモリ４３から読み出されたデータを、メモリ４３とドライバＩＣ１４Ｂとの間をつなぐ読み出しデータバス数及び伝送周波数に応じた信号に基づいてエンコードし、読み出しデータＲ－Ｄａｔａとしてラッチ＆レベルシフト回路２６に送出する。 The encoder 42 is provided between the memory 43 and the latch & level shift circuit 26. The encoder 42 encodes the data read from the memory 43 according to the read address signal RAS based on the number of read data buses connecting the memory 43 and the driver IC 14B and the signal according to the transmission frequency, and reads the data. It is sent to the latch & level shift circuit 26 as R-Data.

なお、デコーダ４１及びエンコーダ４２以外の機能ブロックの構成及び動作は、上記実施例の各機能ブロックと同様である。 The configuration and operation of the functional blocks other than the decoder 41 and the encoder 42 are the same as those of the functional blocks of the above embodiment.

このように、メモリ４３がドライバＩＣ１４Ｂと別個に設けられている場合であっても、上記実施例と同様の効果を得ることができる。 As described above, even when the memory 43 is provided separately from the driver IC 14B, the same effect as that of the above embodiment can be obtained.

また、かかる構成によれば、メモリ４３をドライバＩＣ１４Ｂよりも微細なプロセスで実現することが可能である。従って、メモリ容量が比較的大きい場合には、上記実施例のようにドライバＩＣにメモリを内蔵する場合よりもシステムコストを抑えることが可能となる。 Further, according to such a configuration, the memory 43 can be realized by a finer process than the driver IC 14B. Therefore, when the memory capacity is relatively large, the system cost can be suppressed as compared with the case where the memory is built in the driver IC as in the above embodiment.

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であってもよい。表示装置１００が有機ＥＬ表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、有機ＥＬ素子と、有機ＥＬ素子に流す電流を制御する薄膜トランジスタと、を備える。画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｖｄ１～Ｖｄｍに応じて薄膜トランジスタが有機ＥＬ素子に流す電流を制御し、その電流に応じて有機ＥＬ素子の発光輝度が変化することにより、表示が行われる。有機ＥＬ表示装置においても、本発明を適用することにより、輝度むらを抑えた表示を行うことが可能となる。 The present invention is not limited to the above embodiment. For example, in the above embodiment, the case where the display device 100 is a liquid crystal display device has been described, but unlike this, an organic EL (Electro Luminescence) display device may be used. When the display device 100 is an organic EL display device, each of the pixel portions P 11 to P nm includes an organic EL element and a thin film transistor that controls a current flowing through the organic EL element. The thin film transistor controls the current flowing through the organic EL element according to the gradation voltage signals Vd1 to Vdm supplied to the pixel portions P11 to Pnm , and the emission brightness of the organic EL element changes according to the current. The display is done. By applying the present invention to the organic EL display device as well, it is possible to perform display with suppressed luminance unevenness.

また、表示パネル１１は、カラーＦＨＤ（Full High Definition）パネルであっても良く、４Ｋパネルや８Ｋパネルであってもよい。 Further, the display panel 11 may be a color FHD (Full High Definition) panel, or may be a 4K panel or an 8K panel.

また、上記実施例では、１フレーム分のデータ読み出し期間の長さが１フレーム分のデータ書き込み期間の長さよりも長い場合を例として、タイミングジェネレータ２４が読出アドレス信号ＲＡＳを補正する構成について説明した。しかし、本発明は、１フレーム分のデータ読み出し期間の長さが１フレーム分のデータ書き込み期間の長さよりも短い場合にも適用が可能である。このような場合であっても、変調カーブに示されるデータ期間の長さの平均値から書き込みアドレス信号ＷＡＳの水平走査期間の長さの平均値を減算した値を読出アドレス信号ＲＡＳの水平走査期間の長さから減算して読出アドレス信号ＲＡＳの水平走査期の補正を行う事により、１フレーム分のデータ読み出し期間の長さと１フレーム分のデータ書き込み期間の長さとを一致させることが可能である。 Further, in the above embodiment, the configuration in which the timing generator 24 corrects the read address signal RAS has been described by taking as an example the case where the length of the data read period for one frame is longer than the length of the data write period for one frame. .. However, the present invention can be applied even when the length of the data read period for one frame is shorter than the length of the data write period for one frame. Even in such a case, the value obtained by subtracting the average value of the horizontal scan period of the write address signal WAS from the average value of the length of the data period shown in the modulation curve is the horizontal scan period of the read address signal RAS. By subtracting from the length of and correcting the horizontal scanning period of the read address signal RAS, it is possible to match the length of the data read period for one frame with the length of the data write period for one frame. ..

また、上記実施例では、メモリ２５へのデータ書き込みの１フレーム分の期間とメモリ２５からのデータ読み出しの１フレーム分の期間とが一致するように、タイミングジェネレータ２４が読出１Ｈ期間を補正する例について説明した。しかし、必ずしもデータ書き込みの期間とデータ読み出しの期間とを厳密に一致させる必要はなく、少なくともこれらの期間の長さの差が縮小するように補正を行うように構成されていればよい。 Further, in the above embodiment, the timing generator 24 corrects the read 1H period so that the period for one frame of data writing to the memory 25 and the period for one frame of data reading from the memory 25 match. Explained. However, it is not always necessary to exactly match the data writing period and the data reading period, and at least the correction may be made so that the difference in length between these periods is reduced.

１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４－１～１４－ｐ データドライバ
１５ 設定記憶装置
２０ レシーバ
２１ ピクセル制御部２１
２２ 設定情報記憶部
２３ ＰＬＬ
２４ タイミングジェネレータ
２５ メモリ
２６ ラッチ＆レベルシフト
２７ ＤＡＣ
２８ アンプ
２９ バッファ
３１ 読出１Ｈ期間取得部
３２ 変調カーブ平均算出部
３３ 書込１Ｈ期間平均算出部
３４ 書込アドレス生成部
３５ 差分算出部
３６ 補正部
３７ 読出アドレス生成部
４０ タイミング制御部
４１ デコーダ
４２ エンコーダ
４３ メモリ
100 Display device 11 Display panel 12 Display controller 13A, 13B Gate driver 14-1 to 14-p Data driver 15 Setting storage device 20 Receiver 21 Pixel control unit 21
22 Setting information storage unit 23 PLL
24 Timing Generator 25 Memory 26 Latch & Level Shift 27 DAC
28 Amplifier 29 Buffer 31 Read 1H period acquisition unit 32 Modulation curve average calculation unit 33 Write 1H period average calculation unit 34 Write address generation unit 35 Difference calculation unit 36 Correction unit 37 Read address generation unit 40 Timing control unit 41 Decoder 42 Encoder 43 memory

Claims (5)

複数のデータ線及び複数のゲート線の交差部の各々に設けられた画素部を有する表示パネルに前記複数のデータ線を介して接続されたデータドライバであって、
前記複数のゲート線の各々に対応する複数の映像データを含む映像データ信号を受信し、前記映像データ信号で表される各水平走査期間を前記画素部の各々に対する階調電圧信号の書き込み期間として表す第１のデータ期間の各々に対して、その長さを前記データドライバから前記画素部の各々までの距離に対応した分だけ増加又は低下させた第２のデータ期間の各々を表す変調データ信号を生成する変調信号生成部と、
前記変調データ信号の前記第２のデータ期間に基づいて、前記複数の映像データを変換した前記階調電圧信号を前記複数のデータ線に出力する出力部と、
前記階調電圧信号を前記複数のデータ線に出力するタイミングに同期させてゲート信号を前記複数のゲート線の各々に供給させるように前記ゲート信号各々の供給タイミングを制御するゲート制御信号を出力するゲート制御部と、を含み、
前記変調信号生成部は、
メモリと、
前記第１のデータ期間に応じたタイミングで前記映像データを前記メモリに書き込み、前記第１のデータ期間の長さの平均値と前記第２のデータ期間の長さの平均値との差の分だけ、前記第２のデータ期間にて表される期間長を増加又は低下する補正を施して得られた補正後のデータ期間に応じたタイミングで前記映像データを前記メモリから読み出すタイミング生成部と、を有することを特徴とするデータドライバ。 A data driver connected to a display panel having pixel portions provided at the intersections of a plurality of data lines and a plurality of gate lines via the plurality of data lines.
A video data signal including a plurality of video data corresponding to each of the plurality of gate lines is received, and each horizontal scanning period represented by the video data signal is set as a writing period of the gradation voltage signal for each of the pixel portions. For each of the first data periods represented , a modulated data signal representing each of the second data periods whose length is increased or decreased by a corresponding amount corresponding to the distance from the data driver to each of the pixel portions. And the modulation signal generator that generates
An output unit that outputs the gradation voltage signal obtained by converting the plurality of video data to the plurality of data lines based on the second data period of the modulated data signal.
A gate control signal that controls the supply timing of each of the gate signals is output so that the gate signal is supplied to each of the plurality of gate lines in synchronization with the timing of outputting the gradation voltage signal to the plurality of data lines. Including the gate control unit
The modulated signal generation unit is
With memory
The video data is written to the memory at a timing corresponding to the first data period, and the difference between the average value of the lengths of the first data period and the average value of the lengths of the second data period is divided. Only with the timing generator that reads the video data from the memory at the timing corresponding to the corrected data period obtained by performing the correction to increase or decrease the period length represented by the second data period. A data driver characterized by having,. 前記変調信号生成部は、前記表示パネルに前記複数のゲート線を介して接続されたゲートドライバに対し、前記複数のデータ線及び前記複数のゲート線の交差部の各々に設けられた画素スイッチをオンにするタイミングが前記階調電圧信号の前記データ線への出力のタイミングに対応するタイミングとなるように、前記ゲートドライバから前記画素スイッチへのゲート信号の供給のタイミングを制御するゲート制御信号を生成することを特徴とする請求項１記載のデータドライバ。 The modulation signal generation unit provides a pixel switch provided at each of the plurality of data lines and the intersection of the plurality of gate lines with respect to the gate driver connected to the display panel via the plurality of gate lines. A gate control signal that controls the timing of supplying the gate signal from the gate driver to the pixel switch so that the timing of turning on corresponds to the timing of outputting the gradation voltage signal to the data line. The data driver according to claim 1, wherein the data driver is generated. 前記タイミング生成部は、前記第２のデータ期間の長さの平均値から前記第１のデータ期間の長さの平均値を減算した値を前記第２のデータ期間の各々から減算した期間を前記補正後のデータ期間として用いることで、前記メモリからの前記映像データの読み出しのタイミングを制御することを特徴とする請求項１または２に記載のデータドライバ。 The timing generator describes a period obtained by subtracting a value obtained by subtracting an average value of the lengths of the first data period from the average value of the lengths of the second data period from each of the second data periods. The data driver according to claim 1 or 2, wherein the data driver is used as a corrected data period to control the timing of reading the video data from the memory. 前記画素部は、前記複数のゲート線が水平走査ラインの各々に対応するようにマトリクス状に配置され、
前記タイミング生成部は、前記第１のデータ期間に応じた水平走査期間を含み前記映像データ信号の前記メモリへの書き込みのタイミングを示す書込信号と、前記補正後のデータ期間に応じた水平走査期間を含み前記メモリからの前記映像データの読み出しのタイミングを示す読出信号とを生成することを特徴とする請求項１乃至３のいずれか１に記載のデータドライバ。 The pixel portion is arranged in a matrix so that the plurality of gate lines correspond to each of the horizontal scanning lines.
The timing generation unit includes a writing signal including a horizontal scanning period corresponding to the first data period and indicating the timing of writing the video data signal to the memory, and horizontal scanning according to the corrected data period. The data driver according to any one of claims 1 to 3, wherein a read signal indicating a timing for reading the video data from the memory including a period is generated. 請求項１乃至４のいずれか１に記載のデータドライバと、
前記複数のデータ線及び前記複数のゲート線と、前記複数のデータ線及び前記複数のゲート線の交差部の各々に設けられた画素スイッチ及び画素部とを有する表示パネルと、
前記複数のデータ線のうちの所定数のデータ線毎に一定周期でシリアル化された映像データ信号を生成する表示コントローラと、
前記表示パネルに前記複数のゲート線を介して接続され、前記映像データ信号による１画面の書き換え時間に対応する１フレーム期間内において、前記画素スイッチをオンに制御する選択期間に対応するパルス幅であって、周期が変化するゲート制御信号の周期に応じたパルス幅を有するゲート信号を、前記１フレーム期間内の所定の順番で前記複数のゲート線に供給するゲートドライバと、
を備えることを特徴とする表示装置。 The data driver according to any one of claims 1 to 4.
A display panel having the plurality of data lines and the plurality of gate lines, and pixel switches and pixel portions provided at each of the intersections of the plurality of data lines and the plurality of gate lines.
A display controller that generates a video data signal serialized at a fixed cycle for each predetermined number of data lines among the plurality of data lines.
It is connected to the display panel via the plurality of gate lines, and has a pulse width corresponding to a selection period for controlling the pixel switch to be turned on within one frame period corresponding to the rewriting time of one screen by the video data signal. A gate driver that supplies a gate signal having a pulse width corresponding to the cycle of a gate control signal whose cycle changes to the plurality of gate lines in a predetermined order within the one frame period.
A display device characterized by comprising.
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