JP7063336B2

JP7063336B2 - プラガブル光モジュールおよびホスト基板

Info

Publication number: JP7063336B2
Application number: JP2019540795A
Authority: JP
Inventors: 知之船田; 大助梅田; 大輔川瀬; 成斗田中
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2017-09-08
Filing date: 2018-07-04
Publication date: 2022-05-09
Anticipated expiration: 2038-07-04
Also published as: JPWO2019049495A1; US20200200986A1; WO2019049495A1; CN111052636A

Description

本発明は、プラガブル光モジュールおよびホスト基板に関する。本出願は、２０１７年９月８日に出願した日本特許出願である特願２０１７－１７２７９０号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。

光通信の大容量化に伴い、光トランシーバ等の光モジュールのさらなる高密度化及び小型化が要求されている。たとえば１００ＧｂＥ（Gigabit Ethernet(登録商標））のアプリケーションにおいては、ＱＳＦＰ（Quad Small Form-factor Pluggable）２８が光トランシーバのフォームファクタに採用されている。４００ＧｂＥのインタフェースとしてＱＳＦＰ－ＤＤ（Quad Small Form-factor Pluggable-Double Density）モジュールが提案されており、ＱＳＦＰ－ＤＤモジュールの仕様化が進められている（非特許文献１を参照）。ＱＳＦＰ－ＤＤモジュールは、２列の電極を有し、２列目の電極の長さの分、ＱＳＦＰ２８／ＱＳＦＰ＋よりも長い。一方で、ＱＳＦＰ－ＤＤのケージ（ホスト基板側のソケット）は、すべてのＱＳＦＰに対して下位互換を提供するように構成される。

"QSFP-DD Specification for QSFP Double Density 8x Pluggable Transceiver Rev 2.0"、 [online]、 2017年3月13日、QSFP-DD MSA、[2017年8月8日検索]、インターネット<URL:http://www.qsfp-dd.com/wp-content/uploads/2017/03/QSFP-DDrev2-0-Final.pdf>

本発明の一態様に係るプラガブル光モジュールは、ホスト基板のコネクタに対して挿抜可能に構成された基板と、基板の第１の面に、プラガブル光モジュールの挿入方向と交差する第１の方向に配置された複数の第１の電極と、基板の第１の面に、複数の第１の電極に対してホスト基板の側に、第１の方向に沿って配置された複数の第２の電極とを備える。複数の第１の電極にそれぞれ接触するように構成されたコネクタの複数の端子のうちの少なくとも１つが、複数の第２の電極のうちのいずれかの電極に接触した際の電気的な衝撃を許容するレイアウトルールに従って、複数の第１の電極および複数の第２の電極が配置されている。

本発明の一態様に係るホスト基板は、プラガブル光モジュールのホストインタフェースに着脱可能に構成されたコネクタを備える。プラガブル光モジュールのホストインタフェースは、列状に配置された複数の第１の電極と、複数の第１の電極に対してホスト基板の側に、列状に配置された複数の第２の電極とが配置された表面を有する。ホスト基板は、コネクタを実装した基板をさらに備える。コネクタは、ホストインタフェースの複数の第１の電極とそれぞれ接触するように構成された複数の第１の端子と、ホストインタフェースの複数の第２の電極とそれぞれ接触するように構成された複数の第２の端子とを含む。コネクタの複数の第１の端子のうちの少なくとも１つが、ホストインタフェースの複数の第２の電極のうちのいずれかの電極に接触した際に生じ得る電気的な衝撃を許容するピンアサインに従って、複数の第１の端子および複数の第２の端子がコネクタに配置されている。

図１は、一実施形態に係るＰＯＮシステムの概略図である。図２は、ホスト基板と光トランシーバとを含むアプリケーションを模式的に示したブロック図である。図３は、伝送容量の拡張の１つのシナリオにおける、１０Ｇｂｐｓのシステムと２５Ｇｂｐｓのシステムとが共存する段階を示した図である。図４は、図３に示した光トランシーバ１００Ａの概略的な構成を示した図である。図５は、伝送容量の拡張の１つのシナリオにおける、１０Ｇｂｐｓ，２５Ｇｂｐｓ，５０Ｇｂｐｓ，１００Ｇｂｐｓのシステムが共存する段階を示した図である。図６は、図５に示した光トランシーバ１００Ｂの概略的な構成を示した図である。図７は、光トランシーバに入力および出力される信号の一部を説明するための模式的なタイミング図である。図８は、ホストインタフェースの上面の複数の電極の配置例を模式的に示した平面図である。図９は、ホストインタフェースの下面の複数の電極の配列例を模式的に示した平面図である。図１０は、ホスト基板に実装されたコネクタの１つの例を示した模式断面図である。図１１は、ホスト基板上の複数の端子の配置例を示した図である。図１２は、ＴＴＬおよびＣＭＬの概略的な構成を示した回路図である。図１３は、定常状態における光トランシーバとホスト基板との接続を模式的に示した図である。図１４は、光トランシーバとホスト基板との間の活線挿抜の途中状態を模式的に示した図である。図１５は、同種または異種のインタフェースの接続の可否を表形式で表現した図である。図１６は、光トランシーバの活線挿抜状態における電気的衝撃を許容するための一形態に係る構成を示した図である。図１７は、光トランシーバの活線挿抜状態における電気的衝撃を許容するための他の形態に係る構成を示した図である。図１８は、本実施の形態に係るＯＬＴのデータ送信に関する構成の概略を示したブロック図である。図１９は、一実施形態に係る光トランシーバ（ＳＦＰ－ＤＤ）のホストインタフェースの上面の複数の電極の配置例を模式的に示した平面図である。図２０は、一実施形態に係る光トランシーバ（ＳＦＰ－ＤＤ）ホストインタフェースの下面の複数の電極の配列例を模式的に示した平面図である。図２１は、ホストインタフェースの上面の複数の電極の他の配置例を模式的に示した平面図である。図２２は、ホストインタフェースの下面の複数の電極の他の配列例を模式的に示した平面図である。

[本開示が解決しようとする課題]
光モジュールとホスト基板との間で伝送される信号の数が増えるに従い、光モジュールの電極の数が増加すると予想される。したがって電極の配置の点において、向上がさらに必要になると予想される。

本開示の目的は、新規のレイアウトに従う電極を有するプラガブル光モジュール、および、そのプラガブル光モジュールと接続するためのホスト基板とを提供することである。
[本開示の効果]
上記によれば、新規のレイアウトに従う電極を有するプラガブル光モジュール、および、そのプラガブル光モジュールと接続するためのホスト基板とを提供することができる。

[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。

（１）本発明の一態様に係るプラガブル光モジュールは、ホスト基板のコネクタに対して挿抜可能に構成された基板と、基板の第１の面に、プラガブル光モジュールの挿入方向と交差する第１の方向に配置された複数の第１の電極と、基板の第１の面に、複数の第１の電極に対してホスト基板の側に、第１の方向に沿って配置された複数の第２の電極とを備える。複数の第１の電極にそれぞれ接触するように構成されたコネクタの複数の端子のうちの少なくとも１つが、複数の第２の電極のうちのいずれかの電極に接触した際の電気的な衝撃を許容するレイアウトルールに従って、複数の第１の電極および複数の第２の電極が配置されている。

上記構成によれば、新規のレイアウトに従う電極を有するプラガブル光モジュールを提供することができる。たとえば、ホスト基板が稼働している状態の下で、光モジュールをホスト基板に対して挿抜することが想定される。２列の電極を有する光モジュールにおいて、ケージへの挿入あるいはケージからの取り外しの際に、中間的な接続状態、すなわち、光モジュールのホスト側電極がケージ内のモジュール側ピンに接触する状態が発生しうる。このような中間的な接続状態において、電圧レベルの差に起因する電気的な衝撃が生じ得る。電気的な衝撃を許容するレイアウトに従ってレイアウトルールに従って複数の第１の電極および複数の第２の電極が配置されることにより、複数の電極への信号の割り当てに関する自由度を高めることができる。

（２）好ましくは、複数の第１の電極には、第１の伝送速度での通信のための信号が割り当てられる。複数の第２の電極には、第１の伝送速度とは異なる第２の伝送速度での通信のための信号が割り当てられる。

上記によれば、複数の第１の電極および複数の第２の電極に回路を接続するための線の配置が複雑になるのを回避することができる。

（３）好ましくは、複数の第２の電極は、ホスト基板からプラガブル光モジュールへ入力される制御信号が割り当てられた入力電極を含む。プラガブル光モジュールは、制御信号を受けるように構成された制御回路と、入力電極と制御回路との間に直列に接続されたシリーズ抵抗とをさらに備える。

上記によれば、中間的な接続状態のために制御回路が損傷する確率を低下させることができる。

（４）好ましくは、複数の第２の電極は、プラガブル光モジュールからホスト基板へ出力される制御信号が割り当てられた出力電極を含む。プラガブル光モジュールは、制御信号を出力するように構成された制御回路と、出力電極に接続されたコレクタまたはドレインを含む出力段トランジスタとを備える。出力段トランジスタは、オープンコレクタ回路またはオープンドレイン回路を構成する。

（５）本発明の一態様に係るホスト基板は、プラガブル光モジュールのホストインタフェースに着脱可能に構成されたコネクタを備える。プラガブル光モジュールのホストインタフェースは、列状に配置された複数の第１の電極と、複数の第１の電極に対してホスト基板の側に、列状に配置された複数の第２の電極とが配置された表面を有する。ホスト基板は、コネクタを実装した基板をさらに備える。コネクタは、ホストインタフェースの複数の第１の電極とそれぞれ接触するように構成された複数の第１の端子と、ホストインタフェースの複数の第２の電極とそれぞれ接触するように構成された複数の第２の端子とを含む。コネクタの複数の第１の端子のうちの少なくとも１つが、ホストインタフェースの複数の第２の電極のうちのいずれかの電極に接触した際に生じ得る電気的な衝撃を許容するピンアサインに従って、複数の第１の端子および複数の第２の端子がコネクタに配置されている。

上記によれば、新規のレイアウトに従う電極を有するプラガブル光モジュールに結合可能なホスト基板を提供することができる。

（６）好ましくは、複数の第１の端子には、第１の伝送速度での通信のための信号が割り当てられる。複数の第２の端子には、第１の伝送速度とは異なる第２の伝送速度での通信のための信号が割り当てられる。

上記によれば、複数の第１の電極および複数の第２の電極に回路を接続するためのホスト基板側の線の配置が複雑になるのを回避することができる。

（７）好ましくは、複数の第２の端子は、プラガブル光モジュールからホスト基板へ入力される制御信号が割り当てられた入力端子を含む。ホスト基板は、制御信号を受けるように構成された制御回路と、入力端子と正電圧との間に接続されたプルアップ抵抗とをさらに備える。

[本発明の実施形態の詳細]
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

この実施形態によるプラガブル光モジュールは、様々な毎秒のデータ速度における電気信号及び／又は光信号の送受信のために構成される。その毎秒のデータ速度は、１ギガビット毎秒（Ｇ）、１０Ｇ、２５Ｇ、１００Ｇ、４００Ｇのデータ速度を含むが、これらに限定されない。本明細書における使用では、“１Ｇ”、“１０Ｇ”、“２５Ｇ”、“１００Ｇ”、”４００Ｇ”といった用語あるいはこれらに類似した用語は、一般的な信号速度の丸められた概数を表し、当業者に一般的に理解される意味を有する。

以下では、一実施形態に係る光通信システムとして、ＰＯＮ（Passive Optical Network)システムを例示する。図１は、一実施形態に係るＰＯＮシステムの概略図である。ＰＯＮシステム３００は、ＯＬＴ（ＯｐｔｉｃａｌＬｉｎｅＴｅｒｍｉｎａｌ）３０１と、ＯＮＵ（ＯｐｔｉｃａｌＮｅｔｗｏｒｋＵｎｉｔ）３０２と、ＰＯＮ回線３０３と、光スプリッタ３０４とを備える。

ＯＬＴ３０１は、たとえば通信事業者の局舎に設置される。ＯＬＴ３０１は、ホスト基板（図示せず）を搭載する。ホスト基板には、電気信号と光信号とを相互に変換する光トランシーバ（図示せず）が接続される。この光トランシーバは、ホスト基板に対して着脱可能なプラガブル光モジュールである。

ＯＮＵ３０２は、ユーザ側に設置される。複数のＯＮＵ３０２の各々は、ＰＯＮ回線３０３を介してＯＬＴ３０１に接続される。

ＰＯＮ回線３０３は、光ファイバにより構成された光通信回線である。ＰＯＮ回線３０３は、幹線光ファイバ３０５、および、少なくとも１つの支線光ファイバ３０６を含む。光スプリッタ３０４は、幹線光ファイバ３０５および支線光ファイバ３０６に接続される。ＰＯＮ回線３０３には、複数のＯＮＵ３０２が接続可能である。伝送距離の延長のため、光中継器（図示しない）がＰＯＮ回線３０３に設置されてもよい。

ＯＬＴ３０１から送信された光信号は、ＰＯＮ回線３０３を通り、光スプリッタ３０４によって複数のＯＮＵ３０２へと分岐される。一方、各々のＯＮＵ３０２から送信された光信号は、光スプリッタ３０４によって集束されるとともに、ＰＯＮ回線３０３を通ってＯＬＴ３０１に送られる。ＯＬＴ３０１は連続光信号を送信する。これに対して、ＯＮＵ３０２はバースト光信号を送信する。光スプリッタ３０４は、外部からの電源供給を特に必要とすることなく、入力された信号から受動的に信号を分岐または多重する。

図２は、ホスト基板と光トランシーバとを含むアプリケーションを模式的に示したブロック図である。図２に示すように、ホスト基板２００は、基板２００Ａと、基板２００Ａに実装されたコネクタ２０１およびホスト処理回路２０２とを含む。ホスト処理回路２０２は、たとえばＩＣ（Integrated Circuit）およびＬＳＩ（Large Scale Integrated circuit）等の半導体集積回路により実現される。

光トランシーバ１００は、光インタフェース１０１と、ホストインタフェース１０２と、モジュール本体１０３とを含む。ホストインタフェース１０２は、ホスト基板２００のコネクタ２０１に着脱可能に構成される。したがって、光トランシーバ１００は、ホスト基板２００に対して着脱可能（プラガブル）である。モジュール本体１０３は、送信モジュール１１１と、送信モジュール１１１を制御するための送信制御回路１１２と、受信モジュール１１３と、受信モジュール１１３を制御するための受信制御回路１１４と、カップリングコンデンサ１１５，１１６とを含み得る。

送信モジュール１１１は、ホスト基板２００からの差動信号を受信して、図示しない発光素子（典型的にはレーザダイオード）を駆動する。これにより、光インタフェース１０１から光信号（送信信号）が出力される。なお、差動信号は、ホスト基板２００上ではホスト処理回路２０２に直結される。一方、この差動信号は、光トランシーバ１００の内部において、カップリングコンデンサ１１５，１１６により、送信モジュール１１１にＡＣ結合される。

受信モジュール１１３は、図示しない受光素子（典型的にはフォトダイオード）を含む。受光素子は、ＰＯＮ回線３０３（図１を参照）を通じて送られたバースト光信号を受信して、そのバースト光信号を電流信号に変換する。受信モジュール１１３は、たとえばＴＩＡ（Transimpedance Amplifier）を含み、その電流信号を電圧信号に変換するとともに電圧信号を増幅する。受信モジュール１１３は、電圧信号を差動信号の形態でホスト基板２００に送信する。なお、差動信号は、ＤＣ結合で光トランシーバ１００から出力される。

送信モジュール１１１および受信モジュール１１３の各々の機能は、上述した機能に限定されない。たとえば、送信モジュール１１１の機能は、線形等化および補正を含み得る。同様に、受信モジュール１１３の機能は、信号の再生を含み得る。

送信制御回路１１２および受信制御回路１１４は、送信モジュール１１１および受信モジュール１１３をそれぞれ制御する。送信制御回路１１２および受信制御回路１１４は、ホスト基板２００との間で信号を授受する。

ホストインタフェース１０２は、複数の電極が配置された基板の端部（カードエッジ）により実現される。この実施の形態では、当該基板の２つの面の各々に複数の電極が配置される。以下では、基板の２つの面の一方の面を「上面」と呼び、上面と反対側の面を「下面」と呼ぶ。基板の２つの面のうち一方の面にのみ複数の電極が配置されていてもよい。「第１の面」との用語は、当該複数の電極が配置された面を指す。２つの面の両方に電極が配置されている場合には、「第１の面」との用語は、それら２つの面のいずれかの面を指す。

高速ＰＯＮシステムとして、上り信号または下り信号に複数波長が割り当てられ、複数波長を波長多重して上り信号または下り信号を構成する波長多重型ＰＯＮシステムが検討されている。たとえば１００Ｇｂｐｓ級ＰＯＮでは、上りおよび下りに、１波長あたりの伝送容量が２５Ｇｂｐｓの信号をそれぞれ４波長割り当て、それらを波長多重する構成とすることができる。このようなＰＯＮシステムでは、新世代のシステム（たとえば１００Ｇｂｐｓのシステム）と、旧世代のシステム（たとえば１Ｇｂｐｓあるいは１０Ｇｂｐｓのシステム）とが共存しうる。１００Ｇｂｐｓ級ＰＯＮの導入のためのシナリオとして、段階的に伝送容量を拡張する（アップグレードする）ことが考えられる。

図３は、伝送容量の拡張の１つのシナリオにおける、１０Ｇｂｐｓのシステムと２５Ｇｂｐｓのシステムとが共存する段階を示した図である。図３に示すように、１０ＧｂｐｓのＯＮＵ３０２および２５ＧｂｐｓのＯＮＵ３０２が、ＰＯＮシステム３００に導入される。ホスト基板２００には、光トランシーバ１００Ａおよびホスト処理回路２０２が実装される。

光トランシーバ１００Ａは、図２に示された光トランシーバ１００の１つの実現例に相当する。光トランシーバ１００Ａは、１０Ｇｂｐｓ（波長λ０）および２５Ｇｂｐｓ（波長λ１）の両方の伝送容量をサポートできる。ホスト処理回路２０２は、１０Ｇｂｐｓ×１の伝送処理を実行可能な電気処理ＬＳＩ２Ａと、２５Ｇｂｐｓ×４の伝送処理を実行可能な電気処理ＬＳＩ２とを含む。

なお波長の表記に関して、「λｔ」は送信波長を表し、「λｒ」は受信波長を表す。さらに「λｔ」および「λｒ」をまとめて「λ」と表記する。たとえば図３に示す波長λ０は、後述する波長λｔ０およびλｒ０をまとめた表記である。

図４は、図３に示した光トランシーバ１００Ａの概略的な構成を示した図である。図４に示されるように、光トランシーバ１００Ａは、１０Ｇｂｐｓの1つのレーンおよび２５Ｇｂｐｓの１つのレーンをサポートする。光トランシーバ１００Ａは、光送信部５１，５６と、光受信部６１，６６と、光インタフェース１０１と、ホストインタフェース１０２とを含む。

光送信部５１，５６は、たとえば図２に示した送信モジュール１１１に含まれ得る。光送信部５６は、ホストインタフェース１０２から、電気信号の形態の１０Ｇｂｐｓ送信信号（「Ｔｘ０－１０Ｇｂｐｓ」と表す）を受けて、その送信信号を波長λｔ０の光信号として出力する。光送信部５１は、ホストインタフェース１０２から、電気信号の形態の２５Ｇｂｐｓ送信信号（「Ｔｘ１－２５Ｇｂｐｓ」と表す）を受けて、その信号を波長λｔ１の光信号として出力する。

光受信部６６，６１は、図２に示す受信モジュール１１３に含まれ得る。光受信部６６は、光インタフェース１０１から波長λｒ０の光信号（１０Ｇｂｐｓ受信信号）を受けて、その受信信号を、電気信号（「Ｒｘ０－１０Ｇｂｐｓ」と表す）の形態でホストインタフェース１０２から出力する。光受信部６１は、光インタフェース１０１から波長λｒ１の光信号（２５Ｇｂｐｓ受信信号）を受けて、その受信信号を、電気信号（「Ｒｘ１－２５Ｇｂｐｓ」と表す）の形態でホストインタフェース１０２から出力する。

光インタフェース１０１は、光波長多重分離器（ＭＵＸ／ＤＭＵＸ）４２を含む。光波長多重分離器４２は、ＰＯＮ回線３０３に光学的に接続される。光波長多重分離器４２は、光送信部５１からの波長λｔ１の光信号および光送信部５６からの波長λｔ０の光信号を、ＰＯＮ回線３０３に出力する。一方、光波長多重分離器４２は、ＰＯＮ回線３０３からの波長λｒ１の光信号を光受信部６１に出力するとともにＰＯＮ回線３０３からの波長λｒ０の光信号を光受信部６６に出力する。光波長多重分離器４２は、波長λｔ１の光信号および波長λｔ０の光信号を波長多重により多重化することができる。さらに、光波長多重分離器４２は、波長多重により多重化された波長λｒ１の光信号と波長λｒ０の光信号とを分離することができる。

光受信部６６，６１は、各々の受信状態を表す受信検知信号を、ホストインタフェース１０２を介して光トランシーバ１００Ａに出力する。一方、光受信部６６，６１は、光受信部６６，６１の各々の受信をリセットするためのリセット信号を、ホストインタフェース１０２を介して光トランシーバ１００Ａの外部から受信する。図４において、「ＲｘＬＯＳ［０；１］」との表記は、光受信部６６，６１から出力された受信検知信号を、まとめて表したものであり、「Ｒｘ＿ｒｓｔ［０；１］」との表記は、光受信部６６，６１に入力されるリセット信号をまとめて表したものである。

図５は、伝送容量の拡張の１つのシナリオにおける、１０Ｇｂｐｓ，２５Ｇｂｐｓ，５０Ｇｂｐｓ，１００Ｇｂｐｓのシステムが共存する段階を示した図である。図３と比較すると、光トランシーバ１００Ａに代えて光トランシーバ１００Ｂがホスト基板２００に実装される。光トランシーバ１００Ａがホスト基板２００から外されて、光トランシーバ１００Ｂがホスト基板２００に実装される。これにより、図５に示された構成を実現することができる。

光トランシーバ１００Ｂは、図２に示された光トランシーバ１００の１つの実現例に相当する。光トランシーバ１００Ｂは、１０Ｇｂｐｓ×１波長（波長λ０）および２５Ｇｂｐｓ×４波長（λ１，λ２，λ３，λ４）に適合した光トランシーバである。

図６は、図５に示した光トランシーバ１００Ｂの概略的な構成を示した図である。光トランシーバ１００Ｂは、１０Ｇｂｐｓの１つのレーンおよび２５Ｇｂｐｓの４つのレーンをサポートする。光トランシーバ１００Ｂは、図４に示した構成に、光送信部５２，５３，５４および光受信部６２，６３，６４が追加された構成を有する。

光送信部５２，５３，５４は、ホストインタフェース１０２から、電気信号の形態の２５Ｇｂｐｓ送信信号（「Ｔｘ２－２５Ｇｂｐｓ」、「Ｔｘ３－２５Ｇｂｐｓ」、「Ｔｘ４－２５Ｇｂｐｓ」と表記）を受ける。光送信部５２，５３，５４は、それぞれ波長λｔ２，λｔ３，λｔ４の光信号を出力する。

光受信部６２，６３，６４は、光インタフェース１０１から波長λｒ２，λｒ３，λｒ４の光信号をそれぞれ受信する。光受信部６２，６３，６４は、受信信号を、電気信号（「Ｒｘ２－２５Ｇｂｐｓ」、「Ｒｘ３－２５Ｇｂｐｓ」、「Ｒｘ４－２５Ｇｂｐｓ」と表記）の形態でホストインタフェース１０２から出力する。λｔ０～λｔ４は互いに異なる波長であるとともに、λｒ０～λｒ４は互いに異なる波長である。

光受信部６６，６１～６４の各々は、受信状態を表す受信検知信号（図６ではＲｘＬＯＳ［０；４］とまとめて表記する）を出力する。さらに光受信部６６，６１～６４の各々は、受信をリセットするための受信リセット信号（ＲＸ＿ｒｓｔ［０；４］とまとめて表記する）を受信する。

図７は、光トランシーバに入力および出力される信号の一部を説明するための模式的なタイミング図である。１００Ｇｂｐｓの受信に関連する信号として受信検知信号ＲｘＬＯＳ１，ＲｘＬＯＳ２、リセット信号Ｒｘ＿ｒｓｔ１，Ｒｘ＿ｒｓｔ２、受信強度（RSSI：Received Signal Strength Indicator）トリガ信号Ｒｓｓｉ＿ｔｒｇ１，Ｒｓｓｉ＿ｔｒｇ２、光入力信号（λｒ１）および光入力信号（λｒ２）が示される。受信検知信号ＲｘＬＯＳ１、リセット信号Ｒｘ＿ｒｓｔ１、受信強度トリガ信号Ｒｓｓｉ＿ｔｒｇ１および光入力信号（λｒ１）は、光受信部６１に関する信号である。受信検知信号ＲｘＬＯＳ２、リセット信号Ｒｘ＿ｒｓｔ２、受信強度トリガ信号Ｒｓｓｉ＿ｔｒｇ２および光入力信号（λｒ２）は、光受信部６２に関する信号である。

受信検知信号ＲｘＬＯＳ１，ＲｘＬＯＳ２は、光トランシーバから出力される信号であり、光入力信号の有無をＴＴＬ（Transistor-transistor-logic）等のロジックのレベルによって表す。リセット信号Ｒｘ＿ｒｓｔ１，Ｒｘ＿ｒｓｔ２は光トランシーバに入力される信号であり、バースト信号の受信後（または受信前）に光受信部をリセットするための制御信号である。受信強度トリガ信号は光トランシーバに入力される信号であり、バースト信号の光受信レベルをモニタするタイミングを指示するための制御信号である。たとえば、受信強度トリガ信号の論理レベルがハイ（Ｈｉｇｈ）である区間に、受信強度がモニタされる。

図８は、ホストインタフェース１０２の上面の複数の電極の配置例を模式的に示した平面図である。図８では、上面側から見た上面の複数の電極の配置例が示される。図９は、ホストインタフェース１０２の下面の複数の電極の配列例を模式的に示した平面図である。図９では、下面側から見た下面の複数の電極の配置例が示される。「電極」との用語は、「端子」あるいは「パッド」などの当業者に一般的に理解される用語に置き換えられてもよい。

一実施形態では、光トランシーバ１００は、QSFP-DDに従うフォームファクタを有する。ホストインタフェース１０２の上面および下面の各々において、複数の電極が２列に配置される。電極の数および各電極への信号の割り当ては、QSFP-DDの仕様に従ってもよい（"QSFP-DD Specification for QSFP Double Density 8x Pluggable Transceiver Rev 2.0"を参照）。この明細書では、モジュール（光トランシーバ）側の列を「第１列」と呼び、ホスト側の列を「第２列」と呼ぶ。「第１」および「第２」という順番は便宜上のものであり、実施形態を限定することを意図するものではない。この実施の形態では、「列」の方向は、光トランシーバ１００のコネクタ２０１への挿入方向（方向Ａ１）に対して交差する方向Ａ２（典型的には直交方向）を指す。

一実施形態によれば、第１列の複数の端子が、１００Ｇ－ＰＯＮ用の信号に割り当てられ、第２列の複数の端子のうちの一部が、ＰＯＮの低速（旧世代）用信号とバースト制御信号とに割り当てられる。図８および図９に示されるように、たとえば上面１０２Ａの第２列の一部の端子に、１０Ｇｂｐｓ送信信号（TX10Gn, TX10Gp）、受信強度トリガ信号（Rssi_trg4, Rssi_trg2, Rssi_trg10G）、受信検知信号（RxLOS10G, RxLOS4, RxLOS2）、および１Ｇｂｐｓ受信信号（RX1Gp, RX1Gn）が割り当てられる。下面１０２Ｂの第２列の一部の端子に、１Ｇｂｐｓの送信信号（TX1Gp, TX1Gn）、受信強度トリガ信号（Rssi_trg1, Rssi_trg3）、受信リセット信号（Rx_rst1からRx_rst4）、受信検知信号（RxLOS1, RxLOS3）、および１０Ｇｂｐｓの受信信号（RX10Gn, RX10Gp）が割り当てられる。

なお、上記の送信信号および受信信号は差動信号であり、差動信号を表すシンボルに含まれる「ｐ」および「ｎ」は、信号の極性を表す。上記の通り、受信検知信号、受信強度トリガ信号、および受信リセット信号は、光トランシーバ１００の受信制御回路１１４（図２を参照）がホスト基板２００に対して送信する、または受信制御回路１１４がホスト基板２００から受信する制御信号である。

この実施の形態では、第１列の電極に割り当てられる信号の伝送速度と、第２列の電極に割り当てられる信号の伝送速度とが異なる。上述の伝送速度の値は、本実施形態の一例に係る値である点に留意すべきである。

図１０は、ホスト基板２００に実装されたコネクタ２０１の１つの例を示した模式断面図である。コネクタ２０１は、複数のピン２０３、複数のピン２０４、複数のピン２０５および複数のピン２０６を有する。「ピン」との用語は、「端子」等の当業者に一般的に理解される用語に置き換えられてもよい。

図１０中のピン番号（１～７６）は、図８、図９に示した電極の番号、および後述する図１１のピン番号と一致する。複数のピン２０３は、ホストインタフェース１０２の上面１０２Ａの第１列の複数の端子に接触する。複数のピン２０４は、ホストインタフェース１０２の上面１０２Ａの第２列の複数の端子に接触する。複数のピン２０５は、ホストインタフェース１０２の下面１０２Ｂの第１列の複数の端子に接触する。複数のピン２０６は、ホストインタフェース１０２の下面１０２Ｂの第２列の複数の端子に接触する。

図１１は、ホスト基板上の複数の端子の配置例を示した図である。ピン番号（１～７６）により示されるように、ホスト基板２００上の複数の端子２０７は、図１０に示した複数のピン２０３～２０６に対応付けられている。

図８および図９に示されるように、高速信号用の複数の端子が、ホストインタフェース１０２におけるモジュール側に配置される。それらの端子を、ビアホールを介さずに送信モジュール１１１および受信モジュール１１３に接続することができる。これにより良好な信号品質を確保しやすい。信号の乱れを少なくするとともに、信号の損失を少なくすることができる。さらにホスト基板２００側の配線レイアウトもより単純にすることができる。

さらに、モジュール側の端子のみを使用するイーサネット（登録商標）用トランシーバのホスト基板へのプラグインを実現することができる。したがって、当該ポートをＰＯＮ、およびポイントツーポイントの両方の用途に使用することができる。

図１０に示されるように、複数のピン２０３と複数のピン２０４とは、ホストインタフェース１０２の挿抜方向に沿って並べられている。このため、ホストインタフェース１０２をコネクタ２０１に挿入する際、あるいは、ホストインタフェース１０２をコネクタ２０１から外す際に、ホストインタフェース１０２の第２列（ホスト側）の複数の端子が、コネクタ２０１の第１列のピン（複数のピン２０３，２０５）と接触する状態が発生する。

図８に戻り、番号６２，６３の電極に、受信検知信号（RxLOS2, RxLOS4）が割り当てられ、番号２４，２５の電極に、１００Ｇｂｐｓ用の受信信号（RX4n, RX4p）が割り当てられる。番号６２，６３の電極は、制御信号用の出力回路に接続され、番号２４，２５の電極は、受信信号用の出力回路に接続されている。一方、ホスト基板２００の側では、番号２４，２５のピンは、受信信号用の入力回路に接続されている。

光トランシーバ１００のホストインタフェース１０２をホスト基板２００のコネクタ２０１に対して挿入および取り外す際に、ホスト基板２００側の番号２４，２５のピンが、光トランシーバ１００の番号６２，６３の電極に接触しうる。この際に、互いに接続された２つの回路の間で電圧レベルが異なる可能性がある。２つの回路が異なる電圧レベルで接続されることによる電気的衝撃によって、光トランシーバ１００およびホスト基板の一方あるいは両方が故障する可能性がある。

他の例によれば、番号７１，７２の電極に、受信強度トリガ信号（Rssi_trg2, Rssi_trg4）が割り当てられ、番号３３，３４の電極に、１００Ｇｂｐｓ用の送信信号（TX3p, TX3n）が割り当てられる。番号７１，７２の電極は、制御信号用の入力回路に接続され、番号３３，３４の電極は、制御信号用の入力回路に接続される。ホスト基板２００の側では、番号３３，３４のピンは、送信信号用の出力回路に接続される。光トランシーバ１００のホストインタフェース１０２をホスト基板２００のコネクタ２０１に対して挿入および取り外す際に、ホスト基板２００側の番号３３，３４のピンが、光トランシーバ１００の番号７１，７２の電極に接触しうる。この場合にも、互いに接続された２つの回路の間で電圧レベルが異なる可能性がある。したがって、２つの回路が異なる電圧レベルで接続されることによる電気的衝撃によって、光トランシーバ１００およびホスト基板の一方あるいは両方が故障する可能性がある。

光トランシーバでは、光トランシーバからの受信信号の出力、およびホストからの送信信号の受信に、ＣＭＬ（Current Mode Logic）と呼ばれる高速信号用インタフェースが一般的に用いられる。一方で、光トランシーバでは、制御信号の入力および出力に、ＴＴＬと呼ばれるインタフェースが一般的に用いられる。

図１２は、ＴＴＬおよびＣＭＬの概略的な構成を示した回路図である。図１２に示されるように、ＴＴＬの場合、入力回路および出力回路の各々は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路により構成される。ソース電圧ＶＳＳを基準とした電源電圧ＶＤＤの大きさは、たとえば３．３Ｖである。ＣＭＬの場合、入力回路および出力回路の各々は、たとえば２つのＮチャネルＭＯＳＦＥＴを含む差動回路により構成される。入力回路における電源電圧ＶＤＤＡの大きさおよび、出力回路における電源電圧ＶＤＤは、ＩＣの仕様に依存する。たとえば電源電圧ＶＤＤＡおよび電源電圧ＶＤＤは、たとえば１．０～３．３Ｖの範囲内である。なお、上記電源電圧ＶＤＤＡ，ＶＤＤは、接地ＧＮＤＡおよび接地ＧＮＤをそれぞれ基準とする。

図１３は、定常状態における光トランシーバとホスト基板との接続の模式例を示した図である。図１４は、光トランシーバとホスト基板との間の活線挿抜の途中状態の模式例を示した図である。なお、図１３および図１４には、本実施の形態の原理を理解するために例示的な構成が示されている。図１３および図１４に関する説明において、図８から図１１に示されたピンアサインとの整合性は必ずしも必要とされない点に留意されたい。

図１３および図１４に示された模式例によれば、光トランシーバ１００は、制御回路１２０，１３１，１２２，１３２，１２３，１３３，１２４，１３５と、送信回路１３０，１２１と、受信回路１３４，１２５とを含む。制御回路１２０，１３１，１２２，１３２，１２３，１３３，１２４，１３５は、８つより少ない数の制御回路に統合されていてもよい。制御回路１２０，１２２，１２３，１２４、送信回路１２１および受信回路１２５の各々は、光トランシーバ１００の基板（ホストインタフェース１０２）の第１列の対応する電極（図示せず）に接続されているものとする。一方、送信回路１３０、制御回路１３１，１３２，１３３，１３５および受信回路１３４の各々は、ホストインタフェース１０２の第２列の対応する電極（図示せず）に接続されているものとする。

制御回路１２０，１３１，１２２，１３３は、それぞれ、入力回路７１ａ，７２ｂ，７１ｃ，７２ｄ（ＴＴＬ）を含む。制御回路１３２，１２３，１２４，１３５は、それぞれ出力回路７２ｃ，７１ｄ，７１ｅ，７２ｆ（ＴＴＬ）を含む。送信回路１３０，１２１は、それぞれ入力回路７２ａ，７１ｂ（ＣＭＬ）を含む。受信回路１３４，１２５は、それぞれ出力回路７２ｅ，７１ｆ（ＣＭＬ）を含む。「（ＴＴＬ）」および「（ＣＭＬ）」との表記は、インタフェースの種類を示す。

ホスト基板２００は、制御回路２２０，２３１，２２２，２３２，２２３，２３３，２２４，２３５と、送信回路２３０，２２１と、受信回路２３４，２２５とを含む。制御回路２２０，２２２，２２３，２２４、送信回路２２１および受信回路２２５の各々は、ホスト基板２００のコネクタの２０１の第１列（モジュール側）の対応する端子（図示せず）に接続されているものとする。一方、送信回路２３０、制御回路２３１，２３２，２３３，２３５および受信回路２３４の各々は、ホスト基板２００のコネクタの２０１の第２列（ホスト側）の対応する電極（図示せず）に接続されているものとする。

制御回路２２０，２３１，２２２，２３３は、それぞれ、出力回路８１ａ，８２ｂ，８１ｃ，８２ｄ（ＴＴＬ）を含む。制御回路２３２，２２３，２２４，２３５は、それぞれ入力回路８２ｃ，８１ｄ，８１ｅ，８２ｆ（ＴＴＬ）を含む。送信回路２３０，２２１は、それぞれ出力回路８２ａ，８１ｂ（ＣＭＬ）を含む。受信回路２３４，２２５は、それぞれ入力回路８２ｅ，８１ｆ（ＣＭＬ）を含む。

定常状態では、光トランシーバ１００の各入力回路は、ホスト基板２００の対応する出力回路と正しく接続され、光トランシーバ１００の各出力回路は、ホスト基板２００の対応する入力回路と正しく接続されている。すなわち同じ種類の出力回路と入力回路とが互いに接続されている。

光トランシーバ１００の受信回路１３４，１２５の各々は、受信信号をホスト基板２００に出力する。受信信号はＰＯＮ上りバースト信号のため、受信回路１３４からの受信信号および受信回路１２５からの受信信号は、ＤＣ結合でホスト基板２００側の受信回路２３４，２２５にそれぞれ結合される。一方、ホスト基板２００の送信回路２３０，２２１の各々には、送信信号が直結される。送信回路２３０からの送信信号は、光トランシーバ１００の内部において、カップリングコンデンサ１１５，１１６を介して送信回路１３０の入力回路７２ａにＡＣ結合される。同様に、送信回路２２１からの送信信号は、光トランシーバ１００の内部において、カップリングコンデンサ１１７，１１８を介して送信回路１２１の入力回路７１ｂにＡＣ結合される。

光トランシーバ１００の活線挿抜の途中状態において、光トランシーバ１００の基板（ホストインタフェース１０２）の第１列の電極がオープンとなる。さらに、光トランシーバ１００の基板（ホストインタフェース１０２）の第２列の電極が、ホスト基板２００側のモジュール側（第１列）の端子と接触する。このときに光トランシーバ１００側の電極とホスト基板２００側の端子とが異なるロジックレベル（電圧レベル）で一時的に接続された状態が発生し得る。たとえば図１４に示された状態が発生し得る。

光トランシーバ１００側の入力回路（ＣＭＬ）の２つの入力のうちの一方がホスト基板２００側の出力回路（ＴＴＬ）の出力に接続される。図１４によれば、入力回路７２ａ（ＣＭＬ）の２つの入力のうちの一方が出力回路８１ａ（ＴＴＬ）の出力に接続される。

光トランシーバ１００側の入力回路（ＴＴＬ）の入力がホスト基板２００側の出力回路（ＣＭＬ）の２つの出力のうちの一方に接続される。図１４によれば、入力回路７２ｂ（ＴＴＬ）の入力が出力回路８１ｂ（ＣＭＬ）の２つの出力のうちの一方に接続される。

光トランシーバ１００側の出力回路（ＴＴＬ）の出力がホスト基板２００側の出力回路（ＴＴＬ）の出力に接続される。図１４によれば、出力回路７２ｃ（ＴＴＬ）の出力が出力回路８１ｃ（ＴＴＬ）の出力に接続される。

光トランシーバ１００側の入力回路（ＴＴＬ）の入力がホスト基板２００側の入力回路（ＴＴＬ）の入力に接続される。図１４によれば、入力回路７２ｄ（ＴＴＬ）の入力が入力回路８１ｄ（ＴＴＬ）の入力に接続される。

光トランシーバ１００側の出力回路（ＣＭＬ）の２つの出力のうちの一方が、ホスト基板２００側の入力回路（ＴＴＬ）の入力に接続される。図１４によれば、出力回路７２ｅ（ＣＭＬ）の２つの出力のうちの一方が入力回路８１ｅ（ＴＴＬ）の入力に接続される。

光トランシーバ１００側の出力回路（ＴＴＬ）の出力がホスト基板２００側の入力回路（ＣＭＬ）の２つの入力のうちの一方に接続される。図１４によれば、出力回路７２ｆ（ＴＴＬ）の出力が入力回路８１ｆ（ＣＭＬ）の２つの入力のうちの一方に接続される。

図１５は、同種または異種のインタフェースの接続の可否を表形式で表現した図である。「ＯＫ」との表記は、２つのインタフェースの接続が可能であることを表し、「ＮＧ」との表記は、２つのインタフェースの接続が不可であることを表す。入力インタフェースと出力インタフェースとが同種のインタフェースである場合、それら２つのインタフェースの接続が可能である。異種のインタフェースの接続、同種のインタフェースの入力どうしの接続、あるいは、同種のインタフェースの出力どうしの接続は、異なるロジックレベルによって、電気的な衝撃が発生し得る。

この実施の形態では、図８あるいは図９に示すように、ホストインタフェース１０２の上面１０２Ａおよび下面１０２Ｂの各々に複数の電極が２列に配置される。上面１０２Ａまたは下面１０２Ｂの第１列の電極にそれぞれ接触するように構成されたコネクタの複数の端子のうちの少なくとも１つが、その面の第２列の電極のうちのいずれかの電極に接触した際に、異なるロジックレベルの接続に起因する電気的な衝撃（たとえば信号の衝突、短絡等）が発生し得る（図１４を参照）。そのような電気的な衝撃を許容するレイアウトルールに従って、ホストインタフェース１０２の上面１０２Ａおよび下面１０２Ｂの各々に複数の電極が配置される。これにより、複数の電極への信号の割り当てに関する自由度を高めることができる。

図１６は、光トランシーバの活線挿抜状態における電気的衝撃を許容するための一形態に係る構成を示した図である。図１６に示されるように、光トランシーバ１００の制御信号用の入力回路（ＴＴＬ）と対応する入力電極との間に直列にシリーズ抵抗が接続される。同様に、光トランシーバ１００の制御信号の出力回路（ＴＴＬ）と対応する出力電極との間に直列にシリーズ抵抗が接続される。シリーズ抵抗の抵抗値は特に限定されるものではないが、たとえば１００Ωから１ｋΩ程度の範囲内にあってもよい。シリーズ抵抗によって過大電流が流れるのを抑制することができ、光トランシーバ１００とホスト基板２００との間の中間的な接続状態のために制御回路が損傷する確率を低下させることができる。

図１６には、シリーズ抵抗１４１～１４４が例示されている。シリーズ抵抗１４１は、入力回路７２ｂの入力と入力電極１５１との間に接続されている。シリーズ抵抗１４２は、出力回路７２ｃの出力と出力電極１５２との間に接続されている。シリーズ抵抗１４３は、入力回路７２ｄの入力と入力電極１５３との間に接続されている。シリーズ抵抗１４４は、出力回路７２ｆの出力と出力電極１５４との間に接続されている。

図１７は、光トランシーバの活線挿抜状態における電気的衝撃を許容するための他の形態に係る構成を示した図である。図１７に示されるように、光トランシーバ１００の制御信号用の出力回路の出力は、オープンコレクタ出力であってもよい。オープンコレクタにより過大電流が出力されることがなく、光トランシーバ１００とホスト基板２００との間の中間的な接続状態のために制御回路が損傷する確率を低下させることができる。

図１７には、オープンコレクタ出力のための出力段トランジスタ１６１，１６２が例示されている。出力段トランジスタ１６１，１６２の各々はＮＰＮトランジスタである。出力段トランジスタ１６１のコレクタは、出力電極１５２に接続される。出力段トランジスタ１６１のエミッタは接地される。出力段トランジスタ１６１のベースは、制御回路１３２の内部から信号を受ける。同様に、出力段トランジスタ１６２のコレクタは、出力電極１５４に接続される。出力段トランジスタ１６２のエミッタは接地される。出力段トランジスタ１６２のベースは、制御回路１３５の内部から信号を受ける。

図１７では、出力段トランジスタ１６１，１６２がバイポーラトランジスタのシンボルにより示されている。しかし出力段トランジスタ１６１，１６２は、ＭＯＳＦＥＴであってもよい。この場合、「オープンコレクタ」との用語は、「オープンドレイン」に置き換えることができる。出力段がＮチャネルＭＯＳＦＥＴの場合、上記の「エミッタ」および「ベース」との用語は、「ソース」および「ゲート」にそれぞれ置き換えることができる。

ホスト基板２００側において、制御信号用の入力回路は、入力端子に接続されるとともにプルアップ抵抗に接続される。図１７によれば、入力回路８１ｄの入力は、入力端子２５１にそれぞれ接続されるとともに、プルアップ抵抗２４１に接続される。入力回路８１ｅの入力は、入力端子２５２に接続されるとともに、プルアップ抵抗２４２に接続される。プルアップ抵抗は、たとえば電源電圧である電圧（＋Ｖ）に接続される。

プルアップ抵抗は、出力回路に対向する側に配置される。図１７に示されるように、光トランシーバ１００の出力回路のためのプルアップ抵抗は、ホスト基板２００側に配置される。一方、図示しないが、ホスト基板２００側の出力回路のためのプルアップ抵抗は、光トランシーバ１００側に配置されてもよい。これにより、過渡状態の際、すなわち活線挿抜の際には出力回路の出力が高インピーダンス（Ｈｉ－Ｚ）になる。したがって、光トランシーバ１００とホスト基板２００との接続が誤った状態においても、光トランシーバ１００内部のＩＣおよびホスト基板２００が故障する確率を下げることができる。

本実施の形態によれば、ＰＯＮ用トランシーバおよびイーサネット（登録商標）用トランシーバの両方に適したシステムを構築できる。図１８は、本実施の形態に係るＯＬＴのデータ送信に関する構成の概略を示したブロック図である。図１８を参照して、ホスト基板２００は、データ転送部２０と、マルチポイントＭＡＣ制御部（ＭＰＭＣ）２１と、ＭＡＣ（Media Access Control）２２と、ＲＳ（Reconciliation Sublayer）２３と、ＰＣＳ（Physical Coding Sublayer）２４ａ，２４ｂ，２４ｃ，２４ｄと、ＰＭＡ（Physical Medium Attachment）２５ａ，２５ｂ，２５ｃ，２５ｄと、マルチプレクサ２６ａ，２６ｂ，２６ｃ，２６ｄと、トランシーバ種別判定部２７とを含む。上記の構成要素は、１または複数の半導体集積回路に実装されることができる。図１８では４つのレーンが示されるが、レーンの数は限定されない。

データ転送部２０は、ＭＡＣフレームの中継処理、複数ＭＡＣから来るトラフィックを束ねる集線処理、上位装置（図示せず）と複数回線を使って接続するためのリンクアグリゲーションなどの処理を実行する。ＭＡＣ２２は、Ｅｔｈｅｒｎｅｔ（登録商標）ＭＡＣフレームに、フレームの宛先を示すＬＬＩＤ（Logical Link Identifier）を付与してＰＯＮＭＡＣフレームへの変換を行う。そして、ＭＡＣ２２は、ＬＬＩＤごとのデータを、ＬＬＩＤごとに設けられた物理的または論理的データバッファに保管する。

マルチポイントＭＡＣ制御部２１は、ＭＰＭＣ（Multi-Point MAC Control）副層が管理する、各ＬＬＩＤの宛先がどのレーンに接続されるかの情報と、ポートに接続されている光トランシーバのレーン情報とを用いて、各ＬＬＩＤ宛データバッファからのデータブロック読み出し量と、読み出したデータブロックをどのレーンを使って送信するかをＲＳ２３に指示する。

ＲＳ２３は、マルチポイントＭＡＣ制御部２１の指示に従い、ＭＡＣ２２の各ＬＬＩＤ宛データバッファから、特定のデータ長を単位とするデータブロックまたはその整数倍で読み出して、データブロックごとに、データの宛先を示すＬＬＩＤと、データ構成順序を示すシーケンス番号を付与する。ＲＳ２３は、レーンごとに設けた送信バッファにデータブロックを振り分ける。ここで、特定のデータ長単位とは、ＰＣＳで処理するＦＥＣ（Forward Error Correction）の符号長単位とすることができる。

ＰＣＳ２４ａ～２４ｄの各々は、レーンごとに設けた送信バッファから、データブロックを読み出し、ＭＡＣフレーム間ギャップの調整、６４Ｂ／６６Ｂのエンコード、ＦＥＣエンコードを行う。ＰＭＡ２５ａ～２５ｄの各々は、光トランシーバとインタフェースするためのパラレル／シリアル変換を実行する。

光トランシーバから送られてきた複数レーンの受信データは、ＰＣＳ２４ａ～２４ｄのうちの対応するＰＣＳにおいて、６４Ｂ／６６Ｂデコード、ＦＥＣデコード、デスクランブル等の処理が実行され、図示しない受信バッファに一旦保管される。データブロックの受信後、ＭＡＣ２２では、データブロックに付与されたＬＬＩＤ（どのＯＮＵから送られたデータであるかを示す）と、データブロックに付与されたデータ構成順序を示すシーケンス番号に対応して、ＬＬＩＤごとに設けられた物理的または論理的な各ＬＬＩＤ宛データバッファにデータブロックが振り分けられ、ＰＯＮＭＡＣフレームからＥｔｈｅｒｎｅｔ（登録商標）ＭＡＣフレームに変換される。データ転送部２０は、データ構成順序を示すシーケンス番号順にデータバッファからデータを取得して、ＭＡＣフレームの中継処理、複数ＭＡＣから来るトラフィックを束ねる集線処理、上位装置と複数回線を使って接続するためのリンクアグリゲーションなどの処理を実行する。

上記のＰＯＮフレーム変換処理は、光トランシーバ１００がＰＯＮ用トランシーバである場合に実行される。光トランシーバ１００がイーサネット（登録商標）用トランジスタである場合には、上記のＰＯＮフレーム変換処理はスキップされる。

トランシーバ種別判定部２７は、光トランシーバ１００のメモリ４１に記憶された、光トランシーバ１００の種別に関する情報を読み出す。この情報は、光トランシーバ１００がＰＯＮ用トランシーバおよびイーサネット（登録商標）用トランジスタのいずれであるかを特定する情報を含む。トランシーバ種別判定部２７は、その情報に基づいて、光トランシーバ１００の種別を判定する。トランシーバ種別判定部２７は、判定結果に基づいて、マルチプレクサ２６ａ～２６ｄを制御する。マルチプレクサ２６ａ～２６ｄの各々は、トランシーバ種別判定部２７からの制御信号により、対応するＰＭＡからのＰＯＮフレームと、データ転送部２０からのＥｔｈｅｒｎｅｔ（登録商標）フレームとを切り替えて出力する。図１８に示した構成によれば、たとえば１００ＧｂＥ用の光トランシーバ、および１００Ｇ－ＥＰＯＮ用の光トランシーバの両方に接続可能なホスト基板を提供することができる。

本実施の形態によれば、光トランシーバ１００のフォームファクタはＱＳＦＰ－ＤＤに限定されるものではない。一実施形態によれば、光トランシーバのフォームファクタはＳＦＰ－ＤＤであってもよい。ＳＦＰ－ＤＤにおいて、２５Ｇｂｐｓ×１波長＋旧世代（１０Ｇｂｐｓまたは１Ｇｂｐｓ）を実装してもよい。

図１９は、一実施形態に係る光トランシーバ（ＳＦＰ－ＤＤ）のホストインタフェース１０２の上面の複数の電極の配置例を模式的に示した平面図である。図１９では、上面側から見た上面の複数の電極の配置例が示される。図２０は、一実施形態に係る光トランシーバ（ＳＦＰ－ＤＤ）ホストインタフェース１０２の下面の複数の電極の配列例を模式的に示した平面図である。図２０では、下面側から見た下面の複数の電極の配置例が示される。図１９および図２０を参照して、第１列（ホスト側）の複数の電極が、２５Ｇ－ＰＯＮ用の信号に割り当てられ、第２列の複数の電極のうちの一部が、ＰＯＮの旧世代用信号とバースト制御信号とに割り当てられてもよい。

本実施の形態によれば、ＱＳＦＰ－ＤＤにおいて、光トランシーバ１００のホストインタフェース１０２の複数の電極の配置は、図８および図９に示されたように限定されるものではない。

図２１は、ホストインタフェース１０２の上面の複数の電極の他の配置例を模式的に示した平面図である。図２２は、ホストインタフェース１０２の下面の複数の電極の他の配列例を模式的に示した平面図である。図８および図９と対比すすると、図２１および図２２に示された配置例では、第１列（モジュール側）と第２列（ホスト側）とで電気的インタフェースの種類が同じになるように、複数の電極の配置が決定される。たとえば、ホストインタフェース１０２の上面１０２Ａにおいては、第１列の番号２４、２５の電極に、受信検知信号（RxLOS2, RxLOS1）が割り当てられる。第２列の番号６２、６３の電極にも、受信検知信号（RxLOS4, RxLOS3）が割り当てられる。番号２４、２５、６２、６３の電極は、いずれも、制御信号の出力のための電極である。したがって、光トランシーバ１００の活線挿抜の際に、番号６２、６３の電極に、異なるロジックレベルが接続されることを防止できる。同様に、番号３３、３４、７１、７２の電極は、いずれも、送信（Ｔｘ）信号の入力のための電極である。したがって光トランシーバ１００の活線挿抜の際に、番号７１，７２の端子に、異なるロジックレベルが接続されることを防止できる。図２２に示した端子の配置も同様に、第１列（モジュール側）と第２列（ホスト側）とで電気的インタフェースの種類が同じになるように、複数の電極の配置が決定される。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

２，２Ａ電気処理ＬＳＩ２Ａ、２０データ転送部、２１マルチポイントＭＡＣ制御部（ＭＰＭＣ）、２２ＭＡＣ（Media Access Control）、２３ＲＳ（Reconciliation Sublayer）、２４ａ，２４ｂ，２４ｃ，２４ｄＰＣＳ（Physical Coding Sublayer）、２５ａ，２５ｂ，２５ｃ，２５ｄＰＭＡ（Physical Medium Attachment）、２６ａ，２６ｂ，２６ｃ，２６ｄマルチプレクサ、２７トランシーバ種別判定部、４１メモリ、５１，５２，５３，５４，５６光送信部、６１，６２，６３，６４，６６光受信部、７１ａ，７１ｂ，７１ｃ，７２ａ，７２ｂ，７２ｄ，８１ｄ，８１ｅ，８１ｆ，８２ｃ，８２ｅ，８２ｆ入力回路、７１ｄ，７１ｅ，７１ｆ，７２ｃ，７２ｅ，７２ｆ，８１ａ，８１ｂ，８１ｃ，８２ａ，８２ｂ，８２ｄ出力回路、１００，１００Ａ，１００Ｂ光トランシーバ、１０１光インタフェース、１０２ホストインタフェース、１０２Ａ上面、１０２Ｂ下面、１０３モジュール本体、１１１送信モジュール、１１２送信制御回路、１１３受信モジュール、１１４受信制御回路、１１５，１１６，１１７，１１８カップリングコンデンサ、１２０，１２２，１２３，１２４，１３１，１３２，１３３，１３５，２２０，２２２，２２３，２２４，２３１，２３２，２３３，２３５制御回路、１２１，１３０，２２１，２３０送信回路、１２５，１３４，２２５，２３４受信回路、１４１，１４２，１４３，１４４シリーズ抵抗、１５１，１５３入力電極、１５２，１５４出力電極、１６１，１６２出力段トランジスタ、２００ホスト基板、２００Ａ基板、２０１コネクタ、２０２ホスト処理回路、２０３，２０４，２０５，２０６ピン、２０７端子、２４１，２４２プルアップ抵抗、２５１，２５２入力端子、３００ＰＯＮシステム、３０３ＰＯＮ回線、３０４光スプリッタ、３０５幹線光ファイバ、３０６支線光ファイバ、Ａ１，Ａ２方向。

Claims

プラガブル光モジュールであって、
ホスト基板のコネクタに対して挿抜可能に構成された基板と、
前記基板の第１の面に、前記プラガブル光モジュールの挿入方向と交差する第１の方向に配置された複数の第１の電極と、
前記基板の前記第１の面に、前記複数の第１の電極に対して前記ホスト基板の側に、前記第１の方向に沿って配置された複数の第２の電極とを備え、
前記複数の第１の電極にそれぞれ接触するように構成された前記コネクタの複数の端子のうちの少なくとも１つが、前記複数の第２の電極のうちのいずれかの電極に接触した際の電気的な衝撃を許容するレイアウトルールに従って、前記複数の第１の電極および前記複数の第２の電極が配置されている、プラガブル光モジュール。
前記複数の第１の電極には、第１の伝送速度での通信のための信号が割り当てられ、
前記複数の第２の電極には、前記第１の伝送速度とは異なる第２の伝送速度での通信のための信号が割り当てられる、請求項１に記載のプラガブル光モジュール。
前記複数の第２の電極は、前記ホスト基板から前記プラガブル光モジュールへ入力される制御信号が割り当てられた入力電極を含み、
前記プラガブル光モジュールは、
前記制御信号を受けるように構成された制御回路と、
前記入力電極と前記制御回路との間に直列に接続されたシリーズ抵抗とをさらに備える、請求項１または請求項２に記載のプラガブル光モジュール。
前記複数の第２の電極は、前記プラガブル光モジュールから前記ホスト基板へ出力される制御信号が割り当てられた出力電極を含み、
前記プラガブル光モジュールは、
前記制御信号を出力するように構成された制御回路と、
前記出力電極に接続されたコレクタまたはドレインを含む出力段トランジスタとを備え、
前記出力段トランジスタは、オープンコレクタ回路またはオープンドレイン回路を構成する、請求項１から請求項３のいずれか１項に記載のプラガブル光モジュール。
ホスト基板であって、
プラガブル光モジュールのホストインタフェースに着脱可能に構成されたコネクタを備え、前記プラガブル光モジュールの前記ホストインタフェースは、列状に配置された複数の第１の電極と、前記複数の第１の電極に対して前記ホスト基板の側に、列状に配置された複数の第２の電極とが配置された表面を有し、
前記コネクタを実装した基板をさらに備え、
前記コネクタは、
前記ホストインタフェースの前記複数の第１の電極とそれぞれ接触するように構成された複数の第１の端子と、
前記ホストインタフェースの前記複数の第２の電極とそれぞれ接触するように構成された複数の第２の端子とを含み、
前記コネクタの前記複数の第１の端子のうちの少なくとも１つが、前記ホストインタフェースの複数の第２の電極のうちのいずれかの電極に接触した際に生じ得る電気的な衝撃を許容するピンアサインに従って、前記複数の第１の端子および前記複数の第２の端子が前記コネクタに配置されている、ホスト基板。
前記複数の第１の端子には、第１の伝送速度での通信のための信号が割り当てられ、
前記複数の第２の端子には、前記第１の伝送速度とは異なる第２の伝送速度での通信のための信号が割り当てられる、請求項５に記載のホスト基板。
前記複数の第２の端子は、前記プラガブル光モジュールから前記ホスト基板へ入力される制御信号が割り当てられた入力端子を含み、
前記ホスト基板は、
前記制御信号を受けるように構成された制御回路と、
前記入力端子と正電圧との間に接続されたプルアップ抵抗とをさらに備える、請求項５または請求項６に記載のホスト基板。