JP7060116B2 - Ｃｄｒ回路 - Google Patents
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Description
本発明は、４相発振器及びＣＤＲ（Clock and Data Recovery）回路に関する。
従来、インダクタ（Ｌ）と容量（Ｃ）とが並列に接続されたＬＣ共振器によるＬＣ共振を利用して、位相が互いに異なる４相のクロックを出力する４相発振器が知られている（例えば、特許文献１参照）。４相発振器は、例えば、高速のデータを有線又は無線で通信する高速インターコネクトの分野において、データを受信する受信回路が備えるＣＤＲ回路で利用される。ＣＤＲ回路は、クロックが重畳された受信データ信号から、クロックとデータを再生する。
A．Pottbacker，et al．，"A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8Gb/s"，IEEE Journal of Solid-State Circuits，Vol．27，No．12，pp 1747-1751，1992
ＬＣ共振器内の可変容量の可変範囲（容量値が変化する範囲）を広くすることによって、４相発振器が発振可能な範囲を広くすることができる。４相発振器の発振範囲が広くなると、周波数毎に複数の４相発振器を用意しなくても、一つの４相発振器で複数の発振周波数（例えば、２５ＧＨｚと２８ＧＨｚ、あるいは３２ＧＨｚと３６ＧＨｚ）に対応することが可能となる。
しかしながら、可変容量の容量値が大きくなると、ＬＣ共振器の性能を示すＱ値（Quality factor）が低下し、例えば、クロック中の雑音が大きくなる。また、可変容量の容量値の増大により可変容量のサイズが大きくなると、寄生容量が無視できなくなり、発振範囲が逆に狭くなってしまう。
そこで、本開示では、Ｑ値の低下の抑制と発振範囲の拡張が可能な４相発振器及びＣＤＲ回路が提供される。
本開示の一態様では、
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器が提供される。
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器が提供される。
また、本開示の他の一態様では、
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器が提供される。
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器が提供される。
また、本開示の他の一態様では、
受信データ信号とクロック信号との位相差に応じた位相制御信号と前記受信データ信号と前記クロック信号との周波数差に応じた周波数制御信号とを出力する位相周波数検出回路と、
前記位相制御信号と前記周波数制御信号とに応じた制御電圧を生成する制御電圧生成回路と、
前記制御電圧に対応する周波数で前記クロック信号を出力する４相発振器と、
前記受信データ信号から前記クロック信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、ＣＤＲ回路が提供される。
受信データ信号とクロック信号との位相差に応じた位相制御信号と前記受信データ信号と前記クロック信号との周波数差に応じた周波数制御信号とを出力する位相周波数検出回路と、
前記位相制御信号と前記周波数制御信号とに応じた制御電圧を生成する制御電圧生成回路と、
前記制御電圧に対応する周波数で前記クロック信号を出力する４相発振器と、
前記受信データ信号から前記クロック信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、ＣＤＲ回路が提供される。
また、本開示の他の一態様では、
受信データ信号とクロック信号との位相差に応じた位相制御信号と前記受信データ信号と前記クロック信号との周波数差に応じた周波数制御信号とを出力する位相周波数検出回路と、
前記位相制御信号と前記周波数制御信号とに応じた制御電圧を生成する制御電圧生成回路と、
前記制御電圧に対応する周波数で前記クロック信号を出力する４相発振器と、
前記受信データ信号から前記クロック信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、ＣＤＲ回路が提供される。
受信データ信号とクロック信号との位相差に応じた位相制御信号と前記受信データ信号と前記クロック信号との周波数差に応じた周波数制御信号とを出力する位相周波数検出回路と、
前記位相制御信号と前記周波数制御信号とに応じた制御電圧を生成する制御電圧生成回路と、
前記制御電圧に対応する周波数で前記クロック信号を出力する４相発振器と、
前記受信データ信号から前記クロック信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、ＣＤＲ回路が提供される。
本開示によれば、Ｑ値の低下の抑制と発振範囲の拡張が可能となる。
以下、本開示に係る４相発振器及びＣＤＲ回路について図面を参照して説明する。
図１は、本開示に係る４相発振器の構成の一例を示す図である。図１に示される４相発振器４１は、位相が互いに１８０度異なる第１の差動信号を出力する第１の発振器の一例であるＩ相発振器１０と、位相が第１の差動信号と９０度又は－９０度異なる第２の差動信号を出力する第２の発振器の一例であるＱ相発振器２０と、制御回路３０とを備える。
Ｉ相発振器１０は、ＬＣタンク１１と、クロスカップル回路１４と、テール電流源１５と、第１の入力差動対トランジスタ１６ａ，１６ｂと、テール電流源１７とを有する。
ＬＣタンク１１は、インダクタと容量とが並列に接続された第１の共振器の一例である。クロスカップル回路１４は、第１のクロスカップル回路の一例である。クロスカップル回路１４は、ＬＣタンク１１に接続された一対のトランジスタ１４ａ，１４ｂをクロスカップルした構成を有する。一対のトランジスタ１４ａ，１４ｂは、第１の一対のトランジスタの一例である。テール電流源１５は、第１のテール電流源の一例であり、一対のトランジスタ１４ａ，１４ｂに接続されている。第１の入力差動対トランジスタ１６ａ，１６ｂは、第２の差動信号が入力される。テール電流源１７は、第２のテール電流源の一例であり、第１の入力差動対トランジスタ１６ａ，１６ｂに接続されている。
Ｑ相発振器２０は、ＬＣタンク２１と、クロスカップル回路２４と、テール電流源２５と、第２の入力差動対トランジスタ２６ａ，２６ｂと、テール電流源２７とを有する。
ＬＣタンク２１は、インダクタと容量とが並列に接続された第２の共振器の一例である。クロスカップル回路２４は、第２のクロスカップル回路の一例である。クロスカップル回路２４は、ＬＣタンク２１に接続された一対のトランジスタ２４ａ，２４ｂをクロスカップルした構成を有する。一対のトランジスタ２４ａ，２４ｂは、第２の一対のトランジスタの一例である。テール電流源２５は、第３のテール電流源の一例であり、一対のトランジスタ２４ａ，２４ｂに接続されている。第２の入力差動対トランジスタ２６ａ，２６ｂは、第１の差動信号が入力される。テール電流源２７は、第４のテール電流源の一例であり、第２の入力差動対トランジスタ２６ａ，２６ｂに接続されている。
第１の入力差動対トランジスタ１６ａ，１６ｂは、第１の一対のトランジスタ１４ａ，１４ｂに並列に接続されている。第２の入力差動対トランジスタ２６ａ，２６ｂは、第２の一対のトランジスタ２４ａ，２４ｂに並列に接続されている。
Ｉ相発振器１０は、第１の差動信号を出力する一対の出力端子Ａ，Ｃを備え、Ｑ相発振器２０は、第２の差動信号を出力する一対の出力端子Ｂ，Ｄを備える。ＬＣタンク１１は、第１の出力端子Ａと第２の出力端子Ｃとの間に接続されている。ＬＣタンク２１は、第３の出力端子Ｂと第４の出力端子Ｄとの間に接続されている。
第１の一対のトランジスタは、第１の出力端子Ａに接続された第１のトランジスタ１４ａと第２の出力端子Ｃに接続された第２のトランジスタ１４ｂとを含む発振用トランジスタである。第１のトランジスタ１４ａは、ゲートが第２の出力端子Ｃに接続され、ドレインが第１の出力端子Ａに接続され、ソースがテール電流源１５に接続されている。第２のトランジスタ１４ｂは、ゲートが第１の出力端子Ａに接続され、ドレインが第２の出力端子Ｃに接続され、ソースがテール電流源１５に接続されている。
テール電流源１５は、クロスカップル回路１４の一対のトランジスタ１４ａ，１４ｂに第１の電流値ＩＩ１を流す。第１の電流値ＩＩ１は、発振用テール電流の電流値を表す。テール電流源１５は、一対のトランジスタ１４ａ，１４ｂのソースの共通接続点とグランドとの間に接続される。
第１の入力差動対トランジスタは、第１のトランジスタ１４ａに並列に接続され且つ第４の出力端子Ｄに接続された第３のトランジスタ１６ａと、第２のトランジスタ１４ｂに並列に接続され且つ第３の出力端子Ｂに接続された第４のトランジスタ１６ｂとを含む。第１の入力差動対トランジスタは、インジェクション用トランジスタを表す。第３のトランジスタ１６ａは、ゲートが第４の出力端子Ｄに接続され、ドレインが第１の出力端子Ａに接続され、ソースがテール電流源１７に接続されている。第４のトランジスタ１６ｂは、ゲートが第３の出力端子Ｂに接続され、ドレインが第２の出力端子Ｃに接続され、ソースがテール電流源１７に接続されている。
テール電流源１７は、一対のトランジスタ１６ａ，１６ｂに第２の電流値ＩＩ２を流す。第２の電流値ＩＩ２は、インジェクション用テール電流の電流値を表す。テール電流源１７は、一対のトランジスタ１６ａ，１６ｂのソースの共通接続点とグランドとの間に接続される。
第２の一対のトランジスタは、第３の出力端子Ｂに接続された第５のトランジスタ２４ａと第４の出力端子Ｄに接続された第６のトランジスタ２４ｂとを含む発振用トランジスタである。第５のトランジスタ２４ａは、ゲートが第４の出力端子Ｄに接続され、ドレインが第３の出力端子Ｂに接続され、ソースがテール電流源２５に接続されている。第６のトランジスタ２４ｂは、ゲートが第３の出力端子Ｂに接続され、ドレインが第４の出力端子Ｄに接続され、ソースがテール電流源２５に接続されている。
テール電流源２５は、クロスカップル回路２４の一対のトランジスタ２４ａ，２４ｂに第３の電流値ＩＱ１を流す。第３の電流値ＩＱ１は、発振用テール電流の電流値を表す。テール電流源２５は、一対のトランジスタ２４ａ，２４ｂのソースの共通接続点とグランドとの間に接続される。
第２の入力差動対トランジスタは、第５のトランジスタ２４ａに並列に接続され且つ第１の出力端子Ａに接続された第７のトランジスタ２６ａと、第６のトランジスタ２４ｂに並列に接続され且つ第２の出力端子Ｃに接続された第８のトランジスタ２６ｂとを含む。第２の入力差動対トランジスタは、インジェクション用トランジスタを表す。第７のトランジスタ２６ａは、ゲートが第１の出力端子Ａに接続され、ドレインが第３の出力端子Ｂに接続され、ソースがテール電流源２７に接続されている。第８のトランジスタ２６ｂは、ゲートが第２の出力端子Ｃに接続され、ドレインが第４の出力端子Ｄに接続され、ソースがテール電流源２７に接続されている。
テール電流源２７は、一対のトランジスタ２６ａ，２６ｂに第４の電流値ＩＱ２を流す。第４の電流値ＩＱ２は、インジェクション用テール電流の電流値を表す。テール電流源２７は、一対のトランジスタ２６ａ，２６ｂのソースの共通接続点とグランドとの間に接続される。
トランジスタ１４ａ，１４ｂ，１６ａ，１６ｂ，２４ａ，２４ｂ，２６ａ，２６ｂは、それぞれ、例えば、Ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。これらのトランジスタは、それぞれ、ｎｐｎ型バイポーラトランジスタでもよく、この場合、ゲートはベース、ドレインはコレクタ、ソースはエミッタに対応する。
図２は、共振器の構成の一例を示す図である。ＬＣタンク１１Ａは、図１に示されるＬＣタンク１１の一例である。ＬＣタンク１１Ａは、インダクタ１２と容量１３とが並列に接続された構成を有する。インダクタ１２は、インダクタ１２ａとインダクタ１２ｂとを有し、インダクタ１２ａとインダクタ１２ｂとの間で電源電圧Ｖｄｄの電源線に接続されている。出力端子Ａは、インダクタ１２ａを介して電源電圧Ｖｄｄの電源線に接続され、出力端子Ｃは、インダクタ１２ｂを介して電源電圧Ｖｄｄの電源線に接続されている。容量１３は、例えば、制御電圧Ｖｃｎｔに応じてその容量値が変化する可変容量である。容量１３の具体例として、バラクタ、可変容量ダイオードなどが挙げられる。図１に示されるＬＣタンク２１も、図２と同じ構成を有する。
図３は、本開示に係る４相発振器の第１の発振モードの一例を示す図である。図４は、本開示に係る４相発振器の第２の発振モードの一例を示す図である。図示の構成の４相発振器４１は、２種類の発振モード（回転モード）をとりうる。
図３について、出力端子Ａを起点にクロック電圧信号が入出力する順序を追って説明する。出力端子Ａから出力された０度クロックは、Ｑ相のトランジスタ２６ａにインジェクションされ、位相が０度クロックに対して９０度進んだ９０度クロックが出力端子Ｂから出力される。出力端子Ｂから出力された９０度クロックは、Ｉ相のトランジスタ１６ｂにインジェクションされ、位相が９０度クロックに対して９０度進んだ１８０度クロックが出力端子Ｃから出力される。出力端子Ｃから出力された１８０度クロックは、Ｑ相のトランジスタ２６ｂへインジェクションされ、位相が１８０度クロックに対して９０度進んだ２７０度クロックが出力端子Ｄから出力される。出力端子Ｄから出力された２７０度クロックは、Ｉ相のトランジスタ１６ａにインジェクションされ、位相が２７０度クロックに対して９０度進んだ０度クロックが出力端子Ａから出力される。
図４について、出力端子Ａを起点にクロック電圧信号が入出力する順序を追って説明する。出力端子Ａから出力された０度クロックは、Ｑ相のトランジスタ２６ａにインジェクションされ、位相が０度クロックに対して９０度遅れた２７０度クロックが出力端子Ｂから出力される。出力端子Ｂから出力された２７０度クロックは、Ｉ相のトランジスタ１６ｂにインジェクションされ、位相が２７０度クロックに対して９０度遅れた１８０度クロックが出力端子Ｃから出力される。出力端子Ｃから出力された１８０度クロックは、Ｑ相のトランジスタ２６ｂへインジェクションされ、位相が１８０度クロックに対して９０度遅れた９０度クロックが出力端子Ｄから出力される。出力端子Ｄから出力された９０度クロックは、Ｉ相のトランジスタ１６ａにインジェクションされ、位相が９０度クロックに対して９０度遅れた０度クロックが出力端子Ａから出力される。
これらの回転モードを発振周波数という観点でみると、４相発振器４１は、図示の構成を有することにより、回転モード１と回転モード２とで、ＬＣタンクの共振周波数と合致する設計発振周波数ω０に対してずれた発振周波数で発振する（図５参照）。つまり、回転モード１と回転モード２とで発振する周波数が相違する。回転モード１では、設計発振周波数ω０よりも低い共振周波数ω９０で発振し、回転モード２では、設計発振周波数ω０よりも高い共振周波数ω－９０で発振する。
そこで、４相発振器４１は、２つの回転モード間で共振周波数がスキップすることを利用して、２つの回転モードを切り替える切り替え制御を行う制御回路３０（図１参照）を備える。制御回路３０は、４相発振器４１の回転モードを切り替えることによって、４相発振器４１から出力される４相（つまり、０度、９０度、１８０度、２７０度）のクロックの発振周波数を切り替えることができる。制御回路３０の切り替え制御機能は、論理回路によって実現されてもよいし、プロセッサがプログラムを処理することによって実現されてもよい。
＜第１の実施形態＞
図１において、制御回路３０は、Ｉ相発振器１０のテール電流ＩＩとＱ相発振器２０のテール電流ＩＱとを個別に制御することで、４相発振器４１の回転モードを切り替える。４相発振器４１の回転モードを切り替えるに当たり、Ｉ相発振器１０とＱ相発振器２０とは、各々の共振周波数が互いに異なるように構成されている。例えば、Ｉ相発振器１０とＱ相発振器２０とは、各々の実装レイアウトが互いに非対称に配置される。
図１において、制御回路３０は、Ｉ相発振器１０のテール電流ＩＩとＱ相発振器２０のテール電流ＩＱとを個別に制御することで、４相発振器４１の回転モードを切り替える。４相発振器４１の回転モードを切り替えるに当たり、Ｉ相発振器１０とＱ相発振器２０とは、各々の共振周波数が互いに異なるように構成されている。例えば、Ｉ相発振器１０とＱ相発振器２０とは、各々の実装レイアウトが互いに非対称に配置される。
例えば、ＬＣタンク１１が共振する共振周波数とＬＣタンク２１が共振する共振周波数とが互いに異なるように、ＬＣタンク１１とＬＣタンク２１の少なくとも一方のインダクタ及び容量が調整される。ＬＣタンクのＬＣ定数の調整により、Ｉ相発振器１０とＱ相発振器２０の各々の共振周波数を相違させることが容易になる。例えば、Ｉ相発振器１０とＱ相発振器２０との間で、使用されるトランジスタのサイズや配線容量を相違させることで、各々の共振周波数が互いに異なる設計がされてもよい。
制御回路３０は、テール電流源１５が流す第１の電流値ＩＩ１とテール電流源２５が流す第３の電流値ＩＱ１との差と、テール電流源１７が流す第２の電流値ＩＩ２とテール電流源２７が流す第４の電流値ＩＱ２との差との少なくとも一方を制御する。制御回路３０は、この制御を行うことによって、第１の差動信号及び第２の差動信号の周波数を変化させる。第１の差動信号は、一対の出力端子Ａ，Ｃから出力される上述のクロックを表し、第２の差動信号は、一対の出力端子Ｂ，Ｄから出力される上述のクロックを表す。
制御回路３０は、例えば、ＬＣタンク１１とＬＣタンク２１とのうち、共振周波数が高い方のテール電流値を共振周波数が低い方のテール電流値よりも高くすることによって、第１の差動信号及び第２の差動信号の周波数を上昇させる。
制御回路３０は、ＬＣタンク１１の共振周波数がＬＣタンク２１の共振周波数よりも高い場合、第１の電流値ＩＩ１を第３の電流値ＩＱ１よりも大きく且つ第２の電流値ＩＩ２を第４の電流値ＩＱ２よりも大きくする。これにより、４相発振器４１の発振モードは回転モード２に切り替わるので、第１の差動信号及び第２の差動信号の周波数が上昇する（図５参照）。一方、制御回路３０は、ＬＣタンク１１の共振周波数がＬＣタンク２１の共振周波数よりも高い場合、第１の電流値ＩＩ１を第３の電流値ＩＱ１よりも小さく且つ第２の電流値ＩＩ２を第４の電流値ＩＱ２よりも小さくする。これにより、４相発振器４１の発振モードは回転モード１に切り替わるので、第１の差動信号及び第２の差動信号の周波数が低下する（図５参照）。
一方、制御回路３０は、ＬＣタンク１１の共振周波数がＬＣタンク２１の共振周波数よりも低い場合、第１の電流値ＩＩ１を第３の電流値ＩＱ１よりも小さく且つ第２の電流値ＩＩ２を第４の電流値ＩＱ２よりも小さくする。これにより、４相発振器４１の発振モードは回転モード２に切り替わるので、第１の差動信号及び第２の差動信号の周波数が上昇する（図５参照）。一方、制御回路３０は、ＬＣタンク１１の共振周波数がＬＣタンク２１の共振周波数よりも高い場合、第１の電流値ＩＩ１を第３の電流値ＩＱ１よりも大きく且つ第２の電流値ＩＩ２を第４の電流値ＩＱ２よりも大きくする。これにより、４相発振器４１の発振モードは回転モード１に切り替わるので、第１の差動信号及び第２の差動信号の周波数が低下する（図５参照）。
図６は、第１の実施形態において、第１の共振器の共振周波数が第２の共振器の共振周波数よりも高い場合に、テール電流値を変化させた場合の波形の一例を示す。図６の上段は、回転モード２での波形を示し、３０．６ＧＨｚで発振している。図６の下段は、回転モード１での波形を示し、２７ＧＨｚで発振している。周波数差は、３．６ＧＨｚである。このように、本開示の４相発振器によれば、一つの４相発振器で複数の発振周波数に対応することができるので、Ｑ値の低下を抑制することができ、発振範囲を拡張することができる。
＜第２の実施形態＞
図１において、制御回路３０は、Ｉ相発振器１０とＱ相発振器２０とのそれぞれにおいて、インジェクショントランジスタのテール電流Ｉ２と発振器のテール電流Ｉ１とを個別に制御することで、４相発振器４１の回転モードを切り替える。本実施形態では、ＬＣタンク１１が共振する共振周波数とＬＣタンク２１が共振する共振周波数とが互に同じ値でも異なる値でもよい。
図１において、制御回路３０は、Ｉ相発振器１０とＱ相発振器２０とのそれぞれにおいて、インジェクショントランジスタのテール電流Ｉ２と発振器のテール電流Ｉ１とを個別に制御することで、４相発振器４１の回転モードを切り替える。本実施形態では、ＬＣタンク１１が共振する共振周波数とＬＣタンク２１が共振する共振周波数とが互に同じ値でも異なる値でもよい。
制御回路３０は、テール電流源１５が流す第１の電流値ＩＩ１とテール電流源１７が流す第２の電流値ＩＩ２との差と、テール電流源２５が流す第３の電流値ＩＱ１とテール電流源２７が流す第４の電流値ＩＱ２との差との少なくとも一方を制御する。制御回路３０は、この制御を行うことによって、第１の差動信号及び第２の差動信号の周波数を変化させる。第１の差動信号は、一対の出力端子Ａ，Ｃから出力される上述のクロックを表し、第２の差動信号は、一対の出力端子Ｂ，Ｄから出力される上述のクロックを表す。
制御回路３０は、第１の電流値ＩＩ１を第２の電流値ＩＩ２よりも大きくすることと第３の電流値ＩＱ１を第４の電流値ＩＱ２よりも大きくすることとの少なくとも一方を行う。これによって、第１の差動信号及び第２の差動信号の周波数が低下する。一方、制御回路３０は、第２の電流値ＩＩ２を第１の電流値ＩＩ１よりも大きくすることと第４の電流値ＩＱ２を第３の電流値ＩＱ１よりも大きくすることとの少なくとも一方を行う。これによって、第１の差動信号及び第２の差動信号の周波数が上昇する。
図７は、第２の実施形態において、第１の共振器の共振周波数が第２の共振器の共振周波数と同じ場合に、テール電流値を変化させた場合の波形の一例を示す。図７の上段は、回転モード２での波形を示し、３１．１ＧＨｚで発振している。図７の下段は、回転モード１での波形を示し、２９．３ＧＨｚで発振している。周波数差は、２．２ＧＨｚである。このように、本開示の４相発振器によれば、一つの４相発振器で複数の発振周波数に対応することができるので、Ｑ値の低下を抑制することができ、発振範囲を拡張することができる。
＜４相発振器の他の回路構成＞
図８は、本開示に係る４相発振器の他の回路構成の一例を示す図である。図９は、図８に示される４相発振器４２が備えるＬＣタンク１１，２１の構成の一例を示す図である。図８では、ＬＣタンク内のインダクタは、電源電圧Ｖｄｄの電源線（図２参照）に接続されていない。４相発振器４２は、クロスカップルしたトランジスタ１８ａ，１８ｂがＬＣタンク１１に接続された構成を有するＩ相発振器１０Ａと、クロスカップルしたトランジスタ２８ａ，２８ｂがＬＣタンク２１に接続された構成を有するＱ相発振器２０Ａとを備える。各出力端子Ａ，Ｂ，Ｃ，Ｄから出力されるクロック信号の振幅が電源電圧Ｖｄｄを超えないように、各出力端子Ａ，Ｂ，Ｃ，Ｄは、それぞれ、トランジスタ１８ａ，１８ｂ，２８ａ，２８ｂを介して、電源電圧Ｖｄｄの電源線に接続されている。
図８は、本開示に係る４相発振器の他の回路構成の一例を示す図である。図９は、図８に示される４相発振器４２が備えるＬＣタンク１１，２１の構成の一例を示す図である。図８では、ＬＣタンク内のインダクタは、電源電圧Ｖｄｄの電源線（図２参照）に接続されていない。４相発振器４２は、クロスカップルしたトランジスタ１８ａ，１８ｂがＬＣタンク１１に接続された構成を有するＩ相発振器１０Ａと、クロスカップルしたトランジスタ２８ａ，２８ｂがＬＣタンク２１に接続された構成を有するＱ相発振器２０Ａとを備える。各出力端子Ａ，Ｂ，Ｃ，Ｄから出力されるクロック信号の振幅が電源電圧Ｖｄｄを超えないように、各出力端子Ａ，Ｂ，Ｃ，Ｄは、それぞれ、トランジスタ１８ａ，１８ｂ，２８ａ，２８ｂを介して、電源電圧Ｖｄｄの電源線に接続されている。
トランジスタ１８ａは、ゲートが第２の出力端子Ｃに接続され、ドレインが第１の出力端子Ａに接続され、ソースが電源電圧Ｖｄｄの電源線に接続されている。トランジスタ１８ｂは、ゲートが第１の出力端子Ａに接続され、ドレインが第２の出力端子Ｃに接続され、ソースが電源電圧Ｖｄｄの電源線に接続されている。
トランジスタ２８ａは、ゲートが第４の出力端子Ｄに接続され、ドレインが第３の出力端子Ｂに接続され、ソースが電源電圧Ｖｄｄの電源線に接続されている。トランジスタ２８ｂは、ゲートが第３の出力端子Ｂに接続され、ドレインが第４の出力端子Ｄに接続され、ソースが電源電圧Ｖｄｄの電源線に接続されている。
トランジスタ１８ａ，１８ｂ，２８ａ，２８ｂは、それぞれ、例えば、Ｐチャネル型ＭＯＳＦＥＴである。これらのトランジスタは、それぞれ、ｐｎｐ型バイポーラトランジスタでもよく、この場合、ゲートはベース、ドレインはコレクタ、ソースはエミッタに対応する。
＜ＣＤＲ回路＞
図１０は、本開示に係るＣＤＲ回路の構成の一例を示す図である。ＣＤＲ回路１００は、クロックが重畳された受信データ信号Ｄｉｎから、クロックとデータＤｏｕｔを再生する。ＣＤＲ回路１００は、ＰＬＬ（Phase Locked Loop）回路１１０と、データ生成回路１０６とを備える。ＰＬＬ回路１１０は、４相発振器１０４と、インバータ１０５と、位相周波数検出器１０１と、制御電圧生成回路１０７とを備える。４相発振器１０４に、本開示に係る４相発振器を適用することができる。制御電圧生成回路１０７は、チャージポンプ１０２と、ループフィルタ１０３とを有する。
図１０は、本開示に係るＣＤＲ回路の構成の一例を示す図である。ＣＤＲ回路１００は、クロックが重畳された受信データ信号Ｄｉｎから、クロックとデータＤｏｕｔを再生する。ＣＤＲ回路１００は、ＰＬＬ（Phase Locked Loop）回路１１０と、データ生成回路１０６とを備える。ＰＬＬ回路１１０は、４相発振器１０４と、インバータ１０５と、位相周波数検出器１０１と、制御電圧生成回路１０７とを備える。４相発振器１０４に、本開示に係る４相発振器を適用することができる。制御電圧生成回路１０７は、チャージポンプ１０２と、ループフィルタ１０３とを有する。
４相発振器１０４は、例えば、図１に示される４相発振器４１と同じ構成（すなわち、Ｉ相発振器１０、Ｑ相発振器２０及び制御回路３０）を備える。Ｉ相発振器１０は、第１の差動信号（０度クロック及び１８０度クロック）を一対の出力端子Ａ，Ｃから出力する。Ｑ相発振器２０は、第２の差動信号（９０度クロック及び２７０度クロック）を一対の出力端子Ｂ，Ｄから出力する。
インバータ１０５は、出力端子Ｂ，Ｄから出力された第２の差動信号の位相を反転させた第３の差動信号を出力する回路である。
位相周波数検出器１０１は、第１の差動信号と第３の差動信号を使用して、受信データ信号Ｄｉｎの位相と第１の差動信号の位相とを比較する。また、位相周波数検出器１０１は、第１の差動信号と第３の差動信号を使用して、受信データ信号Ｄｉｎの周波数と第１の差動信号の周波数とを比較する。
位相周波数検出器１０１は、受信データ信号Ｄｉｎの位相と第１の差動信号の位相との比較結果を示す位相検出信号ＰＤＩと、受信データ信号Ｄｉｎの周波数と第１の差動信号の周波数との比較結果を示す周波数検出信号ＦＤＯとを生成する。位相周波数検出器１０１は、生成した位相検出信号ＰＤＩ及び周波数検出信号ＦＤＯをチャージポンプ１０２に出力する。
図１１は、位相周波数検出器の構成の一例を示す図である。位相周波数検出器１０１は、第１の位相検出回路１２１と、第２の位相検出回路１２２と、周波数検出回路１２３とを有する。位相検出回路１２１、位相検出回路１２２及び周波数検出回路１２３は、例えば、非特許文献１に記載された構成を適用可能である。非特許文献１には、２個のサンプルホールド回路（ラッチ回路）及びマルチプレクサで形成される差動型の第１の位相検出回路及び第２の位相検出回路が記載されている。また、非特許文献１には、２個のラッチ回路及び変形マルチプレクサで形成される差動型の周波数検出回路が記載されている。
位相周波数検出器１０１に入力される受信データ信号Ｄｉｎには、位相が互いに反転した差動データ信号ｄｉｎ，ｄｉｎ＿が含まれている。位相検出回路１２１は、受信データ信号Ｄｉｎと第１の差動信号との位相差に応じた第１の位相検出信号ＰＤＩを出力する。具体的には、位相検出回路１２１は、差動データ信号ｄｉｎ，ｄｉｎ＿の変化エッジに対して第１の差動信号（０度クロック及び１８０度クロック）の変化エッジが進んでいるのか遅れているかを示す第１の位相検出信号ＰＤＩを生成する。位相検出回路１２２は、受信データ信号Ｄｉｎと第３の差動信号との位相差に応じた第２の位相検出信号ＰＤＱを出力する。具体的には、位相検出回路１２２は、差動データ信号ｄｉｎ，ｄｉｎ＿の変化エッジに対して第３の差動信号（９０度クロック及び２７０度クロック）の変化エッジが進んでいるのか遅れているかを示す第２の位相検出信号ＰＤＱを生成する。
周波数検出回路１２３は、位相検出信号ＰＤＩの変化エッジの方向および位相検出信号ＰＤＩの変化エッジでラッチした位相検出信号ＰＤＱの値から、周波数検出信号ＦＤＯを生成する。周波数検出信号ＦＤＯは、第１の差動信号の周波数が受信データ信号Ｄｉｎの周波数に対して低いか高いかを示す。周波数検出信号ＦＤＯは、第１の差動信号の周波数が受信データ信号Ｄｉｎの周波数に対して低い時に＋１、高い時に－１、同じ時に０を示す。位相検出信号ＰＤＩおよび周波数検出信号ＦＤＯは、チャージポンプ１０２（図１０参照）に供給される。
チャージポンプ１０２は、位相周波数検出器１０１から供給される位相検出信号ＰＤＩ及び周波数検出信号ＦＤＯを使用して、受信データ信号Ｄｉｎと第１の差動信号との位相差及び周波数差を補償するための信号を生成する。チャージポンプ１０２は、第１の差動信号の位相が受信データ信号Ｄｉｎの位相よりも遅れている、又は第１の差動信号の周波数が受信データ信号Ｄｉｎの周波数よりも低いと判定したとき、ループフィルタ１０３にアップ信号Ｕｐを出力する。一方、チャージポンプ１０２は、第１の差動信号の位相が受信データ信号Ｄｉｎの位相よりも進んでいる、又は第１の差動信号の周波数が受信データ信号Ｄｉｎの周波数よりも高いと判定したとき、ループフィルタ１０３にダウン信号Ｄｏｗｎを出力する。
ループフィルタ１０３は、第１の差動信号及び第２の差動信号の周波数及び位相を調整する制御電圧Ｖｃｎｔを４相発振器１０４内のＬＣタンク１１，２１に供給する。制御電圧Ｖｃｎｔによって、第１の差動信号及び第２の差動信号の周波数及び位相の微調整が可能となる。
ループフィルタ１０３は、チャージポンプ１０２から供給されるアップ信号Ｕｐ及びダウン信号Ｄｏｗｎに応じて、４相発振器１０４に供給する制御電圧Ｖｃｎｔを変動させる。ループフィルタ１０３は、チャージポンプ１０２からアップ信号Ｕｐが供給されると、４相発振器１０４に供給する制御電圧Ｖｃｎｔを上昇させる。制御電圧Ｖｃｎｔの上昇によって、第１の差動信号の位相が進み、第１の差動信号の周波数が高くなる。一方、ループフィルタ１０３は、チャージポンプ１０２からダウン信号Ｄｏｗｎが供給されると、４相発振器１０４に供給する制御電圧Ｖｃｎｔを下降させる。制御電圧Ｖｃｎｔの下降によって、第１の差動信号の位相が遅れ、第１の差動信号の周波数が低くなる。
４相発振器１０４は、ループフィルタ１０３から供給される制御電圧Ｖｃｎｔに応じて微調整された周波数及び位相を有する第１の差動信号と、第１の差動信号に対して位相が反転した第２の差動信号とを生成する。
データ生成回路１０６は、一例ではデータフリップフロップであり、４相発振器１０４から出力された第１の差動信号に従って受信データ信号Ｄｉｎをサンプリングすることにより、受信データ信号ＤｉｎからデータＤｏｕｔを再生する。
図１２は、インバータの構成の一例を示す図である。インバータ１０５は、負荷抵抗１１１，１１２と、Ｎチャネル型のトランジスタ１１３～１１６と、定電流源１１７，１１８とを有する。トランジスタ１１３，１１６の各ゲートには、出力端子Ｂから出力された９０度クロックが入力され、トランジスタ１１４，１１５の各ゲートには、出力端子Ｄから出力された２７０度クロックが入力される。トランジスタ１１３，１１５の各ドレインは、負荷抵抗１１１を介して電源電圧Ｖｄｄの電源線に接続され、トランジスタ１１４，１１６の各ドレインは、負荷抵抗１１２を介して電源電圧Ｖｄｄの電源線に接続されている。トランジスタ１１３，１１４の各ソースは、定電流源１１７を介してグランドに接続され、トランジスタ１１５，１１６の各ソースは、定電流源１１８を介してグランドに接続されている。
インバータ１０５は、４相発振器１０４の制御回路３０から供給される回転モード切り替え制御信号に基づいて、定電流源１１７と定電流源１１８のいずれか一方を動作させる。これにより、制御回路３０が４相発振器１０４の回転モードを切り替えることに同期して、第２の差動信号の位相（９０度クロック信号と２７０度クロック信号のそれぞれの位相）を反転させることができる。その結果、第１の差動信号及び第２の差動信号の周波数が変化する回転モードの切り替え前後で、ＣＤＲ回路１００のＣＤＲループ全体としての位相は変化しない。そのため、ＣＤＲ回路１００が回転モードの切り替え時に誤作動することを防止することができる。
例えば、インバータ１０５は、４相発振器１０４の発振モードを回転モード１から回転モード２に切り替える制御信号を受信した場合、定電流源１１７をオンにし、定電流源１１８をオフにする。これにより、トランジスタ１１３に入力された９０度クロックが、トランジスタ１１３及び端子ＢＸを介して位相周波数検出器１０１に供給される。また、トランジスタ１１４に入力された２７０度クロックが、トランジスタ１１４及び端子ＤＸを介して位相周波数検出器１０１に供給される。
一方、インバータ１０５は、４相発振器１０４の発振モードを回転モード２から回転モード１に切り替える制御信号を受信した場合、定電流源１１８をオンにし、定電流源１１７をオフにする。これにより、トランジスタ１１６に入力された９０度クロックが、トランジスタ１１６及び端子ＤＸを介して位相周波数検出器１０１に供給される。また、トランジスタ１１５に入力された２７０度クロックが、トランジスタ１１５及び端子ＢＸを介して位相周波数検出器１０１に供給される。
これにより、第１の差動信号及び第２の差動信号の周波数が変化する回転モードが切り替わっても、位相周波数検出器１０１の誤作動を防止することができる。
以上、４相発振器及びＣＤＲ回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器。
（付記２）
前記第１の共振器が共振する第１の共振周波数と前記第２の共振器が共振する第２の共振周波数とが相違する、付記１に記載の４相発振器。
（付記３）
前記制御回路は、
前記第１の共振周波数が前記第２の共振周波数よりも高い場合、前記第１の電流値を前記第３の電流値よりも大きく且つ前記第２の電流値を前記第４の電流値よりも大きくすることによって、前記周波数を上昇させ、前記第１の電流値を前記第３の電流値よりも小さく且つ前記第２の電流値を前記第４の電流値よりも小さくすることによって、前記周波数を低下させ、
前記第１の共振周波数が前記第２の共振周波数よりも低い場合、前記第１の電流値を前記第３の電流値よりも小さく且つ前記第２の電流値を前記第４の電流値よりも小さくすることによって、前記周波数を上昇させ、前記第１の電流値を前記第３の電流値よりも大きく且つ前記第２の電流値を前記第４の電流値よりも大きくすることによって、前記周波数を低下させる、付記２に記載の４相発振器。
（付記４）
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器。
（付記５）
前記制御回路は、前記第１の電流値を前記第２の電流値よりも大きくすることと前記第３の電流値を前記第４の電流値よりも大きくすることとの少なくとも一方を行うことによって、前記第１の差動信号及び前記第２の差動信号の周波数を低下させ、前記第２の電流値を前記第１の電流値よりも大きくすることと前記第４の電流値を前記第３の電流値よりも大きくすることとの少なくとも一方を行うことによって、前記第１の差動信号及び前記第２の差動信号の周波数を上昇させる、付記４に記載の４相発振器。
（付記６）
前記第１の入力差動対トランジスタは、前記第１の一対のトランジスタに並列に接続され、前記第２の入力差動対トランジスタは、前記第２の一対のトランジスタに並列に接続された、付記１から５のいずれか一項に記載の４相発振器。
（付記７）
前記第１の共振器は、第１の出力端子と第２の出力端子との間に接続され、
前記第２の共振器は、第３の出力端子と第４の出力端子との間に接続され、
前記第１の一対のトランジスタは、前記第１の出力端子に接続された第１のトランジスタと前記第２の出力端子に接続された第２のトランジスタとを含み、
前記第１の入力差動対トランジスタは、前記第１のトランジスタに並列に接続され且つ前記第４の出力端子に接続された第３のトランジスタと、前記第２のトランジスタに並列に接続され且つ前記第３の出力端子に接続された第４のトランジスタとを含み、
前記第２の一対のトランジスタは、前記第３の出力端子に接続された第５のトランジスタと前記第４の出力端子に接続された第６のトランジスタとを含み、
前記第２の入力差動対トランジスタは、前記第５のトランジスタに並列に接続され且つ前記第１の出力端子に接続された第７のトランジスタと、前記第６のトランジスタに並列に接続され且つ前記第２の出力端子に接続された第８のトランジスタとを含む、付記６に記載の４相発振器。
（付記８）
第１の差動信号と、位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号とを出力する４相発振器と、
前記第２の差動信号の位相を反転させた第３の差動信号を出力するインバータと、
受信データ信号と前記第１の差動信号との位相差に応じた第１の位相検出信号を出力する第１の位相検出回路と、
前記受信データ信号と前記第２の差動信号との位相差に応じた第２の位相検出信号を出力する第２の位相検出回路と、
前記第１の位相検出信号と前記第２の位相検出信号とを比較し、前記受信データ信号と前記第１の差動信号との周波数差に応じた周波数検出信号を出力する周波数検出回路と、
前記第１の位相検出信号と前記周波数検出信号とに応じて、前記第１の差動信号及び前記第２の差動信号の周波数及び位相を調整する制御電圧を生成する制御電圧生成回路と、
前記受信データ信号から前記第１の差動信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
前記第１の差動信号を出力する第１の発振器と、
前記第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させ、
前記インバータは、前記制御回路による前記周波数の変化に応じて、前記第２の差動信号の位相を反転させる、ＣＤＲ回路。
（付記９）
第１の差動信号と、位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号とを出力する４相発振器と、
前記第２の差動信号の位相を反転させた第３の差動信号を出力するインバータと、
受信データ信号と前記第１の差動信号との位相差に応じた第１の位相検出信号を出力する第１の位相検出回路と、
前記受信データ信号と前記第２の差動信号との位相差に応じた第２の位相検出信号を出力する第２の位相検出回路と、
前記第１の位相検出信号と前記第２の位相検出信号とを比較し、前記受信データ信号と前記第１の差動信号との周波数差に応じた周波数検出信号を出力する周波数検出回路と、
前記第１の位相検出信号と前記周波数検出信号とに応じて、前記第１の差動信号及び前記第２の差動信号の周波数及び位相を調整する制御電圧を生成する制御電圧生成回路と、
前記受信データ信号から前記第１の差動信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
前記第１の差動信号を出力する第１の発振器と、
前記第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させ、
前記インバータは、前記制御回路による前記周波数の変化に応じて、前記第２の差動信号の位相を反転させる、ＣＤＲ回路。
（付記１）
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器。
（付記２）
前記第１の共振器が共振する第１の共振周波数と前記第２の共振器が共振する第２の共振周波数とが相違する、付記１に記載の４相発振器。
（付記３）
前記制御回路は、
前記第１の共振周波数が前記第２の共振周波数よりも高い場合、前記第１の電流値を前記第３の電流値よりも大きく且つ前記第２の電流値を前記第４の電流値よりも大きくすることによって、前記周波数を上昇させ、前記第１の電流値を前記第３の電流値よりも小さく且つ前記第２の電流値を前記第４の電流値よりも小さくすることによって、前記周波数を低下させ、
前記第１の共振周波数が前記第２の共振周波数よりも低い場合、前記第１の電流値を前記第３の電流値よりも小さく且つ前記第２の電流値を前記第４の電流値よりも小さくすることによって、前記周波数を上昇させ、前記第１の電流値を前記第３の電流値よりも大きく且つ前記第２の電流値を前記第４の電流値よりも大きくすることによって、前記周波数を低下させる、付記２に記載の４相発振器。
（付記４）
第１の差動信号を出力する第１の発振器と、
位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、４相発振器。
（付記５）
前記制御回路は、前記第１の電流値を前記第２の電流値よりも大きくすることと前記第３の電流値を前記第４の電流値よりも大きくすることとの少なくとも一方を行うことによって、前記第１の差動信号及び前記第２の差動信号の周波数を低下させ、前記第２の電流値を前記第１の電流値よりも大きくすることと前記第４の電流値を前記第３の電流値よりも大きくすることとの少なくとも一方を行うことによって、前記第１の差動信号及び前記第２の差動信号の周波数を上昇させる、付記４に記載の４相発振器。
（付記６）
前記第１の入力差動対トランジスタは、前記第１の一対のトランジスタに並列に接続され、前記第２の入力差動対トランジスタは、前記第２の一対のトランジスタに並列に接続された、付記１から５のいずれか一項に記載の４相発振器。
（付記７）
前記第１の共振器は、第１の出力端子と第２の出力端子との間に接続され、
前記第２の共振器は、第３の出力端子と第４の出力端子との間に接続され、
前記第１の一対のトランジスタは、前記第１の出力端子に接続された第１のトランジスタと前記第２の出力端子に接続された第２のトランジスタとを含み、
前記第１の入力差動対トランジスタは、前記第１のトランジスタに並列に接続され且つ前記第４の出力端子に接続された第３のトランジスタと、前記第２のトランジスタに並列に接続され且つ前記第３の出力端子に接続された第４のトランジスタとを含み、
前記第２の一対のトランジスタは、前記第３の出力端子に接続された第５のトランジスタと前記第４の出力端子に接続された第６のトランジスタとを含み、
前記第２の入力差動対トランジスタは、前記第５のトランジスタに並列に接続され且つ前記第１の出力端子に接続された第７のトランジスタと、前記第６のトランジスタに並列に接続され且つ前記第２の出力端子に接続された第８のトランジスタとを含む、付記６に記載の４相発振器。
（付記８）
第１の差動信号と、位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号とを出力する４相発振器と、
前記第２の差動信号の位相を反転させた第３の差動信号を出力するインバータと、
受信データ信号と前記第１の差動信号との位相差に応じた第１の位相検出信号を出力する第１の位相検出回路と、
前記受信データ信号と前記第２の差動信号との位相差に応じた第２の位相検出信号を出力する第２の位相検出回路と、
前記第１の位相検出信号と前記第２の位相検出信号とを比較し、前記受信データ信号と前記第１の差動信号との周波数差に応じた周波数検出信号を出力する周波数検出回路と、
前記第１の位相検出信号と前記周波数検出信号とに応じて、前記第１の差動信号及び前記第２の差動信号の周波数及び位相を調整する制御電圧を生成する制御電圧生成回路と、
前記受信データ信号から前記第１の差動信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
前記第１の差動信号を出力する第１の発振器と、
前記第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第３のテール電流源が流す第３の電流値との差と、前記第２のテール電流源が流す第２の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させ、
前記インバータは、前記制御回路による前記周波数の変化に応じて、前記第２の差動信号の位相を反転させる、ＣＤＲ回路。
（付記９）
第１の差動信号と、位相が前記第１の差動信号と９０度又は－９０度異なる第２の差動信号とを出力する４相発振器と、
前記第２の差動信号の位相を反転させた第３の差動信号を出力するインバータと、
受信データ信号と前記第１の差動信号との位相差に応じた第１の位相検出信号を出力する第１の位相検出回路と、
前記受信データ信号と前記第２の差動信号との位相差に応じた第２の位相検出信号を出力する第２の位相検出回路と、
前記第１の位相検出信号と前記第２の位相検出信号とを比較し、前記受信データ信号と前記第１の差動信号との周波数差に応じた周波数検出信号を出力する周波数検出回路と、
前記第１の位相検出信号と前記周波数検出信号とに応じて、前記第１の差動信号及び前記第２の差動信号の周波数及び位相を調整する制御電圧を生成する制御電圧生成回路と、
前記受信データ信号から前記第１の差動信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
前記第１の差動信号を出力する第１の発振器と、
前記第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させ、
前記インバータは、前記制御回路による前記周波数の変化に応じて、前記第２の差動信号の位相を反転させる、ＣＤＲ回路。
１０ Ｉ相発振器
１１，２１ ＬＣタンク
１２ インダクタ
１３ 容量
１４ クロスカップル回路
１５，１７，２５，２７ テール電流源
２０ Ｑ相発振器
４１，４２ ４相発振器
１００ ＣＤＲ回路
１０７ 制御電圧生成回路
１１０ ＰＬＬ回路
１１，２１ ＬＣタンク
１２ インダクタ
１３ 容量
１４ クロスカップル回路
１５，１７，２５，２７ テール電流源
２０ Ｑ相発振器
４１，４２ ４相発振器
１００ ＣＤＲ回路
１０７ 制御電圧生成回路
１１０ ＰＬＬ回路
Claims (3)
- 第１の差動信号と、位相が前記第１の差動信号と異なる第２の差動信号とを出力する４相発振器と、
前記第２の差動信号の位相を反転させた第３の差動信号を出力するインバータと、
受信データ信号と前記第１の差動信号との位相差に応じた第１の位相検出信号を出力する第１の位相検出回路と、
前記受信データ信号と前記第３の差動信号との位相差に応じた第２の位相検出信号を出力する第２の位相検出回路と、
前記第１の位相検出信号と前記第２の位相検出信号とを比較し、前記受信データ信号と前記第１の差動信号との周波数差に応じた周波数検出信号を出力する周波数検出回路と、
前記第１の位相検出信号と前記周波数検出信号とに応じて、前記第１の差動信号及び前記第２の差動信号の周波数及び位相を調整する制御電圧を生成する制御電圧生成回路と、
前記受信データ信号から前記第１の差動信号に従ってデータを再生するデータ生成回路とを備え、
前記４相発振器は、
前記第１の差動信号を出力する第１の発振器と、
前記第２の差動信号を出力する第２の発振器と、
制御回路とを備え、
前記第１の発振器は、インダクタと容量とが並列に接続された第１の共振器と、前記第１の共振器に接続された第１の一対のトランジスタをクロスカップルした第１のクロスカップル回路と、前記第１の一対のトランジスタに接続された第１のテール電流源と、前記第２の差動信号が入力される第１の入力差動対トランジスタと、前記第１の入力差動対トランジスタに接続された第２のテール電流源とを有し、
前記第２の発振器は、インダクタと容量とが並列に接続された第２の共振器と、前記第２の共振器に接続された第２の一対のトランジスタをクロスカップルした第２のクロスカップル回路と、前記第２の一対のトランジスタに接続された第３のテール電流源と、前記第１の差動信号が入力される第２の入力差動対トランジスタと、前記第２の入力差動対トランジスタに接続された第４のテール電流源とを有し、
前記制御回路は、前記第１のテール電流源が流す第１の電流値と前記第２のテール電流源が流す第２の電流値との差と、前記第３のテール電流源が流す第３の電流値と前記第４のテール電流源が流す第４の電流値との差との少なくとも一方を制御することによって、前記第１の差動信号及び前記第２の差動信号の周波数を変化させる、ＣＤＲ回路。 - 前記制御回路は、前記第１の電流値を前記第２の電流値よりも大きくすることと前記第３の電流値を前記第４の電流値よりも大きくすることとの少なくとも一方を行うことによって、前記第１の差動信号及び前記第２の差動信号の周波数を低下させ、前記第２の電流値を前記第１の電流値よりも大きくすることと前記第４の電流値を前記第３の電流値よりも大きくすることとの少なくとも一方を行うことによって、前記第１の差動信号及び前記第２の差動信号の周波数を上昇させる、請求項１に記載のＣＤＲ回路。
- 前記インバータは、
前記周波数が上昇する場合、前記第２の差動信号の一方の信号の位相を反転させた信号を第１の端子を介して前記第２の位相検出回路に供給し、前記第２の差動信号の他方の信号の位相を反転させた信号を第２の端子を介して前記第２の位相検出回路に供給する第１の反転回路と、
前記周波数が低下する場合、前記一方の信号の位相を反転させた信号を前記第２の端子を介して前記第２の位相検出回路に供給し、前記他方の信号の位相を反転させた信号を前記第１の端子を介して前記第２の位相検出回路に供給する第２の反転回路と、を有する、請求項２に記載のＣＤＲ回路。
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| JP2002208819A (ja) | 2001-01-05 | 2002-07-26 | Tdk Corp | 発振回路 |
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| US20090208226A1 (en) | 2008-02-19 | 2009-08-20 | Miaobin Gao | Bang-bang architecture |
| JP2015133620A (ja) | 2014-01-14 | 2015-07-23 | 富士通株式会社 | マルチレーンリタイマ回路およびマルチレーン伝送システム |
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