JP7058813B1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7058813B1
JP7058813B1 JP2021574233A JP2021574233A JP7058813B1 JP 7058813 B1 JP7058813 B1 JP 7058813B1 JP 2021574233 A JP2021574233 A JP 2021574233A JP 2021574233 A JP2021574233 A JP 2021574233A JP 7058813 B1 JP7058813 B1 JP 7058813B1
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
hole
back surface
surface side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021574233A
Other languages
English (en)
Other versions
JPWO2023026381A1 (ja
Inventor
裕次 岩井
高宏 隈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP7058813B1 publication Critical patent/JP7058813B1/ja
Publication of JPWO2023026381A1 publication Critical patent/JPWO2023026381A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

基板(2)と、基板(2)の中央部の表面側に形成された開口部を有するキャビティ部(12)と、キャビティ部(12)の底部(5c)として形成された基板(2)の裏面導体(5a)と、裏面導体(5a)に実装された半導体チップ(4)と、半導体チップ(4)と基板(2)を覆うモールド材(1)と、を備え、モールド材(1)が、基板(2)に設けられた穴(6)を介して基板(2)の表面側と裏面側を接続し、基板の変形および割れなどの不具合を防止し、反りを抑制することでモールド材の基板からの剥離を防止する。

Description

本願は、半導体装置に関するものである。
一般に、半導体チップを回路基板に多数個実装し、樹脂で一括封止した後に所望の個片サイズへとダイシングにより分割を行うモールドパッケージがある。このような半導体装置の製造方法としては、トランスファー成型加工が広く用いられている。また、高出力化に伴い半導体チップの発熱が増加することから、回路基板には放熱性能の向上が求められている。しかし、回路基板には樹脂またはセラミックが用いられる場合が多く、放熱性能が低い。
放熱性能を向上させるために、キャビティ構造をとることにより、回路基板部分での熱抵抗をカットすることが有効である。この場合、高密度配線を行う回路基板で通常用いられるCu導体は厚さが30μm前後と薄いため熱を十分に広げることができず、放熱性能は限定的である。
さらに放熱性能を向上させるために、ヒートシンクとして裏面導体厚を増やすという方法がある。裏面導体厚を厚くした場合、基板をトランスファー成形金型にセット時の基板底面と金型との間の隙間が大きくなる。裏面導体の間隔が広い場合、基板底面と金型との間の隙間が大きいと、トランスファー成形加工時の成形圧力により基板変形量が大きくなるため、基板に割れが生じるなどの不具合が発生する。特に、ダイシングラインの交点がある領域では、裏面導体による支えの間隔が広くなることから、顕著である。
対策として、ダイシングラインの交点領域など裏面導体間隔が広い箇所へ、裏面導体を追加配置することにより、裏面導体の間隔が広くならないようにする方法が考えられる。しかし、厚い裏面導体を切る場合にはダイシングブレードへの負荷が非常に大きくなる。また、ダイシングブレードの急速な摩耗進行およびダイシングブレードの破損が懸念されることから、ダイシングラインの交点に裏面導体を配置することは難しい。
これに対し、特許文献1では、このダイシングラインの交点領域に、モールド金型側にサポートピンを設けて回路基板を支えることにより、基板の変形を防止するという手法が開示されている。
特開2003-234365号公報(段落0011、図3)
しかしながら、特許文献1の方法では、モールド金型への特殊な加工が必要となるため、金型コストが上昇するという問題があった。また、サポートピンは製品個片サイズに合わせて配置する必要があることから、個片サイズ毎に金型を新規に作製する費用が必要になるというコストの問題があった。さらに、裏面導体の厚みには製造ばらつきがあるが、サポートピンは高さが一定であるため、裏面導体厚のばらつきに追従できないという技術的な問題もあった。
本願は、上記のような課題を解決するためになされたもので、安価かつ容易に高い放熱性能を持つ半導体装置を提供することを目的とする。
本願に開示される半導体装置は、基板と、前記基板の中央部の表面側に形成された開口部を有するキャビティと、前記キャビティの底面として形成された前記基板の裏面導体と、前記裏面導体に実装された半導体チップと、前記半導体チップと前記基板を覆うモールド材と、を備え、前記モールド材は、前記基板に設けられた穴を介して前記基板の表面側と裏面側が接続され、前記穴は、ダイシングライン上に形成されたことを特徴とする。
本願によれば、モールド材を、基板に設けられた穴を介して基板の表面側と裏面側を接続することで、基板の変形および割れなどの不具合を防止することができる。また、反りを抑制することができ、モールド材の基板からの剥離を防止することができる。
実施の形態1に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態1に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態1に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態2に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態2に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態3に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態3に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態3に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態3に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態4に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態4に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態4に係る半導体装置の他の構成を示す裏面図および断面図である。 実施の形態5に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態6に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態7に係る半導体装置の構成を示す裏面図および断面図である。 実施の形態7に係る半導体装置の構成を示す上面図、裏面図および断面図である。 実施の形態7に係る半導体装置の他の構成を示す裏面図および断面図である。
実施の形態1.
図1は、本願の実施の形態1に係る半導体装置501の構成を示す図である。図1(a)は半導体装置501の裏面図であり、図1(b)は図1(a)のAA矢視断面図である。図1(a)および図1(b)に示すように、半導体装置501は、半導体チップ4、電子部品3、基板2、裏面導体5a、5b、ワイヤ11およびモールド材1からなる。
半導体チップ4は、基板2と裏面導体5aで構成されるキャビティ構造において、キャビティ(凹部)部12の底部5cを形成する裏面導体5aに実装されている。裏面導体5a、5bの厚みは、50μm以上(より好ましくは100μm以上)有する。
基板2には、矩形である個片10の四方の角部の領域に穴6が4個設けられている。穴6は基板2に対して垂直に開けてもよいし、斜めに開けてもよい。なお、本実施の形態1では、穴6の穴方向の断面形状を円形としたが、これに限るものではない。穴6の形状、サイズ、個数、配置位置は任意である。また、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。
図2は、本願の実施の形態1に係る半導体装置501の他の構成を示す図である。図2に示すように、穴6は、穴方向の断面形状を正方形とした。その他の構成は、図1と同様である。
基板2等へモールド材1をトランスファー成型する場合、一般に10MPa前後の成形圧力が印加される。この成形圧力により基板2に変形および割れなどの不具合が生じる場合がある。本願では、穴6を設けることにより、基板2の裏面側にモールド材1を充填するための経路を設ける。
これにより、基板2の表面側と裏面側にモールド材1が充填された状態で成形圧がかかり、基板には上下から等しく成形圧が印加されるようになるため、基板2の変形および割れなどの不具合を防止することができる。従来は、基板2の変形および割れなどの不具合を防止するために、成形圧をあるレベルよりも高くすることはできなかった。しかし、本願では、従来の方法と比べて成形圧を高くすることができるため、ボイドおよび未注入を防止することができる。
さらに、穴6を通じてモールド材1が基板2の表裏を移動することができるので、図3(a)に示すように、成型金型80の基板2の表面側の注入口80aからモールド材1を注入する方法に加えて、図3(b)に示すように基板2の裏面側の注入口80bからモールド材1を注入する方法を選択することが可能となる。また、図3(c)に示すように、基板2の表面側の注入口80aと裏面側の注入口80bから同時にモールド材1を注入する方法を選択することも可能となる。
このように、成型金型の注入口の位置を任意に選択することができるだけでなく、基板2の裏面側の注入口80bからモールド材1を注入し、モールド材1の注入方向を変えることで、ワイヤ11の横方向からモールド材1を注入することで発生するワイヤスイープおよびワイヤ倒れを抑制することができる。さらに、モールド材1の硬化速度が早いなどの理由により、注入時間を短くする必要がある場合には、基板2の表面側と裏面側から同時にモールド材1を注入することにより、注入時間を短縮することができる。
また、特許文献1で開示されているサポートピン方式でのコストの問題と技術的な問題も同時に解決することができる。コストの面では、サポートピンのような金型への加工が不要であるため、金型加工費を抑制することができる。技術的な面では、裏面側にモールド材1を充填することから、裏面導体の厚みばらつきに追従することができるようになる。そして、基板の表裏にモールド材1が存在するため、反りを抑制することができる。さらに、穴6を介してモールド材1が基板2の表面側と裏面側で一体となった形状を作ることにより、モールド材の基板からの剥離を防止することができる。
以上のように、本実施の形態1に係る半導体装置501によれば、基板2と、基板2の中央部の表面側に形成された開口部を有するキャビティ部12と、キャビティ部12の底部5cとして形成された基板2の裏面導体5aと、裏面導体5aに実装された半導体チップ4と、半導体チップ4と基板2を覆うモールド材1と、を備え、モールド材1が、基板2に設けられた穴6を介して基板2の表面側と裏面側を接続するようにしたので、基板の変形および割れなどの不具合を防止することができる。また、反りを抑制することができ、モールド材の基板からの剥離を防止することができる。
実施の形態2.
実施の形態1では、個片10の四方の角部の領域に穴6を設けた場合について説明したが、実施の形態2では、ダイシングライン7上に設けた場合について説明する。
図4は、本願の実施の形態2に係る半導体装置502の構成を示す模式図である。図2(a)は半導体装置502の裏面図であり、図2(b)は図2(a)のAA矢視断面図であり、図2(a)のBB矢視断面図であ。図2(a)、図2(b)および図2(c)に示すように、半導体装置502では、穴6が基板2のダイシングライン7上に設けられている。実施の形態2に係る半導体装置502のその他の構成については、実施の形態1に係る半導体装置501と同様であり、対応する部分には同符号を付してその説明を省略する。
本実施の形態2では、穴6を矩形である個片10の四方の角部に4個、長辺に2個および短辺に1個設けたが、これに限るものではない。穴6の形状、サイズ、個数、配置位置は任意である。また、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。
図5は、本願の実施の形態2に係る半導体装置502の他の構成を示す図である。図5に示すように、穴6は、穴方向の断面形状を正方形とした。その他の構成は、図4と同様である。
ダイシングで形成する個片10の端部は剥離起点になりやすい。実施の形態2では、剥離の起点となりやすい個片10の端部にて、図4(c)および図5(c)に示すように、モールド材1で基板2の表面側と裏面側を挟み込む形状を作ることにより、モールド材1と基板2間での剥離防止効果の向上を図ることができる。
以上のように、本実施の形態2に係る半導体装置502によれば、穴6をダイシングライン7上に形成するようにしたので、実施の形態1の効果に加え、モールド材と基板間での剥離防止効果の向上を図ることができる。
実施の形態3.
実施の形態2では、ダイシングで形成する個片10の長辺および短辺でのダイシングライン7上の任意の位置に穴6を形成した場合について説明したが、実施の形態3では、裏面導体5bの位置とずらして形成する場合について説明する。
図6は、本願の実施の形態3に係る半導体装置503の構成を示す図である。図6(a)は半導体装置503の裏面図であり、図6(b)は図6(a)のCC矢視断面図である。図6(a)および図6(b)に示すように、半導体装置503は、穴6が基板2のダイシングライン7上で、裏面導体5bの位置に対応する位置からずらして設けられている。実施の形態3に係る半導体装置503のその他の構成については、実施の形態1に係る半導体装置501と同様であり、対応する部分には同符号を付してその説明を省略する。
本実施の形態3では、穴6を矩形である個片10の四方の角部に4個、長辺に4個および短辺に2個設けたが、これに限るものではない。穴6の形状、サイズ、個数、配置位置は任意である。また、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。
図7、図8および図9は、本願の実施の形態3に係る半導体装置503の他の構成を示す図である。図7では、個片10の四方の角部の穴61の径のみ、他の穴6の径よりも大きくした。図8では、さらに個片10の四方の角部の領域に正方形の穴62を追加した。図9では、個片10の四方の角部の穴61は、径を他の穴6よりも大きくするとともに、穴方向の断面形状を正方形または+形とし、短辺の穴6を円形だけでなく、三角形、ひし形またはL形とした。その他の構成は、図6と同様である。
基板2の上側から穴6を通じて、基板2の裏面側へとモールド材1を充填する場合、穴6の近傍に裏面導体5bが存在すると、モールド材1の平面方向への拡散が裏面導体5bによって阻害される。そこで、穴6と裏面導体5bの位置をずらして配置することにより、モールド材1の平面方向への拡散が裏面導体5bによって阻害されることを防止することができる。
以上のように、本実施の形態3に係る半導体装置503によれば、穴6をダイシングライン7上で、裏面導体5bの位置に対応する位置からずらして設けるようにしたので、実施の形態2の効果に加え、モールド材の充填性を向上させることができる。
実施の形態4.
実施の形態2および実施の形態3では、ダイシングライン7上に、円形、正方形または+形の穴を設けた場合について説明したが、実施の形態4では、スリット形の穴を設けた場合について説明する。
図10は、本願の実施の形態4に係る半導体装置504の構成を示す図である。図10(a)は半導体装置504の裏面図であり、図10(b)は図10(a)のAA矢視断面図である。図10(a)および図10(b)に示すように、半導体装置504は、穴方向の断面形状が四角形のスリット穴8を有し、スリット穴8が基板2のダイシングライン7上に設けられている。実施の形態4に係る半導体装置504のその他の構成については、実施の形態1に係る半導体装置501と同様であり、対応する部分には同符号を付してその説明を省略する。
なお、本実施の形態4では、スリット穴8をダイシングライン7上に設けたが、個片となる領域に設けてもよい。スリット穴8の形状、サイズ、個数、配置位置は任意であり、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。
図11および図12は、本願の実施の形態4に係る半導体装置504の他の構成を示す図である。図11では、スリット穴8は、穴方向の断面形状を楕円形とした。図12では、図9では、個片10の短辺にスリット穴8だけでなく、円形の穴6も用い、長辺には正方形の穴6も用いた。その他の構成は、図10と同様である。
スリット穴8を用いることで、剥離の起点となりやすい個片10の端部にて、モールド材1で基板2の表面側と裏面側を挟み込む形状を、円形等の穴6を用いる場合よりも拡大することができるので、モールド材1と基板2間での剥離防止効果をさらに向上させることができる。
以上のように、本実施の形態4に係る半導体装置504によれば、スリット穴8を用いるようにしたので、実施の形態3の効果に加え、基板の表裏方向のモールド材の流動経路を拡大することにより、モールド材の充填性を向上させることができるだけでなく、モールド材と基板間での剥離防止効果の向上を図ることができる。
実施の形態5.
実施の形態4では、個片10の長辺と短辺にスリット穴8を設けた場合について説明したが、実施の形態5では、個片10の角部も含むスリット穴を設けた場合について説明する。
図13は、本願の実施の形態5に係る半導体装置505の構成を示す図である。図13(a)は半導体装置505の裏面図であり、図13(b)は図13(a)のDD矢視断面図である。図13(a)および図13(b)に示すように、半導体装置505は、スリット穴8が、基板2のダイシングライン7上で、個片10の角部を含むように、穴方向の断面形状が+形で設けられている。実施の形態5に係る半導体装置505のその他の構成については、実施の形態1に係る半導体装置501と同様であり、対応する部分には同符号を付してその説明を省略する。
スリット穴8の形状、サイズ、個数、配置位置は任意であり、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。
スリット穴8が個片10の角部を含むように設けることで、剥離の起点となりやすい個片10の角部にて、モールド材1で基板2の表面側と裏面側を挟み込む構造を設けることができるので、モールド材1と基板2間での剥離防止効果をさらに向上させることができる。
以上のように、本実施の形態5に係る半導体装置505によれば、スリット穴8を基板2の角部を含むように設けたので、実施の形態4の効果に加え、剥離の起点となりやすい角部においても、剥離防止効果の向上を図ることができる。
実施の形態6.
実施の形態6では、さらに基板にトンネルを設ける場合について説明する。
図14は、本願の実施の形態6に係る半導体装置506の構成を示す図である。図14(a)は半導体装置506の裏面図であり、図14(b)は図14(a)のAA矢視断面図である。図14(a)および図14(b)に示すように、半導体装置506は、基板2の内部で面方向にトンネル(貫通路)9が設けられている。トンネル9は、スリット穴8とキャビティ部12、および穴6とキャビティ部12を接続する。実施の形態6に係る半導体装置506のその他の構成については、実施の形態1に係る半導体装置501と同様であり、対応する部分には同符号を付してその説明を省略する。
なお、本実施の形態4では、スリット穴8とキャビティ部12、穴6とキャビティ部12を接続したが、穴6とスリット穴8を接続してもよい。また、スリット穴8と穴6を設けたが、どちらか一方のみを設けてもよい。穴6、スリット穴8およびトンネル9の形状、サイズ、個数、配置位置は任意であり、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。
基板2内部のトンネル9を通じてモールド材1をキャビティ部12へ注入することで、キャビティ部12へのモールド材1の注入経路が増えるため、キャビティ部12へのモールド材1の充填性が向上する。
以上のように、本実施の形態6に係る半導体装置506によれば、基板2の内部に、面方向に穴6またはスリット穴8とキャビティ部12を接続するトンネル9を設けたるようにしたので、実施の形態5の効果に加え、キャビティ部へのモールド材の充填性を向上させることができる。
実施の形態7.
実施の形態7では、キャビティ部12において基板と裏面導体との間に隙間を形成する場合について説明する。
図15は、本願の実施の形態7に係る半導体装置507の構成を示す図である。図15(a)は半導体装置507の裏面図であり、図15(b)は図15(a)のAA矢視断面図である。
図16は、図15の個片10を拡大した図である。図16(a)は図15の個片10の表面図である。図16(b)は図15の個片10の裏面図である。図16(c)は図16(b)のAA矢視断面図である。図16(d)は図16(b)のEE矢視断面図である。
図15および図16に示すように、半導体装置507は、キャビティ部12で基板2と裏面導体5aとの間に隙間を形成することでスリット穴20が設けられている。実施の形態7に係る半導体装置507のその他の構成については、実施の形態1に係る半導体装置501と同様であり、対応する部分には同符号を付してその説明を省略する。
キャビティ部12のスリット穴20の形状、サイズ、個数、配置位置は任意であり、複数の形状、複数のサイズ、複数の配置パターンを組み合わせて用いてもよい。図17に示すように、穴6、スリット穴8、トンネル9と任意に組み合わせてもよい。
モールド材1の未注入が発生しやすいキャビティ部12の底部12aにスリット穴20を設けることで、モールド材1の流路を作ることにより、キャビティ部12へのモールド材1の充填性を向上させることができる。
以上のように、本実施の形態7に係る半導体装置507によれば、スリット穴20をキャビティ部12の底部12aに設けるようにしたので、キャビティ部へのモールド材の充填性を向上させることができる。
本願は、様々な例示的な実施の形態及び実施例が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
1 モールド材、2 基板、4 半導体チップ、5a 裏面導体、5c 底部、6 穴、7 ダイシングライン、8 スリット穴、12 キャビティ部、20 スリット穴、61、62 穴、501、502、503、504、505、506、507 半導体装置。

Claims (8)

  1. 基板と、
    前記基板の中央部の表面側に形成された開口部を有するキャビティと、
    前記キャビティの底面として形成された前記基板の裏面導体と、
    前記裏面導体に実装された半導体チップと、
    前記半導体チップと前記基板を覆うモールド材と、
    を備え、
    前記モールド材は、前記基板に設けられた穴を介して前記基板の表面側と裏面側が接続され
    前記穴は、ダイシングライン上に形成されたことを特徴とする半導体装置。
  2. 前記穴は、ダイシングライン上で、裏面導体の位置に対応する位置からずらして設けられたことを特徴とする請求項に記載の半導体装置。
  3. 前記穴は、矩形の前記基板の角部を含むことを特徴とする請求項1または請求項2に記載の半導体装置。
  4. 前記穴は、前記キャビティの底部に設けられたことを特徴とする請求項1から請求項のいずれか1項に記載の半導体装置。
  5. 前記穴は、矩形の前記基板の角部の領域に形成されたことを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。
  6. 前記穴は、断面形状が円形、正方形、+形またはL字形であることを特徴とする請求項1から請求項のいずれか1項に記載の半導体装置。
  7. 前記穴は、断面形状がスリット状であることを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。
  8. 前記基板の内部に、面方向に前記穴と前記キャビティを接続する貫通路を設けたことを特徴とする請求項1から請求項7のいずれか1項に記載の半導体装置。
JP2021574233A 2021-08-25 2021-08-25 半導体装置 Active JP7058813B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/031081 WO2023026381A1 (ja) 2021-08-25 2021-08-25 半導体装置

Publications (2)

Publication Number Publication Date
JP7058813B1 true JP7058813B1 (ja) 2022-04-22
JPWO2023026381A1 JPWO2023026381A1 (ja) 2023-03-02

Family

ID=81291876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021574233A Active JP7058813B1 (ja) 2021-08-25 2021-08-25 半導体装置

Country Status (3)

Country Link
JP (1) JP7058813B1 (ja)
CN (1) CN117836929A (ja)
WO (1) WO2023026381A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077033A (ja) * 1993-06-17 1995-01-10 Ibiden Co Ltd 電子部品搭載装置の製造方法
JPH0846085A (ja) * 1994-08-02 1996-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JPH0888292A (ja) * 1994-09-19 1996-04-02 Shinko Electric Ind Co Ltd 片面樹脂封止型半導体パッケージ並びに片面樹脂封止型半導体装置及びその製造方法
JPH1126647A (ja) * 1997-07-07 1999-01-29 Sharp Corp 光半導体装置
JP2007027433A (ja) * 2005-07-15 2007-02-01 Mitsubishi Cable Ind Ltd 発光装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077033A (ja) * 1993-06-17 1995-01-10 Ibiden Co Ltd 電子部品搭載装置の製造方法
JPH0846085A (ja) * 1994-08-02 1996-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JPH0888292A (ja) * 1994-09-19 1996-04-02 Shinko Electric Ind Co Ltd 片面樹脂封止型半導体パッケージ並びに片面樹脂封止型半導体装置及びその製造方法
JPH1126647A (ja) * 1997-07-07 1999-01-29 Sharp Corp 光半導体装置
JP2007027433A (ja) * 2005-07-15 2007-02-01 Mitsubishi Cable Ind Ltd 発光装置

Also Published As

Publication number Publication date
WO2023026381A1 (ja) 2023-03-02
CN117836929A (zh) 2024-04-05
JPWO2023026381A1 (ja) 2023-03-02

Similar Documents

Publication Publication Date Title
US3959579A (en) Apertured semi-conductor device mounted on a substrate
TWI401778B (zh) 半導體晶片封裝
US7791192B1 (en) Circuit for and method of implementing a capacitor in an integrated circuit
JP4799385B2 (ja) 樹脂封止型半導体装置の製造方法およびそのための配線基板
US7531895B2 (en) Integrated circuit package and method of manufacture thereof
JP2009105362A (ja) 半導体装置とその製造方法および半導体基板
US20220384376A1 (en) Package structure of semiconductor device with improved bonding between the substrates
JP7058813B1 (ja) 半導体装置
JP2016009870A (ja) 基板及び半導体パッケージの製造方法
CN101071799A (zh) 树脂封装型半导体器件的制造方法及其所用的布线基板
US11049796B2 (en) Manufacturing method of packaging device
US9847294B2 (en) Semiconductor device allowing metal layer routing formed directly under metal pad
KR101779701B1 (ko) 제조 장치 및 제조 방법
TW201916317A (zh) 半導體裝置
US20220028832A1 (en) Multi-chip package structure
KR100671808B1 (ko) 반도체 장치
US20240145330A1 (en) Semiconductor device
US10249573B2 (en) Semiconductor device package with a stress relax pattern
WO2021220373A1 (ja) 半導体装置
JPWO2020203506A1 (ja) 電力増幅装置
JP2014116513A (ja) 電子装置
KR20020054476A (ko) 반도체 칩 패키지용 인쇄회로기판
JP2008227317A (ja) 半導体装置、そのための配線基板、封止金型、および製造方法
US20220028831A1 (en) Multi-chip package structure
TWI672773B (zh) 半導體裝置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211214

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20211214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220412

R151 Written notification of patent or utility model registration

Ref document number: 7058813

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151