JP7056532B2 - p型III族窒化物半導体の製造方法 - Google Patents
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Description
まず、基板10上に、MOCVD法を用いて、n-GaNからなる半導体層11、AlNからなる第1スルー膜12を連続的に形成する(図1参照)。半導体層11と第1スルー膜12とを連続的に形成することで、半導体層11形成後から第1スルー膜12を形成する直前までの間に、半導体層11表面にOやSiなどの不純物が付着することを防止し、後工程のイオン注入によってその不純物が半導体層11中に注入されてしまうことを防止している。
次に、第1スルー膜12表面をアセトン、イソプロピルアルコール(IPA)を用いて有機洗浄し、その後、第1スルー膜12上に、ALD法によってAl2 O3 からなる第2スルー膜13、SiO2 からなる第1マスク層14を連続的に形成する(図2参照)。成長温度は350℃、第2スルー膜13の厚さおよび第1マスク層14の厚さは10nmである。
次に、第1マスク層14表面をアセトンとIPAで有機洗浄し、窒素雰囲気で110℃、90秒間の熱処理を行って第1マスク層14表面の水分を除去する。そして、第1マスク層14表面をHMDS処理し、窒素雰囲気で120℃、180秒間の熱処理を行う。
その後、第1マスク層14上に、フォトレジストをスピンコートにより塗布し、フォトリソグラフィにより、イオン注入を行う領域が開口するようにフォトレジストをパターニングし、熱処理により硬化させて第2マスク層15を形成する(図3参照)。
次に、第2マスク層15をマスクとして、第1マスク層14を第2スルー膜13が露出するまでドライエッチングする(図4)。エッチングガスは、たとえばフッ素系ガスであり、COF2 (フッ化カルボニル)などである。第2スルー膜13のエッチングレートは、第1マスク層14のエッチングレートに比べて非常に遅い。そのため、第2スルー膜13はエッチングストッパ層として機能し、第2スルー膜13の表面が露出した段階で精度よくドライエッチングを終了させることができる。
次に、第1マスク層14および第2マスク層15をマスクとして、半導体層11に、第1スルー膜12、第2スルー膜13を通してMgをイオン注入する。これにより、半導体層11中にMgイオンが注入されたイオン注入領域16を形成する(図5参照)。イオン注入領域16の平面パターンは、第1マスク層14および第2マスク層15の開口パターンと同一となる。
次に、第2マスク層15を有機溶剤を用いて除去する。その後、アッシングを行って第2マスク層15の残渣を除去し、さらにTMAH水溶液で表面処理することで、第1スルー膜12、第2スルー膜13、および第1マスク層14を除去する(図6参照)。なお、第1スルー膜12を残して保護膜として活用してもよい(図7参照)。
次に、熱処理を行ってイオン注入領域16のMgの活性化を行う。これにより、イオン注入領域16をp型半導体領域17とする(図8参照)。熱処理は、たとえば窒素雰囲気で800~1500℃、1~60分間行う。また、熱処理は加圧環境下、つまり圧力が1atmより大きい雰囲気で行うことが好ましい。熱処理中に半導体層11から窒素が離脱するのを抑制することができる。同様の目的で、熱処理前に半導体層11上にAlNなどの保護膜を形成してもよい。
11:半導体層
12:第1スルー膜
13:第2スルー膜
14:第1マスク層
15:第2マスク層
16:イオン注入領域
17:p型半導体領域
Claims (8)
- III 族窒化物半導体にp型不純物をイオン注入してp型のIII 族窒化物半導体を形成するp型III 族窒化物半導体の製造方法において、
III 族窒化物半導体からなる半導体層上に、Alを含むIII 族窒化物半導体からなる第1スルー膜を形成する第1スルー膜形成工程と、
前記第1スルー膜上に、Al2O3からなる第2スルー膜を形成する第2スルー膜形成工程と、
前記第2スルー膜上に、SiO2からなる第1マスク層を形成する第1マスク層形成工程と、
前記第1マスク層上に、Siを構成元素として含み、後工程のイオン注入時の温度に対して形状保持可能なフォトレジストからなる第2マスク層を所望のパターンに形成する第2マスク層形成工程と、
前記第2マスク層をマスクとして前記第1マスク層をエッチングして前記第2スルー膜を露出させるエッチング工程と、
500℃以上の温度で、前記第1マスク層および前記第2マスク層をマスクとして、前記第1スルー膜および前記第2スルー膜を介して前記半導体層にp型不純物をイオン注入してイオン注入領域を形成するイオン注入工程と、
熱処理によってMgを活性化させることによりイオン注入領域をp型化するp型化工程と、
を有するp型III 族窒化物半導体の製造方法。 - 前記第1スルー膜は、アンドープのAlNであることを特徴とする請求項1に記載のp型III 族窒化物半導体の製造方法。
- 前記イオン注入工程後、前記p型化工程前に、前記第2スルー膜、前記第1マスク層、および前記第2マスク層を除去し、前記第1スルー膜は残した状態で前記p型化工程を行う、ことを特徴とする請求項1または請求項2に記載のp型III 族窒化物半導体の製造方法。
- 前記半導体層と前記第1スルー膜は、MOCVD法によって連続成長させる、ことを特徴とする請求項1ないし請求項3のいずれか1項に記載のp型III 族窒化物半導体の製造方法。
- 前記イオン注入工程は、500~1000℃の温度で行う、ことを特徴とする請求項1ないし請求項4のいずれか1項に記載のp型III 族窒化物半導体の製造方法。
- 前記第1スルー膜と前記第2スルー膜の厚さの合計は、5~50nmであることを特徴とする請求項1ないし請求項5のいずれか1項に記載のp型III 族窒化物半導体の製造方法。
- 前記第1マスク層と前記第2マスク層の厚さの合計は、1.5μm以上であることを特徴とする請求項1ないし請求項6のいずれか1項に記載のp型III 族窒化物半導体の製造方法。
- 前記第2スルー膜および前記第1マスク層は、ALD法によって形成する、ことを特徴とする請求項1ないし請求項7のいずれか1項に記載のp型III 族窒化物半導体の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018223662A JP7056532B2 (ja) | 2018-11-29 | 2018-11-29 | p型III族窒化物半導体の製造方法 |
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JP (1) | JP7056532B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7501196B2 (ja) | 2020-07-22 | 2024-06-18 | 富士電機株式会社 | 窒化物半導体装置及び窒化物半導体装置の製造方法 |
US11784236B2 (en) | 2020-09-29 | 2023-10-10 | Nxp Usa, Inc. | Methods for forming semiconductor devices using sacrificial capping and insulation layers |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010509770A (ja) | 2006-11-06 | 2010-03-25 | クリー インコーポレイテッド | 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス |
JP2013149732A (ja) | 2012-01-18 | 2013-08-01 | Mitsubishi Electric Corp | へテロ接合電界効果型トランジスタおよびその製造方法 |
JP2017054944A (ja) | 2015-09-10 | 2017-03-16 | 豊田合成株式会社 | 半導体装置およびその製造方法ならびに電力変換装置 |
JP2017120349A (ja) | 2015-12-29 | 2017-07-06 | 帝人株式会社 | 感光性樹脂組成物及び半導体デバイス製造方法 |
JP2018170334A (ja) | 2017-03-29 | 2018-11-01 | 豊田合成株式会社 | 半導体装置の製造方法 |
-
2018
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JP2010509770A (ja) | 2006-11-06 | 2010-03-25 | クリー インコーポレイテッド | 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス |
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JP2017120349A (ja) | 2015-12-29 | 2017-07-06 | 帝人株式会社 | 感光性樹脂組成物及び半導体デバイス製造方法 |
JP2018170334A (ja) | 2017-03-29 | 2018-11-01 | 豊田合成株式会社 | 半導体装置の製造方法 |
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